JP2002279006A - 回路設計支援装置 - Google Patents
回路設計支援装置Info
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- JP2002279006A JP2002279006A JP2001078553A JP2001078553A JP2002279006A JP 2002279006 A JP2002279006 A JP 2002279006A JP 2001078553 A JP2001078553 A JP 2001078553A JP 2001078553 A JP2001078553 A JP 2001078553A JP 2002279006 A JP2002279006 A JP 2002279006A
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- signal
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Abstract
(57)【要約】
【課題】 ＨＤＬにより記述されたＩＣ回路がＲＯＭ等
のチップセレクト信号を制御する場合、クロックが供給
されていなくても初期化できるように非同期リセット
（又はセット）を使用する。 【解決手段】 フリップフロップ回路（非図示）を出力
バッファとして備え、外部記憶手段にチップセレクト信
号を出力するＩＣ回路２０１の回路設計を支援する装置
において、前記ＩＣ回路の外部出力部から前記フリップ
フロップ回路に到達するまでの経路を全て走査し、前記
フリップフロップ回路が同期リセット(セット)か非同期
リセットであるかを判定して、該判定の結果に基き同期
リセットであるとき非同期リセットに変換する。
のチップセレクト信号を制御する場合、クロックが供給
されていなくても初期化できるように非同期リセット
（又はセット）を使用する。 【解決手段】 フリップフロップ回路（非図示）を出力
バッファとして備え、外部記憶手段にチップセレクト信
号を出力するＩＣ回路２０１の回路設計を支援する装置
において、前記ＩＣ回路の外部出力部から前記フリップ
フロップ回路に到達するまでの経路を全て走査し、前記
フリップフロップ回路が同期リセット(セット)か非同期
リセットであるかを判定して、該判定の結果に基き同期
リセットであるとき非同期リセットに変換する。
Description
【０００１】
【発明の属する技術分野】本発明は、特定用途向けＩＣ
（ＡＳＩＣ）等の回路設計を行うＣＡＤに用いられる回
路設計支援装置に関する。
（ＡＳＩＣ）等の回路設計を行うＣＡＤに用いられる回
路設計支援装置に関する。
【０００２】
【従来の技術】半導体集積回路の設計には、Verilog等
のハードウエア記述言語(Hardware Description Lang
uage：以下、ＨＤＬと略称)が使われている。このＨＤ
Ｌを使用することにより、動作レベルのよう高い抽象度
も、ゲート・レベルのような低い抽象度も自由に記述が
可能になる。ＨＤＬを使用する場合の設計の手順は次の
ようになる。 最初にＩＣとして実現したい動作仕様をＨＤＬで記述
し、別途用意したテスト・ベンチを使用したシミュレー
ションにより、前記記述の正当性を確認する。 次にこれを確認した後、論理合成ツールを使用して、
ＨＤＬ記述の内容に沿ったゲート・レベル回路を生成す
る。そして生成したゲート・レベル回路を、前記テス
ト・ベンチ(又は多少の修正を加えたもの)を使って、ゲ
ート・レベルでシミュレーションを行い、回路の正当性
を確認する。
のハードウエア記述言語(Hardware Description Lang
uage：以下、ＨＤＬと略称)が使われている。このＨＤ
Ｌを使用することにより、動作レベルのよう高い抽象度
も、ゲート・レベルのような低い抽象度も自由に記述が
可能になる。ＨＤＬを使用する場合の設計の手順は次の
ようになる。 最初にＩＣとして実現したい動作仕様をＨＤＬで記述
し、別途用意したテスト・ベンチを使用したシミュレー
ションにより、前記記述の正当性を確認する。 次にこれを確認した後、論理合成ツールを使用して、
ＨＤＬ記述の内容に沿ったゲート・レベル回路を生成す
る。そして生成したゲート・レベル回路を、前記テス
ト・ベンチ(又は多少の修正を加えたもの)を使って、ゲ
ート・レベルでシミュレーションを行い、回路の正当性
を確認する。
【０００３】このような手順で設計された設計支援回路
装置として図２に示されるような回路装置がある。図２
は、汎用のワークステーションで作成された従来の設計
支援回路装置の概略構成図であり、図中、201は、作成
対象となるＩＣ回路（以下、ＩＣと略称）、202は該Ｉ
Ｃ201のリセットＩＣであり、電源電圧を監視して、電
源投入後等、電源電圧が規定の電圧に達しない場合にリ
セット信号をアサートする。203はクロック信号発振用
ＯＳＣ、204はＩＣ201を含む回路全体を制御するＣＰＵ
で、ＩＣ201に対してアクセス要求を発行する。205,206
はそれぞれ所定のプログラム等が格納されるＲＯＭで、
ＩＣ201からチップセレクト信号XROMCS1、XROMCS2によ
りアクセス制御され、またバス接続端子ＬＤによりバス
接続されている。ＩＣ201は、入出力（Ｉ／Ｏ）バッフ
ァ部を介してＲＯＭ205,206と接続される。
装置として図２に示されるような回路装置がある。図２
は、汎用のワークステーションで作成された従来の設計
支援回路装置の概略構成図であり、図中、201は、作成
対象となるＩＣ回路（以下、ＩＣと略称）、202は該Ｉ
Ｃ201のリセットＩＣであり、電源電圧を監視して、電
源投入後等、電源電圧が規定の電圧に達しない場合にリ
セット信号をアサートする。203はクロック信号発振用
ＯＳＣ、204はＩＣ201を含む回路全体を制御するＣＰＵ
で、ＩＣ201に対してアクセス要求を発行する。205,206
はそれぞれ所定のプログラム等が格納されるＲＯＭで、
ＩＣ201からチップセレクト信号XROMCS1、XROMCS2によ
りアクセス制御され、またバス接続端子ＬＤによりバス
接続されている。ＩＣ201は、入出力（Ｉ／Ｏ）バッフ
ァ部を介してＲＯＭ205,206と接続される。
【０００４】図３は、Ｉ／Ｏバッファ部の構成図であ
り、302はＩ／Ｏバッファ部で、入力バッファとアウト
プット・イネーブル付きの出力バッファとの組み合せに
より構成される。301はＬＤバス接続用のＬＤ[0]端子で
あり、この端子を境として図面左側がＩＣ内部、右側が
ＩＣ外部となる。なお、ＬＤ[0]端子は双方向端子であ
る。303は、アウトプット・イネーブルの制御信号を出
力するフリップフロップ回路（以下、Ｆ／Ｆと略称）、
304は、ＬＤ[0]の出力値を出力するＦ／Ｆである。更に
306はチップセレクト信号出力専用のＩ／Ｏバッファ
部、305はその接続用XROMCS1端子であり、この端子を境
として図面左側がＩＣ内部、右側がＩＣ外部となる。な
お、307はXROMCS1の出力値を出力するＦ／Ｆである。
り、302はＩ／Ｏバッファ部で、入力バッファとアウト
プット・イネーブル付きの出力バッファとの組み合せに
より構成される。301はＬＤバス接続用のＬＤ[0]端子で
あり、この端子を境として図面左側がＩＣ内部、右側が
ＩＣ外部となる。なお、ＬＤ[0]端子は双方向端子であ
る。303は、アウトプット・イネーブルの制御信号を出
力するフリップフロップ回路（以下、Ｆ／Ｆと略称）、
304は、ＬＤ[0]の出力値を出力するＦ／Ｆである。更に
306はチップセレクト信号出力専用のＩ／Ｏバッファ
部、305はその接続用XROMCS1端子であり、この端子を境
として図面左側がＩＣ内部、右側がＩＣ外部となる。な
お、307はXROMCS1の出力値を出力するＦ／Ｆである。
【０００５】前記回路装置において、ＬＤは、ＲＯＭ20
5及び、ＲＯＭ206との間のデータ・バス、XROMCS1はＲ
ＯＭ205のチップセレクト信号であるので、ＬＤに関し
ては、クロックの状態によらず、リセットのアサートに
より非出力状態、XROMCS1に関しては、クロックの状態
によらず、非アサート状態になることが望ましくなって
いる。
5及び、ＲＯＭ206との間のデータ・バス、XROMCS1はＲ
ＯＭ205のチップセレクト信号であるので、ＬＤに関し
ては、クロックの状態によらず、リセットのアサートに
より非出力状態、XROMCS1に関しては、クロックの状態
によらず、非アサート状態になることが望ましくなって
いる。
【０００６】
【発明が解決しようとする課題】従来の設計支援回路装
置は、本来は、図４に例示するように、非同期セット付
きＦ／Ｆ403、405で制御されるか、或いは図５に示すよ
うに論理演算ゲート503、505でリセットによってマスク
されるすべきところ、図３に示したように、非同期セッ
ト付きではないＦ／Ｆにより制御されるため、クロック
が供給されていないと初期化できないという問題があっ
た。なお、図４で非同期セット付きＦ／Ｆ404を使用し
ているが、これは説明上の例示であり、必ずしもこの部
分を非同期セット付きＦ／Ｆとする必要はなく、図５の
論理演算ゲート504についても同様である。
置は、本来は、図４に例示するように、非同期セット付
きＦ／Ｆ403、405で制御されるか、或いは図５に示すよ
うに論理演算ゲート503、505でリセットによってマスク
されるすべきところ、図３に示したように、非同期セッ
ト付きではないＦ／Ｆにより制御されるため、クロック
が供給されていないと初期化できないという問題があっ
た。なお、図４で非同期セット付きＦ／Ｆ404を使用し
ているが、これは説明上の例示であり、必ずしもこの部
分を非同期セット付きＦ／Ｆとする必要はなく、図５の
論理演算ゲート504についても同様である。
【０００７】本発明は、前記問題に鑑みてなされたもの
で、その目的は、ＩＣがＲＯＭやＲＡＭのチップセレク
ト信号を制御する場合、クロックの供給状態に関わら
ず、これらチップセレクト信号がリセット信号のアサー
トにより非アクティブの状態になるようにし、またＩＣ
とＲＯＭ、ＲＡＭ間のバス信号（双方向信号）が、クロ
ックの供給状態に関わらず、リセット信号のアサートに
より入力状態になるようにするために、クロックが供給
されていなくとも初期化できるように非同期リセット又
はセットを使用するようにすることである。
で、その目的は、ＩＣがＲＯＭやＲＡＭのチップセレク
ト信号を制御する場合、クロックの供給状態に関わら
ず、これらチップセレクト信号がリセット信号のアサー
トにより非アクティブの状態になるようにし、またＩＣ
とＲＯＭ、ＲＡＭ間のバス信号（双方向信号）が、クロ
ックの供給状態に関わらず、リセット信号のアサートに
より入力状態になるようにするために、クロックが供給
されていなくとも初期化できるように非同期リセット又
はセットを使用するようにすることである。
【０００８】
【課題を解決するための手段】請求項１の発明は、フリ
ップフロップ回路を出力バッファとして備え、外部記憶
手段にチップセレクト信号を出力するＩＣ回路の回路設
計を支援する装置において、前記ＩＣ回路の外部出力部
から前記フリップフロップ回路に到達するまでの経路を
全て走査する手段と、前記フリップフロップ回路が同期
リセットか非同期リセットであるかを判定する手段と、
該判定の結果に基き同期リセットであるとき非同期リセ
ットに変換する手段を備えたことを特徴とする回路設計
支援装置である。
ップフロップ回路を出力バッファとして備え、外部記憶
手段にチップセレクト信号を出力するＩＣ回路の回路設
計を支援する装置において、前記ＩＣ回路の外部出力部
から前記フリップフロップ回路に到達するまでの経路を
全て走査する手段と、前記フリップフロップ回路が同期
リセットか非同期リセットであるかを判定する手段と、
該判定の結果に基き同期リセットであるとき非同期リセ
ットに変換する手段を備えたことを特徴とする回路設計
支援装置である。
【０００９】請求項２の発明は、請求項１記載の回路設
計支援装置において、前記同期リセットであるときリセ
ット信号との論理演算を行うように変換する手段を備え
たことを特徴とする回路設計支援装置である。
計支援装置において、前記同期リセットであるときリセ
ット信号との論理演算を行うように変換する手段を備え
たことを特徴とする回路設計支援装置である。
【００１０】請求項３の発明は、請求項１又は２記載の
回路設計支援装置において、前記同期リセットであると
き警告を発生する手段を備えたことを特徴とする回路設
計支援装置である。
回路設計支援装置において、前記同期リセットであると
き警告を発生する手段を備えたことを特徴とする回路設
計支援装置である。
【００１１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明が実施されるワークステーシ
ョンのブロック構成図であり、ＣＰＵ101は装置全体の
制御を行う中央処理装置、ＲＯＭ102は基本プログラム
やＨＤＬ等が記憶される読み出し専用メモリ、ＲＡＭ10
3はワーキング・メモリとして使用される。ＨＤＤ104は
プログラム、データ等が記憶される記憶装置、外部イン
ターフェースＩ／Ｆ105は他のワークステーション等と
連携するときのインターフェース、キーボード/マウス
インターフェースＩ／Ｆ106はマン・マシーンインター
フェースである。
説明する。図１は、本発明が実施されるワークステーシ
ョンのブロック構成図であり、ＣＰＵ101は装置全体の
制御を行う中央処理装置、ＲＯＭ102は基本プログラム
やＨＤＬ等が記憶される読み出し専用メモリ、ＲＡＭ10
3はワーキング・メモリとして使用される。ＨＤＤ104は
プログラム、データ等が記憶される記憶装置、外部イン
ターフェースＩ／Ｆ105は他のワークステーション等と
連携するときのインターフェース、キーボード/マウス
インターフェースＩ／Ｆ106はマン・マシーンインター
フェースである。
【００１２】このワークステーションにおいてＨＤＬを
使用して図２の回路装置を記述する。そして、この装置
の状態をチェックするためにＦ／Ｆを初期化することが
行われる。Ｆ／Ｆの初期化方法としては、クロックの立
上がり(または、立下り)エッジに同期してリセットする
同期リセットと、クロックとは無関係にリセットする非
同期リセットの両方があるが、上記チップセレクト信号
に関わるＦ／Ｆには、非同期リセットが使われるのが望
ましい。そこで本実施形態では、これを実現するため、
ＩＣの外部出力端子からＦ／Ｆに到達するまでの経路を
全てたどり、当該Ｆ／Ｆが同期リセットか非同期リセッ
トであるかを判定して、当該Ｆ／Ｆが同期リセットであ
る場合に、警告を発生したり、また非同期リセットに変
換して、リセットとの論理演算を行うチップに変換す
る。
使用して図２の回路装置を記述する。そして、この装置
の状態をチェックするためにＦ／Ｆを初期化することが
行われる。Ｆ／Ｆの初期化方法としては、クロックの立
上がり(または、立下り)エッジに同期してリセットする
同期リセットと、クロックとは無関係にリセットする非
同期リセットの両方があるが、上記チップセレクト信号
に関わるＦ／Ｆには、非同期リセットが使われるのが望
ましい。そこで本実施形態では、これを実現するため、
ＩＣの外部出力端子からＦ／Ｆに到達するまでの経路を
全てたどり、当該Ｆ／Ｆが同期リセットか非同期リセッ
トであるかを判定して、当該Ｆ／Ｆが同期リセットであ
る場合に、警告を発生したり、また非同期リセットに変
換して、リセットとの論理演算を行うチップに変換す
る。
【００１３】その具体的手法を図６乃至図９を参照して
説明する。図６乃至図９は、ＨＤＬ（Verilog）で記述
した図３の回路構成の一部を示したものである。図６に
おいて、(1)で示したＬＤという信号に着目し、ＩＣの
外部出力端子からＦ／Ｆに到達するまでの経路を全てた
どる方法によって、まず、第6図に示したＨＤＬ記述を
上から順番に走査していく。最初にoutputまたは、inpu
tとなっている信号を探す。ここでは、ＬＤに着目して
いるので、ＬＤが見つかるところから始める（（１）の
部分）。ここから、Verilogの文法に従って接続関係を
たどっていくと、ＬＤ出力信号を生成している部分が、
（２）、（３）、及び（４）（図７）で示される部分で
あることがわかる。（４）の部分はVerilogの文法によ
ると、同期リセットを実現する記述であるので、ここで
警告を発行する。
説明する。図６乃至図９は、ＨＤＬ（Verilog）で記述
した図３の回路構成の一部を示したものである。図６に
おいて、(1)で示したＬＤという信号に着目し、ＩＣの
外部出力端子からＦ／Ｆに到達するまでの経路を全てた
どる方法によって、まず、第6図に示したＨＤＬ記述を
上から順番に走査していく。最初にoutputまたは、inpu
tとなっている信号を探す。ここでは、ＬＤに着目して
いるので、ＬＤが見つかるところから始める（（１）の
部分）。ここから、Verilogの文法に従って接続関係を
たどっていくと、ＬＤ出力信号を生成している部分が、
（２）、（３）、及び（４）（図７）で示される部分で
あることがわかる。（４）の部分はVerilogの文法によ
ると、同期リセットを実現する記述であるので、ここで
警告を発行する。
【００１４】この後、図８の（５）に移って、always@
(posedge CKL)を、always@(posedge CKL or negedge XR
ESET)と変換し、非同期リセットに換える。
(posedge CKL)を、always@(posedge CKL or negedge XR
ESET)と変換し、非同期リセットに換える。
【００１５】更に図９の（６）に移り、LD_0、LD_XENAB
LEという信号名を、LD_0_TEMP、LD_XENABLE_TEMPに変
え、（７）で示される always@(LD_O_TEMPorLD XENABLE TEMPorXRESET)bigin LD_O=LD_O_TEMP||32{XRESET}: LD_XENABLE=LD_XENABLE_TEMP||XRESET: end の記述を追加することにより、非同期リセットを論理演
算でマスクするよう変換する。以上は、リセットについ
て述べているがセットとしても構わない。
LEという信号名を、LD_0_TEMP、LD_XENABLE_TEMPに変
え、（７）で示される always@(LD_O_TEMPorLD XENABLE TEMPorXRESET)bigin LD_O=LD_O_TEMP||32{XRESET}: LD_XENABLE=LD_XENABLE_TEMP||XRESET: end の記述を追加することにより、非同期リセットを論理演
算でマスクするよう変換する。以上は、リセットについ
て述べているがセットとしても構わない。
【００１６】本実施形態によれば、回路装置の記述を順
次走査し、同期リセット（セット）を実現する記述があ
るときは警告し、非同期リセット（セット）に換え、ま
た論理演算を行うチップに変換する。このため、ＩＣが
ＲＯＭやＲＡＭのチップセレクト信号を制御する場合、
クロックの供給状態に関わらず、これらチップセレクト
信号がリセット信号のアサートにより非アクティブの状
態になり、またＩＣとＲＯＭ、ＲＡＭ間のバス信号（双
方向信号）が、クロックの供給状態に関わらず、リセッ
ト信号のアサートにより入力状態になる。
次走査し、同期リセット（セット）を実現する記述があ
るときは警告し、非同期リセット（セット）に換え、ま
た論理演算を行うチップに変換する。このため、ＩＣが
ＲＯＭやＲＡＭのチップセレクト信号を制御する場合、
クロックの供給状態に関わらず、これらチップセレクト
信号がリセット信号のアサートにより非アクティブの状
態になり、またＩＣとＲＯＭ、ＲＡＭ間のバス信号（双
方向信号）が、クロックの供給状態に関わらず、リセッ
ト信号のアサートにより入力状態になる。
【００１７】
【発明の効果】請求項１，２に対応する効果： フリッ
プフロップ回路を出力バッファとして備え、外部記憶手
段にチップセレクト信号を出力するＩＣ回路の回路設計
を支援する装置において、非同期リセットを使用するの
で、クロックが供給されていなくとも初期化できる。こ
のため、ＲＯＭやＲＡＭのチップセレクト信号を制御す
る場合、クロックの供給状態に関わらず、これらチップ
セレクト信号がリセット信号のアサートにより非アクテ
ィブの状態になり、またＩＣとＲＯＭ、ＲＡＭ間のバス
信号（双方向信号）が、クロックの供給状態に関わら
ず、リセット信号のアサートにより入力状態になる。こ
の場合、論理演算手段を使うので、変換処理自体が簡単
になる。請求項３に対応する効果： 請求項１及び２の
効果に加えて、前記同期リセット(セット)であるとき警
告を発生するので、本来非同期リセットにて構成すべき
部分を同期リセットにて構成してしまうというミスを防
げる。
プフロップ回路を出力バッファとして備え、外部記憶手
段にチップセレクト信号を出力するＩＣ回路の回路設計
を支援する装置において、非同期リセットを使用するの
で、クロックが供給されていなくとも初期化できる。こ
のため、ＲＯＭやＲＡＭのチップセレクト信号を制御す
る場合、クロックの供給状態に関わらず、これらチップ
セレクト信号がリセット信号のアサートにより非アクテ
ィブの状態になり、またＩＣとＲＯＭ、ＲＡＭ間のバス
信号（双方向信号）が、クロックの供給状態に関わら
ず、リセット信号のアサートにより入力状態になる。こ
の場合、論理演算手段を使うので、変換処理自体が簡単
になる。請求項３に対応する効果： 請求項１及び２の
効果に加えて、前記同期リセット(セット)であるとき警
告を発生するので、本来非同期リセットにて構成すべき
部分を同期リセットにて構成してしまうというミスを防
げる。
【図１】本発明が実施されるワークステーションのブロ
ック構成図である。
ック構成図である。
【図２】汎用のワークステーションで作成された設計支
援回路装置の概略構成図である。
援回路装置の概略構成図である。
【図３】ＩＣ回路のＩ／Ｏバッファ部の構成図である。
【図４】本発明を説明するための非同期セット付きフリ
ップフロップ回路を含むＩ／Ｏバッファ部の構成図であ
る。
ップフロップ回路を含むＩ／Ｏバッファ部の構成図であ
る。
【図５】本発明を説明するための論理演算ゲート付きフ
リップフロップ回路を含むＩ／Ｏバッファ部の構成図で
ある。
リップフロップ回路を含むＩ／Ｏバッファ部の構成図で
ある。
【図６】本発明の実施形態に係るＨＤＬで記述した回路
構成の一部を示す図である。
構成の一部を示す図である。
【図７】本発明の実施形態に係るＨＤＬで記述した回路
構成の一部を示す図である。
構成の一部を示す図である。
【図８】本発明の実施形態に係るＨＤＬで記述した回路
構成の一部を示す図である。
構成の一部を示す図である。
【図９】本発明の実施形態に係るＨＤＬで記述した回路
構成の一部を示す図である。
構成の一部を示す図である。
１０１・・ＣＰＵ、１０２・・ＲＯＭ、１０３・・ＲＡＭ、１
０４・・ＨＤＤ、１０５・・外部インターフェース、１０６
・・キーボード／マウスインターフェース
０４・・ＨＤＤ、１０５・・外部インターフェース、１０６
・・キーボード／マウスインターフェース
Claims (3)
- 【請求項１】 フリップフロップ回路を出力バッファと
して備え、外部記憶手段にチップセレクト信号を出力す
るＩＣ回路の回路設計を支援する装置において、前記Ｉ
Ｃ回路の外部出力部から前記フリップフロップ回路に到
達するまでの経路を全て走査する手段と、前記フリップ
フロップ回路が同期リセットか非同期リセットであるか
を判定する手段と、該判定の結果に基き同期リセットで
あるとき非同期リセットに変換する手段を備えたことを
特徴とする回路設計支援装置。 - 【請求項２】 請求項１記載の回路設計支援装置におい
て、前記同期リセットであるときリセット信号との論理
演算を行うように変換する手段を備えたことを特徴とす
る回路設計支援装置。 - 【請求項３】 請求項１又は２記載の回路設計支援装置
において、前記同期リセットであるとき警告を発生する
手段を備えたことを特徴とする回路設計支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078553A JP2002279006A (ja) | 2001-03-19 | 2001-03-19 | 回路設計支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078553A JP2002279006A (ja) | 2001-03-19 | 2001-03-19 | 回路設計支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002279006A true JP2002279006A (ja) | 2002-09-27 |
Family
ID=18935153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001078553A Pending JP2002279006A (ja) | 2001-03-19 | 2001-03-19 | 回路設計支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002279006A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010211550A (ja) * | 2009-03-11 | 2010-09-24 | Fujitsu Semiconductor Ltd | 回路設計プログラム、回路設計方法および回路設計装置 |
| CN108306629A (zh) * | 2018-02-27 | 2018-07-20 | 上海康斐信息技术有限公司 | 一种不同复位电平的同步复位装置 |
-
2001
- 2001-03-19 JP JP2001078553A patent/JP2002279006A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010211550A (ja) * | 2009-03-11 | 2010-09-24 | Fujitsu Semiconductor Ltd | 回路設計プログラム、回路設計方法および回路設計装置 |
| CN108306629A (zh) * | 2018-02-27 | 2018-07-20 | 上海康斐信息技术有限公司 | 一种不同复位电平的同步复位装置 |
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