JP2002271103A - 高周波用スイッチ回路 - Google Patents
高周波用スイッチ回路Info
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Abstract
(57)【要約】
【課題】 オフ側の端子から入力された信号の反射を防
止し、かつオン側の端子とオフ側の端子との間で高アイ
ソレーションを実現する。 【解決手段】 スイッチ素子ＳＷ１の両端に、スイッチ
素子ＳＷ１がオフ時に作用する容量と動作周波数におい
て共振するインダクタンスを有するインダクタＬ１を接
続する。同様にスイッチ素子ＳＷ２の両端にインダクタ
Ｌ２を接続する。例えばスイッチ素子ＳＷ１がオフ時に
その両端に容量が存在すると信号が漏れて通過するが、
インダクタＬ１を設けたことでその両端の抵抗値が理想
上無限大となり、端子Ｐ１とＰ２とのアイソレーション
が向上する。
止し、かつオン側の端子とオフ側の端子との間で高アイ
ソレーションを実現する。 【解決手段】 スイッチ素子ＳＷ１の両端に、スイッチ
素子ＳＷ１がオフ時に作用する容量と動作周波数におい
て共振するインダクタンスを有するインダクタＬ１を接
続する。同様にスイッチ素子ＳＷ２の両端にインダクタ
Ｌ２を接続する。例えばスイッチ素子ＳＷ１がオフ時に
その両端に容量が存在すると信号が漏れて通過するが、
インダクタＬ１を設けたことでその両端の抵抗値が理想
上無限大となり、端子Ｐ１とＰ２とのアイソレーション
が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波用スイッチ
回路に関する。
回路に関する。
【０００２】
【従来の技術】近年、携帯電話等、高周波信号を送受信
する装置が幅広く用いられるに至っている。そして、こ
れらの装置では、例えば送信回路又は受信回路のいずれ
か一方を選択してアンテナと接続するための高周波用ス
イッチ回路が用いられている。
する装置が幅広く用いられるに至っている。そして、こ
れらの装置では、例えば送信回路又は受信回路のいずれ
か一方を選択してアンテナと接続するための高周波用ス
イッチ回路が用いられている。
【０００３】図３に、従来のSPDT（Singl-Pole Double-
Throw）スイッチ回路の構成を示す。端子Ｐ１に図示さ
れていない送信回路が接続され、端子Ｐ２に図示されて
いない受信回路が接続され、さらに端子Ｐ３に図示され
ていないアンテナが接続されている。
Throw）スイッチ回路の構成を示す。端子Ｐ１に図示さ
れていない送信回路が接続され、端子Ｐ２に図示されて
いない受信回路が接続され、さらに端子Ｐ３に図示され
ていないアンテナが接続されている。
【０００４】先ず、端子Ｐ１とＰ３、又は端子Ｐ２とＰ
３との接続を切り替えるため、次のような構成を備えて
いる。端子Ｐ１と端子Ｐ３との間には、ＭＥＳＦＥＴ
（Metal Semiconductor Field Effect Transistor）
Ｔ１のソース、ドレインが接続され、端子Ｐ２と端子Ｐ
３との間にはＭＥＳＦＥＴ Ｔ２のソース、ドレインが
接続されている。ＭＥＳＦＥＴ Ｔ１のゲートには、抵
抗Ｒ１を介して制御電圧Ｖｃ１が入力される端子Ｖｃ１
が接続され、ＭＥＳＦＥＴ Ｔ２のゲートには、抵抗Ｒ
２を介して制御電圧Ｖｃ２が入力される端子Ｖｃ２が接
続されている。
３との接続を切り替えるため、次のような構成を備えて
いる。端子Ｐ１と端子Ｐ３との間には、ＭＥＳＦＥＴ
（Metal Semiconductor Field Effect Transistor）
Ｔ１のソース、ドレインが接続され、端子Ｐ２と端子Ｐ
３との間にはＭＥＳＦＥＴ Ｔ２のソース、ドレインが
接続されている。ＭＥＳＦＥＴ Ｔ１のゲートには、抵
抗Ｒ１を介して制御電圧Ｖｃ１が入力される端子Ｖｃ１
が接続され、ＭＥＳＦＥＴ Ｔ２のゲートには、抵抗Ｒ
２を介して制御電圧Ｖｃ２が入力される端子Ｖｃ２が接
続されている。
【０００５】送信回路とアンテナとを接続する場合は、
制御電圧Ｖｃ１がハイレベル、制御電圧Ｖｃ２がローレ
ベルになり、ＭＥＳＦＥＴ Ｔ１がオンし、ＭＥＳＦＥ
ＴＴ２がオフする。逆に、受信回路とアンテナとを接続
する場合は、制御電圧Ｖｃ１がローレベル、制御電圧Ｖ
ｃ２がハイレベルになり、ＭＥＳＦＥＴ Ｔ１がオフ
し、ＭＥＳＦＥＴ Ｔ２がオンする。
制御電圧Ｖｃ１がハイレベル、制御電圧Ｖｃ２がローレ
ベルになり、ＭＥＳＦＥＴ Ｔ１がオンし、ＭＥＳＦＥ
ＴＴ２がオフする。逆に、受信回路とアンテナとを接続
する場合は、制御電圧Ｖｃ１がローレベル、制御電圧Ｖ
ｃ２がハイレベルになり、ＭＥＳＦＥＴ Ｔ１がオフ
し、ＭＥＳＦＥＴ Ｔ２がオンする。
【０００６】ところが、ＭＥＳＦＥＴ Ｔ１、Ｔ２のい
ずれか一方をオンし、他方をオフするだけでは、端子Ｐ
１とＰ２との間のアイソレーションは十分ではない。何
故なら、ＭＥＳＦＥＴ Ｔ１、Ｔ２にはそれぞれソー
ス、ドレイン間に寄生容量Ｃ１１、Ｃ１２が存在する。
従って、例えばＭＥＳＦＥＴ Ｔ１がオンし、ＭＥＳＦ
ＥＴ Ｔ２がオフしていた場合、端子Ｐ１から入力され
た高周波信号がオンしているＭＥＳＦＥＴ Ｔ１、オフ
しているＭＥＳＦＥＴ Ｔ２の寄生容量Ｃ１２を介して
端子Ｐ２へ漏れることになる。
ずれか一方をオンし、他方をオフするだけでは、端子Ｐ
１とＰ２との間のアイソレーションは十分ではない。何
故なら、ＭＥＳＦＥＴ Ｔ１、Ｔ２にはそれぞれソー
ス、ドレイン間に寄生容量Ｃ１１、Ｃ１２が存在する。
従って、例えばＭＥＳＦＥＴ Ｔ１がオンし、ＭＥＳＦ
ＥＴ Ｔ２がオフしていた場合、端子Ｐ１から入力され
た高周波信号がオンしているＭＥＳＦＥＴ Ｔ１、オフ
しているＭＥＳＦＥＴ Ｔ２の寄生容量Ｃ１２を介して
端子Ｐ２へ漏れることになる。
【０００７】このような現象を防ぐため、端子Ｐ１と接
地端子ＧＮＤ、端子Ｐ２と接地端子ＧＮＤとの間にシャ
ント回路を設けている。端子Ｐ１と、一端が接地端子Ｇ
ＮＤに接続された容量Ｃ１の他端が接続されたノードＮ
１との間に、ＭＥＳＦＥＴＴ３のソース、ドレインが接
続され、端子Ｐ２とノードＮ２との間に、ＭＥＳＦＥＴ
Ｔ４のソース、ドレインが接続されている。ＭＥＳＦ
ＥＴ Ｔ３のゲートには、抵抗Ｒ４を介して端子Ｖｃ２
が接続され、ＭＥＳＦＥＴ Ｔ４のゲートには抵抗Ｒ５
を介して端子Ｖｃ１が接続されている。さらに、端子Ｐ
３は抵抗Ｒ３を介してノードＮ２に接続されている。
地端子ＧＮＤ、端子Ｐ２と接地端子ＧＮＤとの間にシャ
ント回路を設けている。端子Ｐ１と、一端が接地端子Ｇ
ＮＤに接続された容量Ｃ１の他端が接続されたノードＮ
１との間に、ＭＥＳＦＥＴＴ３のソース、ドレインが接
続され、端子Ｐ２とノードＮ２との間に、ＭＥＳＦＥＴ
Ｔ４のソース、ドレインが接続されている。ＭＥＳＦ
ＥＴ Ｔ３のゲートには、抵抗Ｒ４を介して端子Ｖｃ２
が接続され、ＭＥＳＦＥＴ Ｔ４のゲートには抵抗Ｒ５
を介して端子Ｖｃ１が接続されている。さらに、端子Ｐ
３は抵抗Ｒ３を介してノードＮ２に接続されている。
【０００８】制御電圧Ｖｃ１がハイレベル、制御電圧Ｖ
ｃ２がローレベルの場合、ＭＥＳＦＥＴ Ｔ１及びＴ４
がオンし、ＭＥＳＦＥＴ Ｔ２及びＴ３がオフする。こ
れにより、端子Ｐ１とＰ３が接続され、さらに端子Ｐ２
と接地端子ＧＮＤとが接続されるので、端子Ｐ１と端子
Ｐ２との間で十分なアイソレーションが得られる。
ｃ２がローレベルの場合、ＭＥＳＦＥＴ Ｔ１及びＴ４
がオンし、ＭＥＳＦＥＴ Ｔ２及びＴ３がオフする。こ
れにより、端子Ｐ１とＰ３が接続され、さらに端子Ｐ２
と接地端子ＧＮＤとが接続されるので、端子Ｐ１と端子
Ｐ２との間で十分なアイソレーションが得られる。
【０００９】制御電圧Ｖｃ１がローレベル、制御電圧Ｖ
ｃ２がハイレベルの場合、ＭＥＳＦＥＴ Ｔ１及びＴ４
がオフし、ＭＥＳＦＥＴ Ｔ２及びＴ３がオンする。こ
れにより、端子Ｐ２とＰ３が接続され、さらに端子Ｐ１
と接地端子ＧＮＤとが接続されるので、端子Ｐ１と端子
Ｐ２との間で十分なアイソレーションが得られる。
ｃ２がハイレベルの場合、ＭＥＳＦＥＴ Ｔ１及びＴ４
がオフし、ＭＥＳＦＥＴ Ｔ２及びＴ３がオンする。こ
れにより、端子Ｐ２とＰ３が接続され、さらに端子Ｐ１
と接地端子ＧＮＤとが接続されるので、端子Ｐ１と端子
Ｐ２との間で十分なアイソレーションが得られる。
【００１０】しかし、この図３に示された回路構成で
は、オフ側の回路からの信号が入力されるとこれが反射
されるという問題があった。通常、高周波回路を構成す
る場合、それぞれのチップの入出力部に抵抗値を調整す
るための整合回路を設け、例えば全体で５０Ωで整合を
とることが行われている。ところが、図３に示された構
成では、例えば端子Ｐ２がオフ側である場合、端子Ｐ２
に接続された受信回路側から見た端子Ｐ２より接地端子
ＧＮＤに至るシャント回路のインピーダンスは、ＭＥＳ
ＦＥＴ Ｔ４が有する導通抵抗と容量Ｃ１のインピーダ
ンスで決定される。通常、アイソレーションを得るため
にインピーダンスは例えば５Ω程度である。このため、
このシャント回路のインピーダンスは整合がとれていな
いことになる。よって、端子Ｐ２に接続された受信回路
が動作状態にある場合、この回路から出力された信号が
端子Ｐ２に入力されると反射されて受信回路を破壊する
おそれがある。
は、オフ側の回路からの信号が入力されるとこれが反射
されるという問題があった。通常、高周波回路を構成す
る場合、それぞれのチップの入出力部に抵抗値を調整す
るための整合回路を設け、例えば全体で５０Ωで整合を
とることが行われている。ところが、図３に示された構
成では、例えば端子Ｐ２がオフ側である場合、端子Ｐ２
に接続された受信回路側から見た端子Ｐ２より接地端子
ＧＮＤに至るシャント回路のインピーダンスは、ＭＥＳ
ＦＥＴ Ｔ４が有する導通抵抗と容量Ｃ１のインピーダ
ンスで決定される。通常、アイソレーションを得るため
にインピーダンスは例えば５Ω程度である。このため、
このシャント回路のインピーダンスは整合がとれていな
いことになる。よって、端子Ｐ２に接続された受信回路
が動作状態にある場合、この回路から出力された信号が
端子Ｐ２に入力されると反射されて受信回路を破壊する
おそれがある。
【００１１】そこで、図４に示されたように、ＭＥＳＦ
ＥＴ Ｔ４のソース側、同様にＭＥＳＦＥＴ Ｔ３のソ
ース側にそれぞれ整合をとるための例えば５０Ωの抵抗
Ｒ７、Ｒ６を接続する。これにより、オフ側からの信号
が反射されることを防止できる。
ＥＴ Ｔ４のソース側、同様にＭＥＳＦＥＴ Ｔ３のソ
ース側にそれぞれ整合をとるための例えば５０Ωの抵抗
Ｒ７、Ｒ６を接続する。これにより、オフ側からの信号
が反射されることを防止できる。
【００１２】しかしその一方で、抵抗Ｒ６、Ｒ７を接続
したことにより、端子Ｐ１とＰ２とのアイソレーション
が劣化するという問題があった。端子Ｐ１がオン側、端
子Ｐ２がオフ側とした場合、端子Ｐ１から入力された信
号が、オンしているＭＥＳＦＥＴ Ｔ１、オフしている
ＭＥＳＦＥＴ Ｔ２の寄生容量Ｃ１２を介して端子Ｐ２
へ漏れた場合、図３に示された構成ではその殆どの成分
はＭＥＳＦＥＴ Ｔ４を介して接地端子ＧＮＤへ流れ
る。しかし、図４の回路では抵抗Ｒ７が存在することで
このシャント回路の抵抗が増加し、漏れた信号は全て接
地端子ＧＮＤへ流れずに端子Ｐ２へも二分されて流れ込
むことになる。
したことにより、端子Ｐ１とＰ２とのアイソレーション
が劣化するという問題があった。端子Ｐ１がオン側、端
子Ｐ２がオフ側とした場合、端子Ｐ１から入力された信
号が、オンしているＭＥＳＦＥＴ Ｔ１、オフしている
ＭＥＳＦＥＴ Ｔ２の寄生容量Ｃ１２を介して端子Ｐ２
へ漏れた場合、図３に示された構成ではその殆どの成分
はＭＥＳＦＥＴ Ｔ４を介して接地端子ＧＮＤへ流れ
る。しかし、図４の回路では抵抗Ｒ７が存在することで
このシャント回路の抵抗が増加し、漏れた信号は全て接
地端子ＧＮＤへ流れずに端子Ｐ２へも二分されて流れ込
むことになる。
【００１３】
【発明が解決しようとする課題】上述したように、従来
はオフ側の回路からの信号の反射を防止すると共に、端
子Ｐ１とＰ２との間で高いアイソレーションを実現する
ことができなかった。
はオフ側の回路からの信号の反射を防止すると共に、端
子Ｐ１とＰ２との間で高いアイソレーションを実現する
ことができなかった。
【００１４】本発明は上記事情に鑑み、オフ側からの信
号の反射を防止すると共に、高アイソレーションを実現
することが可能な高周波用スイッチ回路を提供すること
を目的とする。
号の反射を防止すると共に、高アイソレーションを実現
することが可能な高周波用スイッチ回路を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】本発明の高周波用スイッ
チ回路は、第１の端子と第２の端子との間に両端が接続
された第１のスイッチ素子と、第３の端子と前記第２の
端子との間に両端が接続された第２のスイッチ素子と、
前記第１の端子と接地端子との間に、第１の抵抗素子と
直列に接続され、前記第２のスイッチ素子がオンすると
きオンする第３のスイッチ素子と、前記第３の端子と接
地端子との間に、第２の抵抗素子と直列に接続され、前
記第１のスイッチ素子がオンするときオンする第４のス
イッチ素子と、前記第１、第２の端子間において前記第
１のスイッチ素子に並列に接続され、前記第１のスイッ
チ素子の両端にオフ時に存在する容量と、第１の所定周
波数において共振するインダクタンスを有する第１のイ
ンダクタと、前記第２、第３の端子間において前記第２
のスイッチ素子に並列に接続され、前記第２のスイッチ
素子の両端にオフ時に存在する容量と、第２の所定周波
数において共振するインダクタンスを有する第２のイン
ダクタとを備えることを特徴とする。
チ回路は、第１の端子と第２の端子との間に両端が接続
された第１のスイッチ素子と、第３の端子と前記第２の
端子との間に両端が接続された第２のスイッチ素子と、
前記第１の端子と接地端子との間に、第１の抵抗素子と
直列に接続され、前記第２のスイッチ素子がオンすると
きオンする第３のスイッチ素子と、前記第３の端子と接
地端子との間に、第２の抵抗素子と直列に接続され、前
記第１のスイッチ素子がオンするときオンする第４のス
イッチ素子と、前記第１、第２の端子間において前記第
１のスイッチ素子に並列に接続され、前記第１のスイッ
チ素子の両端にオフ時に存在する容量と、第１の所定周
波数において共振するインダクタンスを有する第１のイ
ンダクタと、前記第２、第３の端子間において前記第２
のスイッチ素子に並列に接続され、前記第２のスイッチ
素子の両端にオフ時に存在する容量と、第２の所定周波
数において共振するインダクタンスを有する第２のイン
ダクタとを備えることを特徴とする。
【００１６】ここで、前記第１の所定周波数は、前記第
１の端子に接続された第１の回路の動作周波数と一致
し、前記第２の所定周波数は、前記第２の端子に接続さ
れた第２の回路の動作周波数と一致し、前記第１の抵抗
素子が有する抵抗値は、前記第３のスイッチ素子のオン
時における抵抗値との加算値が、前記第１の回路の抵抗
値とインピーダンス整合がとれる値に設定されており、
前記第２の抵抗素子が有する抵抗値は、前記第４のスイ
ッチ素子のオン時における抵抗値との加算値が、前記第
２の回路の抵抗値とインピーダンス整合がとれる値に設
定されていることが望ましい。
１の端子に接続された第１の回路の動作周波数と一致
し、前記第２の所定周波数は、前記第２の端子に接続さ
れた第２の回路の動作周波数と一致し、前記第１の抵抗
素子が有する抵抗値は、前記第３のスイッチ素子のオン
時における抵抗値との加算値が、前記第１の回路の抵抗
値とインピーダンス整合がとれる値に設定されており、
前記第２の抵抗素子が有する抵抗値は、前記第４のスイ
ッチ素子のオン時における抵抗値との加算値が、前記第
２の回路の抵抗値とインピーダンス整合がとれる値に設
定されていることが望ましい。
【００１７】また本発明は、第１の端子と第２の端子と
の間にソース、ドレインが接続され、第１の制御電圧を
ゲートに入力されてオン／オフする第１のＭＥＳＦＥＴ
と、第３の端子と前記第２の端子との間にソース、ドレ
インが接続され、第２の制御電圧をゲートに入力されて
オン／オフする第２のＭＥＳＦＥＴと、前記第１の端子
と接地端子との間に、第１の抵抗と直列にソース、ドレ
インが接続され、前記第２の制御電圧をゲートに入力さ
れてオン／オフする第３のＭＥＳＦＥＴと、前記第３の
端子と接地端子との間に、第２の抵抗と直列にソース、
ドレインが接続され、前記第１の制御電圧をゲートに入
力されてオン／オフする第４のＭＥＳＦＥＴと、前記第
１、第２の端子間において前記第１のＭＥＳＦＥＴのソ
ース、ドレインに並列に接続され、前記第１のＭＥＳＦ
ＥＴのソース、ドレイン間にオフ時に存在する容量と、
第１の所定周波数において共振するインダクタンスを有
する第１のインダクタと、前記第２、第３の端子間にお
いて前記第２のＭＥＳＦＥＴのソース、ドレインに並列
に接続され、前記第２のＭＥＳＦＥＴのソース、ドレイ
ン間にオフ時に存在する容量と、第２の所定周波数にお
いて共振するインダクタンスを有する第２のインダクタ
とを備えることを特徴とする。
の間にソース、ドレインが接続され、第１の制御電圧を
ゲートに入力されてオン／オフする第１のＭＥＳＦＥＴ
と、第３の端子と前記第２の端子との間にソース、ドレ
インが接続され、第２の制御電圧をゲートに入力されて
オン／オフする第２のＭＥＳＦＥＴと、前記第１の端子
と接地端子との間に、第１の抵抗と直列にソース、ドレ
インが接続され、前記第２の制御電圧をゲートに入力さ
れてオン／オフする第３のＭＥＳＦＥＴと、前記第３の
端子と接地端子との間に、第２の抵抗と直列にソース、
ドレインが接続され、前記第１の制御電圧をゲートに入
力されてオン／オフする第４のＭＥＳＦＥＴと、前記第
１、第２の端子間において前記第１のＭＥＳＦＥＴのソ
ース、ドレインに並列に接続され、前記第１のＭＥＳＦ
ＥＴのソース、ドレイン間にオフ時に存在する容量と、
第１の所定周波数において共振するインダクタンスを有
する第１のインダクタと、前記第２、第３の端子間にお
いて前記第２のＭＥＳＦＥＴのソース、ドレインに並列
に接続され、前記第２のＭＥＳＦＥＴのソース、ドレイ
ン間にオフ時に存在する容量と、第２の所定周波数にお
いて共振するインダクタンスを有する第２のインダクタ
とを備えることを特徴とする。
【００１８】ここで、前記第１の所定周波数は、前記第
１の端子に接続された第１の回路の動作周波数と一致
し、前記第２の所定周波数は、前記第２の端子に接続さ
れた第２の回路の動作周波数と一致し、前記第１の抵抗
は、前記第３のＭＥＳＦＥＴのオン時における抵抗値と
の加算値が、前記第１の回路の抵抗値とインピーダンス
整合がとれる値に設定されており、前記第２の抵抗は、
前記第４のＭＥＳＦＥＴのオン時における抵抗値との加
算値が、前記第２の回路の抵抗値とインピーダンス整合
がとれる値に設定されていてもよい。
１の端子に接続された第１の回路の動作周波数と一致
し、前記第２の所定周波数は、前記第２の端子に接続さ
れた第２の回路の動作周波数と一致し、前記第１の抵抗
は、前記第３のＭＥＳＦＥＴのオン時における抵抗値と
の加算値が、前記第１の回路の抵抗値とインピーダンス
整合がとれる値に設定されており、前記第２の抵抗は、
前記第４のＭＥＳＦＥＴのオン時における抵抗値との加
算値が、前記第２の回路の抵抗値とインピーダンス整合
がとれる値に設定されていてもよい。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】本発明の第１の実施の形態による高周波用
スイッチ回路の構成を図１に示す。
スイッチ回路の構成を図１に示す。
【００２１】端子Ｐ１とＰ３との間にスイッチ素子ＳＷ
１を接続し、端子Ｐ２と端子Ｐ３との間にスイッチ素子
ＳＷ２の両端を接続している。スイッチ素子ＳＷ１、ス
イッチ素子ＳＷ２は、それぞれ制御電圧Ｖｃ１、Ｖｃ２
を与えられてオン、オフ動作を行う。
１を接続し、端子Ｐ２と端子Ｐ３との間にスイッチ素子
ＳＷ２の両端を接続している。スイッチ素子ＳＷ１、ス
イッチ素子ＳＷ２は、それぞれ制御電圧Ｖｃ１、Ｖｃ２
を与えられてオン、オフ動作を行う。
【００２２】また、端子Ｐ１と、一方の端子が接地端子
ＧＮＤに接続された容量Ｃ１の他方の端子が接続された
ノードＮ１との間にシャント回路を形成するため、端子
Ｐ１と接地端子ＧＮＤとの間にスイッチ素子ＳＷ３、抵
抗素子Ｒ１１が接続されている。同様に、端子Ｐ２とノ
ードＮ１との間にシャント回路を形成するため、端子Ｐ
２と接地端子ＧＮＤとの間にスイッチ素子ＳＷ４、抵抗
素子Ｒ１２が接続されている。
ＧＮＤに接続された容量Ｃ１の他方の端子が接続された
ノードＮ１との間にシャント回路を形成するため、端子
Ｐ１と接地端子ＧＮＤとの間にスイッチ素子ＳＷ３、抵
抗素子Ｒ１１が接続されている。同様に、端子Ｐ２とノ
ードＮ１との間にシャント回路を形成するため、端子Ｐ
２と接地端子ＧＮＤとの間にスイッチ素子ＳＷ４、抵抗
素子Ｒ１２が接続されている。
【００２３】スイッチ素子ＳＷ３は制御電圧Ｖｃ２、ス
イッチＳＷ４は制御電圧Ｖｃ１によってオン、オフ動作
を行う。抵抗素子Ｒ１１は、端子Ｐ１に接続された例え
ば送信回路から見たシャント回路（端子Ｐ１から接地端
子ＧＮＤに至る経路）の抵抗値が、端子Ｐ１に接続され
た回路の抵抗値とインピーダンス整合がとれるような値
に調整するために挿入された素子である。
イッチＳＷ４は制御電圧Ｖｃ１によってオン、オフ動作
を行う。抵抗素子Ｒ１１は、端子Ｐ１に接続された例え
ば送信回路から見たシャント回路（端子Ｐ１から接地端
子ＧＮＤに至る経路）の抵抗値が、端子Ｐ１に接続され
た回路の抵抗値とインピーダンス整合がとれるような値
に調整するために挿入された素子である。
【００２４】同様に、抵抗素子Ｒ１２は、端子Ｐ２に接
続された例えば受信回路から見たシャント回路（端子Ｐ
２から接地端子ＧＮＤに至る経路）の抵抗値が、端子Ｐ
２に接続された回路の抵抗値とインピーダンス整合がと
れるような値に調整するために挿入された素子である。
この抵抗素子Ｒ１１、Ｒ１２を設けたことにより、図４
に示された回路と同様にオフ側の端子に接続された回路
から入力された信号が反射されることを防止できる。
続された例えば受信回路から見たシャント回路（端子Ｐ
２から接地端子ＧＮＤに至る経路）の抵抗値が、端子Ｐ
２に接続された回路の抵抗値とインピーダンス整合がと
れるような値に調整するために挿入された素子である。
この抵抗素子Ｒ１１、Ｒ１２を設けたことにより、図４
に示された回路と同様にオフ側の端子に接続された回路
から入力された信号が反射されることを防止できる。
【００２５】そして本実施の形態の特徴として、スイッ
チ素子ＳＷ１、ＳＷ２の両端にそれぞれインダクタＬ
１、Ｌ２が並列に接続されている。スイッチ素子ＳＷ
１、ＳＷ２のそれぞれの両端には、それぞれオフ時に作
用する容量Ｃ１、Ｃ２が存在するものとする。インダク
タＬ１は、端子Ｐ１に接続された例えば送信回路におけ
る動作周波数において、容量Ｃ１と共振するインダクタ
ンスを有する。同様に、インダクタＬ２は、端子Ｐ１に
接続された例えば受信回路における動作周波数におい
て、容量Ｃ２と共振するインダクタンスを有する。
チ素子ＳＷ１、ＳＷ２の両端にそれぞれインダクタＬ
１、Ｌ２が並列に接続されている。スイッチ素子ＳＷ
１、ＳＷ２のそれぞれの両端には、それぞれオフ時に作
用する容量Ｃ１、Ｃ２が存在するものとする。インダク
タＬ１は、端子Ｐ１に接続された例えば送信回路におけ
る動作周波数において、容量Ｃ１と共振するインダクタ
ンスを有する。同様に、インダクタＬ２は、端子Ｐ１に
接続された例えば受信回路における動作周波数におい
て、容量Ｃ２と共振するインダクタンスを有する。
【００２６】本実施の形態によれば、上記構成を備えた
ことにより次のように動作する。端子Ｐ１側がオン側、
端子Ｐ２側がオフ側であるとする。制御電圧Ｖｃ１がハ
イレベル、制御電圧Ｖｃ２がローレベルとなり、スイッ
チ素子ＳＷ１がオンし、端子Ｐ１と端子Ｐ３とが接続さ
れる。スイッチ素子ＳＷ２はオフするが、このスイッチ
素子ＳＷ２のオフ時に容量として作用する寄生容量Ｃ２
が存在すると、端子Ｐ１からの信号がオンしているスイ
ッチ素子ＳＷ１、オフしているスイッチ素子ＳＷ２の寄
生容量Ｃ２を介して端子Ｐ２に漏れる。しかし、スイッ
チ素子ＳＷ４がオンし、この漏れた信号が接地端子ＧＮ
Ｄ側へ逃げる。ここで、スイッチ素子ＳＷ４を含むシャ
ント回路には、その経路に抵抗素子Ｒ１２が設けられて
いるので、端子Ｐ２に接続された受信回路から見た抵抗
値は、受信回路におけるものとインピーダンス整合がと
れている。よって、受信回路から出力された信号が端子
Ｐ２に入力された場合、反射されることなくスイッチ素
子ＳＷ４を介して接地端子ＧＮＤへ流れる。
ことにより次のように動作する。端子Ｐ１側がオン側、
端子Ｐ２側がオフ側であるとする。制御電圧Ｖｃ１がハ
イレベル、制御電圧Ｖｃ２がローレベルとなり、スイッ
チ素子ＳＷ１がオンし、端子Ｐ１と端子Ｐ３とが接続さ
れる。スイッチ素子ＳＷ２はオフするが、このスイッチ
素子ＳＷ２のオフ時に容量として作用する寄生容量Ｃ２
が存在すると、端子Ｐ１からの信号がオンしているスイ
ッチ素子ＳＷ１、オフしているスイッチ素子ＳＷ２の寄
生容量Ｃ２を介して端子Ｐ２に漏れる。しかし、スイッ
チ素子ＳＷ４がオンし、この漏れた信号が接地端子ＧＮ
Ｄ側へ逃げる。ここで、スイッチ素子ＳＷ４を含むシャ
ント回路には、その経路に抵抗素子Ｒ１２が設けられて
いるので、端子Ｐ２に接続された受信回路から見た抵抗
値は、受信回路におけるものとインピーダンス整合がと
れている。よって、受信回路から出力された信号が端子
Ｐ２に入力された場合、反射されることなくスイッチ素
子ＳＷ４を介して接地端子ＧＮＤへ流れる。
【００２７】さらに、本実施の形態では、オフしている
スイッチＳＷ２の両端に存在する容量Ｃ２と動作周波数
において共振するインダクタンスを有するインダクタＬ
２が設けられているので、スイッチ素子ＳＷ２の両端の
インピーダンスは理想上無限大となり、端子Ｐ１と端子
Ｐ２との間におけるアイソレーションが向上する。
スイッチＳＷ２の両端に存在する容量Ｃ２と動作周波数
において共振するインダクタンスを有するインダクタＬ
２が設けられているので、スイッチ素子ＳＷ２の両端の
インピーダンスは理想上無限大となり、端子Ｐ１と端子
Ｐ２との間におけるアイソレーションが向上する。
【００２８】この動作は、端子Ｐ１がオフ側、端子Ｐ２
がオン側に入れ替わった場合も全く同様である。即ち、
スイッチ素子ＳＷ１がオフ、スイッチ素子ＳＷ２がオン
している場合、スイッチ素子ＳＷ１のオフ時の容量Ｃ１
と送信回路の動作周波数において共振するインダクタン
スを有するインダクタＬ１が設けられているので、理想
上はスイッチ素子ＳＷ１の両端の抵抗値は無限大とな
る。従って、端子Ｐ１と端子Ｐ２との間のアイソレーシ
ョンが向上する。
がオン側に入れ替わった場合も全く同様である。即ち、
スイッチ素子ＳＷ１がオフ、スイッチ素子ＳＷ２がオン
している場合、スイッチ素子ＳＷ１のオフ時の容量Ｃ１
と送信回路の動作周波数において共振するインダクタン
スを有するインダクタＬ１が設けられているので、理想
上はスイッチ素子ＳＷ１の両端の抵抗値は無限大とな
る。従って、端子Ｐ１と端子Ｐ２との間のアイソレーシ
ョンが向上する。
【００２９】以上のように、本実施の形態によれば、端
子Ｐ１、Ｐ２のうちオフ側の端子に接続された回路から
入力された信号が反射されることを防止すると共に、端
子Ｐ１、Ｐ２の間で高アイソレーションを実現すること
が可能である。
子Ｐ１、Ｐ２のうちオフ側の端子に接続された回路から
入力された信号が反射されることを防止すると共に、端
子Ｐ１、Ｐ２の間で高アイソレーションを実現すること
が可能である。
【００３０】本発明の第２の実施の形態は、図２に示さ
れる構成を備えている。本実施の形態は、図４に示され
た構成に対し、ＭＥＳＦＥＴ Ｔ１、Ｔ２の両端に、イ
ンダクタＣＬ１、ＣＬ２をそれぞれ並列に接続させたも
のに相当する。このインダクタＣＬ１は、ＭＥＳＦＥＴ
Ｔ１のオフ時にその両端に寄生する容量Ｃ１と、端子
Ｐ１に接続された例えば送信回路の動作周波数において
共振するインダクタンスを有する。インダクタＣＬ２
は、ＭＥＳＦＥＴ Ｔ２のオフ時にその両端に寄生する
容量Ｃ２と、端子Ｐ２に接続された例えば送信回路の動
作周波数において共振するインダクタンスを有する。
れる構成を備えている。本実施の形態は、図４に示され
た構成に対し、ＭＥＳＦＥＴ Ｔ１、Ｔ２の両端に、イ
ンダクタＣＬ１、ＣＬ２をそれぞれ並列に接続させたも
のに相当する。このインダクタＣＬ１は、ＭＥＳＦＥＴ
Ｔ１のオフ時にその両端に寄生する容量Ｃ１と、端子
Ｐ１に接続された例えば送信回路の動作周波数において
共振するインダクタンスを有する。インダクタＣＬ２
は、ＭＥＳＦＥＴ Ｔ２のオフ時にその両端に寄生する
容量Ｃ２と、端子Ｐ２に接続された例えば送信回路の動
作周波数において共振するインダクタンスを有する。
【００３１】これにより、例えば端子Ｐ１がオン側で端
子Ｐ２がオフ側である場合、オフしているＭＥＳＦＥＴ
Ｔ２の寄生容量Ｃ２とインダクタＣＬ２のインダクタ
ンスとが動作周波数で共振し、ＭＥＳＦＥＴ Ｔ２の両
端の抵抗値は理想上無限大となる。よって、端子Ｐ１と
Ｐ２との間で高いアイソレーションが得られる。このこ
とは、端子Ｐ１がオフ側、端子Ｐ２がオン側の場合も同
様であり、説明を省略する。
子Ｐ２がオフ側である場合、オフしているＭＥＳＦＥＴ
Ｔ２の寄生容量Ｃ２とインダクタＣＬ２のインダクタ
ンスとが動作周波数で共振し、ＭＥＳＦＥＴ Ｔ２の両
端の抵抗値は理想上無限大となる。よって、端子Ｐ１と
Ｐ２との間で高いアイソレーションが得られる。このこ
とは、端子Ｐ１がオフ側、端子Ｐ２がオン側の場合も同
様であり、説明を省略する。
【００３２】従って、本実施の形態においても上記第１
の実施の形態と同様に、端子Ｐ１、Ｐ２のうちオフ側の
端子に接続された回路からの信号の反射を防止すると共
に、端子Ｐ１、Ｐ２の間で高アイソレーションを実現す
ることができる。
の実施の形態と同様に、端子Ｐ１、Ｐ２のうちオフ側の
端子に接続された回路からの信号の反射を防止すると共
に、端子Ｐ１、Ｐ２の間で高アイソレーションを実現す
ることができる。
【００３３】上記実施の形態はいずれも一例であり、本
発明を限定するものではない。例えば、スイッチ素子は
ＭＥＳＦＥＴに限定されず、動作周波数に好適なスイッ
チング動作を行うものであれば自由に選択することがで
きる。また、抵抗素子Ｒ１１、Ｒ１２、抵抗Ｒ６、Ｒ７
は、抵抗で構成する場合に限らず、例えば容量、インダ
クタ、抵抗を任意に組み合わせたインピーダンス整合回
路として構成してもよい。この場合、インピーダンス整
合回路は例えば、図１におけるシャント回路に含まれる
スイッチ素子ＳＷ３、容量Ｃ１とで構成した全体のイン
ピーダンスが端子Ｐ１に接続された回路のインピーダン
スと整合がとれるように設定されていればよい。
発明を限定するものではない。例えば、スイッチ素子は
ＭＥＳＦＥＴに限定されず、動作周波数に好適なスイッ
チング動作を行うものであれば自由に選択することがで
きる。また、抵抗素子Ｒ１１、Ｒ１２、抵抗Ｒ６、Ｒ７
は、抵抗で構成する場合に限らず、例えば容量、インダ
クタ、抵抗を任意に組み合わせたインピーダンス整合回
路として構成してもよい。この場合、インピーダンス整
合回路は例えば、図１におけるシャント回路に含まれる
スイッチ素子ＳＷ３、容量Ｃ１とで構成した全体のイン
ピーダンスが端子Ｐ１に接続された回路のインピーダン
スと整合がとれるように設定されていればよい。
【００３４】
【発明の効果】以上説明したように、本発明の高周波用
スイッチ回路は、オフ側の端子に接続された回路から信
号が入力された場合にこの信号がオフ側の回路へ反射さ
れることを防止すると共に、オン側、オフ側の二つの端
子の間で高アイソレーションを実現することが可能であ
る。
スイッチ回路は、オフ側の端子に接続された回路から信
号が入力された場合にこの信号がオフ側の回路へ反射さ
れることを防止すると共に、オン側、オフ側の二つの端
子の間で高アイソレーションを実現することが可能であ
る。
【図１】本発明の第１の実施の形態による高周波用スイ
ッチ回路の構成を示した回路図。
ッチ回路の構成を示した回路図。
【図２】本発明の第２の実施の形態による高周波用スイ
ッチ回路の構成を示した回路図。
ッチ回路の構成を示した回路図。
【図３】従来の高周波用スイッチ回路の構成を示した回
路図。
路図。
【図４】従来の他の高周波用スイッチ回路の構成を示し
た回路図。
た回路図。
Ｐ１〜Ｐ３ 端子 ＳＷ１〜ＳＷ４ スイッチ素子 Ｌ１、Ｌ２ インダクタ Ｒ１１、Ｒ１２ 抵抗素子 Ｃ１ 容量 ＣＬ１、ＣＬ２ インダクタ Ｔ１〜Ｔ４ ＭＥＳＦＥＴ Ｒ１〜Ｒ７ 抵抗 Ｖｃ１、Ｖｃ２ 制御電圧
Claims (4)
- 【請求項１】第１の端子と第２の端子との間に両端が接
続された第１のスイッチ素子と、 第３の端子と前記第２の端子との間に両端が接続された
第２のスイッチ素子と、 前記第１の端子と接地端子との間に、第１の抵抗素子と
直列に接続され、前記第２のスイッチ素子がオンすると
きオンする第３のスイッチ素子と、 前記第３の端子と接地端子との間に、第２の抵抗素子と
直列に接続され、前記第１のスイッチ素子がオンすると
きオンする第４のスイッチ素子と、 前記第１、第２の端子間において前記第１のスイッチ素
子に並列に接続され、前記第１のスイッチ素子の両端に
オフ時に存在する容量と、第１の所定周波数において共
振するインダクタンスを有する第１のインダクタと、 前記第２、第３の端子間において前記第２のスイッチ素
子に並列に接続され、前記第２のスイッチ素子の両端に
オフ時に存在する容量と、第２の所定周波数において共
振するインダクタンスを有する第２のインダクタと、 を備えることを特徴とする高周波用スイッチ回路。 - 【請求項２】前記第１の所定周波数は、前記第１の端子
に接続された第１の回路の動作周波数と一致し、前記第
２の所定周波数は、前記第２の端子に接続された第２の
回路の動作周波数と一致し、 前記第１の抵抗素子が有する抵抗値は、前記第３のスイ
ッチ素子のオン時における抵抗値との加算値が、前記第
１の回路の抵抗値とインピーダンス整合がとれる値に設
定されており、前記第２の抵抗素子が有する抵抗値は、
前記第４のスイッチ素子のオン時における抵抗値との加
算値が、前記第２の回路の抵抗値とインピーダンス整合
がとれる値に設定されていることを特徴とする請求項１
記載の高周波用スイッチ回路。 - 【請求項３】第１の端子と第２の端子との間にソース、
ドレインが接続され、第１の制御電圧をゲートに入力さ
れてオン／オフする第１のＭＥＳＦＥＴと、 第３の端子と前記第２の端子との間にソース、ドレイン
が接続され、第２の制御電圧をゲートに入力されてオン
／オフする第２のＭＥＳＦＥＴと、 前記第１の端子と接地端子との間に、第１の抵抗と直列
にソース、ドレインが接続され、前記第２の制御電圧を
ゲートに入力されてオン／オフする第３のＭＥＳＦＥＴ
と、 前記第３の端子と接地端子との間に、第２の抵抗と直列
にソース、ドレインが接続され、前記第１の制御電圧を
ゲートに入力されてオン／オフする第４のＭＥＳＦＥＴ
と、 前記第１、第２の端子間において前記第１のＭＥＳＦＥ
Ｔのソース、ドレインに並列に接続され、前記第１のＭ
ＥＳＦＥＴのソース、ドレイン間にオフ時に存在する容
量と、第１の所定周波数において共振するインダクタン
スを有する第１のインダクタと、 前記第２、第３の端子間において前記第２のＭＥＳＦＥ
Ｔのソース、ドレインに並列に接続され、前記第２のＭ
ＥＳＦＥＴのソース、ドレイン間にオフ時に存在する容
量と、第２の所定周波数において共振するインダクタン
スを有する第２のインダクタと、 を備えることを特徴とする高周波用スイッチ回路。 - 【請求項４】前記第１の所定周波数は、前記第１の端子
に接続された第１の回路の動作周波数と一致し、前記第
２の所定周波数は、前記第２の端子に接続された第２の
回路の動作周波数と一致し、 前記第１の抵抗は、前記第３のＭＥＳＦＥＴのオン時に
おける抵抗値との加算値が、前記第１の回路の抵抗値と
インピーダンス整合がとれる値に設定されており、前記
第２の抵抗は、前記第４のＭＥＳＦＥＴのオン時におけ
る抵抗値との加算値が、前記第２の回路の抵抗値とイン
ピーダンス整合がとれる値に設定されていることを特徴
とする請求項３記載の高周波用スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062984A JP2002271103A (ja) | 2001-03-07 | 2001-03-07 | 高周波用スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062984A JP2002271103A (ja) | 2001-03-07 | 2001-03-07 | 高周波用スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002271103A true JP2002271103A (ja) | 2002-09-20 |
Family
ID=18922044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001062984A Pending JP2002271103A (ja) | 2001-03-07 | 2001-03-07 | 高周波用スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002271103A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006304140A (ja) * | 2005-04-25 | 2006-11-02 | Matsushita Electric Ind Co Ltd | 通信用無線機およびこれに用いる送受信回路、および半導体集積回路装置 |
| US7391282B2 (en) | 2004-11-17 | 2008-06-24 | Matsushita Electric Industrial Co., Ltd. | Radio-frequency switch circuit and semiconductor device |
| JP2018088707A (ja) * | 2018-02-06 | 2018-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2022259442A1 (ja) * | 2021-06-10 | 2022-12-15 | 三菱電機株式会社 | 高周波スイッチ |
-
2001
- 2001-03-07 JP JP2001062984A patent/JP2002271103A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7391282B2 (en) | 2004-11-17 | 2008-06-24 | Matsushita Electric Industrial Co., Ltd. | Radio-frequency switch circuit and semiconductor device |
| JP2006304140A (ja) * | 2005-04-25 | 2006-11-02 | Matsushita Electric Ind Co Ltd | 通信用無線機およびこれに用いる送受信回路、および半導体集積回路装置 |
| JP4591179B2 (ja) * | 2005-04-25 | 2010-12-01 | パナソニック株式会社 | 通信用無線機およびこれに用いる送受信回路、および半導体集積回路装置 |
| JP2018088707A (ja) * | 2018-02-06 | 2018-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2022259442A1 (ja) * | 2021-06-10 | 2022-12-15 | 三菱電機株式会社 | 高周波スイッチ |
| JP7442740B2 (ja) | 2021-06-10 | 2024-03-04 | 三菱電機株式会社 | 高周波スイッチ |
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