JP2002261785A - シリアルバス処理方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 ループ接続を自動的に認識してループ接続を
回避し、正常にデータの送受信を行うことを目的とす
る、シリアルバス処理方法と装置を提供する。 【解決手段】 シリアルバス処理装置におけるシリアル
バス処理方法であって、ループ接続を自動回避するため
に、ステップＳ１１〜Ｓ１８に従い、シリアルバス内に
構成されるループ接続を検出し、このループ接続の検出
時に各ノードの認識できないポートの数に応じてランダ
ムな値を持つタイマ値を設定し、この設定したタイマ値
になった時にポートを無効としてケーブルを仮想的に切
断することにより、新しいバストポロジを自動的に構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＥＥＥ（the In
stitute of Electrical and Electronics Engineers）
が標準化した高速シリアルバスの規格であるＩＥＥＥ
Ｓｔｄ １３９４に係り、特にループ検出機能を備えた
シリアルバス処理方法と装置に適用して有効な技術に関
する。

【０００２】

【従来の技術】本発明者が検討した技術として、シリア
ルバスの処理に関しては、以下のような技術が考えられ
る。例えば、高速シリアルバス処理装置の規格であるＩ
ＥＥＥ１３９４において、そのバスを構成し、データを
転送するまでの手順は（１）バスリセット、（２）ツリ
ーの構成、（３）ノードの認識および（４）アービトレ
ーションという順序である。このうち、バスリセットは
ケーブルが新たに接続された時、もしくはノードがパワ
ーオフからパワーオン状態に変化した時にバス全体のリ
セットが発生する。その後、シリアルケーブルの接続状
態、つまりバス構成が（２）ツリーの構成において決定
され、そしてそのバスに接続されたノードの位置関係が
（３）ノードの認識によって決定される。そのノードの
認識が終了すると（４）データアービトレーションの状
態に遷移し、データの送受信が可能となる。ここで、
（２）のツリーの構成時にバスの中にループを含む場合
には、次のステップである（３）ノードの認識に移行す
ることができずに、エラー発生状態になる。

【０００３】以下は、公知とされた技術ではないが、本
発明者によって検討された技術であり、その概要を図面
に基づいて説明する。図６はシリアルバスに係るループ
接続の一例を示す図である。

【０００４】図６に示されるように、ループ状態とは閉
ループを１つ以上含むようなバス構成のことをいう。図
６（ａ）ではノードＡ、ノードＢおよびノードＣによっ
て第１のループが構成され、またノードＡ、ノードＣお
よびノードＤによって第２のループが構成される。ま
た、図６（ｂ）においては、ノードＡ、ノードＢ、ノー
ドＣおよびノードＤによって１つのループが形成されて
おり、図６（ｃ）ではノードＢ、ノードＣおよびノード
Ｅによってループが形成されている。これらループを回
避するためには、図６（ａ）では例えばケーブル６１１
とケーブル６１３を外す必要があり、また図６（ｂ）に
おいては例えばケーブル６２１を外す必要があり、また
図６（ｃ）においてはケーブル６３２を外してループを
回避する必要がある。どのケーブルを外せば良いかはバ
スの構成によって決まるが、その方法は一意でない場合
もある。例えば図６（ｂ）の例では４本のケーブルのう
ち、どのケーブルを外してもループ接続を回避すること
が可能である。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
なシリアルバスの処理技術について、本発明者が検討し
た結果、以下のようなことが明らかとなった。例えば、
前記のようなループ状態を検出してエラー発生までの手
順はＩＥＥＥ Ｓｔｄ １３９４規格において規格化さ
れているが、その解決手段は与えられていない。そのた
め、例えばデジタルビデオレコーダなどにおける公知の
方法によると、利用者がケーブルの接続状況を確認し、
そしてループを構成しているケーブルを抜くことによっ
て、このループ接続の問題を解決している。つまり、利
用者はどのケーブルがループを構成しているか容易に判
断できず、また自動的にループ接続を回避することがで
きないので、ループ接続が発生した時に利用者は簡単に
操作できない。

【０００６】従って、高速シリアルバス処理装置の規格
であるＩＥＥＥ１３９４においてバス内にループ状の接
続が存在すると、バスの正常な認識ができずにデータの
送受信ができない。これは利用者が任意でケーブルの接
続を確認し、そしてループを構成しているケーブルを抜
くことにより、このループ接続の問題を解決している。
そのため、ループ接続が発生した時に利用者は簡単に操
作できないという問題点がある。

【０００７】そこで、本発明では、このループ接続を自
動的に認識してループ接続を回避し、正常にデータの送
受信を行うことを目的とする、シリアルバス処理方法と
装置を提供するものである。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】すなわち、本発明によるシリアルバス処理
方法は、ループ接続を自動回避するために、シリアルバ
ス内に構成されるループ接続を検出し、前記ループ接続
の検出時に認識できないポート数に応じてランダムな時
間を設定し、前記ランダムな時間が経過した時にポート
を無効にすることを特徴とするものである。

【００１１】さらに、前記シリアルバス処理方法におい
て、（アービトレーション期間内に）バイアス状態が偽
でかつ接続状態が真であるポートが存在する時にランダ
ムな時間を設定し、このランダムな時間が経過した時に
前記ポートの無効設定を真に設定し、前記ポート以外の
ポートのバイアス状態が真から偽に変化する条件を満足
する時に無効設定が真であるポートの無効設定を偽に設
定することを特徴とするものである。さらに、ノードの
転送速度に応じてランダムな時間を設定することを特徴
とするものである。

【００１２】また、本発明によるシリアルバス処理装置
は、シリアルバス内に構成されるループ接続を検出する
ループ接続検出手段と、時間を計測するタイマと、前記
タイマに設定された時間が経過した時にポートを無効に
するポート無効手段とを備え、前記ループ接続検出手段
によってループが検出された時に認識できないポート数
に応じて前記タイマにランダムな時間を設定することを
特徴とするものである。

【００１３】さらに、前記シリアルバス処理装置におい
て、ポートのバイアス状態を検出するバイアス状態検出
手段と、ポートの接続状態を検出する接続状態検出手段
とを備え、（アービトレーション期間内に）前記バイア
ス状態検出手段により検出したバイアス状態が偽でかつ
前記接続状態検出手段により検出した接続状態が真であ
るポートが存在する時に前記タイマにランダムな時間を
設定し、前記タイマに設定した時間が経過した時に前記
ポート無効手段により前記ポートを無効に設定し、前記
ポート以外のポートの状態に応じて前記ポート無効手段
によりポートを無効に設定することを特徴とするもので
ある。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１５】図１は、本発明の第１の実施の形態を示す
ループ回避のためのフローチャートである。

【００１６】第１の実施の形態のループ回避において
は、最初にパワーオンもしくは新たなケーブル（シリア
ルケーブル）接続が発生すると、バスリセットが発生す
る。その後にツリー構成が行われるので、もしその時点
でループを検出しなければ、そのノードはループを構成
しているノードではないので、このフローチャートを実
行しない。もし、ループを検出した場合には、そのノー
ドはループを構成するノードとなるので、ステップＳ１
１からの処理を実行する。

【００１７】（１１）ステップＳ１１において、最初に
ループを検出しているかどうかを調べる。もし、ループ
接続が存在しない場合には、ノードはループ接続を構成
するノードとはならないので、このフローチャートを終
了する。もし、ループ接続を検出した場合には、次のス
テップＳ１２の手順へ進む。

【００１８】（１２）ステップＳ１２において、ループ
を検出したノードにおいて、子ポートもしくは親ポート
のどちらとも判定できないポート数ｎを取得する。ここ
で、このノードはループを検出しているので、ｎの値は
２以上となる。このポート数ｎを取得すると、次のステ
ップＳ１３の処理を実行する。

【００１９】（１３）ステップＳ１３において、ポート
数ｎに基づいてＴｎ−１＜ｔ≦Ｔｎとなる条件を満足す
るランダムなタイマ値ｔを設定する。ここで、ｎは２以
上の値でＴ１はゼロより大きな値とする。Ｔｎ（ｎ＝
２、３、・・・）の値は全てのノードで同一となるよう
に設定する。この処理が終了したら、次のステップＳ１
４の処理を実行する。

【００２０】（１４）ステップＳ１４において、各ノー
ド毎にタイマＣを持ち、そのタイマ値をクリアした後
で、そのタイマＣをスタートさせる。タイマは時間を計
測するものであればカウンタなどでも代用できる。次に
ステップＳ１５へ移行する。

【００２１】（１５）ステップＳ１５において、タイマ
ＣとステップＳ１３で設定した値ｔの比較を行い、ステ
ップＳ１６の処理を実行する。

【００２２】（１６）ステップＳ１６において、ステッ
プＳ１５で比較した結果、もしその値が一致していない
場合もしくは設定値ｔよりタイマＣの値が小さい場合に
は、再びステップＳ１５に戻る。もし、タイマＣの値が
設定値ｔと一致した場合には、次のステップＳ１７の処
理を実行する。

【００２３】（１７）ステップＳ１７において、識別さ
れていないポートのうちの１つをｄｉｓａｂｌｅｄ状態
に設定して、そのポートが使用不可能な状態に設定す
る。ただし、この時、ポートには物理的なケーブル接続
は存在しており、ポートをｄｉｓａｂｌｅｄ状態、つま
り無効状態に設定することによって仮想的にケーブルを
切断したことと同一である。

【００２４】（１８）ステップＳ１８において、ポート
をｄｉｓａｂｌｅｄ状態に設定した後、その新たなバス
を構成するためにバスリセットを発行し、このフローチ
ャートを終了する。

【００２５】この第１の実施の形態はバス内に構成され
るループが２つ以上の場合に適応できるが、バス内に構
成されるループの数が最大１つになることが予め判明し
ている場合には、ｎ＝２の条件を常に満足する。その時
には、前記手順のステップＳ１３において、ノードは常
にｔ≦Ｔ２となるタイマ設定値ｔを設定することが可能
である。

【００２６】各ノードが送受信可能な転送速度に違いが
ある場合には、以下の手順を追加することもできる。Ｉ
ＥＥＥ１３９４で定義されるシリアルバスでは、バスの
中に異なるデータ転送速度を持つノードがデータ転送経
路に存在すると、バスの転送速度は最も転送速度の遅い
ノードに合わせられる。そのために、前記第１の実施の
形態のステップＳ１３において転送スピードに応じてタ
イマ値を設定する。ノードの転送速度をＳｉ（ｉ＝０、
１、・・・）とし、転送速度はＳ０＜Ｓ１＜・・・＜Ｓ
ｉとなるものとする。この時に、タイマ値をＴｎ−１＜
ＴＳ０＜ＴＳ１＜ＴＳ２＜・・・＜Ｔｎを満足するタイ
マ値を設定する。このように条件を設定すると、転送速
度の遅いノードのポートからケーブルが仮想的に切断さ
れていくので、転送速度の遅いノードはツリーの末端に
存在することになり、データ転送経路上に転送速度の遅
いノードが存在せず、効率の良いデータ転送が可能とな
る。

【００２７】図２は、前記図１に示す第１の実施の形態
によってループが自動的に解決されるバス構成を示した
例で、各ノードの状態変化を説明する図である。

【００２８】まず、最初に図２（ａ）に示されるバスが
構成されているものとする。つまり、ノードＡ２０１は
ケーブル２１１とケーブル２１３によってそれぞれノー
ドＢ２０２とノードＣ２０３に接続されているものと
し、またノードＣ２０３はケーブル２１２とケーブル２
１４によってそれぞれノードＢ２０２とノードＤ２０４
に接続されている。ノードＤ２０４はケーブル２１７と
ケーブル２１５によりそれぞれノードＦ２０６とノード
Ｅ２０５に接続されており、ノードＥ２０５はケーブル
２１６によってノードＦ２０６に接続されているものと
する。このバス構成内には２つのループ接続が存在し、
ノードＡ、ノードＢおよびノードＣから構成される第１
のループ、ノードＤ、ノードＥおよびノードＦから構成
される第２のループが存在する。この図２に示されるル
ープを２つ含むシリアルバスが正常にデータ転送が可能
となるためには、この第１のループおよび第２のループ
を回避しなくてはならない。図１に示される第１の実施
の形態に従い、図２（ａ）のバス構成に適応した時の詳
細な手順を以下に示す。

【００２９】（２１）図２（ａ）のバス構成において、
全てのノードがループを検出する。これは第１の実施の
形態のステップＳ１１に対応する。第１の実施の形態の
ステップＳ１２において、各ノードは識別できないポー
ト数を取得する。ここでは、ノードＣとノードＤは識別
できないポートを３つ持つ。その他のノードＡ、ノード
Ｂ、ノードＥおよびノードＦは、識別できないポートを
２つ持つことを判別することができる。

【００３０】次に、ステップＳ１３で示される条件を持
つタイマ値ｔをそれぞれのノード毎に設定する。このタ
イマ値は条件を満たす範囲内でランダムに設定されるた
め、常に同じ値を持つとは限らず、この例ではノードＢ
が他のノードのタイマ値に比べて最も小さい値を持つも
のとする。ただし、識別できないポートを３つ持つノー
ドＣとノードＤのタイマ値は常にそれ以外のタイマ値よ
りも大きい。このように設定することによって、図２の
ケーブル２１４が最初に仮想的に切断されて、２つのツ
リーが構成されることを防ぐ。

【００３１】各ノードがタイマ値を設定すると、ステッ
プＳ１４に従って、各タイマをクリアし、タイマをスタ
ートする。そして、各ノードはステップＳ１５に従って
タイマ値と設定値ｔを比較する。各ノードは、比較した
結果、もしステップＳ１６に示される条件を満足すれ
ば、ポートのｄｉｓａｂｌｅｄ設定を行った後にバスリ
セットを行い、条件を満足しない時にはステップＳ１５
に処理が戻る。この図２に示される例では、まずノード
ＢがこのステップＳ１５に示される条件を満たす。その
ため、ノードＢは２つあるポートのうちケーブル２１１
が接続されたポートをｄｉｓａｂｌｅｄ状態に設定し、
仮想的にケーブル２１１を切断する。そしてバスリセッ
トを発行し、新たにバス構成を開始する。

【００３２】（２２）前記（２１）でバスリセットが発
行され、ツリーの構成が再び開始されると、図２（ｃ）
の状態になる。ここで、ケーブル２１１は仮想的に切断
されていることを表わすために、実線ではなくて破線で
記述している。この状態において、図２（ａ）に示され
る２つのループのうち、第１のループは解決され、第２
のループはそのまま解決されずに残されている。

【００３３】（２３）ケーブル２１１が仮想的に切断さ
れた状態の図２（ｃ）に示されるバス構成において、ル
ープを検出するノードはノードＤ、ノードＥおよびノー
ドＦとなる。この場合には、ノードＡ、ノードＢおよび
ノードＣはそれぞれが持つ全てのポートが識別され、親
ポートもしくは子ポートであることが判別可能であり、
ループを検出しない。次に、ステップＳ１２に従って各
ノードの識別できないポート数を取得する。ノードＤ、
ノードＥおよびノードＦは識別できないポートを２つ持
つことが分かる。そして、この識別できないポートを持
つ３つのノードに対して、ステップＳ１３に従ってＴｎ
−１＜ｔ≦Ｔｎを満足するランダムなタイマ値ｔを設定
する。この例では、ノードＦが最も小さい値を持つもの
と仮定する。

【００３４】その後、各ノードはステップＳ１４にある
通り、タイマをクリアしてタイマをスタートする。そし
て、タイマの値を設定値と比較を行い、もしタイマ値が
設定値と一致したら、図２（ｄ）に示されるようにその
ノードのポートをｄｉｓａｂｌｅｄ状態に設定する。こ
の例では、ノードＦのタイマが最も早く設定値と一致す
るので、ノードＦのポートのうちケーブル２１６に繋が
るポートをｄｉｓａｂｌｅｄ状態に設定し、仮想的にケ
ーブル２１６を切断する。そして、ノードＦはバスリセ
ットを発行する。

【００３５】（２４）前記（２３）でバスリセットが発
行されると、新たにツリー構成が開始され、図２（ｅ）
で示されるバスが構成される。このバス構成において、
図２（ａ）で２つ存在していたループは解決されてお
り、この状態でデータの送受信が可能となる。

【００３６】ここで示した例だけではなくて、他のバス
構成の場合であっても第１の実施の形態に示される手順
に従い、ループ接続が自動的に回避され、データの正常
な送受信が可能となる。

【００３７】図３は、本発明の第２の実施の形態を示す
ループ回避のためのフローチャートである。このフロー
チャートは、前記図１に示される第１の実施の形態に従
い、ループを回避した後に構成される複数ツリーの解決
を行う。複数ツリーが構成される条件は、第１の実施の
形態において、各ノードにランダムな値をタイマに設定
するが、その時にタイマ値が同一となり、同時に２つの
ケーブルが仮想的に切断される場合である。以下に、図
３の詳細な説明を行う。

【００３８】（３１）ステップＳ３１において、ルート
ノードは変数ｉにゼロを設定する。そして、各ノードに
おける全てのポートの状態を取得する。ここで、ルート
ノードとは、構成されたバスにおいてデータの調停を行
うことのできるノードのことで、ツリーの中に１つ存在
する。ポートの状態はｄｉｓａｂｌｅｄ、ｂｉａｓおよ
びｃｏｎｎｅｃｔｅｄで表わされる。状態ｄｉｓａｂｌ
ｅｄは、ポートが有効か無効であるかの状態を表わすも
ので、ｄｉｓａｂｌｅｄがＨ（真）状態のときにポート
は無効、Ｌ（偽）の時にポートは有効となる。状態ｂｉ
ａｓは、ポートがケーブルによって接続されている対向
ポートからバイアス電圧を受信しているかどうかを示す
もので、ｂｉａｓがＨ（真）の時は対向ポートからのバ
イアス電圧を受信していることを示し、Ｌ（偽）の時に
は対向するポートからバイアス電圧を受信していないこ
とを表わす。そして、ｃｏｎｎｅｃｔｅｄ状態は、ポー
トに物理的なケーブル接続が存在するかどうかを示すも
ので、ｃｏｎｎｅｃｔｅｄ状態がＨ（真）状態の時には
ポートに物理的なケーブル接続が存在していることを示
し、Ｌ（偽）の時には物理的なケーブル接続が存在しな
いものとする。このポートの状態を取得した後、ステッ
プＳ３２の処理を実行する。

【００３９】（３２）ステップＳ３２において、ルート
ノードは、各ノードに接続されたポートについて論理式
（ｃｏｎｎｅｃｔｅｄ＆＆！ｂｉａｓ）が真である条件
を満足するポートを調べ、これをＰｉポートとする。Ｐ
ｉポートは１つのツリー内に複数存在してもよく、その
場合にはｉは１以上の整数となる。この条件を満足する
場合には、ステップＳ３３の処理を実行する。もし、条
件を満たさない場合は終了する。

【００４０】ここで、条件を満足しない場合において、
変数ｉがゼロであるということは、構成されたツリーの
外で同時にポートをｄｉｓａｂｌｅｄ状態に設定したツ
リーが存在していることを意味しているので、この状態
の時には別のツリーで複数ツリーの解決が図られる。ま
た、変数ｉの値がゼロ以外のときは、自ツリー内のｄｉ
ｓａｂｌｅｄに設定したポートに対向するポートが必ず
存在することを意味しており、これは複数ツリーを構成
せずに正常に動作可能であることを表わす。

【００４１】（３３）ステップＳ３３において、ルート
ノードは、最初にｔ＞０となるランダムなタイマ値ｔを
設定する。そして、タイマＣをクリアし、タイマＣをス
タートする。その後で、変数ｉにｉ＋１を代入してｉを
インクリメントする。この処理が終了すると、ステップ
Ｓ３４の処理を実行する。

【００４２】（３４）ステップＳ３４において、このス
テップではタイマＣと設定値ｔを比較して、ステップＳ
３５に移行する。

【００４３】（３５）ステップＳ３５において、タイマ
Ｃと設定値ｔが一致した場合には、ステップＳ３６に移
行し、条件を満足しない場合にはステップＳ３４に戻
る。

【００４４】（３６）ステップＳ３６において、ルート
ノードは、ポートＰｉをｄｉｓａｂｌｅｄに設定して各
ポートのｂｉａｓ状態を取得する。そして、ｂｉａｓ状
態の取得が終わると、ポートＰｉを再びｄｉｓａｂｌｅ
ｄ状態に変更し、ステップＳ３７の処理を実行する。

【００４５】（３７）ステップＳ３７において、ステッ
プＳ３６で取得したｂｉａｓ状態の中でＨ状態からＬ状
態に変化したポートがある場合には、ステップＳ３２に
移行し、もしそのようなポートが存在しない場合にはス
テップＳ３８に移行する。ここで、ステップＳ３２に再
び移行するのは、ここで調べたＰｉポート以外にも論理
式（ｃｏｎｎｅｃｔｅｄ＆＆！ｂｉａｓ）が真である条
件を満たすポートが他に存在しないかを確認するためで
ある。つまり、第１の実施の形態に従って１つのツリー
内に複数のｄｉｓａｂｌｅｄ状態に設定されたポートが
存在する可能性があるためである。

【００４６】（３８）ステップＳ３８において、ｄｉｓ
ａｂｌｅｄが真であるポートのうちの１つのポートを！
ｄｉｓａｂｌｅｄ状態に設定し、ステップＳ３９の処理
を実行する。

【００４７】（３９）ステップＳ３９において、バスリ
セットを発行し、図３に示されるフローチャートを終了
する。

【００４８】図４は、前記図３に示す第２の実施の形態
によってループが自動的に解決されるバス構成を示した
例で、各ノードの状態変化を説明する図である。表１
は、図４における各ポートの状態を示す表である。図４
と表１を用い、以下、詳細に第２の実施の形態を説明す
る。

【００４９】

【表１】 図４（ａ）で示されるバス構成に対して、前記図３の第
２の実施の形態が適用されるものとする。図４（ａ）の
バス構成において、ノードＡ４０１はポートＡ０とポー
トＡ１を持ち、それぞれケーブル４１４とケーブル４１
１に接続されているものとする。ノードＢ４０２はポー
トＢ０とポートＢ１を持ち、それぞれケーブル４１２と
ケーブル４１１に接続されているものとする。ノードＣ
４０３はポートＣ０とポートＣ１を持ち、それぞれケー
ブル４１２とケーブル４１３に接続されているものとす
る。ノードＤ４０４はポートＤ０とポートＤ１を持ち、
それぞれケーブル４１４とケーブル４１３に接続されて
いるものとする。従って、ノードＡはノードＢとノード
Ｄにケーブルを介して接続されており、ノードＣはノー
ドＢとノードＤにケーブルを介して接続されている。こ
のバス構成において、第２の実施の形態を適応すると、
以下の手順により複数のツリーが解決される。

【００５０】（４１）図４（ａ）は、バスの初期状態を
表わしており、図４（ａ）において全てのポート状態は
ｂｉａｓがＨの状態、ｃｏｎｎｅｃｔｅｄはＨの状態で
あり、ｄｉｓａｂｌｅｄはＬの状態である。これを表１
（ａ）に示す。

【００５１】（４２）図４（ｂ）は、図４（ａ）のバス
構成において、図１に示す第１の実施の形態を適応し、
複数のツリーが構成された例を示すものである。図４
（ｂ）に示される２つの構成されたツリーのうち、図左
半分に構成されたツリーを第１のツリーとし、図右半分
に構成されたツリーを第２のツリーとする。複数のツリ
ーはポートが同時に２つ仮想的に切断された場合に発生
し、この図の例ではポートＡ０とポートＣ０が仮想的に
ケーブル接続を切断したものとする。この時の各ポート
の状態を表１（ｂ）に示す。ポートＡ０とポートＣ０だ
けがｄｉｓａｂｌｅｄがＨ状態となっており、他の状態
については表１の（ａ）から変化していない。また、ポ
ートＡ０とポートＣ０をｄｉｓａｂｌｅｄ状態に設定し
たことによって、それぞれに対向するポートＤ０とポー
トＢ０のｂｉａｓ状態がＬとなる。

【００５２】（４３）図４（ｂ）の状態で２つのツリー
が構成されるため、ここから第２の実施の形態に従って
複数ツリーの解決を図る。まず、ステップＳ３１に従い
各ノードのポート状態を取得する。次に、論理式（ｃｏ
ｎｎｅｃｔｅｄ＆＆！ｂｉａｓ）が真となるポートを探
すと、図４（ｃ）の右半分のツリーにおいてポートＤ０
がこの条件を満足するので、このポートをＰ０とする。
次に、ステップＳ３３に従いランダムなタイマ値ｔを設
定し、タイマをクリアした後、タイマＣをスタートす
る。そして、ステップＳ３４に従いタイマＣの値と設定
値ｔを比較し、それが一致するかどうかをステップＳ３
５に従い検査する。それが一致した場合には、ステップ
Ｓ３６に記述の通りポートＰ０をｄｉｓａｂｌｅｄに設
定し、各ポートのｂｉａｓ状態を取得する。そして、そ
のポートＰ０を！ｄｉｓａｂｌｅｄに再設定する。そし
て、ステップＳ３７に従ってポートの状態のうちｂｉａ
ｓがＨからＬ状態に変化したポートがあるかを調べる
と、この場合には図４（ｃ）の右半分のツリー内にはそ
の条件を満足するポートは存在しない。この時の各ポー
トの状態を表１（ｃ）に示す。ここで、上記ポートＰ０
のｄｉｓａｂｌｅｄに対応してｂｉａｓが変化するポー
トはポートＡ０である。図４（ａ）に左半分の第１のツ
リーが同様の処理を行うことによって、ポートＤ０もｂ
ｉａｓが変化する可能性があるが、ここでは図４（ａ）
の右半分に示される第２のツリーのランダムなタイマ値
が左半分に示される第１のツリーのタイマ値よりも小さ
いものとし、先にステップＳ３６の処理を実行するもの
とする。

【００５３】（４４）前記（４３）において、ステップ
Ｓ３７の条件を満たすポートが図４（ａ）右半分のツリ
ー内に存在しないので、ステップＳ３８に従いそのツリ
ー内でｄｉｓａｂｌｅｄに設定されているポートＣ０の
ｄｉｓａｂｌｅｄ設定を解除し、バスリセットの発行を
行う。この時の各ポートの状態を表１（ｄ）に示す。ポ
ートＣ０のｄｉｓａｂｌｅｄ状態を解除することによっ
て、ポートＢ０のｂｉａｓ状態が変化している。この図
４（ｄ）の状態において、仮想的にケーブルが切断され
いる箇所はケーブル４１４だけとなっており、正しくバ
ス構成を行うことが可能である。

【００５４】（４５）バスリセットの発行を行うと、再
びバスの構成が開始され、ポートＡ０はｄｉｓａｂｌｅ
ｄ状態のままであるので、正常に複数ツリーを構成する
ことなく、バス構成が終了する。これによって、正常な
データの送受信が可能となる。

【００５５】図５は、前記図１、図３で説明した第１お
よび第２の実施の形態に示されるループ接続回避方式を
用いたシリアルバス処理装置の一例の構成である。図５
のシリアルバス処理装置は、ＩＥＥＥ１３９４のプロト
コルスタックにおける物理層の処理を行うＰＨＹ装置５
１と、ＩＥＥＥ１３９４のリンク層の処理を行うＬＩＮ
Ｋ装置５２と、ＩＥＥＥ１３９４におけるトランザクシ
ョン層とシリアルバス管理層の処理を行うＣＰＵ５３か
ら構成され、前記ＰＨＹ装置５１はポート５７ａ、５７
ｂおよび５７ｃを持つものとし、ＣＰＵ５３に接続され
た共通バス５８にはＲＯＭ５４とＲＡＭ５５が接続され
ており、ＬＩＮＫ装置５２はデータ入出力端子５６を持
つものとする。以下、詳細に動作説明を行う。

【００５６】図５に示されるＰＨＹ装置５１に接続され
た３つのポート５７ａ、５７ｂおよび５７ｃには、シリ
アルケーブルがそれぞれに接続されて他のシリアルバス
処理装置と接続されている。また、ＰＨＹ装置５１はＬ
ＩＮＫ装置５２に接続されており、ＰＨＹ装置５１は物
理層で定義されるプロトコルに従い他のシリアルバス処
理装置からのデータをＬＩＮＫ装置５２に転送したり、
またＬＩＮＫ装置５２からのデータをポートに送信する
機能を持つ。また、ＰＨＹ装置５１には各ポートの状態
を検出する機能（ループ接続検出手段、ポート無効手
段、バイアス状態検出手段、接続状態検出手段など）が
あり、前記のｄｉｓａｂｌｅｄ、ｃｏｎｎｅｃｔｅｄ、
ｂｉａｓ、ループ検出および子ポートか親ポートかのポ
ート認識を行うことが可能である。また、シリアルバス
に対してバスリセットを発行する機能も持つ。ＬＩＮＫ
装置５２はＩＥＥＥ１３９４のリンク層の処理を行い、
ＰＨＹ装置５１とＣＰＵ５３に接続されている。ＣＰＵ
５３からＰＨＹ装置５１への制御命令の送信およびＰＨ
Ｙ装置５１のポートの状態はＬＩＮＫ装置５２を通じて
行われる。ＬＩＮＫ装置５２に接続された入出力端子５
６にはシリアルバスプロトコルによって送受信されたデ
ータが入出力され、上位のレイヤに対応するＭＰＥＧデ
コーダ／エンコーダなどが接続される。ＣＰＵ５３はＬ
ＩＮＫ装置５２と共通バス５８を介してＲＯＭ５４とＲ
ＡＭ５５に接続されている。このＣＰＵ５３はＩＥＥＥ
１３９４のトランザクション層とシリアルバス管理層を
実行する。また、前記第１の実施の形態と第２の実施の
形態で示される手順を本ＣＰＵ５３で実行する。実行す
るプログラム本体はＲＡＭ５５もしくはＲＯＭ５４に蓄
積されているものとし、ＲＡＭ５５およびＲＯＭ５４は
ＣＰＵ５３の内部にあっても良い。前記図１と図３に示
したタイマＣはＣＰＵ５３もしくはＰＨＹ装置５１にあ
るものとする。図１に示される第１の実施の形態である
フローを、図５の装置例で以下詳細に説明する。

【００５７】（５１）ＣＰＵ５３は、最初にループを検
出しているかどうかをＬＩＮＫ装置５２を経由してＰＨ
Ｙ装置５１のループ状態を調べる。もし、ループ接続が
存在しない場合には、ノードはループ接続を構成するノ
ードとはならないので、このフローチャートを終了す
る。もし、ループ接続を検出した場合には、次の（５
２）の手順を実行する。

【００５８】（５２）ＣＰＵ５３は、子ポートもしくは
親ポートのどちらとも判定できないポート数ｎをＰＨＹ
装置５１からＬＩＮＫ装置５２の経由で取得する。そし
て、ポート数ｎを取得すると、次の（５３）の処理を実
行する。

【００５９】（５３）ＣＰＵ５３は、ポート数ｎに基づ
いてＴｎ−１＜ｔ≦Ｔｎとなる条件を満足するランダム
なタイマ値ｔをＣＰＵ５３内のタイマＣに設定するか、
もしくはＰＨＹ装置５１内にあるタイマＣ’に設定す
る。このタイマはＣＰＵ５３内かＰＨＹ装置５１内に実
装されているものとする。この処理が終了したら次の
（５４）の処理を実行する。

【００６０】（５４）ＣＰＵ５３内にタイマＣを持つ場
合は、そのタイマ値をクリアした後でタイマＣをスター
トさせる。ＰＨＹ装置５１内にタイマＣ’がある場合に
は、ＣＰＵ５３はこのタイマＣ’をクリアし、タイマ
Ｃ’をスタートさせる。次に（５５）の処理を実行す
る。

【００６１】（５５）ＣＰＵ５３は、タイマＣもしくは
タイマＣ’と前記（５３）で設定した値ｔの比較を行
い、次の（５６）の処理を実行する。

【００６２】（５６）ＣＰＵ５３は、前記（５５）で比
較した結果、もしその値が一致していない場合もしくは
設定値ｔよりタイマＣもしくはタイマＣ’の値が小さい
場合には、再び（５５）に戻る。もし、タイマＣもしく
はタイマＣ’の値が設定値ｔと一致した場合には、次の
（５７）の処理を実行する。

【００６３】（５７）ＣＰＵ５３は、識別されていない
ＰＨＹ装置５１に接続されたポートの内の１つをｄｉｓ
ａｂｌｅｄ状態に設定して、そのポートが使用不可能な
状態に設定する。ただし、この時、ポートには物理的な
ケーブル接続は存在しており、ポートをｄｉｓａｂｌｅ
ｄ状態に設定することによって仮想的にケーブルを切断
したことと同一である。

【００６４】（５８）ＣＰＵ５３は、ポートをｄｉｓａ
ｂｌｅｄ状態に設定した後、その新たなバスを構成する
ためにバスリセットを発行し、このフローチャートを終
了する。

【００６５】従って、本実施の形態によれば、ループ接
続の自動回避方式として、各ノードの認識できないポー
トの数に応じてランダムな値を持つタイマ値を設定し、
設定したタイマ値になった時にポートを無効としてケー
ブルを仮想的に切断することにより、新しいバストポロ
ジを自動的に構成することができる。

【００６６】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００６７】例えば、前記説明においては、第１あるい
は第２の実施の形態に示される手順をＣＰＵ５３で実行
しているが、この処理をＣＰＵ５３に代えてＰＨＹ装置
５１内にあるハードウエアによって実行することも可能
である。

【００６８】また、前記図３に示される第２の実施の形
態についても同様にして、前記ＰＨＹ装置５１の各ポー
トの状態のうちｄｉｓａｂｌｅｄ、ｃｏｎｎｅｃｔｅ
ｄ、ｂｉａｓ、ループ検出および子ポートか親ポートか
のポート認識を行うことが可能であり、またシリアルバ
スに対してバスリセットを発行する機能を持ち、タイマ
をＣＰＵ５３もしくはＰＨＹ装置５１に持つ図５に示さ
れるシリアルバス処理装置により実現される。

【００６９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７０】（１）高速シリアルバス規格であるＩＥＥ
Ｅ１３９４において、シリアルバス内にループ接続を検
出した時に自動的にそのループ接続を回避することで、
正常にデータの送受信が可能となる。従って、ＩＥＥＥ
１３９４シリアルバス処理装置を利用するエンドユーザ
は、シリアルバスの構成を調べることなく、自動的にル
ープ接続を回避し、正常なデータ送信を行うことが可能
となるので、ユーザは容易にＩＥＥＥ１３９４の適用装
置を取り扱うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すループ接続回
避のための手順を示すフローチャートである。

【図２】（ａ）〜（ｅ）は本発明の第１の実施の形態に
より解決されるループの状態遷移の例を示す図である。

【図３】本発明の第２の実施の形態を示すループ接続回
避のための手順を示すフローチャートである。

【図４】（ａ）〜（ｅ）は本発明の第２の実施の形態に
より解決されるループの状態遷移の例を示す図である。

【図５】本発明の第１および第２の実施の形態に係るシ
リアルバス処理装置を示すブロック構成図である。

【図６】（ａ）〜（ｃ）は本発明の前提として検討した
シリアルバスに係るループ接続の例を示す図である。

【符号の説明】

２０１〜２０６ ノード ２１１〜２１７ ケーブル ４０１〜４０４ ノード ４１１〜４１４ ケーブル ５１ ＰＨＹ装置 ５２ ＬＩＮＫ装置 ５３ ＣＰＵ ５４ ＲＯＭ ５５ ＲＡＭ ５６ 入出力端子 ５７ａ，５７ｂ，５７ｃ ポート ５８ 共通バス ６１１〜６１５，６２１〜６２４，６３１〜６３５ ケ
ーブル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴山 哲也 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 片岡 智洋 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B077 NN02 5K033 AA06 CC01 EA02 EA04 EB02 5K035 CC08 JJ02 LL01 LL11

Claims (5)

【特許請求の範囲】
1. 【請求項１】 シリアルバス内に構成されるループ接続
   を検出し、 前記ループ接続の検出時に認識できないポート数に応じ
   てランダムな時間を設定し、 前記ランダムな時間が経過した時にポートを無効にする
   ことを特徴とするシリアルバス処理方法。
2. 【請求項２】 請求項１記載のシリアルバス処理方法に
   おいて、 バイアス状態が偽でかつ接続状態が真であるポートが存
   在する時にランダムな時間を設定し、このランダムな時
   間が経過した時に前記ポートの無効設定を真に設定し、
   前記ポート以外のポートのバイアス状態が真から偽に変
   化する条件を満足する時に無効設定が真であるポートの
   無効設定を偽に設定することを特徴とするシリアルバス
   処理方法。
3. 【請求項３】 請求項１記載のシリアルバス処理方法に
   おいて、 ノードの転送速度に応じてランダムな時間を設定するこ
   とを特徴とするシリアルバス処理方法。
4. 【請求項４】 シリアルバス内に構成されるループ接続
   を検出するループ接続検出手段と、 時間を計測するタイマと、 前記タイマに設定された時間が経過した時にポートを無
   効にするポート無効手段とを備え、 前記ループ接続検出手段によってループが検出された時
   に認識できないポート数に応じて前記タイマにランダム
   な時間を設定することを特徴とするシリアルバス処理装
   置。
5. 【請求項５】 請求項４記載のシリアルバス処理装置に
   おいて、 ポートのバイアス状態を検出するバイアス状態検出手段
   と、 ポートの接続状態を検出する接続状態検出手段とを備
   え、 前記バイアス状態検出手段により検出したバイアス状態
   が偽でかつ前記接続状態検出手段により検出した接続状
   態が真であるポートが存在する時に前記タイマにランダ
   ムな時間を設定し、前記タイマに設定した時間が経過し
   た時に前記ポート無効手段により前記ポートを無効に設
   定し、前記ポート以外のポートの状態に応じて前記ポー
   ト無効手段によりポートを無効に設定することを特徴と
   するシリアルバス処理装置。