JP2002261279A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
- Publication number
- JP2002261279A JP2002261279A JP2001052731A JP2001052731A JP2002261279A JP 2002261279 A JP2002261279 A JP 2002261279A JP 2001052731 A JP2001052731 A JP 2001052731A JP 2001052731 A JP2001052731 A JP 2001052731A JP 2002261279 A JP2002261279 A JP 2002261279A
- Authority
- JP
- Japan
- Prior art keywords
- type impurity
- type
- layer
- semiconductor
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 高耐圧で低抵抗な半導体素子を提供するこ
と。 【解決手段】 珪素（Ｓｉ）から形成されたＳｉ半導体
領域２０と炭化珪素（ＳｉＣ）から形成されたＳｉＣ半
導体領域３０とを備えるパワーＭＯＳＦＥＴ１００のＳ
ｉＣ半導体領域３０に、Ｓｉ半導体領域２０に接すると
共にｎ型ドリフト層３０ｂに接するように設けられｐ型
のＳｉＣからなるｐ型保護層４０を形成した。こうすれ
ば、ドレイン電極４６とソース電極４４との間の電圧
は、主に、Ｓｉよりバンドギャップが大きいＳｉＣで形
成したｐ型保護層４０とｎ型ドリフト層３０ｂとの間に
印加されるので、Ｓｉから形成した領域に電圧が印加さ
れるものより高い電圧に耐えることができる。
と。 【解決手段】 珪素（Ｓｉ）から形成されたＳｉ半導体
領域２０と炭化珪素（ＳｉＣ）から形成されたＳｉＣ半
導体領域３０とを備えるパワーＭＯＳＦＥＴ１００のＳ
ｉＣ半導体領域３０に、Ｓｉ半導体領域２０に接すると
共にｎ型ドリフト層３０ｂに接するように設けられｐ型
のＳｉＣからなるｐ型保護層４０を形成した。こうすれ
ば、ドレイン電極４６とソース電極４４との間の電圧
は、主に、Ｓｉよりバンドギャップが大きいＳｉＣで形
成したｐ型保護層４０とｎ型ドリフト層３０ｂとの間に
印加されるので、Ｓｉから形成した領域に電圧が印加さ
れるものより高い電圧に耐えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、バンドギャップの
異なる二つの半導体領域を備える半導体素子とその製造
方法に関する。
異なる二つの半導体領域を備える半導体素子とその製造
方法に関する。
【０００２】
【従来の技術】炭化珪素（ＳｉＣ）は、絶縁破壊電圧が
珪素（Ｓｉ）やガリウムーヒ素（ＧａＡｓ）の約１０
倍、電子の飽和ドリフト速度がＳｉの約２倍など優れた
物性値を示すため、高耐圧でオン抵抗の低い半導体素子
を実現する材料として近年注目されている。しかしなが
ら、ＳｉＣからなる半導体素子では、ＳｉＣからなる半
導体層とＳｉＯ2膜との界面特性の制御が困難であるた
め、金属酸化物半導体電界効果トランジスタ（Metal-Ox
ide-Semiconductor Field-Effect-Transistor、以下Ｍ
ＯＳＦＥＴとする）を製造しても反転層でのチャネル移
動度が低下しチャネル抵抗が高くなり、結果としてオン
抵抗が高くなってしまう。そこで、ＭＯＳＦＥＴのチャ
ネル移動度をあげるために、ｎ型のＳｉＣ基板上に、Ｓ
ｉからなるｎ型ドリフト層を形成した後、このｎ型ドリ
フト層の表面にｐ型不純物層とｎ型ソース領域とを形成
し、反転層を形成する部位をＳｉを材料とすることによ
り、チャネルの低抵抗化を図ったものが提案されている
（特開平１１−１２１７４８号公報など）。
珪素（Ｓｉ）やガリウムーヒ素（ＧａＡｓ）の約１０
倍、電子の飽和ドリフト速度がＳｉの約２倍など優れた
物性値を示すため、高耐圧でオン抵抗の低い半導体素子
を実現する材料として近年注目されている。しかしなが
ら、ＳｉＣからなる半導体素子では、ＳｉＣからなる半
導体層とＳｉＯ2膜との界面特性の制御が困難であるた
め、金属酸化物半導体電界効果トランジスタ（Metal-Ox
ide-Semiconductor Field-Effect-Transistor、以下Ｍ
ＯＳＦＥＴとする）を製造しても反転層でのチャネル移
動度が低下しチャネル抵抗が高くなり、結果としてオン
抵抗が高くなってしまう。そこで、ＭＯＳＦＥＴのチャ
ネル移動度をあげるために、ｎ型のＳｉＣ基板上に、Ｓ
ｉからなるｎ型ドリフト層を形成した後、このｎ型ドリ
フト層の表面にｐ型不純物層とｎ型ソース領域とを形成
し、反転層を形成する部位をＳｉを材料とすることによ
り、チャネルの低抵抗化を図ったものが提案されている
（特開平１１−１２１７４８号公報など）。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなＭＯＳＦＥＴにおいて、高電圧が主としてＳｉから
なるｎ型ドリフト層とｐ型不純物層との間に印加される
ので、高耐圧化が図れないという問題があった。
うなＭＯＳＦＥＴにおいて、高電圧が主としてＳｉから
なるｎ型ドリフト層とｐ型不純物層との間に印加される
ので、高耐圧化が図れないという問題があった。
【０００４】また、Ｓｉからなるｎ型ドリフト層とＳｉ
Ｃ基板との接合面では、伝導帯の湾曲が発生するため接
合抵抗が生じ、ＭＯＳＦＥＴ自体を十分低抵抗化できな
いという問題があった。
Ｃ基板との接合面では、伝導帯の湾曲が発生するため接
合抵抗が生じ、ＭＯＳＦＥＴ自体を十分低抵抗化できな
いという問題があった。
【０００５】本発明は、上記課題を解決するためになさ
れたものであり、高耐圧で低抵抗な半導体素子を提供す
ることを目的とする。
れたものであり、高耐圧で低抵抗な半導体素子を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明の第１の半導体素
子は、ｐ型不純物層と前記ｐ型不純物層の少なくとも一
部を挟持するよう設けられた二つのｎ型不純物層とを有
し第１の半導体材料からなる第１半導体領域と、前記ｎ
型不純物層の一方に接するように設けられたｎ型ドリフ
ト層を有し前記第１の半導体材料よりバンドギャップの
大きい第２の半導体からなる第２半導体領域と、少なく
とも前記ｐ型不純物層に絶縁膜を介して電圧を印加でき
るよう配置されたゲート電極と、前記ｎ型不純物層の他
方に設けられたソース電極と、前記ｎ型ドリフト層に電
圧を印加できるように前記第２半導体領域に設けられた
ドレイン電極とを備える半導体素子であって、前記第２
半導体領域は、前記第１半導体領域に接して設けられ、
前記ｎ型ドリフト層と共にｐｎ接合ダイオードを形成す
るｐ型保護層を有することを特徴とする。
子は、ｐ型不純物層と前記ｐ型不純物層の少なくとも一
部を挟持するよう設けられた二つのｎ型不純物層とを有
し第１の半導体材料からなる第１半導体領域と、前記ｎ
型不純物層の一方に接するように設けられたｎ型ドリフ
ト層を有し前記第１の半導体材料よりバンドギャップの
大きい第２の半導体からなる第２半導体領域と、少なく
とも前記ｐ型不純物層に絶縁膜を介して電圧を印加でき
るよう配置されたゲート電極と、前記ｎ型不純物層の他
方に設けられたソース電極と、前記ｎ型ドリフト層に電
圧を印加できるように前記第２半導体領域に設けられた
ドレイン電極とを備える半導体素子であって、前記第２
半導体領域は、前記第１半導体領域に接して設けられ、
前記ｎ型ドリフト層と共にｐｎ接合ダイオードを形成す
るｐ型保護層を有することを特徴とする。
【０００７】本発明の第１の半導体素子では、ソース電
極とドレイン電極との間の電圧が主にｎ型ドリフト層と
ｐ型保護層とで形成するｐｎ接合ダイオードに印加され
る。ｐｎ接合ダイオードは、第１半導体よりバンドギャ
ップが大きい第２半導体からなるので、半導体素子全体
の耐圧を向上させることができる。
極とドレイン電極との間の電圧が主にｎ型ドリフト層と
ｐ型保護層とで形成するｐｎ接合ダイオードに印加され
る。ｐｎ接合ダイオードは、第１半導体よりバンドギャ
ップが大きい第２半導体からなるので、半導体素子全体
の耐圧を向上させることができる。
【０００８】本発明の第１半導体素子では、前記ｎ型ド
リフト層は、前記ｎ型不純物層の一方と接する部位に、
フェルミ準位と伝導帯の下端とのエネルギー差が前記ｎ
型不純物層の一方の対応するエネルギー差と略同一なｎ
型緩衝層を備えるものとしてもよい。こうすれば、ｎ型
不純物層とｎ型緩衝層との間の伝導帯下端の湾曲がほぼ
無くなり、ｎ型不純物層からｎ型ドリフト領域へ電子が
流れる際のエネルギー障壁をほぼ無くすことができる。
この結果、半導体素子の低抵抗化を図ることができる。
リフト層は、前記ｎ型不純物層の一方と接する部位に、
フェルミ準位と伝導帯の下端とのエネルギー差が前記ｎ
型不純物層の一方の対応するエネルギー差と略同一なｎ
型緩衝層を備えるものとしてもよい。こうすれば、ｎ型
不純物層とｎ型緩衝層との間の伝導帯下端の湾曲がほぼ
無くなり、ｎ型不純物層からｎ型ドリフト領域へ電子が
流れる際のエネルギー障壁をほぼ無くすことができる。
この結果、半導体素子の低抵抗化を図ることができる。
【０００９】本発明の第２の半導体素子では、ｎ型不純
物層と前記ｎ型不純物層の少なくとも一部を挟持するよ
う設けられた二つのｐ型不純物層とを有し第１の半導体
材料からなる第１半導体領域と、前記ｐ型不純物層の一
方に接するように設けられたｐ型ドリフト層を有し前記
第１の半導体材料よりバンドギャップの大きい第２の半
導体材料からなる第２半導体領域と、少なくとも前記ｎ
型不純物層に絶縁膜を介して電圧を印加できるよう配置
されたゲート電極と、前記ｐ型不純物層の他方に設けら
れたソース電極と、前記ｐ型ドリフト層に電圧を印加で
きるように前記第２半導体領域に設けられたドレイン電
極とを備える半導体素子であって、前記第２半導体領域
は、前記第１半導体領域に接して設けられ、前記ｐ型ド
リフト層と共にｐｎ接合ダイオードを形成するｎ型保護
層を有することを特徴とする。
物層と前記ｎ型不純物層の少なくとも一部を挟持するよ
う設けられた二つのｐ型不純物層とを有し第１の半導体
材料からなる第１半導体領域と、前記ｐ型不純物層の一
方に接するように設けられたｐ型ドリフト層を有し前記
第１の半導体材料よりバンドギャップの大きい第２の半
導体材料からなる第２半導体領域と、少なくとも前記ｎ
型不純物層に絶縁膜を介して電圧を印加できるよう配置
されたゲート電極と、前記ｐ型不純物層の他方に設けら
れたソース電極と、前記ｐ型ドリフト層に電圧を印加で
きるように前記第２半導体領域に設けられたドレイン電
極とを備える半導体素子であって、前記第２半導体領域
は、前記第１半導体領域に接して設けられ、前記ｐ型ド
リフト層と共にｐｎ接合ダイオードを形成するｎ型保護
層を有することを特徴とする。
【００１０】本発明の第２の半導体素子では、ソース電
極とドレイン電極との間の電圧が主にｐ型ドリフト層と
ｎ型保護層とで形成されるｐｎ接合ダイオードに印加さ
れる。ｐｎ接合ダイオードは、第１の半導体材料よりバ
ンドギャップが大きい第２の半導体材料からなるので、
半導体素子全体として耐圧を向上させることができる。
極とドレイン電極との間の電圧が主にｐ型ドリフト層と
ｎ型保護層とで形成されるｐｎ接合ダイオードに印加さ
れる。ｐｎ接合ダイオードは、第１の半導体材料よりバ
ンドギャップが大きい第２の半導体材料からなるので、
半導体素子全体として耐圧を向上させることができる。
【００１１】本発明の第２の半導体素子では、前記ｐ型
ドリフト層は、前記ｐ型不純物層の一方と接する部位
に、フェルミ準位と価電子帯の上端とのエネルギー差が
前記ｐ型不純物層の一方の対応するエネルギー差と略同
一なｐ型緩衝層を備えるものとしてもよい。こうすれ
ば、ｐ型不純物層とｐ型緩衝層との間の価電子帯下端の
湾曲がほぼ無くなり、ｐ型不純物層からｐ型緩衝層へ正
孔が流れる際のエネルギー障壁をほぼ無くすことができ
る。この結果、半導体素子の低抵抗化を図ることができ
る。
ドリフト層は、前記ｐ型不純物層の一方と接する部位
に、フェルミ準位と価電子帯の上端とのエネルギー差が
前記ｐ型不純物層の一方の対応するエネルギー差と略同
一なｐ型緩衝層を備えるものとしてもよい。こうすれ
ば、ｐ型不純物層とｐ型緩衝層との間の価電子帯下端の
湾曲がほぼ無くなり、ｐ型不純物層からｐ型緩衝層へ正
孔が流れる際のエネルギー障壁をほぼ無くすことができ
る。この結果、半導体素子の低抵抗化を図ることができ
る。
【００１２】本発明の第３の半導体素子は、ｐ型不純物
層と前記ｐ型不純物層の少なくとも一部を挟持するよう
設けられた二つのｎ型不純物層とを有し第１の半導体材
料からなる第１半導体領域と、前記ｎ型不純物層の一方
に接するように設けられたｎ型ドリフト層を有し前記第
１の半導体材料よりバンドギャップの大きい第２の半導
体材料からなる第２半導体領域と、少なくとも前記ｐ型
不純物層に電圧を印加できるよう配置されたゲート電極
と、前記ｎ型不純物層の他方に設けられたソース電極
と、前記ｎ型ドリフト層に電圧を印加できるように前記
第２半導体領域に設けられたドレイン電極とを備える半
導体素子であって、前記ｎ型ドリフト層は、前記ｎ型不
純物層の一方と接する部位に、フェルミ準位と伝導帯の
下端とのエネルギー差が前記ｎ型不純物層の一方の対応
するエネルギー差と略同一なｎ型緩衝層を備えているこ
とを特徴とする。
層と前記ｐ型不純物層の少なくとも一部を挟持するよう
設けられた二つのｎ型不純物層とを有し第１の半導体材
料からなる第１半導体領域と、前記ｎ型不純物層の一方
に接するように設けられたｎ型ドリフト層を有し前記第
１の半導体材料よりバンドギャップの大きい第２の半導
体材料からなる第２半導体領域と、少なくとも前記ｐ型
不純物層に電圧を印加できるよう配置されたゲート電極
と、前記ｎ型不純物層の他方に設けられたソース電極
と、前記ｎ型ドリフト層に電圧を印加できるように前記
第２半導体領域に設けられたドレイン電極とを備える半
導体素子であって、前記ｎ型ドリフト層は、前記ｎ型不
純物層の一方と接する部位に、フェルミ準位と伝導帯の
下端とのエネルギー差が前記ｎ型不純物層の一方の対応
するエネルギー差と略同一なｎ型緩衝層を備えているこ
とを特徴とする。
【００１３】本発明の第３の半導体素子では、ｎ型不純
物層とｎ型緩衝層との間の伝導帯下端の湾曲がほぼ無く
なり、ｎ型不純物層からｎ型緩衝層へ電子が流れる際の
エネルギー障壁をほぼ無くすことができる。この結果、
半導体素子の低抵抗化を図ることができる。
物層とｎ型緩衝層との間の伝導帯下端の湾曲がほぼ無く
なり、ｎ型不純物層からｎ型緩衝層へ電子が流れる際の
エネルギー障壁をほぼ無くすことができる。この結果、
半導体素子の低抵抗化を図ることができる。
【００１４】本発明の第４の半導体素子は、ｎ型不純物
層と前記ｎ型不純物層の少なくとも一部を挟持するよう
設けられた二つのｐ型不純物層とを有し第１の半導体材
料からなる第１半導体領域と、前記ｐ型不純物層の一方
に接するように設けられたｐ型ドリフト層を有し前記第
１の半導体材料よりバンドギャップの大きい第２の半導
体材料からなる第２半導体領域と、少なくとも前記ｎ型
不純物層に絶縁膜を介して電圧を印加できるよう配置さ
れたゲート電極と、前記ｐ型不純物層の他方に設けられ
たソース電極と、前記ｐ型ドリフト層に電圧を印加でき
るように前記第２半導体領域に設けられたドレイン電極
とを備える半導体素子であって、前記ｐ型ドリフト層
は、前記ｐ型不純物層の一方と接する部位に、フェルミ
準位と価電子帯の上端とのエネルギー差が前記ｐ型不純
物層の一方の対応するエネルギー差と略同一なｐ型緩衝
層を備えることを特徴とする。
層と前記ｎ型不純物層の少なくとも一部を挟持するよう
設けられた二つのｐ型不純物層とを有し第１の半導体材
料からなる第１半導体領域と、前記ｐ型不純物層の一方
に接するように設けられたｐ型ドリフト層を有し前記第
１の半導体材料よりバンドギャップの大きい第２の半導
体材料からなる第２半導体領域と、少なくとも前記ｎ型
不純物層に絶縁膜を介して電圧を印加できるよう配置さ
れたゲート電極と、前記ｐ型不純物層の他方に設けられ
たソース電極と、前記ｐ型ドリフト層に電圧を印加でき
るように前記第２半導体領域に設けられたドレイン電極
とを備える半導体素子であって、前記ｐ型ドリフト層
は、前記ｐ型不純物層の一方と接する部位に、フェルミ
準位と価電子帯の上端とのエネルギー差が前記ｐ型不純
物層の一方の対応するエネルギー差と略同一なｐ型緩衝
層を備えることを特徴とする。
【００１５】本発明の第４の半導体素子では、ｐ型不純
物層とｐ型緩衝層との間の価電子帯下端の湾曲がほぼ無
くなり、ｐ型不純物層からｐ型緩衝層へ正孔が流れる際
のエネルギー障壁をほぼ無くすことができる。この結
果、半導体素子の低抵抗化を図ることができる。
物層とｐ型緩衝層との間の価電子帯下端の湾曲がほぼ無
くなり、ｐ型不純物層からｐ型緩衝層へ正孔が流れる際
のエネルギー障壁をほぼ無くすことができる。この結
果、半導体素子の低抵抗化を図ることができる。
【００１６】本発明の各半導体素子において、前記第１
の半導体材料は、珪素であり、前記第２の半導体材料
は、炭化珪素とするのが好適である。
の半導体材料は、珪素であり、前記第２の半導体材料
は、炭化珪素とするのが好適である。
【００１７】本発明の第１の半導体素子の製造方法は、
ｐ型不純物層と前記ｐ型不純物層の少なくとも一部を挟
持するよう設けられた二つのｎ型不純物層とを有し第１
の半導体材料からなる第１半導体領域と、前記ｎ型不純
物層の一方に接するように設けられたｎ型ドリフト層を
有し前記第１の半導体材料よりバンドギャップの大きい
第２の半導体からなる第２半導体領域と、少なくとも前
記ｐ型不純物層に絶縁膜を介して電圧を印加できるよう
配置されたゲート電極と、前記ｎ型不純物層の他方に設
けられたソース電極と、前記ｎ型ドリフト層に電圧を印
加できるように前記第２半導体領域に設けられたドレイ
ン電極とを備える半導体素子の製造方法であって、前記
ｎ型ドリフト層と共にｐｎ接合ダイオードを形成するｐ
型保護層を前記第２半導体領域の前記第１半導体領域に
接する部位に形成するｐ型保護層形成工程を備えること
を特徴とする。
ｐ型不純物層と前記ｐ型不純物層の少なくとも一部を挟
持するよう設けられた二つのｎ型不純物層とを有し第１
の半導体材料からなる第１半導体領域と、前記ｎ型不純
物層の一方に接するように設けられたｎ型ドリフト層を
有し前記第１の半導体材料よりバンドギャップの大きい
第２の半導体からなる第２半導体領域と、少なくとも前
記ｐ型不純物層に絶縁膜を介して電圧を印加できるよう
配置されたゲート電極と、前記ｎ型不純物層の他方に設
けられたソース電極と、前記ｎ型ドリフト層に電圧を印
加できるように前記第２半導体領域に設けられたドレイ
ン電極とを備える半導体素子の製造方法であって、前記
ｎ型ドリフト層と共にｐｎ接合ダイオードを形成するｐ
型保護層を前記第２半導体領域の前記第１半導体領域に
接する部位に形成するｐ型保護層形成工程を備えること
を特徴とする。
【００１８】本発明の第１の半導体素子の製造方法で
は、ｐ型保護層形成工程を備えるので、ソース電極とド
レイン電極との間の電圧が主に印加される部位にｎ型ド
リフト領域とｐ型保護層とからなるｐｎ接合ダイオード
を形成することができる。このｐｎ接合ダイオードは、
第１の半導体材料よりバンドギャップが大きい第２の半
導体材料からなるので、耐圧が向上した半導体素子を製
造することができる。
は、ｐ型保護層形成工程を備えるので、ソース電極とド
レイン電極との間の電圧が主に印加される部位にｎ型ド
リフト領域とｐ型保護層とからなるｐｎ接合ダイオード
を形成することができる。このｐｎ接合ダイオードは、
第１の半導体材料よりバンドギャップが大きい第２の半
導体材料からなるので、耐圧が向上した半導体素子を製
造することができる。
【００１９】本発明の第２の半導体素子の製造方法で
は、ｎ型不純物層と前記ｎ型不純物層の少なくとも一部
を挟持するよう設けられた二つのｐ型不純物層とを有し
第１の半導体材料からなる第１半導体領域と、前記ｐ型
不純物層の一方に接するように設けられたｐ型ドリフト
層を有し前記第１の半導体材料よりバンドギャップの大
きい第２の半導体からなる第２半導体領域と、少なくと
も前記ｎ型不純物層に絶縁膜を介して電圧を印加できる
よう配置されたゲート電極と、前記ｐ型不純物層の他方
に設けられたソース電極と、前記ｐ型ドリフト層に電圧
を印加できるように前記第２半導体領域に設けられたド
レイン電極とを備える半導体素子の製造方法であって、
前記ｐ型ドリフト層と共にｐｎ接合ダイオードを形成す
るｎ型保護層を前記第２半導体領域の前記第１半導体領
域に接する部位に形成するｎ型保護層形成工程を備える
ことを特徴とする。
は、ｎ型不純物層と前記ｎ型不純物層の少なくとも一部
を挟持するよう設けられた二つのｐ型不純物層とを有し
第１の半導体材料からなる第１半導体領域と、前記ｐ型
不純物層の一方に接するように設けられたｐ型ドリフト
層を有し前記第１の半導体材料よりバンドギャップの大
きい第２の半導体からなる第２半導体領域と、少なくと
も前記ｎ型不純物層に絶縁膜を介して電圧を印加できる
よう配置されたゲート電極と、前記ｐ型不純物層の他方
に設けられたソース電極と、前記ｐ型ドリフト層に電圧
を印加できるように前記第２半導体領域に設けられたド
レイン電極とを備える半導体素子の製造方法であって、
前記ｐ型ドリフト層と共にｐｎ接合ダイオードを形成す
るｎ型保護層を前記第２半導体領域の前記第１半導体領
域に接する部位に形成するｎ型保護層形成工程を備える
ことを特徴とする。
【００２０】本発明の第２の半導体素子の製造方法で
は、ｎ型保護層形成工程を備えているので、ソース電極
とドレイン電極との間の電圧が主に印加する部位にｐ型
ドリフト層とｎ型保護層とからなるｐｎ接合ダイオード
を形成することができる。このｐｎ接合ダイオードは、
第１の半導体材料よりバンドギャップが大きい第２の半
導体材料からなるので耐圧が向上した半導体素子を製造
することができる。
は、ｎ型保護層形成工程を備えているので、ソース電極
とドレイン電極との間の電圧が主に印加する部位にｐ型
ドリフト層とｎ型保護層とからなるｐｎ接合ダイオード
を形成することができる。このｐｎ接合ダイオードは、
第１の半導体材料よりバンドギャップが大きい第２の半
導体材料からなるので耐圧が向上した半導体素子を製造
することができる。
【００２１】本発明の第３の半導体素子の製造方法で
は、ｐ型不純物層と前記ｐ型不純物層の少なくとも一部
を挟持するよう設けられた二つのｎ型不純物層とを有し
第１の半導体材料からなる第１半導体領域と、前記ｎ型
不純物層の一方に接するように設けられたｎ型ドリフト
層を有し前記第１の半導体材料よりバンドギャップの大
きい第２の半導体材料からなる第２半導体領域と、少な
くとも前記ｐ型不純物層に絶縁膜を介して電圧を印加で
きるよう配置されたゲート電極と、前記ｎ型不純物層の
他方に設けられたソース電極と、前記ｎ型ドリフト層に
電圧を印加できるように前記第２半導体領域に設けられ
たドレイン電極とを備える半導体素子の製造方法であっ
て、前記ｎ型ドリフト層の前記ｎ型不純物層の一方と接
する部位に、フェルミ準位と伝導帯の下端とのエネルギ
ー差が前記ｎ型不純物層の一方の対応するエネルギー差
と略同一なｎ型緩衝層を形成するｎ型緩衝層形成工程を
備えることを特徴とする。
は、ｐ型不純物層と前記ｐ型不純物層の少なくとも一部
を挟持するよう設けられた二つのｎ型不純物層とを有し
第１の半導体材料からなる第１半導体領域と、前記ｎ型
不純物層の一方に接するように設けられたｎ型ドリフト
層を有し前記第１の半導体材料よりバンドギャップの大
きい第２の半導体材料からなる第２半導体領域と、少な
くとも前記ｐ型不純物層に絶縁膜を介して電圧を印加で
きるよう配置されたゲート電極と、前記ｎ型不純物層の
他方に設けられたソース電極と、前記ｎ型ドリフト層に
電圧を印加できるように前記第２半導体領域に設けられ
たドレイン電極とを備える半導体素子の製造方法であっ
て、前記ｎ型ドリフト層の前記ｎ型不純物層の一方と接
する部位に、フェルミ準位と伝導帯の下端とのエネルギ
ー差が前記ｎ型不純物層の一方の対応するエネルギー差
と略同一なｎ型緩衝層を形成するｎ型緩衝層形成工程を
備えることを特徴とする。
【００２２】本発明の第３の半導体素子の製造方法で
は、ｎ型緩衝層形成工程を備えているので、ｎ型不純物
層とｎ型緩衝層との間の伝導帯下端の湾曲がほぼ無くな
り、ｎ型不純物層からｎ型緩衝層へ電子が流れる際のエ
ネルギー障壁をほぼ無くすことができる。この結果、低
抵抗な半導体素子を製造することができる。
は、ｎ型緩衝層形成工程を備えているので、ｎ型不純物
層とｎ型緩衝層との間の伝導帯下端の湾曲がほぼ無くな
り、ｎ型不純物層からｎ型緩衝層へ電子が流れる際のエ
ネルギー障壁をほぼ無くすことができる。この結果、低
抵抗な半導体素子を製造することができる。
【００２３】本発明の第４の半導体素子の製造方法で
は、ｎ型不純物層と前記ｎ型不純物層の少なくとも一部
を挟持するよう設けられた二つのｐ型不純物層とを有し
第１の半導体材料からなる第１半導体領域と、前記ｐ型
不純物層の一方に接するように設けられたｐ型ドリフト
層を有し前記第１の半導体材料よりバンドギャップの大
きい第２の半導体材料からなる第２半導体領域と、少な
くとも前記ｎ型不純物層に絶縁膜を介して電圧を印加で
きるよう配置されたゲート電極と、前記ｐ型不純物層の
他方に設けられたソース電極と、前記ｐ型ドリフト層に
電圧を印加できるように前記第２半導体領域に設けられ
たドレイン電極とを備える半導体素子の製造方法であっ
て、前記ｐ型ドリフト層の前記ｐ型不純物層の一方と接
する部位に、フェルミ準位と伝導帯の下端とのエネルギ
ー差が前記ｐ型不純物層の一方の対応するエネルギー差
と略同一なｐ型緩衝層を形成するｐ型緩衝層形成工程を
備えることを特徴とする。
は、ｎ型不純物層と前記ｎ型不純物層の少なくとも一部
を挟持するよう設けられた二つのｐ型不純物層とを有し
第１の半導体材料からなる第１半導体領域と、前記ｐ型
不純物層の一方に接するように設けられたｐ型ドリフト
層を有し前記第１の半導体材料よりバンドギャップの大
きい第２の半導体材料からなる第２半導体領域と、少な
くとも前記ｎ型不純物層に絶縁膜を介して電圧を印加で
きるよう配置されたゲート電極と、前記ｐ型不純物層の
他方に設けられたソース電極と、前記ｐ型ドリフト層に
電圧を印加できるように前記第２半導体領域に設けられ
たドレイン電極とを備える半導体素子の製造方法であっ
て、前記ｐ型ドリフト層の前記ｐ型不純物層の一方と接
する部位に、フェルミ準位と伝導帯の下端とのエネルギ
ー差が前記ｐ型不純物層の一方の対応するエネルギー差
と略同一なｐ型緩衝層を形成するｐ型緩衝層形成工程を
備えることを特徴とする。
【００２４】本発明の第４の半導体素子の製造方法で
は、ｐ型緩衝層形成工程を備えているので、ｐ型不純物
層とｐ型緩衝層との間の伝導帯下端の湾曲がほぼ無くな
り、ｐ型不純物層からｐ型緩衝層へ正孔が流れる際のエ
ネルギー障壁をほぼ無くすことができる。この結果、低
抵抗な半導体素子を製造することができる。
は、ｐ型緩衝層形成工程を備えているので、ｐ型不純物
層とｐ型緩衝層との間の伝導帯下端の湾曲がほぼ無くな
り、ｐ型不純物層からｐ型緩衝層へ正孔が流れる際のエ
ネルギー障壁をほぼ無くすことができる。この結果、低
抵抗な半導体素子を製造することができる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。尚、各図
において同一の部材には同一の符号を付し説明を省略す
る。
実施形態という）を、図面に従って説明する。尚、各図
において同一の部材には同一の符号を付し説明を省略す
る。
【００２６】図１は、第１の実施形態の縦型のパワーＭ
ＯＳＦＥＴ１００の構成の概略を示す断面図である。パ
ワーＭＯＳＦＥＴ１００は、厚さ２００［μｍ］のｎ型
のＳｉＣからなるＳｉＣ基板１０に、Ｓｉからなる二つ
のＳｉ半導体領域２０と、ＳｉＣからなるＳｉＣ半導体
領域３０とを備える。
ＯＳＦＥＴ１００の構成の概略を示す断面図である。パ
ワーＭＯＳＦＥＴ１００は、厚さ２００［μｍ］のｎ型
のＳｉＣからなるＳｉＣ基板１０に、Ｓｉからなる二つ
のＳｉ半導体領域２０と、ＳｉＣからなるＳｉＣ半導体
領域３０とを備える。
【００２７】ＳｉＣ半導体基板１０は、多形が４Ｈ，面
方位が（０００１），ｏｆｆ角度が１度〜１０度，ｏｆ
ｆ方向が［１１２０］，不純物濃度が１０18〜１０
21［ｃｍ -3］程度のｎ型のＳｉＣからなる２００［μ
ｍ］程度の厚さの基板であり、裏面に、オーミック接合
するドレイン電極４６が設けられている。尚、半導体基
板１０は、多形が６Ｈで面方位（０００１）の基板，多
形が４Ｈ又は６Ｈで面方位（１１−２０）の基板，多形
が３Ｃの基板を用いてもよい。
方位が（０００１），ｏｆｆ角度が１度〜１０度，ｏｆ
ｆ方向が［１１２０］，不純物濃度が１０18〜１０
21［ｃｍ -3］程度のｎ型のＳｉＣからなる２００［μ
ｍ］程度の厚さの基板であり、裏面に、オーミック接合
するドレイン電極４６が設けられている。尚、半導体基
板１０は、多形が６Ｈで面方位（０００１）の基板，多
形が４Ｈ又は６Ｈで面方位（１１−２０）の基板，多形
が３Ｃの基板を用いてもよい。
【００２８】Ｓｉ半導体領域２０は、厚さ１．０［μ
ｍ］のｐ型不純物層２２と、ｐ型不純物層２２の少なく
とも一部を挟持するよう設けられヒ素（Ａｓ），リン
（Ｐ），ビスマス（Ｂｉ），リチウム（Ｌｉ）又はアン
チモン（Ｓｂ）がドーピングされた厚さ０．３［μｍ］
のｎ型不純物層２４，２６とを備え、二つのｎ型不純物
層２４には、オーミック接合するソース電極４４が設け
られている。
ｍ］のｐ型不純物層２２と、ｐ型不純物層２２の少なく
とも一部を挟持するよう設けられヒ素（Ａｓ），リン
（Ｐ），ビスマス（Ｂｉ），リチウム（Ｌｉ）又はアン
チモン（Ｓｂ）がドーピングされた厚さ０．３［μｍ］
のｎ型不純物層２４，２６とを備え、二つのｎ型不純物
層２４には、オーミック接合するソース電極４４が設け
られている。
【００２９】ＳｉＣ半導体領域３０は、ＳｉＣ基板１０
の表面に形成されており、ｎ型不純物層２６に接して設
けられ窒素（Ｎ）又はヒ素（Ａｓ）が不純物としてドー
ピングされたｎ型緩衝層３０ａと、ｎ型緩衝層３０ａに
接して設けられたｎ型ドリフト層３０ｂと、Ｓｉ半導体
領域２０に接すると共にｎ型ドリフト層３０ｂに接する
よう形成されたｐ型保護層４０とを備える。
の表面に形成されており、ｎ型不純物層２６に接して設
けられ窒素（Ｎ）又はヒ素（Ａｓ）が不純物としてドー
ピングされたｎ型緩衝層３０ａと、ｎ型緩衝層３０ａに
接して設けられたｎ型ドリフト層３０ｂと、Ｓｉ半導体
領域２０に接すると共にｎ型ドリフト層３０ｂに接する
よう形成されたｐ型保護層４０とを備える。
【００３０】ｎ型不純物層２４，ｐ型不純物層２２，ｎ
型不純物層２６，ｎ型緩衝層３０ａの表面には、ＳｉＯ
2からなり厚さ０．０５［μｍ］のゲート絶縁膜４１が
設けられており、ゲート絶縁膜４１上には、ゲート電極
４２が設けられている。
型不純物層２６，ｎ型緩衝層３０ａの表面には、ＳｉＯ
2からなり厚さ０．０５［μｍ］のゲート絶縁膜４１が
設けられており、ゲート絶縁膜４１上には、ゲート電極
４２が設けられている。
【００３１】図２は、ｎ型不純物層２６とｎ型緩衝層３
０ａとの接合部でのエネルギーバンド図である。ｎ型不
純物層２６とｎ型緩衝層３０ａとは、ｎ型不純物層２６
のフェルミ準位ＥF1と伝導帯の下端Ｅc1とのエネルギー
差ΔＥ１と、ｎ型緩衝層３０ａのフェルミ準位ＥF2と伝
導帯の下端Ｅc2とのエネルギー差ΔＥ２とが等しくなる
ように各々不純物濃度が調整されている。ｎ型不純物層
２６及びｎ型緩衝層３０ａの不純物濃度の調整は、次式
のｎ型半導体における電荷中性条件に基づいて決める。
０ａとの接合部でのエネルギーバンド図である。ｎ型不
純物層２６とｎ型緩衝層３０ａとは、ｎ型不純物層２６
のフェルミ準位ＥF1と伝導帯の下端Ｅc1とのエネルギー
差ΔＥ１と、ｎ型緩衝層３０ａのフェルミ準位ＥF2と伝
導帯の下端Ｅc2とのエネルギー差ΔＥ２とが等しくなる
ように各々不純物濃度が調整されている。ｎ型不純物層
２６及びｎ型緩衝層３０ａの不純物濃度の調整は、次式
のｎ型半導体における電荷中性条件に基づいて決める。
【００３２】
【数１】
【数２】 尚、上述した式で、ＮCは伝導帯有効状態密度［ｃ
ｍ-3］，μはフェルミ準位［ｅＶ］，Ｔは温度［Ｋ］，
ｋBはボルツマン定数１．３８０６２×１０-23［Ｊ／
Ｋ］，ＮCOMPは補償ドナー濃度［ｃｍ-3］，εDはドナ
ー準位［ｅＶ］，ｇDはドナーの縮退度，ＮDはドナー
（不純物）濃度［ｃｍ-3］，Ｆ1/2（ｘ）はフェルミ積
分である。図３は、上述した式に基づいて算出した温度
３００［Ｋ］でのｎ型不純物層２６及びｎ型緩衝層３０
ａの不純物濃度ＮDト、フェルミ準位と伝導帯の下端との
エネルギー差ΔＥとの関係を示すグラフである。このグ
ラフを用いて、ｎ型不純物層２６及びｎ型緩衝層３０ａ
において、エネルギー差ΔＥが等しくなるような不純物
濃度ＮDを決める。このようにして、ｎ型不純物層２６
及びｎ型緩衝層３０ａの不純物濃度を調整することで、
ｎ型不純物層２６とｎ型緩衝層３０ａとの接合部におけ
る伝導帯下端の曲がりをほとんど無くすことができる。
ｍ-3］，μはフェルミ準位［ｅＶ］，Ｔは温度［Ｋ］，
ｋBはボルツマン定数１．３８０６２×１０-23［Ｊ／
Ｋ］，ＮCOMPは補償ドナー濃度［ｃｍ-3］，εDはドナ
ー準位［ｅＶ］，ｇDはドナーの縮退度，ＮDはドナー
（不純物）濃度［ｃｍ-3］，Ｆ1/2（ｘ）はフェルミ積
分である。図３は、上述した式に基づいて算出した温度
３００［Ｋ］でのｎ型不純物層２６及びｎ型緩衝層３０
ａの不純物濃度ＮDト、フェルミ準位と伝導帯の下端との
エネルギー差ΔＥとの関係を示すグラフである。このグ
ラフを用いて、ｎ型不純物層２６及びｎ型緩衝層３０ａ
において、エネルギー差ΔＥが等しくなるような不純物
濃度ＮDを決める。このようにして、ｎ型不純物層２６
及びｎ型緩衝層３０ａの不純物濃度を調整することで、
ｎ型不純物層２６とｎ型緩衝層３０ａとの接合部におけ
る伝導帯下端の曲がりをほとんど無くすことができる。
【００３３】次に、このようにして構成したパワーＭＯ
ＳＦＥＴ１００の動作について説明する。ゲート電極４
２とソース電極４４との間にゲートしきい値電圧（５〜
１０Ｖ程度）以上の電圧を印加し、ドレイン電極４４と
ソース電極４６との間に電圧を印加すると、ｐ型不純物
層２２の表面に反転層が形成され、各層での電界に応じ
て、ソース電極４４からｎ型不純物層２４，反転層，ｎ
型不純物層２６，ｎ型緩衝層３０ａ，ｎ型ドリフト層３
０ｂ及びＳｉＣ基板１０を介してドレイン電極４６へ電
子が流れる。
ＳＦＥＴ１００の動作について説明する。ゲート電極４
２とソース電極４４との間にゲートしきい値電圧（５〜
１０Ｖ程度）以上の電圧を印加し、ドレイン電極４４と
ソース電極４６との間に電圧を印加すると、ｐ型不純物
層２２の表面に反転層が形成され、各層での電界に応じ
て、ソース電極４４からｎ型不純物層２４，反転層，ｎ
型不純物層２６，ｎ型緩衝層３０ａ，ｎ型ドリフト層３
０ｂ及びＳｉＣ基板１０を介してドレイン電極４６へ電
子が流れる。
【００３４】一方、オフ状態では、ドレイン電極４４と
ソース電極４６との間の電圧は、主に、Ｓｉよりバンド
ギャップが大きいＳｉＣで形成したｐ型保護層４０とｎ
型ドリフト層３０ｂとの間に印加されるので、Ｓｉから
形成した領域に電圧が印加されるものより高い電圧に耐
えることができる。また、ｎ型緩衝層３０ａとｎ型不純
物層２６との接合部の伝導帯下端の曲がりがほとんど無
いため、接合部での電子に対するエネルギー障壁がほぼ
零になる。その結果、パワーＭＯＳＦＥＴ１００の抵抗
が低くなる。
ソース電極４６との間の電圧は、主に、Ｓｉよりバンド
ギャップが大きいＳｉＣで形成したｐ型保護層４０とｎ
型ドリフト層３０ｂとの間に印加されるので、Ｓｉから
形成した領域に電圧が印加されるものより高い電圧に耐
えることができる。また、ｎ型緩衝層３０ａとｎ型不純
物層２６との接合部の伝導帯下端の曲がりがほとんど無
いため、接合部での電子に対するエネルギー障壁がほぼ
零になる。その結果、パワーＭＯＳＦＥＴ１００の抵抗
が低くなる。
【００３５】次に、パワーＭＯＳＦＥＴ１００の製造方
法を説明する、図４は、パワーＭＯＳＦＥＴ１００の製
造方法を示すフローチャートであり、図５〜図９は、図
４に示した工程の一つを終えたときの断面図である。最
初に、ＳｉＣ基板１０上にｎ型のＳｉＣをエピタキシャ
ル成長させｎ型ドリフト層３０ｂを形成し（工程Ｓ１
０）、ｎ型ドリフト層３０ｂに窒素をドーピングしたｎ
型のＳｉＣをエピタキシャル成長させた後成長させた層
をフォトリソグラフィ法を用いてパターニングし、ｎ型
緩衝層３０ａを形成する（工程Ｓ１２，図５）。工程Ｓ
１２において、ドーピングする窒素の濃度は、図２にお
けるエネルギー差ΔＥ２と後に形成するｎ型不純物層２
６のエネルギー差ΔＥ１とが略同一になる濃度に設定す
る。
法を説明する、図４は、パワーＭＯＳＦＥＴ１００の製
造方法を示すフローチャートであり、図５〜図９は、図
４に示した工程の一つを終えたときの断面図である。最
初に、ＳｉＣ基板１０上にｎ型のＳｉＣをエピタキシャ
ル成長させｎ型ドリフト層３０ｂを形成し（工程Ｓ１
０）、ｎ型ドリフト層３０ｂに窒素をドーピングしたｎ
型のＳｉＣをエピタキシャル成長させた後成長させた層
をフォトリソグラフィ法を用いてパターニングし、ｎ型
緩衝層３０ａを形成する（工程Ｓ１２，図５）。工程Ｓ
１２において、ドーピングする窒素の濃度は、図２にお
けるエネルギー差ΔＥ２と後に形成するｎ型不純物層２
６のエネルギー差ΔＥ１とが略同一になる濃度に設定す
る。
【００３６】次に、イオン注入法を用いてｎ型ドリフト
層３０ｂに不純物を注入しｐ型保護層４０を形成する
（工程Ｓ１４、図６）。そして、ｐ型保護層４０をエッ
チングしてトレンチ７０を形成し（工程Ｓ１６，図
７）、ｐ型保護層４０上にｐ型のＳｉをエピタキシャル
成長させｐ型不純物層２２を形成する（工程Ｓ１８，図
８）。次に、表面に所定のマスク層を形成した後、イオ
ン注入法を用いてｐ型不純物層２２内にｎ型不純物層２
４，２６を形成する（工程Ｓ２０，図９）。その後、ゲ
ート絶縁膜４１及び各電極を形成して（工程Ｓ２２）、
パワーＭＯＳＦＥＴ１００が完成する。
層３０ｂに不純物を注入しｐ型保護層４０を形成する
（工程Ｓ１４、図６）。そして、ｐ型保護層４０をエッ
チングしてトレンチ７０を形成し（工程Ｓ１６，図
７）、ｐ型保護層４０上にｐ型のＳｉをエピタキシャル
成長させｐ型不純物層２２を形成する（工程Ｓ１８，図
８）。次に、表面に所定のマスク層を形成した後、イオ
ン注入法を用いてｐ型不純物層２２内にｎ型不純物層２
４，２６を形成する（工程Ｓ２０，図９）。その後、ゲ
ート絶縁膜４１及び各電極を形成して（工程Ｓ２２）、
パワーＭＯＳＦＥＴ１００が完成する。
【００３７】第１の実施形態のパワーＭＯＳＦＥＴ１０
０では、ｎ型不純物層２４，ｐ型不純物層２２，ｎ型不
純物層２６，ｎ型緩衝層３０ａの表面にゲート絶縁膜４
１を形成し、ゲート絶縁膜４１上にゲート電極４２を形
成したが、図１０に示すように、ゲート絶縁膜４１とゲ
ート電極４２とがトレンチ６０に埋め込まれた第２の実
施形態のトレンチゲート型パワーＭＯＳＦＥＴ２００と
することもできる。
０では、ｎ型不純物層２４，ｐ型不純物層２２，ｎ型不
純物層２６，ｎ型緩衝層３０ａの表面にゲート絶縁膜４
１を形成し、ゲート絶縁膜４１上にゲート電極４２を形
成したが、図１０に示すように、ゲート絶縁膜４１とゲ
ート電極４２とがトレンチ６０に埋め込まれた第２の実
施形態のトレンチゲート型パワーＭＯＳＦＥＴ２００と
することもできる。
【００３８】また、ＳｉＣからなるノーマリーオン動作
の接合型ＦＥＴ（Junction FET，以下、ＪＦＥＴとす
る）とＳｉからなるＭＯＳＦＥＴとから構成されるノー
マリーオフ動作のスイッチング素子を形成することもで
きる。図１１は、このようにして構成した第３の実施形
態のスイッチング素子３００の構成の概略を示す断面図
であり、図１２は、図１１のＡＡ線での断面図である。
スイッチング素子３００は、ｎ型不純物層２４をソース
領域，ｎ型不純物層２６をドレイン領域，ｐ型不純物層
２２をチャネル形成領域とするＭＯＳＦＥＴと、ｎ型不
純物層２６をソース領域，ｐ型保護層４０を接合ゲー
ト，ｎ型緩衝層３０ａ，ｎ型ドリフト層３０ｂ及びＳｉ
Ｃ基板１０をドレイン領域とするＪＦＥＴとを備える。
ｐ型保護層４０とｎ型不純物層２４とは、ソース電極４
４で電気的に接続されている。
の接合型ＦＥＴ（Junction FET，以下、ＪＦＥＴとす
る）とＳｉからなるＭＯＳＦＥＴとから構成されるノー
マリーオフ動作のスイッチング素子を形成することもで
きる。図１１は、このようにして構成した第３の実施形
態のスイッチング素子３００の構成の概略を示す断面図
であり、図１２は、図１１のＡＡ線での断面図である。
スイッチング素子３００は、ｎ型不純物層２４をソース
領域，ｎ型不純物層２６をドレイン領域，ｐ型不純物層
２２をチャネル形成領域とするＭＯＳＦＥＴと、ｎ型不
純物層２６をソース領域，ｐ型保護層４０を接合ゲー
ト，ｎ型緩衝層３０ａ，ｎ型ドリフト層３０ｂ及びＳｉ
Ｃ基板１０をドレイン領域とするＪＦＥＴとを備える。
ｐ型保護層４０とｎ型不純物層２４とは、ソース電極４
４で電気的に接続されている。
【００３９】図１３は、図１１，図１２の示したスイッ
チング素子３００の等価回路図であり、図１３に従い、
スイッチング素子３００の動作を説明する。ここで、ゲ
ート電極４２の電位をＶｇ，ソース電極４４の電位をＶ
ｓ，ドレイン電極４６の電位をＶｄ，ＭＯＳＦＥＴに電
流が流れるしきい値電圧をＶｔｈｍ，ゲート−ソース間
電圧をＶｇｓ（＝Ｖｇ−Ｖｓ）、ドレイン−ソース間電
圧をＶｄｓとする。Ｖｇｓ＞ＶｔｈｍでＶｄｓ＞０のと
き、ＭＯＳＦＥＴは、オン状態となる。このとき、ＭＯ
ＳＦＥＴのオン抵抗は十分に小さいので、ＭＯＳＦＥＴ
のｎ型不純物層２６の電位がＶｓ程度になる。即ち、Ｊ
ＦＥＴのソース領域の電位がＶｓ程度となり、ＪＦＥＴ
のゲート−ソース間電圧が零となり、ＪＦＥＴはオン状
態となる。ＪＦＥＴがオン状態となると、ドレイン電極
４６とソース電極４４との間に電子電流が流れる。この
とき、ｎ型不純物層２６とｎ型緩衝層３０ａとの接合部
の伝帯の下端の曲がりが小さくなっているので、電子に
対するエネルギー障壁がほぼ無くなりスイッチング素子
の低抵抗化を図ることができる。また、ソース電極４４
とドレイン電極４６との間の耐圧を、ＳｉＣからなるｐ
型保護層４０とｎ型緩衝層３０ｂとからなるｐｎ接合ダ
イオードで保持することができる。この結果、Ｓｉのみ
から形成されるものと比較して耐圧の向上を図ることが
できる。
チング素子３００の等価回路図であり、図１３に従い、
スイッチング素子３００の動作を説明する。ここで、ゲ
ート電極４２の電位をＶｇ，ソース電極４４の電位をＶ
ｓ，ドレイン電極４６の電位をＶｄ，ＭＯＳＦＥＴに電
流が流れるしきい値電圧をＶｔｈｍ，ゲート−ソース間
電圧をＶｇｓ（＝Ｖｇ−Ｖｓ）、ドレイン−ソース間電
圧をＶｄｓとする。Ｖｇｓ＞ＶｔｈｍでＶｄｓ＞０のと
き、ＭＯＳＦＥＴは、オン状態となる。このとき、ＭＯ
ＳＦＥＴのオン抵抗は十分に小さいので、ＭＯＳＦＥＴ
のｎ型不純物層２６の電位がＶｓ程度になる。即ち、Ｊ
ＦＥＴのソース領域の電位がＶｓ程度となり、ＪＦＥＴ
のゲート−ソース間電圧が零となり、ＪＦＥＴはオン状
態となる。ＪＦＥＴがオン状態となると、ドレイン電極
４６とソース電極４４との間に電子電流が流れる。この
とき、ｎ型不純物層２６とｎ型緩衝層３０ａとの接合部
の伝帯の下端の曲がりが小さくなっているので、電子に
対するエネルギー障壁がほぼ無くなりスイッチング素子
の低抵抗化を図ることができる。また、ソース電極４４
とドレイン電極４６との間の耐圧を、ＳｉＣからなるｐ
型保護層４０とｎ型緩衝層３０ｂとからなるｐｎ接合ダ
イオードで保持することができる。この結果、Ｓｉのみ
から形成されるものと比較して耐圧の向上を図ることが
できる。
【００４０】第１〜第３の実施形態の半導体素子におい
て、ｎ型緩衝層３０ａは無いものとすることもできる。
こうすれば、パワーＭＯＳＦＥＴの抵抗値は高くなるも
のの、高耐圧化を図ることはできる。
て、ｎ型緩衝層３０ａは無いものとすることもできる。
こうすれば、パワーＭＯＳＦＥＴの抵抗値は高くなるも
のの、高耐圧化を図ることはできる。
【００４１】図１４は、第４の実施形態のパワーＭＯＳ
ＦＥＴ４００の構成の概略を示す断面図である。パワー
ＭＯＳＦＥＴ４００は、厚さ２００［μｍ］のｎ型のＳ
ｉＣからなるＳｉＣ基板１０に、Ｓｉからなる二つのＳ
ｉ半導体領域２０と、ＳｉＣからなるＳｉＣ半導体領域
３０とを備える。
ＦＥＴ４００の構成の概略を示す断面図である。パワー
ＭＯＳＦＥＴ４００は、厚さ２００［μｍ］のｎ型のＳ
ｉＣからなるＳｉＣ基板１０に、Ｓｉからなる二つのＳ
ｉ半導体領域２０と、ＳｉＣからなるＳｉＣ半導体領域
３０とを備える。
【００４２】ＳｉＣ半導体基板１０は、多形が４Ｈ，面
方位が（０００１），ｏｆｆ角度が１度〜１０度，ｏｆ
ｆ方向が［１１２０］，不純物濃度が１０18〜１０
21［ｃｍ -3］程度のｎ型のＳｉＣからなる２００［μ
ｍ］程度の厚さの基板であり、裏面にオーミック接合す
るドレイン電極４６が設けられている。尚、半導体基板
１０は、多形が６Ｈで面方位（０００１）の基板，多形
が４Ｈ又は６Ｈで面方位（１１−２０）の基板，多形が
３Ｃの基板を用いてもよい。
方位が（０００１），ｏｆｆ角度が１度〜１０度，ｏｆ
ｆ方向が［１１２０］，不純物濃度が１０18〜１０
21［ｃｍ -3］程度のｎ型のＳｉＣからなる２００［μ
ｍ］程度の厚さの基板であり、裏面にオーミック接合す
るドレイン電極４６が設けられている。尚、半導体基板
１０は、多形が６Ｈで面方位（０００１）の基板，多形
が４Ｈ又は６Ｈで面方位（１１−２０）の基板，多形が
３Ｃの基板を用いてもよい。
【００４３】Ｓｉ半導体領域２０は、厚さ１．０［μ
ｍ］のｐ型不純物層２２と、ｐ型不純物層２２の少なく
とも一部を挟持するよう設けられヒ素（Ａｓ）がドーピ
ングされた厚さ０．３［μｍ］のｎ型不純物層２４，２
６とを備え、二つのｎ型不純物層２４には各々オーミッ
ク接合するソース電極４４が設けられている。
ｍ］のｐ型不純物層２２と、ｐ型不純物層２２の少なく
とも一部を挟持するよう設けられヒ素（Ａｓ）がドーピ
ングされた厚さ０．３［μｍ］のｎ型不純物層２４，２
６とを備え、二つのｎ型不純物層２４には各々オーミッ
ク接合するソース電極４４が設けられている。
【００４４】ＳｉＣ半導体領域３０は、ＳｉＣ基板１０
の表面に形成されており、ｎ型不純物層２６に接して設
けられたｎ型緩衝層３０ａと、ｎ型緩衝層３０ａとｎ型
不純物層２６とに接して設けられたｎ型ドリフト領域３
０ｂとを備える。
の表面に形成されており、ｎ型不純物層２６に接して設
けられたｎ型緩衝層３０ａと、ｎ型緩衝層３０ａとｎ型
不純物層２６とに接して設けられたｎ型ドリフト領域３
０ｂとを備える。
【００４５】ｎ型不純物層２４，ｐ型不純物層２２，ｎ
型不純物層２６，ｎ型ドリフト領域３０の表面には、Ｓ
ｉＯ2からなり厚さ０．０５［μｍ］のゲート絶縁膜４
１が設けられ、ゲート絶縁膜４１上には、ゲート電極４
２が設けられている。
型不純物層２６，ｎ型ドリフト領域３０の表面には、Ｓ
ｉＯ2からなり厚さ０．０５［μｍ］のゲート絶縁膜４
１が設けられ、ゲート絶縁膜４１上には、ゲート電極４
２が設けられている。
【００４６】ｎ型不純物層２６とｎ型緩衝層３０ａと
は、図１５のバンド図が示すように、ｎ型不純物層２６
のフェルミ準位ＥF1と伝導帯の下端Ｅc1とのエネルギー
差ΔＥ１が、ｎ型緩衝層３０ａのフェルミ準位ＥF2と伝
導帯の下端Ｅc2とのエネルギー差ΔＥ２と等しくなるよ
うに不純物濃度が調整されている。ｎ型不純物層２６及
びｎ型緩衝層３０ａの不純物濃度の調整は、次式に示す
ｎ型半導体における電荷中性条件に基づいて決める。
は、図１５のバンド図が示すように、ｎ型不純物層２６
のフェルミ準位ＥF1と伝導帯の下端Ｅc1とのエネルギー
差ΔＥ１が、ｎ型緩衝層３０ａのフェルミ準位ＥF2と伝
導帯の下端Ｅc2とのエネルギー差ΔＥ２と等しくなるよ
うに不純物濃度が調整されている。ｎ型不純物層２６及
びｎ型緩衝層３０ａの不純物濃度の調整は、次式に示す
ｎ型半導体における電荷中性条件に基づいて決める。
【００４７】
【数３】
【数４】 尚、上述した式で、ＮCは伝導帯有効状態密度［ｃ
ｍ-3］，μはフェルミ準位［ｅＶ］，Ｔは温度［Ｋ］，
ｋBはボルツマン定数１．３８０６２×１０-23［Ｊ／
Ｋ］，ＮCOMPは補償ドナー濃度［ｃｍ-3］，εDはドナ
ー準位［ｅＶ］，ｇDはドナーの縮退度，ＮDはドナー
（不純物）濃度［ｃｍ-3］，Ｆ1/2（ｘ）はフェルミ積
分である。図１４には、上述した式に基づいて算出した
ｎ型不純物層２６及びｎ型緩衝層３０ａの不純物濃度Ｎ
Dとフェルミ準位と伝導帯の下端とのエネルギー差ΔＥ
との関係を示すグラフである。このグラフを用いて、ｎ
型不純物層２６とｎ型緩衝層３０ａとのエネルギー差Δ
Ｅが等しくなるようにｎ型不純物層２６及びｎ型緩衝層
３０ａの不純物濃度ＮDを決める。このように、ｎ型不
純物層２６及びｎ型緩衝層３０ａの不純物濃度を調整す
ることで、ｎ型不純物層２６とｎ型緩衝層３０ａとの接
合部における伝導帯下端の曲がりがほとんど無くなる。
ｍ-3］，μはフェルミ準位［ｅＶ］，Ｔは温度［Ｋ］，
ｋBはボルツマン定数１．３８０６２×１０-23［Ｊ／
Ｋ］，ＮCOMPは補償ドナー濃度［ｃｍ-3］，εDはドナ
ー準位［ｅＶ］，ｇDはドナーの縮退度，ＮDはドナー
（不純物）濃度［ｃｍ-3］，Ｆ1/2（ｘ）はフェルミ積
分である。図１４には、上述した式に基づいて算出した
ｎ型不純物層２６及びｎ型緩衝層３０ａの不純物濃度Ｎ
Dとフェルミ準位と伝導帯の下端とのエネルギー差ΔＥ
との関係を示すグラフである。このグラフを用いて、ｎ
型不純物層２６とｎ型緩衝層３０ａとのエネルギー差Δ
Ｅが等しくなるようにｎ型不純物層２６及びｎ型緩衝層
３０ａの不純物濃度ＮDを決める。このように、ｎ型不
純物層２６及びｎ型緩衝層３０ａの不純物濃度を調整す
ることで、ｎ型不純物層２６とｎ型緩衝層３０ａとの接
合部における伝導帯下端の曲がりがほとんど無くなる。
【００４８】次に、このようなパワーＭＯＳＦＥＴ４０
０の動作について説明する。ゲート電極４２とソース電
極４４との間にゲートしきい値電圧（５〜１０Ｖ程度）
以上の電圧を印加し、ドレイン電極４６とソース電極４
４との間に電圧を印加すると、ｐ型不純物層２２の表面
に反転層が形成され、各領域に発生した電界に応じて、
ソース電極４４からｎ型不純物層２４，反転層，ｎ型不
純物層２６，ｎ型緩衝層３０ａ，ｎ型ドリフト層３０
ｂ，ＳｉＣ基板１０を介してドレイン電極４６へ電子が
流れる。
０の動作について説明する。ゲート電極４２とソース電
極４４との間にゲートしきい値電圧（５〜１０Ｖ程度）
以上の電圧を印加し、ドレイン電極４６とソース電極４
４との間に電圧を印加すると、ｐ型不純物層２２の表面
に反転層が形成され、各領域に発生した電界に応じて、
ソース電極４４からｎ型不純物層２４，反転層，ｎ型不
純物層２６，ｎ型緩衝層３０ａ，ｎ型ドリフト層３０
ｂ，ＳｉＣ基板１０を介してドレイン電極４６へ電子が
流れる。
【００４９】一方、オフ状態のとき、ｎ型ドリフト領域
３０は、ｎ型緩衝層３０ａによりｎ型不純物層２６と接
する部位の伝導帯下端の曲がりがほとんど無いため、電
子がｎ型不純物層２６からｎ型緩衝層３０ａへ流れる際
のエネルギー障壁がほぼ零になる。その結果、電子が良
好に流れ、パワーＭＯＳＦＥＴ４００の低抵抗化を図る
ことができる。
３０は、ｎ型緩衝層３０ａによりｎ型不純物層２６と接
する部位の伝導帯下端の曲がりがほとんど無いため、電
子がｎ型不純物層２６からｎ型緩衝層３０ａへ流れる際
のエネルギー障壁がほぼ零になる。その結果、電子が良
好に流れ、パワーＭＯＳＦＥＴ４００の低抵抗化を図る
ことができる。
【００５０】各実施形態の半導体素子では、ゲート電極
４２に電圧を印加したときｐ型不純物層２２に反転層を
形成するものを例示したが、各半導体層の導電型を適宜
異なるものとしｎ型不純物層に反転層を形成するものと
してもよい。この場合、ｎ型不純物層２６をｐ型のＳｉ
からなるｐ型不純物層とし、ｎ型緩衝層３０ａをｐ型の
ＳｉＣからなるｐ型緩衝層とし、Ｓｉ半導体領域２０と
ＳｉＣ半導体領域３０との間に正孔電流が流れる。この
とき、ｐ型不純物層及びｐ型緩衝層は、ｐ型不純物層の
価電子帯上端とフェルミ準位とのエネルギー差と、ｐ型
緩衝層の対応するエネルギー差とが等しくなるように不
純物濃度を調整して形成するものとすると、正孔に対す
るエネルギー障壁が零になり、低抵抗化を図ることがで
きる。
４２に電圧を印加したときｐ型不純物層２２に反転層を
形成するものを例示したが、各半導体層の導電型を適宜
異なるものとしｎ型不純物層に反転層を形成するものと
してもよい。この場合、ｎ型不純物層２６をｐ型のＳｉ
からなるｐ型不純物層とし、ｎ型緩衝層３０ａをｐ型の
ＳｉＣからなるｐ型緩衝層とし、Ｓｉ半導体領域２０と
ＳｉＣ半導体領域３０との間に正孔電流が流れる。この
とき、ｐ型不純物層及びｐ型緩衝層は、ｐ型不純物層の
価電子帯上端とフェルミ準位とのエネルギー差と、ｐ型
緩衝層の対応するエネルギー差とが等しくなるように不
純物濃度を調整して形成するものとすると、正孔に対す
るエネルギー障壁が零になり、低抵抗化を図ることがで
きる。
【００５１】各実施形態の半導体素子では、半導体領域
２０の材料をＳｉとし、半導体領域３０の材料をＳｉＣ
としたが、これに限定したものではなく、図１７に示す
ような材料を用いて、半導体領域３０を半導体領域２０
の材料よりバンドギャップの大きい材料から形成すれば
よく、特に、半導体領域２０の材料としてＳｉ以外では
ＳｉＧｅ，半導体領域３０の材料としてダイアモンドが
好適である。
２０の材料をＳｉとし、半導体領域３０の材料をＳｉＣ
としたが、これに限定したものではなく、図１７に示す
ような材料を用いて、半導体領域３０を半導体領域２０
の材料よりバンドギャップの大きい材料から形成すれば
よく、特に、半導体領域２０の材料としてＳｉ以外では
ＳｉＧｅ，半導体領域３０の材料としてダイアモンドが
好適である。
【００５２】
【発明の効果】本発明の半導体素子では、ソース電極と
ドレイン電極との間の電圧が主にｎ型ドリフト層とｐ型
保護層とで形成するｐｎ接合ダイオードに印加される。
ｐｎ接合ダイオードは、第１半導体よりバンドギャップ
が大きい第２半導体からなるので、半導体素子全体の耐
圧を向上させることができる。また、ｎ型不純物層の一
方と接する部位にフェルミ準位と伝導帯の下端とのエネ
ルギー差が前記ｎ型不純物層の一方の対応するエネルギ
ー差と略同一なｎ型緩衝層を備えるので、ｎ型不純物層
とｎ型緩衝層との間の伝導帯下端の湾曲がほぼ無くな
り、ｎ型不純物層からｎ型ドリフト領域へ電子が流れる
際のエネルギー障壁をほぼ無くすことができる。この結
果、半導体素子の低抵抗化を図ることができる。
ドレイン電極との間の電圧が主にｎ型ドリフト層とｐ型
保護層とで形成するｐｎ接合ダイオードに印加される。
ｐｎ接合ダイオードは、第１半導体よりバンドギャップ
が大きい第２半導体からなるので、半導体素子全体の耐
圧を向上させることができる。また、ｎ型不純物層の一
方と接する部位にフェルミ準位と伝導帯の下端とのエネ
ルギー差が前記ｎ型不純物層の一方の対応するエネルギ
ー差と略同一なｎ型緩衝層を備えるので、ｎ型不純物層
とｎ型緩衝層との間の伝導帯下端の湾曲がほぼ無くな
り、ｎ型不純物層からｎ型ドリフト領域へ電子が流れる
際のエネルギー障壁をほぼ無くすことができる。この結
果、半導体素子の低抵抗化を図ることができる。
【図１】 第１の実施形態の縦型のパワーＭＯＳＦＥＴ
１００の構成の概略を示す断面図である。
１００の構成の概略を示す断面図である。
【図２】 ｎ型不純物層２６とｎ型緩衝層３０ａとの接
合部におけるエネルギーバンド図である。
合部におけるエネルギーバンド図である。
【図３】 温度３００［Ｋ］におけるｎ型不純物層２６
及びｎ型緩衝層３０ａの不純物濃度ＮＤと、フェルミ準
位と伝導帯の下端とのエネルギー差ΔＥとの関係を示す
グラフである。
及びｎ型緩衝層３０ａの不純物濃度ＮＤと、フェルミ準
位と伝導帯の下端とのエネルギー差ΔＥとの関係を示す
グラフである。
【図４】 パワーＭＯＳＦＥＴ１００の製造方法を示す
フローチャートである。
フローチャートである。
【図５】 工程Ｓ１２を終えたときのパワーＭＯＳＦＥ
Ｔ１００の断面図である。
Ｔ１００の断面図である。
【図６】 工程Ｓ１４を終えたときのパワーＭＯＳＦＥ
Ｔ１００の断面図である。
Ｔ１００の断面図である。
【図７】 工程Ｓ１６を終えたときのパワーＭＯＳＦＥ
Ｔ１００の断面図である。
Ｔ１００の断面図である。
【図８】 工程Ｓ１８を終えたときのパワーＭＯＳＦＥ
Ｔ１００の断面図である。
Ｔ１００の断面図である。
【図９】 工程Ｓ２０を終えたときのパワーＭＯＳＦＥ
Ｔ１００の断面図である。
Ｔ１００の断面図である。
【図１０】 第２の実施形態のトレンチゲート型パワー
ＭＯＳＦＥＴ２００の構成の概略を示す断面図である。
ＭＯＳＦＥＴ２００の構成の概略を示す断面図である。
【図１１】 第３の実施形態のスイッチング素子３００
の構成の概略を示す断面図である。
の構成の概略を示す断面図である。
【図１２】 図１１のＡＡ線での断面図である。
【図１３】 図１１のように構成したスイッチング素子
３００の等価回路図である。
３００の等価回路図である。
【図１４】 第４の実施形態のパワーＭＯＳＦＥＴ４０
０の構成の概略を示す個断面図である。
０の構成の概略を示す個断面図である。
【図１５】 温度３００［Ｋ］におけるｎ型不純物層２
６及びｎ型緩衝層３０ａの不純物濃度ＮＤとフェルミ準
位と伝導帯の下端とのエネルギー差ΔＥとの関係を示す
グラフである。
６及びｎ型緩衝層３０ａの不純物濃度ＮＤとフェルミ準
位と伝導帯の下端とのエネルギー差ΔＥとの関係を示す
グラフである。
【図１６】 パワーＭＯＳＦＥＴ１００の製造方法を示
すフローチャートである。
すフローチャートである。
【図１７】 半導体領域２０，３０の材料を例示した表
である。
である。
１０ ＳｉＣ基板、２０ Ｓｉ半導体領域、２２ ｐ型
不純物層、２４，２６ｎ型不純物層、３０ ＳｉＣ半導
体領域、３０ａ ｎ型緩衝層、３０ｂ ｎ型ドリフト
層、４０ ｐ型保護層、４１ ゲート絶縁膜、４２ ゲ
ート電極、４４ソース電極、４６ ドレイン電極、１０
０，２００，４００ パワーＭＯＳＦＥＴ、３００ ス
イッチング素子。
不純物層、２４，２６ｎ型不純物層、３０ ＳｉＣ半導
体領域、３０ａ ｎ型緩衝層、３０ｂ ｎ型ドリフト
層、４０ ｐ型保護層、４１ ゲート絶縁膜、４２ ゲ
ート電極、４４ソース電極、４６ ドレイン電極、１０
０，２００，４００ パワーＭＯＳＦＥＴ、３００ ス
イッチング素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/80 Ｈ０１Ｌ 29/80 Ｖ
Claims (11)
- 【請求項１】 ｐ型不純物層と前記ｐ型不純物層の少な
くとも一部を挟持するよう設けられた二つのｎ型不純物
層とを有し第１の半導体材料からなる第１半導体領域
と、前記ｎ型不純物層の一方に接するように設けられた
ｎ型ドリフト層を有し前記第１の半導体材料よりバンド
ギャップの大きい第２の半導体からなる第２半導体領域
と、少なくとも前記ｐ型不純物層に絶縁膜を介して電圧
を印加できるよう配置されたゲート電極と、前記ｎ型不
純物層の他方に設けられたソース電極と、前記ｎ型ドリ
フト層に電圧を印加できるように前記第２半導体領域に
設けられたドレイン電極とを備える半導体素子であっ
て、 前記第２半導体領域は、前記第１半導体領域に接して設
けられ、前記ｎ型ドリフト層と共にｐｎ接合ダイオード
を形成するｐ型保護層を有することを特徴とする半導体
素子。 - 【請求項２】 前記ｎ型ドリフト層は、前記ｎ型不純物
層の一方と接する部位に、フェルミ準位と伝導帯の下端
とのエネルギー差が前記ｎ型不純物層の一方の対応する
エネルギー差と略同一なｎ型緩衝層を備えることを特徴
とする請求項１に記載の半導体素子。 - 【請求項３】 ｎ型不純物層と前記ｎ型不純物層の少な
くとも一部を挟持するよう設けられた二つのｐ型不純物
層とを有し第１の半導体材料からなる第１半導体領域
と、前記ｐ型不純物層の一方に接するように設けられた
ｐ型ドリフト層を有し前記第１の半導体材料よりバンド
ギャップの大きい第２の半導体材料からなる第２半導体
領域と、少なくとも前記ｎ型不純物層に絶縁膜を介して
電圧を印加できるよう配置されたゲート電極と、前記ｐ
型不純物層の他方に設けられたソース電極と、前記ｐ型
ドリフト層に電圧を印加できるように前記第２半導体領
域に設けられたドレイン電極とを備える半導体素子であ
って、 前記第２半導体領域は、前記第１半導体領域に接して設
けられ、前記ｐ型ドリフト層と共にｐｎ接合ダイオード
を形成するｎ型保護層を有することを特徴とする半導体
素子。 - 【請求項４】 前記ｐ型ドリフト層は、前記ｐ型不純物
層の一方と接する部位に、フェルミ準位と価電子帯の上
端とのエネルギー差が前記ｐ型不純物層の一方の対応す
るエネルギー差と略同一なｐ型緩衝層を備えることを特
徴とする請求項３に記載の半導体素子。 - 【請求項５】 ｐ型不純物層と前記ｐ型不純物層の少な
くとも一部を挟持するよう設けられた二つのｎ型不純物
層とを有し第１の半導体材料からなる第１半導体領域
と、前記ｎ型不純物層の一方に接するように設けられた
ｎ型ドリフト層を有し前記第１の半導体材料よりバンド
ギャップの大きい第２の半導体材料からなる第２半導体
領域と、少なくとも前記ｐ型不純物層に絶縁膜を介して
電圧を印加できるよう配置されたゲート電極と、前記ｎ
型不純物層の他方に設けられたソース電極と、前記ｎ型
ドリフト層に電圧を印加できるように前記第２半導体領
域に設けられたドレイン電極とを備える半導体素子であ
って、 前記ｎ型ドリフト層は、前記ｎ型不純物層の一方と接す
る部位に、フェルミ準位と伝導帯の下端とのエネルギー
差が前記ｎ型不純物層の一方の対応するエネルギー差と
略同一なｎ型緩衝層を備えることを特徴とする半導体素
子。 - 【請求項６】 ｎ型不純物層と前記ｎ型不純物層の少な
くとも一部を挟持するよう設けられた二つのｐ型不純物
層とを有し第１の半導体材料からなる第１半導体領域
と、前記ｐ型不純物層の一方に接するように設けられた
ｐ型ドリフト層を有し前記第１の半導体材料よりバンド
ギャップの大きい第２の半導体材料からなる第２半導体
領域と、少なくとも前記ｎ型不純物層に絶縁膜を介して
電圧を印加できるよう配置されたゲート電極と、前記ｐ
型不純物層の他方に設けられたソース電極と、前記ｐ型
ドリフト層に電圧を印加できるように前記第２半導体領
域に設けられたドレイン電極とを備える半導体素子であ
って、 前記ｐ型ドリフト層は、前記ｐ型不純物層の一方と接す
る部位に、フェルミ準位と価電子帯の上端とのエネルギ
ー差が前記ｐ型不純物層の一方の対応するエネルギー差
と略同一なｐ型緩衝層を備えることを特徴とする半導体
素子。 - 【請求項７】 前記第１の半導体材料は、珪素であり、
前記第２の半導体材料は、炭化珪素であることを特徴と
する請求項１〜６のいずれかに記載の半導体素子。 - 【請求項８】 ｐ型不純物層と前記ｐ型不純物層の少な
くとも一部を挟持するよう設けられた二つのｎ型不純物
層とを有し第１の半導体材料からなる第１半導体領域
と、前記ｎ型不純物層の一方に接するように設けられた
ｎ型ドリフト層を有し前記第１の半導体材料よりバンド
ギャップの大きい第２の半導体からなる第２半導体領域
と、少なくとも前記ｐ型不純物層に絶縁膜を介して電圧
を印加できるよう配置されたゲート電極と、前記ｎ型不
純物層の他方に設けられたソース電極と、前記ｎ型ドリ
フト層に電圧を印加できるように前記第２半導体領域に
設けられたドレイン電極とを備える半導体素子の製造方
法であって、 前記第２半導体領域の前記第１半導体領域に接する部位
に、前記ｎ型ドリフト層と共にｐｎ接合ダイオードを形
成するｐ型保護層を形成するｐ型保護層形成工程を備え
ることを特徴とする半導体素子の製造方法。 - 【請求項９】 ｎ型不純物層と前記ｎ型不純物層の少な
くとも一部を挟持するよう設けられた二つのｐ型不純物
層とを有し第１の半導体材料からなる第１半導体領域
と、前記ｐ型不純物層の一方に接するように設けられた
ｐ型ドリフト層を有し前記第１の半導体材料よりバンド
ギャップの大きい第２の半導体からなる第２半導体領域
と、少なくとも前記ｎ型不純物層に絶縁膜を介して電圧
を印加できるよう配置されたゲート電極と、前記ｐ型不
純物層の他方に設けられたソース電極と、前記ｐ型ドリ
フト層に電圧を印加できるように前記第２半導体領域に
設けられたドレイン電極とを備える半導体素子の製造方
法であって、 前記第２半導体領域の前記第１半導体領域に接する部位
に、前記ｐ型ドリフト層と共にｐｎ接合ダイオードを形
成するｎ型保護層を形成するｎ型保護層形成工程を備え
ることを特徴とする半導体素子の製造方法。 - 【請求項１０】 ｐ型不純物層と前記ｐ型不純物層の少
なくとも一部を挟持するよう設けられた二つのｎ型不純
物層とを有し第１の半導体材料からなる第１半導体領域
と、前記ｎ型不純物層の一方に接するように設けられた
ｎ型ドリフト層を有し前記第１の半導体材料よりバンド
ギャップの大きい第２の半導体材料からなる第２半導体
領域と、少なくとも前記ｐ型不純物層に絶縁膜を介して
電圧を印加できるよう配置されたゲート電極と、前記ｎ
型不純物層の他方に設けられたソース電極と、前記ｎ型
ドリフト層に電圧を印加できるように前記第２半導体領
域に設けられたドレイン電極とを備える半導体素子の製
造方法であって、 前記ｎ型ドリフト層の前記ｎ型不純物層の一方と接する
部位に、フェルミ準位と伝導帯の下端とのエネルギー差
が前記ｎ型不純物層の一方の対応するエネルギー差と略
同一なｎ型緩衝層を形成するｎ型緩衝層形成工程を備え
ることを特徴とする半導体素子の製造方法。 - 【請求項１１】 ｎ型不純物層と前記ｎ型不純物層の少
なくとも一部を挟持するよう設けられた二つのｐ型不純
物層とを有し第１の半導体材料からなる第１半導体領域
と、前記ｐ型不純物層の一方に接するように設けられた
ｐ型ドリフト層を有し前記第１の半導体材料よりバンド
ギャップの大きい第２の半導体材料からなる第２半導体
領域と、少なくとも前記ｎ型不純物層に絶縁膜を介して
電圧を印加できるよう配置されたゲート電極と、前記ｐ
型不純物層の他方に設けられたソース電極と、前記ｐ型
ドリフト層に電圧を印加できるように前記第２半導体領
域に設けられたドレイン電極とを備える半導体素子の製
造方法であって、 前記ｐ型ドリフト層の前記ｐ型不純物層の一方と接する
部位に、フェルミ準位と伝導帯の下端とのエネルギー差
が前記ｐ型不純物層の一方の対応するエネルギー差と略
同一なｐ型緩衝層を形成するｐ型緩衝層形成工程を備え
ることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001052731A JP2002261279A (ja) | 2001-02-27 | 2001-02-27 | 半導体素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001052731A JP2002261279A (ja) | 2001-02-27 | 2001-02-27 | 半導体素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002261279A true JP2002261279A (ja) | 2002-09-13 |
Family
ID=18913319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001052731A Pending JP2002261279A (ja) | 2001-02-27 | 2001-02-27 | 半導体素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002261279A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244446A (ja) * | 2007-02-28 | 2008-10-09 | Fuji Electric Device Technology Co Ltd | 半導体素子の製造方法 |
-
2001
- 2001-02-27 JP JP2001052731A patent/JP2002261279A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244446A (ja) * | 2007-02-28 | 2008-10-09 | Fuji Electric Device Technology Co Ltd | 半導体素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3666280B2 (ja) | 炭化けい素縦形ｆｅｔおよびその製造方法 | |
| Matin et al. | A self-aligned process for high-voltage, short-channel vertical DMOSFETs in 4H-SiC | |
| JP5395275B2 (ja) | 半導体素子およびその製造方法 | |
| JP4192353B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP5417585B2 (ja) | 広いバンドギャップの半導体材料における横型トレンチ電界効果トランジスタ、該トランジスタを製造する方法、および該トランジスタを組み込む集積回路 | |
| CN107251233B (zh) | 半导体装置 | |
| JPH11266017A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| US8035112B1 (en) | SIC power DMOSFET with self-aligned source contact | |
| US9029869B2 (en) | Semiconductor device | |
| TWI408754B (zh) | 使用選擇式磊晶成長製造橫向接面場效電晶體的方法 | |
| US9029874B2 (en) | Semiconductor device having a first silicon carbide semiconductor layer and a second silicon carbide semiconductor layer | |
| JP3428459B2 (ja) | 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法 | |
| JP2008503894A (ja) | 炭化ケイ素デバイスおよびその作製方法 | |
| JP3502371B2 (ja) | 半導体素子 | |
| US20230420557A1 (en) | Power mosfet device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof | |
| EP3503170B1 (en) | Planar triple-implanted jfet and corresponding manufacturing method | |
| US20190096999A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP3939583B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP4948784B2 (ja) | 半導体装置及びその製造方法 | |
| US10020368B2 (en) | Silicon carbide semiconductor element and manufacturing method thereof | |
| JP4620368B2 (ja) | 半導体装置の製造方法 | |
| JP3921862B2 (ja) | 炭化けい素縦形ｆｅｔの製造方法 | |
| KR20080028430A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN112490279A (zh) | 氮面iii族/氮化物磊晶结构及其主动元件与其栅极保护元件 | |
| KR20040054479A (ko) | 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070821 |