JP2002258998A - 記憶装置及びそれに用いる活線挿抜方法 - Google Patents
記憶装置及びそれに用いる活線挿抜方法Info
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- JP2002258998A JP2002258998A JP2001053454A JP2001053454A JP2002258998A JP 2002258998 A JP2002258998 A JP 2002258998A JP 2001053454 A JP2001053454 A JP 2001053454A JP 2001053454 A JP2001053454 A JP 2001053454A JP 2002258998 A JP2002258998 A JP 2002258998A
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Abstract
(57)【要約】
【課題】 より簡単な回路構成でかつより容易にバッテ
リの消費電流を微少にすることが可能な記憶装置を提供
する。 【解決手段】 メモリパッケージ２が接続している場
合、主電源で制御回路１内のラッチングリレー３のセッ
ト側を駆動することで、メモリパッケージ３内のＤＣ−
ＤＣコンバータ５をＯＮ状態にラッチする。メモリパッ
ケージ２の接続が未接続となった場合、未接続状態を検
知し、一定期間リレーを駆動するためにバッテリで動作
するワンショット回路４によって、バッテリで制御回路
１内のラッチングリレー３のリセット側を駆動すること
で、メモリパッケージ２内のＤＣ−ＤＣコンバータ５の
ＯＮ状態へのラッチを解除する。
リの消費電流を微少にすることが可能な記憶装置を提供
する。 【解決手段】 メモリパッケージ２が接続している場
合、主電源で制御回路１内のラッチングリレー３のセッ
ト側を駆動することで、メモリパッケージ３内のＤＣ−
ＤＣコンバータ５をＯＮ状態にラッチする。メモリパッ
ケージ２の接続が未接続となった場合、未接続状態を検
知し、一定期間リレーを駆動するためにバッテリで動作
するワンショット回路４によって、バッテリで制御回路
１内のラッチングリレー３のリセット側を駆動すること
で、メモリパッケージ２内のＤＣ−ＤＣコンバータ５の
ＯＮ状態へのラッチを解除する。
Description
【０００１】
【発明の属する技術分野】本発明は記憶装置及びそれに
用いる活線挿抜方法に関し、特にメモリパッケージ等の
活線挿抜による追加に関する。
用いる活線挿抜方法に関し、特にメモリパッケージ等の
活線挿抜による追加に関する。
【０００２】
【従来の技術】従来、コンピュータ装置のバッテリバッ
クアップ状態においては、メモリパッケージ等の活線挿
抜による追加を行う場合に、追加したメモリパッケージ
等が使用されていない状態であるにもかかわらず、電源
がバッテリから供給され、無駄な電力を消費している。
クアップ状態においては、メモリパッケージ等の活線挿
抜による追加を行う場合に、追加したメモリパッケージ
等が使用されていない状態であるにもかかわらず、電源
がバッテリから供給され、無駄な電力を消費している。
【０００３】この種のコンピュータ装置では極力消費電
力を抑え、バッテリの有効利用を図ることが課題であ
る。例えば、ＷＯ９６／０２１８９５号公表には、バッ
クアップ状態でメモリパッケージ等を追加交換する場合
に、バックアップ電源からの電流を微少にする技術が記
載されている。
力を抑え、バッテリの有効利用を図ることが課題であ
る。例えば、ＷＯ９６／０２１８９５号公表には、バッ
クアップ状態でメモリパッケージ等を追加交換する場合
に、バックアップ電源からの電流を微少にする技術が記
載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、メモリパッケージで使用する電源の
バッテリからの給電ラインを制御することによってバッ
テリの消費電流を微少にする方法について記載されてい
るが、給電ラインを制御するための回路構成が複雑化す
るとともに、回路量が大きくなるという問題がある。
た従来の技術では、メモリパッケージで使用する電源の
バッテリからの給電ラインを制御することによってバッ
テリの消費電流を微少にする方法について記載されてい
るが、給電ラインを制御するための回路構成が複雑化す
るとともに、回路量が大きくなるという問題がある。
【０００５】そこで、本発明の目的は上記の問題点を解
消し、より簡単な回路構成でかつより容易にバッテリの
消費電流を微少にすることができる記憶装置及びそれに
用いる活線挿抜方法を提供することにある。
消し、より簡単な回路構成でかつより容易にバッテリの
消費電流を微少にすることができる記憶装置及びそれに
用いる活線挿抜方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明による記憶装置
は、バッテリから受電しかつ電圧を変換して自パッケー
ジ内へ給電する内部電源が実装されたメモリパッケージ
が活線挿抜される記憶装置であって、前記バッテリ以外
の主電源がオフした状態において前記活線挿抜によって
追加されたメモリパッケージの内部電源に対してオフ状
態を指示しかつ前記主電源がオンしている状態で接続し
ていたメモリパッケージの内部電源に対してオン状態を
指示する指示手段を備えている。
は、バッテリから受電しかつ電圧を変換して自パッケー
ジ内へ給電する内部電源が実装されたメモリパッケージ
が活線挿抜される記憶装置であって、前記バッテリ以外
の主電源がオフした状態において前記活線挿抜によって
追加されたメモリパッケージの内部電源に対してオフ状
態を指示しかつ前記主電源がオンしている状態で接続し
ていたメモリパッケージの内部電源に対してオン状態を
指示する指示手段を備えている。
【０００７】本発明による活線挿抜方法は、バッテリか
ら受電しかつ電圧を変換して自パッケージ内へ給電する
内部電源が実装されたメモリパッケージを活線挿抜する
活線挿抜方法であって、前記バッテリ以外の主電源がオ
フした状態において前記活線挿抜によって追加されたメ
モリパッケージの内部電源に対してオフ状態を指示しか
つ前記主電源がオンしている状態で接続していたメモリ
パッケージの内部電源に対してオン状態を指示するよう
にしている。
ら受電しかつ電圧を変換して自パッケージ内へ給電する
内部電源が実装されたメモリパッケージを活線挿抜する
活線挿抜方法であって、前記バッテリ以外の主電源がオ
フした状態において前記活線挿抜によって追加されたメ
モリパッケージの内部電源に対してオフ状態を指示しか
つ前記主電源がオンしている状態で接続していたメモリ
パッケージの内部電源に対してオン状態を指示するよう
にしている。
【０００８】すなわち、本発明は、コンピュータシステ
ムの記憶装置における活線挿抜技術において、コンピュ
ータシステムにおける周辺機器の信頼性が高まり、通電
中の活線挿抜による保守交換等とともに、バッテリバッ
クアップを行いながらの保守交換等の要求も高まってい
ることから、特にバッテリバックアップ時の活線挿抜方
法を提供することを特徴とする。
ムの記憶装置における活線挿抜技術において、コンピュ
ータシステムにおける周辺機器の信頼性が高まり、通電
中の活線挿抜による保守交換等とともに、バッテリバッ
クアップを行いながらの保守交換等の要求も高まってい
ることから、特にバッテリバックアップ時の活線挿抜方
法を提供することを特徴とする。
【０００９】本発明の活線挿抜方法は、バッテリから受
電し、その電圧を変換してメモリパッケージへ給電する
内部電源［以下、ＤＤコン（ＤＣ−ＤＣコンバータ）と
する］をメモリパッケージ内に実装するコンピュータシ
ステムの記憶装置において、バッテリバックアップ時の
活線挿抜を行う方法である。
電し、その電圧を変換してメモリパッケージへ給電する
内部電源［以下、ＤＤコン（ＤＣ−ＤＣコンバータ）と
する］をメモリパッケージ内に実装するコンピュータシ
ステムの記憶装置において、バッテリバックアップ時の
活線挿抜を行う方法である。
【００１０】ＤＤコンはＯＮ／ＯＦＦ機能の付いた電源
を実装している。コンピュータシステムの記憶装置はバ
ッテリ以外の電源（以下、主電源とする）がＯＦＦした
状態（以降、バッテリバックアップ状態とする）におい
て、活線挿抜によって追加されたメモリパッケージ等の
ＤＤコンに対してＯＦＦ状態を指示し、主電源がＯＮし
ている状態（以降、電源ＯＮ状態とする）で接続してい
たメモリパッケージ等へはＤＤコンに対してＯＮ状態を
指示する。
を実装している。コンピュータシステムの記憶装置はバ
ッテリ以外の電源（以下、主電源とする）がＯＦＦした
状態（以降、バッテリバックアップ状態とする）におい
て、活線挿抜によって追加されたメモリパッケージ等の
ＤＤコンに対してＯＦＦ状態を指示し、主電源がＯＮし
ている状態（以降、電源ＯＮ状態とする）で接続してい
たメモリパッケージ等へはＤＤコンに対してＯＮ状態を
指示する。
【００１１】これによって、バッテリバックアップ状態
で追加されたメモリパッケージ等の消費電力を削減し、
コンピュータシステムの記憶装置のバッテリバックアッ
プ状態の消費電力を低減することが可能となる。
で追加されたメモリパッケージ等の消費電力を削減し、
コンピュータシステムの記憶装置のバッテリバックアッ
プ状態の消費電力を低減することが可能となる。
【００１２】より具体的に説明すると、本発明の活線挿
抜方法では、制御回路内のラッチングリレーを用いてバ
ッテリ電圧で駆動するメモリパッケージ内のＤＤコンの
ＯＮ／ＯＦＦ信号を以下のように変化させている。
抜方法では、制御回路内のラッチングリレーを用いてバ
ッテリ電圧で駆動するメモリパッケージ内のＤＤコンの
ＯＮ／ＯＦＦ信号を以下のように変化させている。
【００１３】メモリパッケージが接続している場合、主
電源で制御回路内のラッチングリレーのセット側を駆動
することで、メモリパッケージ内のＤＤコンをＯＮ状態
にラッチする。
電源で制御回路内のラッチングリレーのセット側を駆動
することで、メモリパッケージ内のＤＤコンをＯＮ状態
にラッチする。
【００１４】また、メモリパッケージの接続が未接続と
なった場合、未接続状態を検知し、一定期間リレーを駆
動するためにバッテリで動作するワンショット回路によ
って、バッテリで制御回路内のラッチングリレーのリセ
ット側を駆動することで、メモリパッケージ内のＤＤコ
ンのＯＮ状態へのラッチを解除する。
なった場合、未接続状態を検知し、一定期間リレーを駆
動するためにバッテリで動作するワンショット回路によ
って、バッテリで制御回路内のラッチングリレーのリセ
ット側を駆動することで、メモリパッケージ内のＤＤコ
ンのＯＮ状態へのラッチを解除する。
【００１５】これによって、電源ＯＮ状態から接続して
いたメモリパッケージはバッテリバックアップ状態にお
いてもＤＤコンがＯＮした状態であり、バッテリバック
アップ時に追加したメモリパッケージはＤＤコンがＯＦ
Ｆ状態であるため、使用していないメモリパッケージの
バッテリバックアップ時の消費電流を削減することが可
能となる。
いたメモリパッケージはバッテリバックアップ状態にお
いてもＤＤコンがＯＮした状態であり、バッテリバック
アップ時に追加したメモリパッケージはＤＤコンがＯＦ
Ｆ状態であるため、使用していないメモリパッケージの
バッテリバックアップ時の消費電流を削減することが可
能となる。
【００１６】上述したように、パッケージ内にバッテリ
を持つメモリパッケージに関して、ラッチングリレーを
使用することで、より簡単な回路構成でかつより容易に
バッテリの消費電流を微少にすることが可能となる。
を持つメモリパッケージに関して、ラッチングリレーを
使用することで、より簡単な回路構成でかつより容易に
バッテリの消費電流を微少にすることが可能となる。
【００１７】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るコンピュータシステムの記憶装置の構成を示す図であ
る。図１において、本発明の一実施例によるコンピュー
タシステムの記憶装置は制御回路１と、メモリパッケー
ジ２と、バッテリ７とから構成されている。
図面を参照して説明する。図１は本発明の一実施例によ
るコンピュータシステムの記憶装置の構成を示す図であ
る。図１において、本発明の一実施例によるコンピュー
タシステムの記憶装置は制御回路１と、メモリパッケー
ジ２と、バッテリ７とから構成されている。
【００１８】制御回路１はラッチングリレー３とワンシ
ョット回路４とから構成され、メモリパッケージ２はＤ
Ｃ−ＤＣコンバータ（以下、ＤＤコンとする）５と、メ
モリ６とから構成されている。また、ラッチングリレー
３はセットコイル３１と、リセットコイル３２と、スイ
ッチ（ＳＷ）部３３とから構成されている。
ョット回路４とから構成され、メモリパッケージ２はＤ
Ｃ−ＤＣコンバータ（以下、ＤＤコンとする）５と、メ
モリ６とから構成されている。また、ラッチングリレー
３はセットコイル３１と、リセットコイル３２と、スイ
ッチ（ＳＷ）部３３とから構成されている。
【００１９】制御回路１とメモリパッケージ２との間
は、メモリパッケージ２でＧＮＤ（グランド線）に接続
したセット信号１１とリセット信号１２とによって接続
されている。また、バッテリ電圧を受電し、メモリパッ
ケージ２内に電圧を印可する内部電源であるＤＤコン５
は制御回路１とＯＮ／ＯＦＦ信号１３によって接続され
ている。
は、メモリパッケージ２でＧＮＤ（グランド線）に接続
したセット信号１１とリセット信号１２とによって接続
されている。また、バッテリ電圧を受電し、メモリパッ
ケージ２内に電圧を印可する内部電源であるＤＤコン５
は制御回路１とＯＮ／ＯＦＦ信号１３によって接続され
ている。
【００２０】セット信号１１は制御回路１内でラッチン
グリレー３においてバッテリ以外の電源（以下、主電源
とする）で駆動するセット側（セットコイル３１）と接
続され、リセット信号１２は制御回路１内のワンショッ
ト回路４を介してラッチングリレー３においてバッテリ
で駆動するリセット側（セットコイル３２）と接続され
ている。
グリレー３においてバッテリ以外の電源（以下、主電源
とする）で駆動するセット側（セットコイル３１）と接
続され、リセット信号１２は制御回路１内のワンショッ
ト回路４を介してラッチングリレー３においてバッテリ
で駆動するリセット側（セットコイル３２）と接続され
ている。
【００２１】ＯＮ／ＯＦＦ信号１３はメモリパッケージ
２内のＤＤコン５のＯＮ／ＯＦＦ端子がＬｏｗでＯＮす
るため、制御回路１内のラッチングリレー３のスイッチ
部３３のセット側（Ｓ）と接続されている。
２内のＤＤコン５のＯＮ／ＯＦＦ端子がＬｏｗでＯＮす
るため、制御回路１内のラッチングリレー３のスイッチ
部３３のセット側（Ｓ）と接続されている。
【００２２】ラッチングリレー３のリセット側に接続し
ているワンショット回路４はバッテリ電圧によって動作
する回路であり、メモリパッケージ２と制御回路１との
間のリセット信号１２がＨｉｇｈに変化した時にラッチ
ングリレー３のリセット側に一定期間Ｌｏｗレベルを発
生する回路である。
ているワンショット回路４はバッテリ電圧によって動作
する回路であり、メモリパッケージ２と制御回路１との
間のリセット信号１２がＨｉｇｈに変化した時にラッチ
ングリレー３のリセット側に一定期間Ｌｏｗレベルを発
生する回路である。
【００２３】図２は図１の記憶装置の動作を示すタイム
チャートである。これら図１及び図２を参照して本発明
の一実施例による記憶装置の動作、つまり記憶装置の各
信号の変化について説明する。
チャートである。これら図１及び図２を参照して本発明
の一実施例による記憶装置の動作、つまり記憶装置の各
信号の変化について説明する。
【００２４】記憶装置が初期状態、つまり主電源がＯＮ
している状態（以降、電源ＯＮ状態とする）でメモリパ
ッケージ２が接続している場合、セット信号１１がＬｏ
ｗであるため、主電源からラッチングリレー３のセット
側に駆動電圧が印加され、ラッチングリレー３のスイッ
チ部３３がセット側にセットされ、ＯＮ／ＯＦＦ信号１
３がＬｏｗにラッチされるため、メモリパッケージ２の
ＤＤコン５はＯＮ状態となる。また、リセット信号１２
はＬｏｗ状態であり、ワンショット回路４は駆動しな
い。
している状態（以降、電源ＯＮ状態とする）でメモリパ
ッケージ２が接続している場合、セット信号１１がＬｏ
ｗであるため、主電源からラッチングリレー３のセット
側に駆動電圧が印加され、ラッチングリレー３のスイッ
チ部３３がセット側にセットされ、ＯＮ／ＯＦＦ信号１
３がＬｏｗにラッチされるため、メモリパッケージ２の
ＤＤコン５はＯＮ状態となる。また、リセット信号１２
はＬｏｗ状態であり、ワンショット回路４は駆動しな
い。
【００２５】また、メモリパッケージ２が接続したまま
で、主電源がＯＦＦした状態（以降、バッテリバックア
ップ状態とする）に移行した場合（図２のＡ１の状
態）、セット信号１１がＬｏｗからＨｉｇｈに移行する
が、ＯＮ／ＯＦＦ信号１３がＬｏｗにラッチされた状態
のため、メモリパッケージ２のＤＤコン５はＯＮ状態で
ある。また、リセット信号１２はＬｏｗ状態であり、ワ
ンショット回路４は駆動しない。
で、主電源がＯＦＦした状態（以降、バッテリバックア
ップ状態とする）に移行した場合（図２のＡ１の状
態）、セット信号１１がＬｏｗからＨｉｇｈに移行する
が、ＯＮ／ＯＦＦ信号１３がＬｏｗにラッチされた状態
のため、メモリパッケージ２のＤＤコン５はＯＮ状態で
ある。また、リセット信号１２はＬｏｗ状態であり、ワ
ンショット回路４は駆動しない。
【００２６】さらに、バックアップ状態のままで、接続
していたメモリパッケージ２の接続を外された場合（図
２のＡ２の状態）、セット信号１１がＬｏｗからＨｉｇ
ｈとなるが、ラッチングリレー３の状態に変化は発生し
ない。ここで、リセット信号１２がＬｏｗからＨｉｇｈ
となるため、ワンショット回路４はリセット信号１２の
Ｈｉｇｈ状態を検知し、ラッチングリレー３のリセット
側にＬｏｗを出力し、ラッチングリレー３のリセット側
にバッテリ電圧が印可され、ラッチングリレー３のスイ
ッチ部３３がリセット側にセットされるので、ＯＮ／Ｏ
ＦＦ信号１３はＨｉｇｈを出力する。
していたメモリパッケージ２の接続を外された場合（図
２のＡ２の状態）、セット信号１１がＬｏｗからＨｉｇ
ｈとなるが、ラッチングリレー３の状態に変化は発生し
ない。ここで、リセット信号１２がＬｏｗからＨｉｇｈ
となるため、ワンショット回路４はリセット信号１２の
Ｈｉｇｈ状態を検知し、ラッチングリレー３のリセット
側にＬｏｗを出力し、ラッチングリレー３のリセット側
にバッテリ電圧が印可され、ラッチングリレー３のスイ
ッチ部３３がリセット側にセットされるので、ＯＮ／Ｏ
ＦＦ信号１３はＨｉｇｈを出力する。
【００２７】さらにまた、バックアップ状態のままで、
メモリパッケージ２を追加した場合（図２のＡ３の状
態）、セット信号１１がＨｉｇｈからＬｏｗとなるが、
ラッチングリレー３の状態に変化は発生しない。また、
リセット信号１２がＨｉｇｈからＬｏｗに変化するが、
ワンショット回路４は動作しない。そのため、ＯＮ／Ｏ
ＦＦ信号１３はＨｉｇｈの状態であり、メモリパッケー
ジ２内のＤＤコン５はＯＦＦ状態を保持する。
メモリパッケージ２を追加した場合（図２のＡ３の状
態）、セット信号１１がＨｉｇｈからＬｏｗとなるが、
ラッチングリレー３の状態に変化は発生しない。また、
リセット信号１２がＨｉｇｈからＬｏｗに変化するが、
ワンショット回路４は動作しない。そのため、ＯＮ／Ｏ
ＦＦ信号１３はＨｉｇｈの状態であり、メモリパッケー
ジ２内のＤＤコン５はＯＦＦ状態を保持する。
【００２８】最後に、メモリパッケージ２が接続したま
まで、電源ＯＮ状態に移行した場合（図２のＡ４の状
態）、セット信号１１がＬｏｗであるため、主電源から
ラッチングリレー３のセット側に駆動電圧が印加され、
ラッチングリレー３のスイッチ部３３がセット側にセッ
トされ、ＯＮ／ＯＦＦ信号１３がＬｏｗにラッチされる
ため、メモリパッケージ２のＤＤコン５はＯＮ状態とな
る。
まで、電源ＯＮ状態に移行した場合（図２のＡ４の状
態）、セット信号１１がＬｏｗであるため、主電源から
ラッチングリレー３のセット側に駆動電圧が印加され、
ラッチングリレー３のスイッチ部３３がセット側にセッ
トされ、ＯＮ／ＯＦＦ信号１３がＬｏｗにラッチされる
ため、メモリパッケージ２のＤＤコン５はＯＮ状態とな
る。
【００２９】このように、バッテリバックアップ状態に
おいて、電源ＯＮ状態で接続していたメモリパッケージ
等へはメモリパッケージ２上の電源（ＤＤコン５）に対
してＯＮ状態を指示し、追加されたメモリパッケージ等
のメモリパッケージ２上の電源（ＤＤコン５）に対して
ＯＦＦ状態を指示することによって、バッテリバックア
ップ状態で追加されたメモリパッケージ２等のバッテリ
バックアップ状態での消費電力を削減し、コンピュータ
システムの記憶装置のバッテリバックアップ状態の消費
電力を低減することができる。
おいて、電源ＯＮ状態で接続していたメモリパッケージ
等へはメモリパッケージ２上の電源（ＤＤコン５）に対
してＯＮ状態を指示し、追加されたメモリパッケージ等
のメモリパッケージ２上の電源（ＤＤコン５）に対して
ＯＦＦ状態を指示することによって、バッテリバックア
ップ状態で追加されたメモリパッケージ２等のバッテリ
バックアップ状態での消費電力を削減し、コンピュータ
システムの記憶装置のバッテリバックアップ状態の消費
電力を低減することができる。
【００３０】また、自パッケージ内にバッテリ（ＤＤコ
ン５）を持つメモリパッケージ２に関して、ラッチング
リレー３を使用することで、より容易にバッテリの消費
電流を減少することができる。よって、より簡単な回路
構成でかつより容易にバッテリの消費電流を微少にする
ことができる。
ン５）を持つメモリパッケージ２に関して、ラッチング
リレー３を使用することで、より容易にバッテリの消費
電流を減少することができる。よって、より簡単な回路
構成でかつより容易にバッテリの消費電流を微少にする
ことができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、バ
ッテリから受電しかつ電圧を変換して自パッケージ内へ
給電する内部電源が実装されたメモリパッケージを活線
挿抜する際に、バッテリ以外の主電源がオフした状態に
おいて活線挿抜によって追加されたメモリパッケージの
内部電源に対してオフ状態を指示しかつ主電源がオンし
ている状態で接続していたメモリパッケージの内部電源
に対してオン状態を指示することによって、より簡単な
回路構成でかつより容易にバッテリの消費電流を微少に
することができるという効果がある。
ッテリから受電しかつ電圧を変換して自パッケージ内へ
給電する内部電源が実装されたメモリパッケージを活線
挿抜する際に、バッテリ以外の主電源がオフした状態に
おいて活線挿抜によって追加されたメモリパッケージの
内部電源に対してオフ状態を指示しかつ主電源がオンし
ている状態で接続していたメモリパッケージの内部電源
に対してオン状態を指示することによって、より簡単な
回路構成でかつより容易にバッテリの消費電流を微少に
することができるという効果がある。
【図１】本発明の一実施例によるコンピュータシステム
の記憶装置の構成を示す図である。
の記憶装置の構成を示す図である。
【図２】図１の記憶装置の動作を示すタイムチャートで
ある。
ある。
１ 制御回路 ２ メモリパッケージ ３ ラッチングリレー ４ ワンショット回路 ５ ＤＤコン ６ メモリ ７ バッテリ １１ セット信号 １２ リセット信号 １３ ＯＮ／ＯＦＦ回路 ３１ セットコイル ３２ リセットコイル ３３ スイッチ部
Claims (8)
- 【請求項１】 バッテリから受電しかつ電圧を変換して
自パッケージ内へ給電する内部電源が実装されたメモリ
パッケージが活線挿抜される記憶装置であって、 前記バッテリ以外の主電源がオフした状態において前記
活線挿抜によって追加されたメモリパッケージの内部電
源に対してオフ状態を指示しかつ前記主電源がオンして
いる状態で接続していたメモリパッケージの内部電源に
対してオン状態を指示する指示手段を有することを特徴
とする記憶装置。 - 【請求項２】 前記指示手段は、前記主電源で駆動され
るセット側と、前記バッテリで駆動されるリセット側と
を含むラッチングリレーであることを特徴とする請求項
１記載の記憶装置。 - 【請求項３】 前記ラッチングリレーは、前記バッテリ
によって動作しかつ前記メモリパッケージの未接続状態
を検知して一定期間リレーを駆動するために前記バッテ
リで動作するワンショット回路を含むことを特徴とする
請求項２記載の記憶装置。 - 【請求項４】 前記メモリパッケージが接続している時
に前記主電源で前記ラッチングリレーのセット側を駆動
することで前記内部電源をオン状態にラッチし、前記メ
モリパッケージが未接続となった時にその未接続状態を
検知して前記ワンショット回路によって前記バッテリで
前記ラッチングリレーのリセット側を駆動することで前
記内部電源のオン状態へのラッチを解除するようにした
ことを特徴とする請求項３記載の記憶装置。 - 【請求項５】 バッテリから受電しかつ電圧を変換して
自パッケージ内へ給電する内部電源が実装されたメモリ
パッケージを活線挿抜する活線挿抜方法であって、前記
バッテリ以外の主電源がオフした状態において前記活線
挿抜によって追加されたメモリパッケージの内部電源に
対してオフ状態を指示しかつ前記主電源がオンしている
状態で接続していたメモリパッケージの内部電源に対し
てオン状態を指示するようにしたことを特徴とする活線
挿抜方法。 - 【請求項６】 前記主電源で駆動されるセット側と前記
バッテリで駆動されるリセット側とを含むラッチングリ
レーで前記内部電源に対するオフ状態及び御状態を指示
するようにしたことことを特徴とする請求項５記載の活
線挿抜方法。 - 【請求項７】 前記ラッチングリレーは、前記バッテリ
によって動作しかつ前記メモリパッケージの未接続状態
を検知して一定期間リレーを駆動するために前記バッテ
リで動作するワンショット回路を含むことを特徴とする
請求項６記載の活線挿抜方法。 - 【請求項８】 前記メモリパッケージが接続している時
に前記主電源で前記ラッチングリレーのセット側を駆動
することで前記内部電源をオン状態にラッチし、前記メ
モリパッケージが未接続となった時にその未接続状態を
検知して前記ワンショット回路によって前記バッテリで
前記ラッチングリレーのリセット側を駆動することで前
記内部電源のオン状態へのラッチを解除するようにした
ことを特徴とする請求項７記載の活線挿抜方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001053454A JP2002258998A (ja) | 2001-02-28 | 2001-02-28 | 記憶装置及びそれに用いる活線挿抜方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001053454A JP2002258998A (ja) | 2001-02-28 | 2001-02-28 | 記憶装置及びそれに用いる活線挿抜方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002258998A true JP2002258998A (ja) | 2002-09-13 |
Family
ID=18913918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001053454A Pending JP2002258998A (ja) | 2001-02-28 | 2001-02-28 | 記憶装置及びそれに用いる活線挿抜方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002258998A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816283A (ja) * | 1994-07-04 | 1996-01-19 | Oki Electric Ind Co Ltd | 電源装置 |
| JPH09146628A (ja) * | 1995-11-16 | 1997-06-06 | Hitachi Ltd | ディジタル出力装置の診断方法及びディジタル出力装置並びにプラント制御装置 |
| JPH10187298A (ja) * | 1996-12-27 | 1998-07-14 | Canon Inc | 情報処理装置および拡張装置への電力供給制御方法 |
-
2001
- 2001-02-28 JP JP2001053454A patent/JP2002258998A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0816283A (ja) * | 1994-07-04 | 1996-01-19 | Oki Electric Ind Co Ltd | 電源装置 |
| JPH09146628A (ja) * | 1995-11-16 | 1997-06-06 | Hitachi Ltd | ディジタル出力装置の診断方法及びディジタル出力装置並びにプラント制御装置 |
| JPH10187298A (ja) * | 1996-12-27 | 1998-07-14 | Canon Inc | 情報処理装置および拡張装置への電力供給制御方法 |
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