JP2002246561A - Storage cell, memory matrix using the same, and their manufacturing methods - Google Patents
Storage cell, memory matrix using the same, and their manufacturing methodsInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、記憶素子に相変
化材料を用いた記憶セル、この記憶セルを用いたメモリ
マトリックス及びこれらの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a storage cell using a phase change material for a storage element, a memory matrix using the storage cell, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】現在、不揮発性メモリとして、フラッシ
ュメモリや強誘電性メモリ（ＦＲＡＭ）等が実用化され
ている。2. Description of the Related Art At present, flash memories, ferroelectric memories (FRAMs) and the like have been put to practical use as nonvolatile memories.
【０００３】しかしながら、これらの不揮発性メモリ
は、構造が複雑なため製造プロセスが煩雑になり、記憶
のビット当たりの製造コストが高いという問題点があ
る。However, these non-volatile memories have a problem that the manufacturing process is complicated due to their complicated structure, and the manufacturing cost per bit of storage is high.
【０００４】これに対して、カルコゲナイド系半導体の
相転移現象を用いて電気的に書換え可能な不揮発性メモ
リを固体素子で実現しようとする提案がある。[0004] On the other hand, there is a proposal to realize an electrically rewritable nonvolatile memory using a solid-state device by using a phase transition phenomenon of a chalcogenide semiconductor.
【０００５】例えば、米国特許第３２７１５９１号公
報、第３５３０４４１号公報、特開平５−２１７４０号
公報、特表平１０−５１１８１４号公報、特表平１１−
５１０３１７号公報等に開示されているものがある。For example, US Pat. Nos. 3,271,591 and 3,530,441, Japanese Unexamined Patent Publication No. Hei 5-21740, Japanese Unexamined Patent Application Publication No. 10-511814, Japanese Unexamined Patent Application Publication No. Hei 11-511814.
Some are disclosed in, for example, Japanese Patent No. 510317.
【０００６】カルコゲナイド系半導体とは、カルコゲン
系元素、即ち６族元素の合金であり、混合比率、構成す
る元素によって特徴の異なるものになる。A chalcogenide-based semiconductor is an alloy of a chalcogen-based element, that is, an alloy of a group 6 element, and has different characteristics depending on the mixing ratio and the constituent elements.
【０００７】このカルコゲナイド半導体は、合金中の元
素の結合が鎖状構造となるために構造が柔軟となり、構
造の組替えが起こり易い。即ち、結晶相とアモルファス
相間の相転移が起こり易く、電気的パルス、熱、光（レ
ーザ光）によって容易に総転移が引き起こされ、組成に
よってはこの２つの状態は常温で保持される。[0007] The chalcogenide semiconductor has a flexible structure because the bonding of elements in the alloy has a chain structure, and the structure is easily rearranged. That is, a phase transition between a crystalline phase and an amorphous phase is likely to occur, and the total transition is easily caused by an electric pulse, heat, or light (laser light). Depending on the composition, these two states are maintained at room temperature.
【０００８】アモルファス相から結晶相への相転移現象
の場合、カルコゲナイド薄膜に電圧を加えると、ある閾
値電圧でスイッチング現象を起こし電流パスが形成さ
れ、ここに電流を流し続けるとジュール熱が発生し原子
の組替えが起こり結晶状態となる。In the case of a phase transition phenomenon from an amorphous phase to a crystalline phase, when a voltage is applied to a chalcogenide thin film, a switching phenomenon occurs at a certain threshold voltage, and a current path is formed. The rearrangement of atoms occurs, and a crystal state occurs.
【０００９】次に、結晶層からアモルファス層への相転
移現象は、高温からの急冷によって生じる。まず結晶相
のカルコゲナイド薄膜に急峻なパルス電流を印加するこ
とにより融点以上に温度を上げ、結晶を溶融すると、そ
の直後に急峻なパルス電流が終わり、急峻な温度上昇に
対応して急激に温度が下がる。この急激な温度勾配（温
度低下）により過冷却液体状態を経てアモルファス相が
形成される。Next, a phase transition phenomenon from a crystalline layer to an amorphous layer is caused by rapid cooling from a high temperature. First, the temperature is raised above the melting point by applying a steep pulse current to the crystal phase chalcogenide thin film, and when the crystal is melted, the steep pulse current ends immediately after that, and the temperature rises sharply in response to the steep temperature rise. Go down. An amorphous phase is formed through the supercooled liquid state due to the sharp temperature gradient (temperature drop).
【００１０】記憶の読取りは、相変化を起こさない程度
の低い電圧パルスをカルコゲナイド薄膜に印加し、抵抗
値を読み取ることによって実現できる。The reading of the memory can be realized by applying a low voltage pulse that does not cause a phase change to the chalcogenide thin film and reading the resistance value.
【００１１】このようなカルコゲナイド系半導体を用い
た記憶セルは、前記のような、データを記憶するカルコ
ゲナイドからなる記憶素子と、この記憶素子に結合して
データを入出力するアドレス素子とから構成される。こ
のアドレス素子としては、ダイオードが用いられる。A storage cell using such a chalcogenide-based semiconductor is composed of a storage element composed of a chalcogenide for storing data as described above, and an address element coupled to the storage element to input and output data. You. A diode is used as the address element.
【００１２】このような記憶セルは、一般に、半導体メ
モリにおいて従来使用されているように、アドレスライ
ン電極に電圧を選択的に印加することによって外部回路
にアクセス可能である。Such a memory cell is generally accessible to an external circuit by selectively applying a voltage to an address line electrode as conventionally used in a semiconductor memory.
【００１３】[0013]
【発明が解決しようとする課題】上記のような、アドレ
ス素子としてダイオード素子を用いた例としては、前述
の、特表平１０−５１１８１４号公報に開示される発明
がある。As an example in which a diode element is used as an address element as described above, there is the invention disclosed in Japanese Patent Application Laid-Open No. Hei 10-511814.
【００１４】この発明においては、アドレス素子として
のダイオード素子は、シリコンウェハ上に形成され、構
造が複雑であり、又その製造上で不純物拡散やＣＶＤ等
を利用する高度で高コストな生産プロセスが必要である
という問題点がある。In the present invention, a diode element as an address element is formed on a silicon wafer, has a complicated structure, and requires a high-cost and high-cost production process utilizing impurity diffusion, CVD, or the like. There is a problem that it is necessary.
【００１５】この発明は上記従来の問題点に鑑みてなさ
れたものであって、カルコゲナイド系材料を用いた記憶
素子と、これにデータをアドレスするためのダイオード
素子とを有する記憶セルを、単純な素子構造として、低
コストで簡単に製造できるようにした記憶セル及びその
製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional problems, and is intended to simplify a storage cell having a storage element using a chalcogenide-based material and a diode element for addressing data to the storage element. It is an object of the present invention to provide a memory cell and a method of manufacturing the same, which can be easily manufactured at low cost as an element structure.
【００１６】[0016]
【課題を解決するための手段】この発明は、相変化材料
を用いた記憶素子と、６族半導体からなり、前記記憶素
子に情報を入出するためのダイオード素子と、を有して
なる記憶セルにより、上記目的を達成するものである。According to the present invention, there is provided a storage cell comprising a storage element using a phase change material, and a diode element made of a group 6 semiconductor for inputting / outputting information to / from the storage element. Thereby, the above object is achieved.
【００１７】又、前記ダイオード素子はＳｅを含む半導
体としてもよい。Further, the diode element may be a semiconductor containing Se.
【００１８】更に、前記ダイオード素子はＳｅとＣｄＳ
ｅとの接合を用いた半導体としてもよい。Further, the diode element is composed of Se and CdS.
A semiconductor using a junction with e may be used.
【００１９】更に又、前記記憶素子における相変化材料
としてカルコゲナイド系材料を用いてもよい。Further, a chalcogenide-based material may be used as a phase change material in the storage element.
【００２０】又、前記ダイオード素子と前記記憶素子と
の間に絶縁層が設けられ、この絶縁層は中央に、相変化
材料活性領域のための微小径のセル穴を備え、前記記憶
素子を構成する相変化材料は、前記セル穴内を充填する
と共に、前記絶縁層を被って膜状に形成され、前記ダイ
オード素子とセル穴の面積比が１０5：１〜１０2：１の
範囲としてもよい。Further, an insulating layer is provided between the diode element and the storage element, and the insulating layer is provided with a small-diameter cell hole for a phase change material active region at the center, thereby forming the storage element. The phase change material filling the cell holes and covering the insulating layer is formed in a film shape, and the area ratio between the diode element and the cell holes may be in a range of 10 5 : 1 to 10 2 : 1. .
【００２１】更に、前記のような記憶セルを、複数の第
１のアドレスラインと複数の第２のアドレスラインとの
交点で、両者の間に各々配置してなり、前記記憶セルの
ダイオード素子を、前記第１又は第２のアドレスライン
の一方に、電気的に接続して積層し、前記記憶素子に、
前記第１又は第２のアドレスラインの他方を電気的に接
続して積層したことを特徴とするメモリマトリックスに
より、上記目的を達成するものである。Further, the storage cell as described above is arranged at the intersection of the plurality of first address lines and the plurality of second address lines, respectively, between the two, and the diode element of the storage cell is , One of the first or second address lines, electrically connected and laminated, the storage element,
The above object is achieved by a memory matrix characterized in that the other of the first or second address lines is electrically connected and stacked.
【００２２】製造方法の発明は、Ｓｅを含む合金及びＣ
ｄを含む合金を順次薄膜状に蒸着積層し、これを熱処理
することによってダイオード素子を形成し、このダイオ
ード素子上に、カルコゲナイド系材料を膜状に積層して
記憶素子を形成することを特徴とする記憶セルの製造方
法により、上記目的を達成するものである。[0022] The invention of the manufacturing method is based on an alloy containing Se and C
An alloy containing d is sequentially deposited and laminated in a thin film form, and a heat treatment is performed to form a diode element. On this diode element, a chalcogenide-based material is laminated in a film form to form a memory element. The above object is achieved by a method for manufacturing a storage cell.
【００２３】又、メモリマトリックスの製造方法の発明
は、複数の第１のアドレスライン上に、Ｓｅを含む合金
及びＣｄを含む合金を順次薄膜状に蒸着積層し、これを
熱処理することによってダイオード素子を形成し、この
ダイオード素子上に、カルコゲナイド系材料を膜状に積
層して記憶素子を形成し、この記憶素子上には、複数の
第２のアドレスラインを積層することを特徴とするメモ
リマトリックスの製造方法により、上記目的を達成する
ものである。Also, the invention of a method of manufacturing a memory matrix is characterized in that an alloy containing Se and an alloy containing Cd are sequentially deposited on a plurality of first address lines in the form of a thin film and then heat-treated. Forming a memory element by laminating a chalcogenide-based material in a film shape on the diode element, and laminating a plurality of second address lines on the memory element. The above-mentioned object is achieved by the production method described above.
【００２４】この発明においては、カルコゲナイド系材
料等の相変化材料を用いた記憶素子に情報を入出するた
めのダイオード素子を、６族半導体から構成しているの
で、簡単なプロセスによって製造することができ、更
に、６族半導体の立上がり電圧が低いことから、メモリ
のアクセス速度を向上させることができる。In the present invention, since the diode element for inputting / outputting information to / from the storage element using a phase change material such as a chalcogenide-based material is made of a Group 6 semiconductor, it can be manufactured by a simple process. In addition, since the rising voltage of the group 6 semiconductor is low, the access speed of the memory can be improved.
【００２５】[0025]
【発明の実施の形態】以下本発明の実施の形態の例を図
面を参照して詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２６】図１及び図２に示されるように、本発明の
実施の形態の例に係るメモリマトリックス１０は、基板
１２上に複数列平行に形成された複数の第１のアドレス
ライン１４と、この上方に、第１のアドレスライン１４
と直行する方向に複数平行に形成された第２のアドレス
ライン１６の交点において、これらの間に記憶セル２０
を、電気的に接続して積層したものである。As shown in FIGS. 1 and 2, a memory matrix 10 according to an embodiment of the present invention includes a plurality of first address lines 14 formed on a substrate 12 in a plurality of columns in parallel. Above this, the first address line 14
At the intersections of a plurality of second address lines 16 formed in parallel in a direction perpendicular to the
Are electrically connected and laminated.
【００２７】この記憶セル２０の１つを、図３を参照し
て詳細に説明する。One of the storage cells 20 will be described in detail with reference to FIG.
【００２８】記憶セル２０は、前記第１のアドレスライ
ン１４上に積層されたダイオード素子２２と、このダイ
オード素子２２上に積層された記憶素子２４とから構成
されている。The storage cell 20 includes a diode element 22 stacked on the first address line 14 and a storage element 24 stacked on the diode element 22.
【００２９】前記ダイオード素子２２は、第１のアドレ
スライン１４側のＳｅ層２６と、この上に積層されたＣ
ｄＳｎ合金層２８とを含んで構成されている。これらＳ
ｅ層２６とＣｄＳｎ合金層２８とは、後述のように、薄
膜状態で蒸着積層された後に、熱処理によってＳｅ膜中
のＳｅと、ＣｄＳｎ膜中のＣｄとが相互拡散を行って、
ＣｄＳｅ拡散層が形成されている。The diode element 22 includes a Se layer 26 on the first address line 14 side and a C layer laminated thereon.
and a dSn alloy layer 28. These S
As described later, the e layer 26 and the CdSn alloy layer 28 are vapor-deposited and laminated in a thin film state, and then the Se in the Se film and the Cd in the CdSn film mutually diffuse by heat treatment,
A CdSe diffusion layer is formed.
【００３０】前記記憶素子２４におけるＣｄＳｎ合金層
２８の上側には、例えばニッケルからなる中間層３０が
積層され、更にこの中間層３０の上に、絶縁層３２を介
して前記記憶素子２４が積層されている。An intermediate layer 30 made of, for example, nickel is laminated on the CdSn alloy layer 28 in the storage element 24, and the storage element 24 is further laminated on the intermediate layer 30 via an insulating layer 32. ing.
【００３１】絶縁層３２は、例えばポリイミド膜からな
り、このポリイミド膜からなる絶縁層３２の中心部に
は、相変化材料活性領域を形成するための微小径、例え
ば直径１μｍのセル穴３３がイオンビーム加工等の手段
によって形成されている。The insulating layer 32 is made of, for example, a polyimide film. At the center of the insulating layer 32 made of this polyimide film, a cell hole 33 having a small diameter, for example, 1 μm in diameter, for forming a phase change material active region is formed. It is formed by means such as beam processing.
【００３２】記憶セル２０を構成するカルコゲナイド半
導体からなる薄膜状のカルコゲナイド層３４は、前記セ
ル穴３３を充填すると共に、絶縁層３２を被った状態で
積層される。The chalcogenide layer 34 made of a chalcogenide semiconductor constituting the memory cell 20 is stacked so as to fill the cell hole 33 and cover the insulating layer 32.
【００３３】このカルコゲナイド層３４の上側には、こ
のカルコゲナイド層３４とオーミック接触をするアンチ
モン（Ｓｂ）からなるバッファ層３６が蒸着積層され、
更にこの上に前記第２のアドレスライン１６が例えばＡ
ｌ膜として蒸着パターニングされている。Above the chalcogenide layer 34, a buffer layer 36 made of antimony (Sb) which makes ohmic contact with the chalcogenide layer 34 is deposited and deposited.
Further, the second address line 16 further includes, for example, A
It is deposited and patterned as a 1 film.
【００３４】なお、前記第１のアドレスライン１４も、
例えばニッケル膜からなり、これが基板１２上にパター
ン形成されて、第１のアドレスライン１４を形成してい
る。The first address line 14 also has
For example, the first address line 14 is formed of a nickel film, which is patterned on the substrate 12.
【００３５】ここで、前記ダイオード素子２２は、例え
ばニッケル膜からなる前記第１のアドレスライン１４上
に、Ｓｅ膜としてＳｅＴｅ、ＳｅＩを蒸着によって順次
積層し、これらを熱処理をして、更にＣｄＳｎ合金を蒸
着する。その後に、更に熱処理を行い、前述のように、
Ｓｅ膜中のＳｅとＣｄＳｎ膜中のＣｄとが相互拡散を行
ってＣｄＳｅ拡散層を形成することにより、データ入出
力のためのダイオード素子２２を形成する。Here, the diode element 22 is formed by sequentially depositing SeTe and SeI as a Se film on the first address line 14 made of, for example, a nickel film by vapor deposition, and heat-treating them to form a CdSn alloy. Is deposited. After that, further heat treatment is performed, as described above,
Se in the Se film and Cd in the CdSn film mutually diffuse to form a CdSe diffusion layer, thereby forming a diode element 22 for data input / output.
【００３６】Ｓｅ膜の形成にＳｅＴｅを用いることでＳ
ｅの熱処理によるアモルファス状態から金属結晶状態へ
の変化の促進が得られ、更にＳｅＩを用いることにより
Ｓｅ膜の抵抗値が下がり、ダイオード特性が向上する。By using SeTe for forming the Se film, S
The heat treatment of e facilitates the change from the amorphous state to the metal crystal state, and the use of SeI lowers the resistance value of the Se film and improves the diode characteristics.
【００３７】Ｔｅ及びＩのＳｅに対する重量比は、それ
ぞれ０．１〜１．０％が好ましい。０．１％未満では添
加の効果が得られず、１．０％を越えるとＳｅ膜が本来
の機能を発現するのに阻害要因となり好ましくない。The weight ratio of Te and I to Se is preferably 0.1 to 1.0%. If it is less than 0.1%, the effect of the addition cannot be obtained.
【００３８】又、記憶セル２０におけるカルコゲナイド
層３４の組成は、テルル（Ｔｅ）、セレン（Ｓｅ）の６
族元素を主成分として、ゲルマニウム、アンチモン、ビ
スマス、鉛ストロンチウム、砒素、硫黄、シリコン、
燐、酸素及びこれらの元素の混合物又は合金から形成す
ることができる。Further, the composition of the chalcogenide layer 34 in the memory cell 20 is as follows: tellurium (Te) and selenium (Se).
Group elements as main components, germanium, antimony, bismuth, lead strontium, arsenic, sulfur, silicon,
It can be formed from phosphorus, oxygen and mixtures or alloys of these elements.
【００３９】これらの合金は、与えられた刺激に応答し
て、通常安定した複数の状態を推測することができる材
料を生じるように選択される。この場合、テルル、ゲル
マニウム及びアンチモンの合金が望ましく、更に硫黄又
は砒素等の他の元素を含有する材料が特に好ましい。These alloys are selected so as to produce a material which, in response to a given stimulus, can usually assume a plurality of states which are stable. In this case, an alloy of tellurium, germanium and antimony is desirable, and a material containing another element such as sulfur or arsenic is particularly preferred.
【００４０】なお、上記実施の形態の例において、記憶
素子としてカルコゲナイド半導体を用いているが、本発
明はこれに限定されるものでなく、相変化材料であれば
他の材料であってもよい。In the above embodiment, a chalcogenide semiconductor is used as a storage element. However, the present invention is not limited to this, and any other phase change material may be used. .
【００４１】又、ダイオード素子としては、Ｓｅ以外の
６族半導体材料を用いて構成してもよい。Further, the diode element may be constituted by using a group 6 semiconductor material other than Se.
【００４２】ここで、前記カルコゲナイド半導体を用い
た記憶素子は、リセットの際に、電圧を印加してセット
状態に転移させるが、このときに僅かの時間に大きな電
流が流れてしまうことがあるという問題点があるが、こ
れは、逆に記憶セル全体を、特に、ダイオード素子２２
を小さくしてより集積化を図ると同時に過大な電流が流
れることを抑制できることを意味する。Here, in the storage element using the chalcogenide semiconductor, at the time of resetting, a voltage is applied to cause a transition to a set state. At this time, a large current may flow for a short time. Although there is a problem, this conversely affects the entire storage cell, in particular, the diode element 22.
This means that the integration can be further reduced and the flow of an excessive current can be suppressed.
【００４３】この場合に、相変化材料活性領域を形成す
るための前記セル穴３３の面積（直径）と、ダイオード
素子２２の面積（直径）との関係を、１：１０5〜１：
１０2の範囲とするとよい。ダイオード素子とセル穴の
面積比が１０5：１より小さくなると、実際上、記憶セ
ルの集積度が上がらず、有効ではなく、又、１０2：１
より大きくなるカルコゲナイドからなる記憶素子を機能
させるのに必要な電源値が確保できず好ましくなくな
い。In this case, the relationship between the area (diameter) of the cell hole 33 for forming the phase change material active region and the area (diameter) of the diode element 22 is 1:10 5 to 1:
10 or equal to 2 range. Diode element and the area ratio of the cell hole 10 5: less than 1, in practice, the degree of integration of the memory cell is not increased, it is not valid, also 10 2: 1
It is not preferable because a power supply value necessary for operating a memory element made of a chalcogenide which is larger cannot be secured.
【００４４】この実施の形態の例におけるダイオード素
子での印可電圧と立上がり電流の関係を、従来のゲルマ
ニウムダイオードと比較して測定した結果を図４に示
す。図４に明確に示されるように、本実施例ではゲルマ
ニウムダイオードの場合と比較して、低い電圧での電流
の立上がりが測定され、アドレス速度の向上を確認でき
た。FIG. 4 shows the result of measuring the relationship between the applied voltage and the rise current in the diode element in the example of this embodiment in comparison with a conventional germanium diode. As clearly shown in FIG. 4, in this example, the rise of the current at a lower voltage was measured as compared with the case of the germanium diode, and it was confirmed that the address speed was improved.
【００４５】[0045]
【実施例】次に、前記記憶セルを含むメモリマトリック
スを製造する過程の実施例について説明する。Next, a description will be given of an embodiment of a process of manufacturing a memory matrix including the storage cells.
【００４６】まず、ガラス基板（例えばコーニング社製
Ｎｏ．７０５９）を洗浄し、このガラス基板上に１μｍ
の厚さのニッケルを蒸着する。これをパターニングして
前記第１のアドレスライン（アドレス電極）を形成す
る。First, a glass substrate (for example, No. 7059 manufactured by Corning Incorporated) was washed, and 1 μm
Is deposited with a thickness of nickel. This is patterned to form the first address lines (address electrodes).
【００４７】次に、ダイオード素子形成のためのＳｅ膜
として、ＳｅＴｅ（Ｔｅ；０．５％）とＳｅＩ（Ｉ；
０．５％）を前記ニッケル膜からなる第１のアドレスラ
イン上に順次５μｍずつの厚さで蒸着形成する。これを
１３０℃で２０分間加熱により多結晶化を行い、更に２
１０℃で２０分間熱処理により単結晶化を行う。Next, SeTe (Te; 0.5%) and SeI (I;
0.5%) on the first address line made of the nickel film in a thickness of 5 μm. This is polycrystallized by heating at 130 ° C. for 20 minutes.
Single crystallization is performed by heat treatment at 10 ° C. for 20 minutes.
【００４８】次にＣｄＳｎ合金層を蒸着した後、更に１
２０℃、２０分間の熱処理を行い、前記のＳｅ膜とＣｄ
Ｓｎ合金としてのＣｄ膜の相互拡散を行って、両者間に
ＣｄＳｅ拡散層を形成する。Next, after depositing the CdSn alloy layer,
A heat treatment is performed at 20 ° C. for 20 minutes, and the Se film and the Cd
The Cd film as the Sn alloy is interdiffused to form a CdSe diffusion layer between them.
【００４９】このＣｄＳｅ拡散層の形成後に、前記Ｃｄ
Ｓｎ合金膜上にカルコゲナイドメモリ材料との中間層と
してニッケルを蒸着してダイオード素子を完成する。After the formation of the CdSe diffusion layer,
Nickel is deposited on the Sn alloy film as an intermediate layer with the chalcogenide memory material to complete the diode element.
【００５０】これらのダイオード素子はリフトオフ法等
により、各アドレス要素毎にバターニングされている。These diode elements are patterned for each address element by a lift-off method or the like.
【００５１】このダイオード素子はスタックして形成可
能であり、更に特性の良い整流特性が必要な場合は、前
記ニッケル蒸着の後に、Ｓｅ、ＣｄＳｎ蒸着を行うとよ
い。This diode element can be formed in a stack. If rectification characteristics with better characteristics are required, it is preferable to perform Se and CdSn evaporation after the nickel evaporation.
【００５２】絶縁層は、前記ニッケルからなる中間層の
上にポリイミド膜をスピンコートすることにより形成す
る。このスピンコートされたポリイミド膜にイオンビー
ム加工によって直径１μｍのセル穴を形成する。The insulating layer is formed by spin-coating a polyimide film on the nickel intermediate layer. A cell hole having a diameter of 1 μm is formed in the spin-coated polyimide film by ion beam processing.
【００５３】前述の如く、カルコゲナイド半導体を前記
セル穴に充填すると共に、絶縁層を被って膜状のカルコ
ゲナイド層を形成する。As described above, the chalcogenide semiconductor is filled in the cell hole, and the film-like chalcogenide layer is formed by covering the insulating layer.
【００５４】この実施例においては、カルコゲナイド系
材料の混合物として、テルル、ゲルマニウム及びアンチ
モンをそれぞれほぼ６０：２０：２０の割合で混合して
いる。これらの混合物をフラッシュ蒸着により、前記セ
ル穴内及び絶縁層上に、厚さ約０．３μｍのカルコゲナ
イド膜を形成して記憶素子を完成させる。In this embodiment, tellurium, germanium and antimony are mixed at a ratio of approximately 60:20:20, respectively, as a mixture of chalcogenide-based materials. The mixture is formed by flash evaporation to form a chalcogenide film having a thickness of about 0.3 μm in the cell hole and on the insulating layer, thereby completing the storage element.
【００５５】後処理として、前記カルコゲナイド膜から
なる記憶素子とオーミック接触をするバッファ層として
アンチモン（Ｓｂ）膜を蒸着し、最後に第２のアドレス
ライン（電極）としてアルミ（Ａｌ）膜を蒸着、パター
ニングして、メモリマトリックスを完成させる。As a post-process, an antimony (Sb) film is deposited as a buffer layer that makes ohmic contact with the storage element made of the chalcogenide film, and finally, an aluminum (Al) film is deposited as a second address line (electrode). Patterning completes the memory matrix.
【００５６】なお、上記実施の形態の例において、記憶
素子としてカルコゲナイド半導体を用いているが、本発
明はこれに限定されるものでなく、相変化材料であれば
他の材料であってもよい。In the above embodiment, a chalcogenide semiconductor is used as a storage element. However, the present invention is not limited to this, and any other phase change material may be used. .
【００５７】[0057]
【発明の効果】本発明は、上記のように構成したので、
簡単なプロセスにより安価に且つアドレス速度が大きい
記憶セル、この記憶セルを用いたメモリマトリックスを
得ることができるという優れた効果を有する。The present invention is configured as described above.
There is an excellent effect that a memory cell having a high address speed and a memory matrix using this memory cell can be obtained at low cost by a simple process.
【図１】本発明の実施の形態の例に係るメモリマトリッ
クスを示す略示平面図FIG. 1 is a schematic plan view showing a memory matrix according to an embodiment of the present invention.
【図２】同メモリマトリックスを模式的に示す平面図FIG. 2 is a plan view schematically showing the memory matrix.
【図３】本発明の実施の形態の例に係る記憶セルを拡大
して示す断面図FIG. 3 is an enlarged cross-sectional view illustrating a storage cell according to an example of an embodiment of the present invention.
【図４】本発明の実施例に係る記憶セルにおけるダイオ
ード素子での印加電圧と立上がり電流の関係を、従来の
ゲルマニウムダイオードと比較して示す線図FIG. 4 is a diagram showing a relationship between an applied voltage and a rise current in a diode element in a memory cell according to an embodiment of the present invention, in comparison with a conventional germanium diode.
１０…メモリマトリックス １２…基板 １４…第１のアドレスライン １６…第２のアドレスライン ２０…記憶セル ２２…ダイオード素子 ２４…記憶素子 ２６…Ｓｅ層 ２８…ＣｄＳｎ合金層 ３０…中間層 ３２…絶縁層 ３３…セル穴 ３４…カルコゲナイド層 ３６…バッファ層 DESCRIPTION OF SYMBOLS 10 ... Memory matrix 12 ... Substrate 14 ... 1st address line 16 ... 2nd address line 20 ... Storage cell 22 ... Diode element 24 ... Storage element 26 ... Se layer 28 ... CdSn alloy layer 30 ... Intermediate layer 32 ... Insulating layer 33 ... cell hole 34 ... chalcogenide layer 36 ... buffer layer
Claims (8)
体からなり、前記記憶素子に情報を入出力するためのダ
イオード素子と、を有してなる記憶セル。1. A storage cell comprising: a storage element using a phase change material; and a diode element made of a Group 6 semiconductor for inputting and outputting information to and from the storage element.
Ｓｅを含む半導体であることを特徴とする記憶セル。2. The memory cell according to claim 1, wherein said diode element is a semiconductor containing Se.
ＳｅとＣｄＳｅとの接合を用いた半導体であることを特
徴とする記憶セル。3. The memory cell according to claim 2, wherein said diode element is a semiconductor using a junction of Se and CdSe.
子における相変化材料としてカルコゲナイド系材料を用
いたことを特徴とする記憶セル。4. A storage cell according to claim 1, wherein a chalcogenide-based material is used as a phase change material in said storage element.
ダイオード素子と前記記憶素子との間に絶縁層が設けら
れ、この絶縁層は中央に、相変化材料活性領域のための
微小径のセル穴を備え、前記記憶素子を構成する相変化
材料は、前記セル穴内を充填すると共に、前記絶縁層を
被って膜状に形成され、前記ダイオード素子とセル穴の
面積比が１０5：１〜１０2：１の範囲とされたことを特
徴とする記憶セル。5. The semiconductor device according to claim 1, wherein an insulating layer is provided between said diode element and said memory element, and said insulating layer is provided at a center thereof with a small diameter for a phase change material active region. A phase change material that has a cell hole and forms the storage element fills the cell hole and is formed in a film shape by covering the insulating layer, and an area ratio between the diode element and the cell hole is 10 5 : 1. 10 2: memory cells, characterized in that it is a 1.
複数の第１のアドレスラインと複数の第２のアドレスラ
インとの交点で、両者の間に各々配置してなり、前記記
憶セルのダイオード素子を、前記第１又は第２のアドレ
スラインの一方に、電気的に接続して積層し、前記記憶
素子に、前記第１又は第２のアドレスラインの他方を電
気的に接続して積層したことを特徴とするメモリマトリ
ックス。6. The storage cell according to claim 1, wherein
At the intersection of a plurality of first address lines and a plurality of second address lines, the plurality of first address lines and the plurality of second address lines are respectively disposed between the two, and a diode element of the memory cell is connected to one of the first or second address lines. A memory matrix, wherein the memory elements are electrically connected and stacked, and the other of the first or second address lines is electrically connected to and stacked on the storage element.
薄膜状に蒸着積層し、これを熱処理することによってダ
イオード素子を形成し、このダイオード素子上に、カル
コゲナイド系材料を膜状に積層して記憶素子を形成する
ことを特徴とする記憶セルの製造方法。7. An alloy containing Se and an alloy containing Cd are sequentially deposited and laminated in a thin film form, and heat-treated to form a diode element. On this diode element, a chalcogenide-based material is laminated in a film form. A method for manufacturing a storage cell, comprising: forming a storage element by using the method.
含む合金及びＣｄを含む合金を順次薄膜状に蒸着積層
し、これを熱処理することによってダイオード素子を形
成し、このダイオード素子上に、カルコゲナイド系材料
を膜状に積層して記憶素子を形成し、この記憶素子上に
は、複数の第２のアドレスラインを積層することを特徴
とするメモリマトリックスの製造方法。8. An alloy containing Se and an alloy containing Cd are sequentially deposited and laminated in a thin film on a plurality of first address lines, and heat-treated to form a diode element, and a diode element is formed on the diode element. Forming a memory element by laminating chalcogenide-based materials in a film shape, and laminating a plurality of second address lines on the memory element.
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