【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に形成されたゲート電極と、
前記絶縁表面を有する基板上に形成されたソース配線と、
前記ゲート電極及び前記ソース配線上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の非晶質半導体膜と、
前記第１の非晶質半導体膜上に形成されたｎ型を付与する不純物元素を含んだ第２の非晶質半導体膜を有する薄膜トランジスタを画素部の薄膜トランジスタに用いる半導体装置において、
前記第２の非晶質半導体膜上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記ソース配線及び前記画素部の薄膜トランジスタを電気的に接続する金属配線と、
前記画素部の薄膜トランジスタ及び保持容量を電気的に接続する透明電極と、
前記ソース配線表面に形成された金属被膜と、
前記ソース配線またはゲート配線と電気的に接続する端子部と、
前記端子部表面に形成された金属被膜を有することを特徴とする半導体装置。
【請求項２】
絶縁表面上に形成されたゲート電極と、
前記絶縁表面上に形成されたソース配線と、
前記ゲート電極及び前記ソース配線上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の非晶質半導体膜と、
前記第１の非晶質半導体膜上に形成されたｎ型を付与する不純物元素を含んだ第２の非晶質半導体膜を有する薄膜トランジスタを画素部の薄膜トランジスタに用いる半導体装置において、
前記第２の非晶質半導体膜上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記ソース配線、前記画素部の薄膜トランジスタを電気的に接続する金属配線と、
前記画素部の薄膜トランジスタと保持容量を電気的に接続する金属配線と、
金属からなる画素電極と、
前記ソース配線表面に形成された金属被膜と、
前記ソース配線またはゲート配線と電気的に接続する端子部と、
前記端子部表面に形成された金属被膜を有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、前記金属被膜はメッキ法により形成されたことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記金属被膜は、Ｃｕ、Ａｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、またはＰｔから選ばれた一種、または複数種を主成分とする金属被膜であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記端子部と前記画素部のソース配線は同時にメッキ処理されたものであることを特徴とする半導体装置。
【請求項６】
絶縁表面上にソース配線とゲート電極と端子部を形成する第１の工程と、
前記ソース配線表面と前記端子部表面に金属被膜を形成する第２の工程と、
前記金属被膜及び前記ゲート電極上に絶縁膜を形成する第３の工程と、
前記絶縁膜上に第１の非晶質半導体膜を形成する第４の工程と、
前記第１の非晶質半導体膜上にｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成する第５の工程と、
前記第１の非晶質半導体膜及び前記第２の非晶質半導体膜をエッチングして保持容量、活性層を形成する第６の工程と、
前記第２の非晶質半導体膜の一部をエッチングしてソース領域とドレイン領域を形成する第７の工程と、
前記第２の非晶質半導体膜上に第１の層間絶縁膜を形成する第８の工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する第９の工程と、
前記絶縁膜と前記第１の層間絶縁膜と前記第２の層間絶縁膜をエッチングしてコンタクトホールを形成する第１０の工程と、
前記第２の層間絶縁膜上に透明電極からなる画素電極を形成する第１１の工程と、
前記ソース配線及び前記ソース領域または前記ドレイン領域の一方を電気的に接続する第１の金属配線と、前記画素電極と前記ソース領域または前記ドレイン領域の他方を電気的に接続する第２の金属配線と、前記保持容量と前記画素電極を電気的に接続する第３の金属配線を形成する第１２の工程とを有することを特徴とする半導体装置の作製方法。
【請求項７】
絶縁表面上にソース配線とゲート電極と端子部を形成する第１の工程と、
前記ソース配線表面と前記端子部表面にメッキ法により金属被膜を形成する第２の工程と、
前記金属被膜及び前記ゲート電極上に絶縁膜を形成する第３の工程と、
前記絶縁膜上に第１の非晶質半導体膜を形成する第４の工程と、
前記第１の非晶質半導体膜上にｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成する第５の工程と、
前記第１の非晶質半導体膜及び前記第２の非晶質半導体膜をエッチングして保持容量、活性層を形成する第６の工程と、
前記第２の非晶質半導体膜の一部をエッチングしてソース領域とドレイン領域を形成する第７の工程と、
前記第２の非晶質半導体膜上に第１の層間絶縁膜を形成する第８の工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する第９の工程と、
前記絶縁膜と前記第１の層間絶縁膜と前記第２の層間絶縁膜をエッチングしてコンタクトホールを形成する第１０の工程と、
前記第２の層間絶縁膜上に前記ソース配線と前記ソース領域または前記ドレイン領域の一方を電気的に接続する金属配線と、前記ソース領域または前記ドレイン領域の他方と前記保持容量を電気的に接続する金属からなる画素電極を形成する第１１の工程とを有することを特徴とする半導体装置の作製方法。
【請求項８】
絶縁表面上にソース配線とゲート電極と端子部を形成する第１の工程と、
前記ソース配線上と前記ゲート電極上と前記端子部上に絶縁膜を形成する第２の工程と、
前記絶縁膜上に第１の非晶質半導体膜を形成する第３の工程と、
前記第１の非晶質半導体膜上にｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成する第４の工程と、
前記第１の非晶質半導体膜及び前記第２の非晶質半導体膜をエッチングして保持容量、活性層を形成する第５の工程と、
前記第２の非晶質半導体膜の一部をエッチングしてソース領域とドレイン領域を形成する第６の工程と、
前記第２の非晶質半導体膜上に第１の層間絶縁膜を形成する第７の工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する第８の工程と、
前記絶縁膜と前記第１の層間絶縁膜と前記第２の層間絶縁膜をエッチングしてコンタクトホールを形成する第９の工程と、
前記ソース配線表面と前記端子部表面にメッキ法により金属被膜を形成する第１０の工程と、
前記第２の層間絶縁膜上に透明電極からなる画素電極を形成する第１１工程と、
前記ソース配線と前記ソース領域または前記ドレイン領域の一方を電気的に接続する第１の金属配線と、前記画素電極と前記ソース領域または前記ドレイン領域の他方を電気的に接続する第２の金属配線と、前記保持容量と前記画素電極を電気的に接続する第３の金属配線を形成する第１２の工程とを有することを特徴とする半導体装置の作製方法。
【請求項９】
絶縁表面上にソース配線とゲート電極と端子部を形成する第１の工程と、
前記ソース配線表面と前記端子部表面にメッキ法により金属被膜を形成する第２の工程と、
前記金属被膜及び前記ゲート電極上に絶縁膜を形成する第３の工程と、
前記絶縁膜上に非晶質半導体膜を形成する第４の工程と、
前記非晶質半導体にソース領域とドレイン領域を形成する第５の工程と、
前記非晶質半導体上に第１の層間絶縁膜を形成する第６の工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する第７の工程と、
前記第２の層間絶縁膜上に透明電極からなる画素電極を形成する第８の工程と、
前記絶縁膜と前記第１の層間絶縁膜と前記第２の層間絶縁膜をエッチングしてコンタクトホールを形成する第９の工程と、
前記第２の層間絶縁膜上に前記ソース配線と前記ソース領域または前記ドレイン領域の一方を電気的に接続する金属配線と、前記保持容量と前記ソース領域または前記ドレイン領域の他方を電気的に接続する金属からなる画素電極を形成する第１０の工程とを有することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項６乃至９のいずれか一項において、前記ソース配線表面と前記端子部表面に金属被膜を形成する工程は、同時にメッキ処理することを特徴とする半導体装置の作製方法。
[Claims]
[Claim 1]
A gate electrode formed on a substrate having an insulating surface and
With the source wiring formed on the substrate having the insulating surface,
An insulating film formed on the gate electrode and the source wiring,
The first amorphous semiconductor film formed on the insulating film and
In a semiconductor device that uses a thin film transistor having a second amorphous semiconductor film formed on the first amorphous semiconductor film and containing an impurity element that imparts an n-type as a thin film transistor of a pixel portion.
The first interlayer insulating film formed on the second amorphous semiconductor film and
With the second interlayer insulating film formed on the first interlayer insulating film,
A metal wiring that electrically connects the source wiring and the thin film transistor of the pixel portion,
A transparent electrode that electrically connects the thin film transistor and the holding capacity of the pixel portion,
The metal coating formed on the surface of the source wiring and
Terminals that are electrically connected to the source wiring or gate wiring,
A semiconductor device having a metal film formed on the surface of the terminal portion.
2.
With the gate electrode formed on the insulating surface,
With the source wiring formed on the insulating surface,
An insulating film formed on the gate electrode and the source wiring,
The first amorphous semiconductor film formed on the insulating film and
In a semiconductor device that uses a thin film transistor having a second amorphous semiconductor film formed on the first amorphous semiconductor film and containing an impurity element that imparts an n-type as a thin film transistor of a pixel portion.
The first interlayer insulating film formed on the second amorphous semiconductor film and
With the second interlayer insulating film formed on the first interlayer insulating film,
The source wiring, the metal wiring that electrically connects the thin film transistor of the pixel portion, and
A metal wiring that electrically connects the thin film transistor of the pixel portion and the holding capacity,
Pixel electrodes made of metal and
The metal coating formed on the surface of the source wiring and
Terminals that are electrically connected to the source wiring or gate wiring,
A semiconductor device having a metal film formed on the surface of the terminal portion.
3.
The semiconductor device according to claim 1 or 2 , wherein the metal coating is formed by a plating method.
4.
In any one of claims 1 to 3, the metal coating is a metal coating containing one or more selected from Cu, Ag, Au, Cr, Fe, Ni, or Pt as a main component. A semiconductor device characterized by being present.
5.
The semiconductor device according to any one of claims 1 to 4 , wherein the source wiring of the terminal portion and the pixel portion is plated at the same time.
6.
The first step of forming the source wiring, the gate electrode, and the terminal part on the insulating surface,
A second step of forming a metal film on the surface of the source wiring and the surface of the terminal portion,
A third step of forming an insulating film on the metal film and the gate electrode, and
A fourth step of forming the first amorphous semiconductor film on the insulating film, and
A fifth step of forming a second amorphous semiconductor film containing an impurity element that imparts an n-type on the first amorphous semiconductor film, and a fifth step.
A sixth step of etching the first amorphous semiconductor film and the second amorphous semiconductor film to form a holding capacity and an active layer.
A seventh step of etching a part of the second amorphous semiconductor film to form a source region and a drain region, and
The eighth step of forming the first interlayer insulating film on the second amorphous semiconductor film, and
A ninth step of forming a second interlayer insulating film on the first interlayer insulating film, and
A tenth step of etching the insulating film, the first interlayer insulating film, and the second interlayer insulating film to form a contact hole.
The eleventh step of forming a pixel electrode made of a transparent electrode on the second interlayer insulating film, and
A first metal wiring that electrically connects the source wiring and one of the source region or the drain region, and a second metal wiring that electrically connects the pixel electrode and the other of the source region or the drain region. A method for manufacturing a semiconductor device, which comprises a twelfth step of forming a third metal wiring for electrically connecting the holding capacity and the pixel electrode.
7.
The first step of forming the source wiring, the gate electrode, and the terminal part on the insulating surface,
A second step of forming a metal film on the surface of the source wiring and the surface of the terminal portion by a plating method, and
A third step of forming an insulating film on the metal film and the gate electrode, and
A fourth step of forming the first amorphous semiconductor film on the insulating film, and
A fifth step of forming a second amorphous semiconductor film containing an impurity element that imparts an n-type on the first amorphous semiconductor film, and a fifth step.
A sixth step of etching the first amorphous semiconductor film and the second amorphous semiconductor film to form a holding capacity and an active layer.
A seventh step of etching a part of the second amorphous semiconductor film to form a source region and a drain region, and
The eighth step of forming the first interlayer insulating film on the second amorphous semiconductor film, and
A ninth step of forming a second interlayer insulating film on the first interlayer insulating film, and
A tenth step of etching the insulating film, the first interlayer insulating film, and the second interlayer insulating film to form a contact hole.
A metal wiring that electrically connects the source wiring and one of the source region or the drain region, and the other of the source region or the drain region and the holding capacity are electrically connected on the second interlayer insulating film. A method for manufacturing a semiconductor device, which comprises an eleventh step of forming a pixel electrode made of a metal.
8.
The first step of forming the source wiring, the gate electrode, and the terminal part on the insulating surface,
A second step of forming an insulating film on the said and the source wiring on the gate electrode and the terminal portion,
A third step of forming the first amorphous semiconductor film on the insulating film, and
A fourth step of forming a second amorphous semiconductor film containing an impurity element that imparts an n-type on the first amorphous semiconductor film, and a fourth step.
A fifth step of etching the first amorphous semiconductor film and the second amorphous semiconductor film to form a holding capacity and an active layer.
A sixth step of etching a part of the second amorphous semiconductor film to form a source region and a drain region, and
A seventh step of forming a first interlayer insulating film on the second amorphous semiconductor film, and
The eighth step of forming the second interlayer insulating film on the first interlayer insulating film, and
A ninth step of etching the insulating film, the first interlayer insulating film, and the second interlayer insulating film to form a contact hole.
A tenth step of forming a metal film on the surface of the source wiring and the surface of the terminal portion by a plating method, and
An eleventh step of forming the pixel electrode made of a transparent electrode on the second interlayer insulating film,
A first metal wiring that electrically connects the source wiring and one of the source region or the drain region, and a second metal wiring that electrically connects the pixel electrode and the other of the source region or the drain region. When the method for manufacturing a semiconductor device, characterized in that it comprises a twelfth step that form a third metal wiring that electrically connects the pixel electrode and the storage capacitor.
9.
The first step of forming the source wiring, the gate electrode, and the terminal part on the insulating surface,
A second step of forming a metal film on the surface of the source wiring and the surface of the terminal portion by a plating method, and
A third step of forming an insulating film on said metal film and said gate electrode,
A fourth step of forming an amorphous semiconductor film on the insulating film, and
A fifth step of forming a source region and a drain region on the amorphous semiconductor,
A sixth step of forming the first interlayer insulating film on the amorphous semiconductor, and
A seventh step of forming a second interlayer insulating film on the first interlayer insulating film, and
A step of eighth forming a pixel electrode made of a transparent electrode on the second interlayer insulating film,
A ninth step of etching the insulating film, the first interlayer insulating film, and the second interlayer insulating film to form a contact hole.
A metal wiring that electrically connects the source wiring and one of the source region or the drain region on the second interlayer insulating film, and the holding capacity and the other of the source region or the drain region are electrically connected. A method for manufacturing a semiconductor device, which comprises a tenth step of forming a pixel electrode made of a metal.
10.
The method for manufacturing a semiconductor device according to any one of claims 6 to 9, wherein the step of forming a metal film on the surface of the source wiring and the surface of the terminal portion is simultaneously plated.