KR100880437B1 - Semiconductor device, and manufacturing method thereof - Google Patents

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KR100880437B1
KR100880437B1 KR20010078043A KR20010078043A KR100880437B1 KR 100880437 B1 KR100880437 B1 KR 100880437B1 KR 20010078043 A KR20010078043 A KR 20010078043A KR 20010078043 A KR20010078043 A KR 20010078043A KR 100880437 B1 KR100880437 B1 KR 100880437B1
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forming
insulating film
electrode
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고야마준
야마자키순페이
쿠와바라히데오키
후지카와사이시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

액정표시장치와 같은 표시장치에 있어서, 대화면화하여도 저소비전력을 실현한다. In a display device such as a liquid crystal display device, FIG realize low power consumption and large screen. 액티브 매트릭스형 액정표시장치에 사용되는 화소부의 소스 배선의 표면을 도금 처리하여 이 소스 배선을 저저항화한다. An active matrix type plating the surface of the pixel portion of the source wire used in the liquid crystal display device will be the resistance of the source wiring. 화소부의 소스 배선은 구동회로부의 소스 배선을 제조하는 공정과는 다른 공정에서 제조한다. A source wiring of the pixel portion is different from the manufacturing step and the step of preparing a source wiring of the driver circuit portion. 또한, 단자부의 전극도 마찬가지로 도금 처리하여 저저항화한다. In addition, the electrode of the terminal is similarly plated to screen low resistance.
Figure R1020010078043
반도체장치, 액정표시장치, 액정 모듈, 도금 처리, 저저항화 A semiconductor device, a liquid crystal display device, a liquid crystal module, the plating process, low resistance

Description

반도체장치 및 그의 제조방법{Semiconductor device, and manufacturing method thereof} A semiconductor device and a method of manufacturing the same {Semiconductor device, and manufacturing method thereof}

도 1(A)∼도 1(D)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면, Figure 1 (A) ~ FIG. 1 (D) are views showing the manufacturing steps of the AM-LCD according to the present invention,

도 2(A)∼도 2(D)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면, Figure 2 (A) ~ FIG. 2 (D) are views showing the manufacturing steps of the AM-LCD according to the present invention,

도 3(A) 및 도 3(B)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면, Figure 3 (A) and 3 (B) are views showing the manufacturing steps of the AM-LCD according to the present invention,

도 4는 AM-LCD의 화소의 상면도, Figure 4 is a top plan view of the AM-LCD pixels,

도 5는 AM-LCD의 화소의 상면도, Figure 5 is a top plan view of the AM-LCD pixels,

도 6은 본 발명에 따른 액티브 매트릭스형 액정표시장치의 단면 구조를 나타내는 도면, Figure 6 is a view showing a sectional structure of an active matrix type liquid crystal display device according to the invention,

도 7(A) 및 도 7(B)는 액티브 매트릭스형 액정표시장치의 단자부를 나타내는 도면, Figure 7 (A) and 7 (B) are views showing a terminal portion of an active matrix type liquid crystal display device,

도 8(A)∼도 8(C)는 액티브 매트릭스형 액정표시장치의 단자부를 나타내는 도면, Figure 8 (A) ~ FIG. 8 (C) are views showing a terminal portion of an active matrix type liquid crystal display device,

도 9는 본 발명에 따른 액정 모듈의 외관을 나타내는 도면, 9 is a view showing the outer appearance of the liquid crystal module according to the invention,

도 10은 액정 모듈의 상면도, Figure 10 is the top surface of the liquid crystal module,

도 11(A) 및 도 11(B)는 액정 모듈의 화소부의 단면도, Figure 11 (A) and 11 (B) is a cross-sectional view of a pixel portion of a liquid crystal module,

도 12는 액정 모듈의 화소부의 단면도, 12 is a cross-sectional view of a pixel portion of a liquid crystal module,

도 13(A)∼도 13(C)는 액정 모듈의 단자부를 나타내는 도면, Figure 13 (A) ~ FIG. 13 (C) are views showing a terminal portion of the liquid crystal module,

도 14는 보텀 게이트형 TFT의 일 예를 나타내는 도면, Figure 14 is showing an example of a bottom gate type TFT,

도 15는 본 발명에 따른 화소부의 단면도, 15 is a sectional view of a pixel portion according to the invention,

도 16은 보텀 게이트형 TFT의 마스크(146)를 나타내는 도면, Figure 16 is representing the mask 146 of the bottom gate type TFT,

도 17은 보텀 게이트형 TFT의 화소의 상면도, Figure 17 is a top view of a pixel in the bottom-gate type TFT,

도 18(A)∼도 18(D)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면, Figure 18 to Fig. 18 (A) (D) are views showing the manufacturing steps of the AM-LCD according to the present invention,

도 19(A)∼도 19(C)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면, Figure 19 (A) ~ FIG. 19 (C) are views showing the manufacturing steps of the AM-LCD according to the present invention,

도 20(A) 및 도 20(B)는 본 발명에 따른 AM-LCD의 제작공정을 나타내는 도면, Figure 20 (A) and 20 (B) are views showing the manufacturing steps of the AM-LCD according to the present invention,

도 21는 AM-LCD의 화소의 상면도, Figure 21 is a top plan view of the AM-LCD pixels,

도 22는 AM-LCD의 화소의 상면도, Figure 22 is a top plan view of the AM-LCD pixels,

도 23(A) 및 도 23(B)는 본 발명에 따른 NMOS 회로의 구성을 나타내는 도면, Figure 23 (A) and 23 (B) is a view of the configuration of the NMOS circuit according to the invention,

도 24(A) 및 도 24(B)는 본 발명에 따른 시프트 레지스터의 구성을 나타내는 도면, Figure 24 (A) and 24 (B) is a view showing the configuration of a shift register according to the invention,

도 25는 레이저 조사 상태를 나타내는 개략도, 25 is a schematic diagram showing a laser irradiation condition,

도 26(A)∼도 26(C)는 본 발명에 따른 전자기기의 예를 나타내는 도면, Figure 26 (A) ~ FIG. 26 (C) is a view showing an example of an electronic apparatus according to the invention,

도 27(A) 및 도 27(B)는 본 발명에 따른 전자기기의 예를 나타내는 도면, Figure 27 (A) and 27 (B) is a view showing an example of an electronic apparatus according to the invention,

도 28(A)∼도 28(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면, Figure 28 (A) ~ FIG. 28 (C) is a view showing a manufacturing step of a transmission type semiconductor device subjected to Cu plating to a source wiring line in accordance with the invention,

도 29(A)∼도 29(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면, Figure 29 (A) ~ FIG. 29 (C) is a view showing a manufacturing step of a transmission type semiconductor device subjected to Cu plating to a source wiring line in accordance with the invention,

도 30(A)∼도 30(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면, Figure 30 (A) ~ FIG. 30 (C) is a view showing a manufacturing step of a transmission type semiconductor device subjected to Cu plating to a source wiring line in accordance with the invention,

도 31(A) 및 도 31(B)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 반사형 반도체장치의 제작공정을 나타내는 도면, Figure 31 (A) and 31 (B) are views showing the manufacturing steps of the reflection-type semiconductor device subjected to Cu plating to a source wiring line in accordance with the invention,

도 32는 투과형 반도체장치의 화소의 상면도, Figure 32 is a top view of the pixel of the transmission type semiconductor device,

도 33은 투과형 반도체장치의 소스 배선을 포함하는 배선 패턴을 나타내는 도면, Figure 33 is representing a wiring pattern including a source wiring of a transmission-type semiconductor device,

도 34(A)∼도 34(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면, Figure 34 (A) ~ FIG. 34 (C) is a view showing a manufacturing step of a transmission type semiconductor device subjected to Cu plating to a source wiring line in accordance with the invention,

도 35(A)∼도 35(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면, Figure 35 (A) ~ FIG. 35 (C) is a view showing a manufacturing step of a transmission type semiconductor device subjected to Cu plating to a source wiring line in accordance with the invention,

도 36(A)∼도 36(C)는 본 발명에 따라 소스 배선에 Cu 도금을 행한 투과형 반도체장치의 제작공정을 나타내는 도면, Figure 36 (A) ~ FIG. 36 (C) is a view showing a manufacturing step of a transmission type semiconductor device subjected to Cu plating to a source wiring line in accordance with the invention,

도 37(A)∼도 37(C)는 본 발명에 따른 채널 스톱형의 투과형 반도체장치의 제작공정을 나타내는 도면, Figure 37 (A) ~ FIG. 37 (C) is a view showing a manufacturing step of the semiconductor device of the transmission-type channel-stop according to the invention,

도 38(A)∼도 38(C)는 본 발명에 따른 채널 스톱형의 투과형 반도체장치의 제작공정을 나타내는 도면, Figure 38 (A) ~ FIG. 38 (C) is a view showing a manufacturing step of the semiconductor device of the transmission-type channel-stop according to the invention,

도 39(A)∼도 39(C)는 본 발명에 따른 채널 스톱형의 투과형 반도체장치의 제작공정을 나타내는 도면, Figure 39 (A) ~ FIG. 39 (C) is a view showing a manufacturing step of the semiconductor device of the transmission-type channel-stop according to the invention,

*도면의 주요부분에 대한 부호의 설명* * Description of the Related Art *

100: 기판 101: 하지막 100: substrate 101: the base film

101a: 산화질화규소막 101b: 규소막 101a: a silicon oxynitride film 101b: a silicon film

102, 103, 104, 105: 반도체층 106: 게이트 절연막 102, 103, 104, 105: semiconductor layer 106: a gate insulating film

107a: 제1 도전막 107b: 제2 도전막 107a: a first conductive film 107b: second conductive film

108a∼112a: 마스크 113a∼117a: 제1 도전층 108a~112a: mask 113a~117a: a first conductive layer

113b∼117b: 제2 도전층 118∼121: 고농도 불순물 영역 113b~117b: 118-121 second conductive layer: a high concentration impurity region

127∼136: 저농도 불순물 영역 4801: 게이트 배선 127-136: the low concentration impurity region 4801: gate wire

4802: 소스 배선 4803: 화소부 4802: the source wire 4803: display unit

4804: 유리 기판 4805: 도금 처리용 전극 4804: electrode for plating: a glass substrate 4805

4806, 4807: 기판 분단선 4806, 4807: board division line

4808, 4809: 단자부 4808, 4809: terminal

본 발명은 박막트랜지스터(이하, TFT라 함)로 구성된 회로를 포함하는 반도체장치 및 그의 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing a circuit consisting of thin film transistor (hereinafter, TFT & quot;). 특히, 본 발명은 액정표시장치(즉, 액정 모듈이 탑재된)로 대표되는 장치, 및 그러한 장치를 부품으로서 탑재한 전자기기, 및 그의 제조방법에 관한 것이다. In particular, the invention relates to a liquid crystal display device (i.e., the liquid crystal module is mounted), which is represented by devices, and an electronic apparatus equipped with such a device as a component, and a process for producing the same.

본 명세서에서, "반도체장치"란, 반도체 특성을 이용하여 기능할 수 있는 장치 모두를 가리키고, 전기광학장치, 반도체장치, 전자기기 모두가 반도체장치에 상당한다. In the present specification, "semiconductor device" refers to point to all devices which can function by using semiconductor characteristics, and electro-optical devices, semiconductor devices, electronic devices both corresponds to the semiconductor device.

최근, 절연 표면을 가진 기판 상에 형성된 반도체 박막(두께: 수 nm 내지 수백 nm)을 사용하여 박막트랜지스터(TFT)를 구성하는 기술이 주목 받고 있다. Recently, a semiconductor thin film formed on a substrate having an insulating surface: getting a technique for configuring a thin film transistor (TFT) using a focused (with a thickness of several nm to several hundred nm). 박막트랜지스터는 IC 및 전기광학장치와 같은 각종 전자장치에 널리 응용되고 있고, 특히 화상표시장치의 스위칭 소자로서의 개발이 강하게 요구되고 있다. Thin film transistors can be widely used in various electronic devices such as an IC and an electro-optical device, and in particular is a need for development as a switching element of the image display strongly.

종래부터, 화상표시장치로서 액정표시장치가 알려져 있다. Conventionally, a liquid crystal display device is known as an image display device. 패시브형 액정표시장치에 비해 고정세한 화상이 얻어질 수 있기 때문에 액티브 매트릭스형 액정표시장치가 많이 사용되고 있다. Since a passive type one fixed definition image over a liquid crystal display can be obtained is widely used an active matrix type liquid crystal display device. 액티브 매트릭스형 액정표시장치에서는, 매트릭스 형상으로 배치된 화소 전극이 구동되어, 화면 상에 표시 패턴이 형성된다. In the active matrix type liquid crystal display device, the pixel electrode is arranged in a matrix drive, a display pattern is formed on the screen. 상세하게는, 선택된 화소 전극과 이 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에 의해 인식된다. In particular, by being the selected pixel electrode and an opposite voltage between the electrodes corresponding to the pixel electrodes, it is performed, the optical modulation of the liquid crystal layer disposed between the pixel electrode and the counter electrode, the optical modulation is a display pattern by an observer It is recognized.

이러한 액티브 매트릭스형 액정표시장치가 각종 분야에 광범위하게 사용되고 있지만, 화면 크기의 대면적화, 고정세화, 고개구율화, 및 고신뢰성의 요구가 높아지고 있다. Although these active matrix type liquid crystal display devices are widely used in various fields have been raised large area, a high-resolution, guyulhwa head, and a high reliability is required for the screen size. 이와 동시에, 생산성의 향상 및 저비용화의 요구도 높아지고 있다. At the same time, demand has increased also in increase in productivity and cost reduction.

본 발명에 따르면, 대화면화하여도 저소비전력을 실현할 수 있는 반도체장치, 및 그러한 반도체장치의 제조방법을 제공하는 것이 가능하게 된다. According to the invention, the screen size and also makes it possible to provide a manufacturing method of a semiconductor device, and such a semiconductor device which can realize low power consumption.

본 발명의 일 양태에 따르면, 화소부의 소스 배선의 표면을 도금 처리하여 소스 배선의 저항값을 저하시키는 것을 특징으로 하는 액티브 매트릭스형 액정표시장치와 같은 표시장치가 제공된다. In accordance with one aspect of the present invention, a display device such as an active matrix type liquid crystal display device, it characterized in that the plating process the surface of the pixel portion source wiring to lower the resistance of the source wiring is provided. 화소부의 소스 배선은 구동회로부의 소스 배선과는 다른 공정에서 제조될 수 있다. A source wiring of the pixel portion can be made from other processes to the source wiring of the driver circuit portion. 또한, 이 표시장치의 단자부의 전극도 마찬가지로 도금 처리하여 그의 저항값을 감소시킬 수 있다. In addition, it is possible to reduce its resistance to the electrode terminal portions of the display device is similarly plated.

본 발명의 일 양태에 따른 표시장치에서는, 도금하기 전의 배선을 게이트 전극과 동일한 재료로 형성하고, 이 배선의 표면을 도금 처리하여 소스 배선을 형성하는 것이 바람직하다. The display device according to an aspect of the invention, to form the wiring prior to the plating of the same material as the gate electrode, by plating the surface of the wire is desirable to form a source wiring. 또한, 도금 처리되는 재료막으로서는, 게이트 전극보다 저항값이 낮은 재료막을 사용하는 것이 바람직하다. In addition, as the plating material in which the membrane, than the gate electrode, it is preferable to use a low resistance material film. 그 결과, 화소부의 소스 배선이 도금 처리에 의해 저항값이 낮은 배선으로 될 수 있다. As a result, the source wiring of the pixel portion can be a low-resistance wiring by plating.

본 명세서에서 개시하는 발명의 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서, Configuration of the invention disclosed herein, a semiconductor device with a TFT including a semiconductor layer, insulating film, a gate electrode formed on the insulating film formed on the semiconductor layer formed on an insulating surface,

게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값(또는 저항률)이 낮은 재료막으로 표면이 덮여 있는 소스 배선을 가진 제1 n채널형 TFT를 구비한 화소부와, And surrounding the wires of the same material as the gate electrode, a resistance value than the gate electrode (or resistivity) low material film of claim 1 having an n-channel TFT having a source wiring, which covered the surface of the pixel portion,

제2 n채널형 TFT와 p채널형 TFT로 구성된 회로를 구비한 구동회로와, Agent and as a drive circuit having a circuit composed of 2 n-channel TFT and a p-channel type TFT,

게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값(또는 저항률)이 낮은 재료막으로 표면이 덮여 있는 단자부를 포함하는 것을 특징으로 하는 반도체장치이다. Surrounding the wires of the same material as the gate electrode, the semiconductor device comprises a terminal portion that is covered with the surface resistance value than the gate electrode (or resistivity) low material film.

상기 반도체장치 구성에서, 낮은 저항값을 가진 상기 재료막은 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 적어도 하나의 재료를 함유한다. In the semiconductor device configuration, and it contains at least a material composed substantially of an alloy of the material film is Cu, Al, Au, Ag or these elements having a low resistance value.

또한, 본 발명의 다른 양태에 따르면, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서, Further, according to another aspect of the invention, there is provided a semiconductor device with a TFT including a semiconductor layer, a gate electrode formed on the insulating film, the insulating film formed on the semiconductor layer formed on an insulating surface,

도금 처리된 소스 배선을 가진 제1 n채널형 TFT를 구비한 화소부와, And a pixel portion having a first 1 n-channel TFT having a source wiring plated,

제2 n채널형 TFT와 p채널형 TFT로 구성되는 회로를 구비한 구동회로와, Agent and as a driving circuit comprising a circuit consisting of a 2 n-channel TFT and a p-channel type TFT,

도금 처리된 단자부를 포함하는 것을 특징으로 하는 반도체장치가 제공된다. A semiconductor device comprising: a plating a terminal portion is provided.

상기 반도체장치 구성에서, 단자부의 표면과 화소부의 소스 배선의 표면 모두가 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 재료로 된 박막으로 덮여 있다. In the semiconductor device configuration, all of the surface of the pixel portion and the source wiring terminal portion of a surface covered with a thin film of a material composed substantially of an alloy of Cu, Al, Au, Ag or these elements.

또한, 상기 반도체장치 구성에서, 단자부와 화소부의 소스 배선 모두가 별도로 또는 동시에 도금 처리된다. Further, in the semiconductor device configuration, a terminal portion and the pixel portion at the same time both the source wiring is disposed of or coated. 도금 처리된 소스 배선은 게이트 전극과 동일한 재료로 된 도금 처리된 배선에 대응한다. Plated source wire corresponds to the plating treatment of the same material as the gate electrode wiring. 또한, 도금 처리된 소스 배선은 인쇄법에 의해 형성되고, 또한, 게이트 전극보다 저항값이 낮은 배선에 대응한다. Further, the plated source wiring are formed by a printing method, and also corresponds to the gate electrode lower than the resistance value of wiring.

또한, 상기 반도체장치 구성에서, 제2 n채널형 TFT와 p채널형 TFT를 사용하여 CMOS 회로가 구성될 수도 있다. Further, in the semiconductor device configuration, the 2 n may be a CMOS circuit configured with a channel type TFT or the p-channel type TFT.

또한, 상기 반도체장치 구성에서, 제1 n채널형 TFT는 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역을 가지고, 채널 형성 영역의 폭은 게이트 전극의 폭과 동일하다. Further, in the semiconductor device configuration, a 1 n-channel type TFT has a channel forming region that overlaps with the gate electrode, the gate electrode, the width of the channel forming region is the same as the width of the gate electrode. 또는, 상기 반도체장치 구성에서, 제1 n채널형 TFT는 테이퍼부를 가진 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역과, 게이트 전극과 부분적으로 겹쳐 있는 불순물 영역을 가진다. Or, in the semiconductor device configuration, a 1 n-channel type TFT has a gate electrode having a taper portion, and the channel forming region that overlaps with the gate electrode, a gate electrode and an impurity region partially overlapping with. 이 경우, 제1 n채널형 TFT는 3개의 채널 형성 영역을 가진 3중 게이트 구조로 되는 것이 바람직하다. In this case, the n-channel TFT 1 is preferably a triple gate structure having three channel formation regions.

또한, 상기 반도체장치 구성에서, 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역과, 게이트 전극과 부분적으로 겹쳐 있는 불순물 영역을 가진다. Further, in the semiconductor device configuration, n-channel TFT of the driver circuit has a tapered portion having a gate electrode, and the channel forming region that overlaps with the gate electrode, a gate electrode and an impurity region partially overlapping with.

또한, 상기 반도체장치 구성에서, n채널형 TFT의 불순물 영역에서의 불순물 농도는 적어도 1×10 17 ∼1×10 19 /cm 3 의 범위 내에서 정해지고, 농도 구배를 가진 영역이 포함된다. Further, in the semiconductor device structure, the impurity concentration in the impurity region of the n-channel type TFT includes, at least 1 × 10 17 ~1 × 10 is set in the range of 19 / cm 3, the area having a density gradient. 채널 형성 영역으로부터의 거리가 증가할 수록 불순물 농도도 증가한다. The more increase the distance from the channel forming region is increased impurity concentration.

또한, 상기 반도체장치 구성을 얻기 위해, 본 발명의 다른 양태에 따르면, 절연 표면 상에 구동회로, 화소부, 단자부를 구비한 반도체장치를 제조하는 방법으로서, Further, in order to obtain the semiconductor device configuration, in accordance with another aspect of the invention there is provided a method of manufacturing a semiconductor device with a driving circuit on an insulating surface, a pixel portion, terminal portions,

절연 표면 상에 반도체층을 형성하는 공정, A step of forming a semiconductor layer on an insulating surface,

반도체층 상에 제1 절연막을 형성하는 공정, Forming a first insulating film on the semiconductor layer,

제1 절연막 상에 제1 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 형성하는 공정, The first insulating film on the first gate electrode, the source wiring of the pixel portion, the step of forming the electrode of the terminal portion,

제1 게이트 전극을 마스크로 하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제1 n형 불순물 영역을 형성하는 공정, A first gate electrode as a mask by a step for the addition of the impurity element that imparts the n-type semiconductor layer formed on the first n-type impurity region,

제1 게이트 전극을 에칭하여 테이퍼부를 형성하는 공정, The step of forming the tapered part by first etching the gate electrode,

제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제2 n형 불순물 영역을 형성하는 공정, The first gate electrode through the tapered part of the step of forming the first 2 n-type impurity region by adding an impurity element which imparts n-type in the semiconductor layer,

제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 p형을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역을 형성하는 공정, The first gate electrode through the tapered part of the step of adding an impurity element which imparts p-type semiconductor layer to form a p-type impurity region,

화소부의 소스 배선의 표면과 단자부의 표면 모두에 도금 처리를 행하는 공정, Step of performing a plating process on all the surface of the pixel portion of a source wiring terminal portion and the surface,

화소부의 소스 배선과 단자부 모두를 덮는 제2 절연막을 형성하는 공정, 및 Forming a second insulating film covering both the pixel portion and the source wiring terminal portion, and

제2 절연막 상에 게이트 배선과 구동회로의 소스 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공된다. The method for producing a semiconductor device comprising the step of forming a source wiring line of a gate wiring and a driving circuit on the second insulating film is provided.

또한, 본 발명의 또 다른 양태에 따르면, 절연 표면 상에 구동회로, 화소부, 단자부를 구비한 반도체장치를 제조하는 방법으로서, Further, according to another aspect of the invention, the driving circuit on an insulating surface, a method of manufacturing a semiconductor device having a pixel portion, a terminal portion,

절연 표면 상에 반도체층을 형성하는 공정, A step of forming a semiconductor layer on an insulating surface,

반도체층 상에 제1 절연막을 형성하는 공정, Forming a first insulating film on the semiconductor layer,

제1 절연막 상에 제1 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 형성하는 공정, The first insulating film on the first gate electrode, the source wiring of the pixel portion, the step of forming the electrode of the terminal portion,

제1 게이트 전극을 마스크로 하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제1 n형 불순물 영역을 형성하는 공정, A first gate electrode as a mask by a step for the addition of the impurity element that imparts the n-type semiconductor layer formed on the first n-type impurity region,

제1 게이트 전극을 에칭하여 테이퍼부를 형성하는 공정, The step of forming the tapered part by first etching the gate electrode,

제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제2 n형 불순물 영역을 형성하는 공정, The first gate electrode through the tapered part of the step of forming the first 2 n-type impurity region by adding an impurity element which imparts n-type in the semiconductor layer,

제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 p형을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역을 형성하는 공정, The first gate electrode through the tapered part of the step of adding an impurity element which imparts p-type semiconductor layer to form a p-type impurity region,

화소부의 소스 배선의 표면에 도금 처리를 행하는 공정, Step of performing a plating process on the surface of the pixel portion source wiring,

단자부의 표면에 도금 처리를 행하는 공정, Step of performing a plating process on the surface of the terminal portion,

화소부의 소스 배선과 단자부 모두를 덮는 제2 절연막을 형성하는 공정, 및 Forming a second insulating film covering both the pixel portion and the source wiring terminal portion, and

제2 절연막 상에 게이트 배선과 구동회로의 소스 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공된다. The method for producing a semiconductor device comprising the step of forming a source wiring line of a gate wiring and a driving circuit on the second insulating film is provided.

상기 구성에서, 화소부의 소스 배선과 단자부 모두가 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 재료막을 사용하여 제조된다. In the above configuration, both the pixel portion and the source wiring terminal portion is produced using a film material composed substantially of an alloy of Cu, Al, Au, Ag or these elements.

또한, 상기 구성에서, 도금 처리를 행하는 공정에서, 화소부의 소스 배선들은 동일 전위가 되도록 배선을 사용하여 서로 접속된다. Further, in the above configuration, in the step of performing the plating treatment, the source wire of the pixel portion are connected to each other using a wire so that same potential. 동일 전위로 하기 위해 접속되는 배선은 도금 처리 후에 레이저광에 의해 절단되거나, 또는 도금 처리 후에 기판과 동시에 절단될 수 있다. The wires connected to the same potential may be cut simultaneously with the substrate or after the cutting by the laser beam after the plating process or the plating process.

또한, 본 발명에 따르면, 구동회로는 n채널형 TFT만으로 구성된 NMOS 회로를 사용하여 형성될 수 있고, 화소부의 TFT도 n채널형 TFT를 사용하여 동일 기판 상에 형성될 수 있다. According to the present invention, the drive circuit may be formed by using NMOS circuit composed of only n-channel type TFT, the TFT of the pixel portion may also be formed on the same substrate by using the n-channel type TFT.

n채널형 TFT들을 조합하여 NMOS 회로를 형성하는 경우로는, 도 23(A)에 도시된 바와 같이, 엔핸스먼트(enhancement)형 TFT들을 조합하여 형성하는 경우(이하, "EEMOS" 회로라 함)와, 도 23(B)에 도시된 바와 같이, 엔핸스먼트형 TFT와 디플리션(depletion)형 TFT를 조합하여 형성하는 경우(이하, "EDMOS"회로라 함)가 있다. In case of a combination of the n-channel type TFT forming the NMOS circuit, as shown in Fig. 23 (A), yen if formed by combining the haenseu treatment (enhancement) type TFT (hereinafter, "EEMOS" circuit referred ), and there is a, yen if formed by combining the haenseu garment-type TFT and a depletion (depletion) type TFT (hereinafter, "EDMOS" circuit la), as shown in FIG. 23 (B).

엔핸스먼트형 TFT와 디플리션형 TFT를 구분하여 제조하기 위해서는, 주기율표 15족에 속하는 원소(바람직하게는, 인)와 주기율표 13족에 속하는 원소(바람직하게는, 붕소) 중 어느 것을 채널 형성 영역을 구성하는 반도체에 적절히 첨가할 수 있다. Yen haenseu garment-type TFT and a depletion type TFT in order to distinguish prepared by, which one channel of the elements (preferably, a) to the element (preferably, boron) that belongs to Group 13 residing in periodic table group 15 are formed in regions constituting may be suitably added to the semiconductor.

또한, 표시면적이 작은 표시장치에서, 구동회로가 n채널형 TFT로 된 NMOS 회로로 형성되는 경우, 그의 소비전력이 CMOS 회로보다 많게 된다. Further, when the display area is formed of a NMOS circuit in a small display device, an n-channel TFT is a driving circuit, whose power consumption is more than the CMOS circuit. 그러나, 본 발명은 표시장치의 표시면적이 큰 경우에 특히 효과적일 수 있다. However, the present invention may be particularly effective when the display area of ​​the display device large. 따라서, 화면 크기가 큰 데스크탑형 모니터나 표시화면이 큰 텔레비젼 어느 것에서도 소비전력에 관하여 문제가 없다. Therefore, a large desktop monitor or TV-type large display screen sizes from which there is no issue with respect to power consumption. 또한, 본 발명의 또 다른 양태에 따르면, 표시 기판 위에 게이트 구동회로와 소스 구동회로를 구성하는 모든 박막트랜지스터가 NMOS 회로(즉, n채널형 박막트랜지스터)로 될 수도 있고, 화소부의 모든 박막트랜지스터가 n채널형 박막트랜지스터로 될 수도 있다. Further, according to another aspect of the invention, all the thin film transistors are all of the thin film transistor NMOS circuits may be in (that is, n-channel type thin-film transistor), a pixel portion constituting the and the source driving circuit to the gate driving circuit on the display substrate n it may be a channel type thin film transistor. 특히 소스 구동회로의 일부 또는 전체로서, 이들 NMOS 회로 외에도 외부 접속 IC 칩을 사용하는 것도 가능하다. In particular, as part or all of a source driving circuit, in addition to these NMOS circuit it is also possible to use external connecting IC chip.

본 명세서에서 개시하는 발명의 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서, Configuration of the invention disclosed herein, a semiconductor device with a TFT including a semiconductor layer, insulating film, a gate electrode formed on the insulating film formed on the semiconductor layer formed on an insulating surface,

게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 표면이 덮여 있는 소스 배선을 가진 제1 n채널형 TFT를 구비한 화소부와, And surrounding the wires of the same material as the gate electrode, the gate electrode lower than the resistance material film of claim 1 having an n-channel TFT having a source wiring, which covered the surface of the pixel portion,

제2 n채널형 TFT와 제3 n채널형 TFT로 구성된 회로를 구비한 구동회로와, Agent and as a drive circuit having a circuit composed of 2 n-channel TFT and n-channel TFT of claim 3,

게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 표면이 덮여 있는 단자부를 포함하는 것을 특징으로 하는 반도체장치이다. Surrounding the wires of the same material as the gate electrode, the semiconductor device comprises a terminal portion, which covered the surface of the gate electrode lower than the resistance material film.

상기 반도체장치 구성에서, 낮은 저항값(저항률)을 가진 상기 재료막은 Cu, Al, Au, Ag 또는 이들 원소의 합금을 함유한다. In the semiconductor device configuration, comprises an alloy of the material film is Cu, Al, Au, Ag or these elements having a low resistance value (resistivity).

또한, 본 발명의 다른 양태에 따르면, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서, Further, according to another aspect of the invention, there is provided a semiconductor device with a TFT including a semiconductor layer, a gate electrode formed on the insulating film, the insulating film formed on the semiconductor layer formed on an insulating surface,

도금 처리된 소스 배선을 가진 제1 n채널형 TFT를 구비한 화소부와, And a pixel portion having a first 1 n-channel TFT having a source wiring plated,

제2 n채널형 TFT와 제3 n채널형 TFT로 구성된 회로를 구비한 구동회로와, Agent and as a drive circuit having a circuit composed of 2 n-channel TFT and n-channel TFT of claim 3,

도금 처리된 단자부를 포함하는 것을 특징으로 하는 반도체장치가 제공된다. A semiconductor device comprising: a plating a terminal portion is provided.

상기 반도체장치 구성에서, 단자부의 표면과 화소부의 소스 배선의 표면 모두가 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 재료로 된 박막으로 덮여 있다. In the semiconductor device configuration, all of the surface of the pixel portion and the source wiring terminal portion of a surface covered with a thin film of a material composed substantially of an alloy of Cu, Al, Au, Ag or these elements.

또한, 상기 반도체장치 구성에서, 단자부와 화소부의 소스 배선이 별도로 또는 동시에 도금 처리되어 있다. Further, in the semiconductor device configuration, a terminal portion and the pixel portion at the same time or separately from the source wiring is plated.

도금 처리된 소스 배선은 게이트 전극과 동일한 공정에서 얻어지는 도금 처리된 배선에 대응한다. Plated source wire corresponds to the plated wire obtained by the same process as the gate electrode.

또한, 상기 각 반도체장치 구성에서, 도금 처리된 소스 배선은 게이트 전극보다 저항값(저항률)이 낮은 재료로 된 도금 처리된 배선에 대응한다. Further, in the semiconductor device configuration, it plated source wire corresponds to the plated wire to a lower resistance than the gate electrodes (the resistivity) material. 또한, 게이트 전극보다 저항값이 낮은 재료로 된 배선은, 스퍼터링법에 의해 성막된 막을 패터닝하여 형성될 수 있다. Furthermore, the wiring in the gate electrode lower than the resistance material can be formed by patterning the formed film by the sputtering method. 또는, 이 배선은 인쇄법에 의해 형성될 수도 있다. Alternatively, the wiring may be formed by a printing method. 인쇄법에 의해 배선을 형성하는 경우에는, 마스크 수가 감소될 수 있다. In the case of forming the wiring by the printing method, the number of masks can be reduced.

또한, 상기 각 반도체장치 구성에서, 제2 n채널형 TFT와 제3 n채널형 TFT를 사용하여 EEMOS 회로 또는 EDMOS 회로가 형성될 수 있다. Further, in the above-mentioned semiconductor device configuration, the 2 n can be a circuit or an EDMOS circuit EEMOS formed by using the channel type TFT and a 3 n-channel type TFT.

또한, 상기 각 반도체장치 구성에서, 제1 n채널형 TFT는 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역을 가지고, 채널 형성 영역의 폭은 게이트 전극의 폭과 동일하다. Further, in the semiconductor device configuration, a 1 n-channel type TFT includes a gate electrode, and has a channel forming region overlapping with the gate electrode, the width of the channel forming region is the same as the width of the gate electrode.

또한, 상기 반도체장치 구성에서, 제1 n채널형 TFT는 테이퍼부를 가진 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역과, 게이트 전극과 부분적으로 겹쳐 있는 불순물 영역을 가진다. Further, in the semiconductor device configuration, a 1 n-channel type TFT has a gate electrode having a tapered portion and, with the gate electrode and the channel forming region overlapping the gate electrode and the impurity region partially overlapping with.

또한, 상기 각 반도체장치 구성에서, 구동회로의 n채널형 TFT는 테이퍼부를 가진 게이트 전극과, 그 게이트 전극과 겹쳐 있는 채널 형성 영역과, 게이트 전극과 부분적으로 겹쳐 있는 불순물 영역을 포함한다. Further, in the above-mentioned semiconductor device structures, the n-channel TFT of the driver circuit includes a gate electrode having a tapered portion and, with the gate electrode and the channel forming region overlapping the gate electrode and the impurity region which partially overlap. 또한, 이 제1 n채널형 TFT는 3개의 채널 형성 영역을 가질 수도 있다. In addition, the n-channel TFT of claim 1 may have a three channel formation regions.

또한, 상기 반도체장치 구성에서, n채널형 TFT의 불순물 영역에서의 불순물 농도는 적어도 1×10 17 ∼1×10 19 /cm 3 의 범위 내에서 정해지고, 농도 구배를 가진 영역이 포함된다. Further, in the semiconductor device structure, the impurity concentration in the impurity region of the n-channel type TFT includes, at least 1 × 10 17 ~1 × 10 is set in the range of 19 / cm 3, the area having a density gradient. 채널 형성 영역으로부터의 거리가 증가할 수록 불순물 농도도 증가한다. The more increase the distance from the channel forming region is increased impurity concentration.

또한, 상기 각 반도체장치 구성에서, 제1 n채널형 TFT는 다수의 채널 형성 영역을 가지는 것이 바람직하다. Further, in the semiconductor device configuration, the n-channel type TFT 1 preferably has a plurality of channel forming regions.

본 명세서에서 개시하는 발명의 다른 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서, Other configurations of the invention disclosed herein, a semiconductor device with a TFT including a semiconductor layer, a gate electrode formed on the insulating film, the insulating film formed on the semiconductor layer formed on an insulating surface,

게이트 전극과 동일한 재료로 된 전극을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 적어도 일부 표면이 덮여 있는 단자부를 포함하는 것을 특징으로 하는 반도체장치이다. Surrounding the electrode of the same material as the gate electrode, the semiconductor device characterized in that it comprises at least a terminal portion with a part of the surface covered with the gate electrode lower than the resistance material film.
낮은 저항값을 가진 상기 재료막은 게이트 전극의 재료보다 저항값이 낮다. A resistance value lower than that of the gate electrode film is the material having a low resistance material.

본 명세서에서 개시하는 발명의 다른 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서, Other configurations of the invention disclosed herein, a semiconductor device with a TFT including a semiconductor layer, a gate electrode formed on the insulating film, the insulating film formed on the semiconductor layer formed on an insulating surface,

게이트 전극과 동일한 재료로 된 전극을 둘러싸면서, 게이트 전극보다 저항값(저항률)이 낮은 재료막으로 적어도 일부 표면이 덮여 있는 단자부와, And a terminal portion in surrounding an electrode of the same material as the gate electrode, the resistance value than the gate electrodes (the resistivity) are covered with at least part of the surface to a lower material layer,

게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 덮여 있는 배선을 포함하는 것을 특징으로 하는 반도체장치이다. Surrounding the wires of the same material as the gate electrode, the semiconductor device comprising the wiring is covered with the gate electrode lower than the resistance material film.

또한, 상기 반도체장치 구성에서, 상기 배선은 소스 배선에 대응한다. Further, in the semiconductor device configuration, the wiring correspond to the source wiring.

또한, 상기 각 구성에 기재된 반도체장치는 투광형 액정 모듈 또는 반사형 액정 모듈일 수 있다. Further, the semiconductor device according to each configuration may be a light-transmitting type liquid crystal module, or a reflection type liquid crystal module.

또한, 상기 반도체장치 구성을 얻기 위해, 본 발명의 다른 양태에 따르면, 절연 표면 상에 구동회로, 화소부, 단자부를 구비한 반도체장치를 제조하는 방법으로서, Further, in order to obtain the semiconductor device configuration, in accordance with another aspect of the invention there is provided a method of manufacturing a semiconductor device with a driving circuit on an insulating surface, a pixel portion, terminal portions,

절연 표면 상에 반도체층을 형성하는 공정, A step of forming a semiconductor layer on an insulating surface,

반도체층 상에 제1 절연막을 형성하는 공정, Forming a first insulating film on the semiconductor layer,

제1 절연막 상에 제1 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 형성하는 공정, The first insulating film on the first gate electrode, the source wiring of the pixel portion, the step of forming the electrode of the terminal portion,

제1 게이트 전극을 마스크로 하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제1 n형 불순물 영역을 형성하는 공정, A first gate electrode as a mask by a step for the addition of the impurity element that imparts the n-type semiconductor layer formed on the first n-type impurity region,

제1 게이트 전극을 에칭하여 테이퍼부를 형성하는 공정, The step of forming the tapered part by first etching the gate electrode,

제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제2 n형 불순물 영역을 형성하는 공정, The first gate electrode through the tapered part of the step of forming the first 2 n-type impurity region by adding an impurity element which imparts n-type in the semiconductor layer,

화소부의 소스 배선의 표면과 단자부의 표면에 도금 처리를 행하는 공정, Step of performing a plating process on the surface of the pixel portion of a source wiring terminal portion and the surface,

화소부의 소스 배선과 단자부 모두를 덮는 제2 절연막을 형성하는 공정, 및 Forming a second insulating film covering both the pixel portion and the source wiring terminal portion, and

제2 절연막 상에 게이트 배선과 구동회로의 소스 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공된다. The method for producing a semiconductor device comprising the step of forming a source wiring line of a gate wiring and a driving circuit on the second insulating film is provided.

또한, 본 발명의 또 다른 양태에 따르면, 절연 표면 상에 구동회로, 화소부, 단자부를 구비한 반도체장치를 제조하는 방법으로서, Further, according to another aspect of the invention, the driving circuit on an insulating surface, a method of manufacturing a semiconductor device having a pixel portion, a terminal portion,

절연 표면 상에 반도체층을 형성하는 공정, A step of forming a semiconductor layer on an insulating surface,

반도체층 상에 제1 절연막을 형성하는 공정, Forming a first insulating film on the semiconductor layer,

제1 절연막 상에 제1 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 형성하는 공정, The first insulating film on the first gate electrode, the source wiring of the pixel portion, the step of forming the electrode of the terminal portion,

제1 게이트 전극을 마스크로 하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제1 n형 불순물 영역을 형성하는 공정, A first gate electrode as a mask by a step for the addition of the impurity element that imparts the n-type semiconductor layer formed on the first n-type impurity region,

제1 게이트 전극을 에칭하여 테이퍼부를 형성하는 공정, The step of forming the tapered part by first etching the gate electrode,

제1 게이트 전극의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가하여 제2 n형 불순물 영역을 형성하는 공정, The first gate electrode through the tapered part of the step of forming the first 2 n-type impurity region by adding an impurity element which imparts n-type in the semiconductor layer,

화소부의 소스 배선의 표면에 도금 처리를 행하는 공정, Step of performing a plating process on the surface of the pixel portion source wiring,

단자부의 표면에 도금 처리를 행하는 공정, Step of performing a plating process on the surface of the terminal portion,

화소부의 소스 배선과 단자부 모두를 덮는 제2 절연막을 형성하는 공정, 및 Forming a second insulating film covering both the pixel portion and the source wiring terminal portion, and

제2 절연막 상에 게이트 배선과 구동회로의 소스 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법이 제공된다. The method for producing a semiconductor device comprising the step of forming a source wiring line of a gate wiring and a driving circuit on the second insulating film is provided.

상기 각 제조방법에서, 화소부의 소스 배선과 단자부 모두가 Cu, Al, Au, Ag 또는 이들 원소의 합금을 주성분으로 하는 재료로 되어 있다. In the above-mentioned production method, the pixel portion and the source wiring terminal portion all of which are of a material composed substantially of an alloy of Cu, Al, Au, Ag or these elements.

또한, 상기 제조방법에서, 도금 처리를 행하는 공정에서, 화소부의 소스 배선들은 동일 전위가 되도록 배선을 사용하여 서로 접속된다. Further, in the above manufacturing method, the step of performing the plating treatment, the source wire of the pixel portion are connected to each other using a wire so that same potential. 동일 전위로 하기 위헤 접속된 배선은 도금 처리 후에 레이저광(CO 2 레이저 등)에 의해 절단되거나, 도금 처리 후에 기판과 동시에 절단될 수 있다. The wiring to the same potential wihe connection or cut by the laser beam (CO 2 laser and the like) After the plating process, can be cut simultaneously with the substrate after the plating process.

또한, 본 발명의 또 다른 양태에 따르면, 모든 회로가 n채널형 TFT 대신에 p채널형 TFT에 의해 동일 기판 상에 형성될 수도 있다. Further, according to another aspect of the invention, it may be all the circuits are formed on the same substrate by a p-channel TFT in place of n-channel type TFT. 상세하게는, 기판 위에 구동회로와 액티브 매트릭스 회로를 구성하는 모든 박막트랜지스터가 p채널형 TFT일 수 있다. Specifically, all the TFTs configuring the drive circuit and the active matrix circuit on the substrate may be a p-channel TFT.

본 명세서에서 개시하는 발명의 또 다른 구성은, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서, Another configuration of the invention disclosed herein, a semiconductor device with a TFT including a semiconductor layer, a gate electrode formed on the insulating film, the insulating film formed on the semiconductor layer formed on an insulating surface,

게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 표면이 덮여 있는 소스 배선을 가진 제1 p채널형 TFT를 구비한 화소부와, And surrounding the wires of the same material as the gate electrode, the gate electrode lower than the resistance material film of claim 1 having a p-channel TFT having a source wiring, which covered the surface of the pixel portion,

제2 p채널형 TFT와 제3 p채널형 TFT로 구성된 회로를 구비한 구동회로와, Agent and as a driving circuit comprising a circuit consisting of 2 p-channel TFT and a p-channel TFT of claim 3,

게이트 전극과 동일한 재료로 된 배선을 둘러싸면서, 게이트 전극보다 저항값이 낮은 재료막으로 표면이 덮여 있는 단자부를 포함하는 것을 특징으로 하는 반도체장치이다. Surrounding the wires of the same material as the gate electrode, the semiconductor device comprises a terminal portion, which covered the surface of the gate electrode lower than the resistance material film.

또한, 본 발명의 또 다른 양태에 따르면, 절연 표면 상에 형성된 반도체층과, 그 반도체층 상에 형성된 절연막과, 그 절연막 상에 형성된 게이트 전극을 포함하는 TFT를 구비한 반도체장치로서, Further, according to another aspect of the invention, there is provided a semiconductor device with a TFT including a semiconductor layer, insulating film, a gate electrode formed on the insulating film formed on the semiconductor layer formed on an insulating surface,

도금 처리된 소스 배선을 가진 제1 p채널형 TFT를 구비한 화소부와, And a display unit 1 having a first p-channel TFT having a source wiring plated,

제2 p채널형 TFT와 제3 p채널형 TFT로 구성된 회로를 구비한 구동회로와, Agent and as a driving circuit comprising a circuit consisting of 2 p-channel TFT and a p-channel TFT of claim 3,

도금 처리된 단자부를 포함하는 것을 특징으로 하는 반도체장치가 제공된다. A semiconductor device comprising: a plating a terminal portion is provided.

상기한 p채널형 TFT가 사용되는 경우, 제2 p채널형 TFT와 제3 p채널형 TFT를 사용하여 EEMOS 회로 또는 EDMOS 회로가 구성된다. When the p-channel type TFT is used, a circuit or an EDMOS circuit EEMOS to 2 using a p-channel TFT and a p-channel TFT 3 is formed.

또한, 본 발명은 TFT의 구조에 특별히 한정되지 않고, 역 스태거형 TFT 구조도 사용될 수 있다. In addition, the present invention is not particularly limited to the structure of the TFT, a reverse stagger type TFT structure may be used. 또한, TFT의 활성층으로서, 결정 구조를 가진 반도체막 뿐만 아니라, 비정질 구조를 가진 반도체막도 사용될 수 있다. Further, as the active layer of the TFT, as well as a semiconductor film having a crystal structure can be used, a semiconductor film having an amorphous structure.

본 발명은, 낮은 저항값을 가진 재료(대표적으로는, Cu, Ag, Au, Cr, Fe, Ni, Pt 또는 이들 원소의 합금으로 알려진)를 사용하여 도금 처리된 소스 배선과, 역 스태거형의 화소부 TFT와, 보유용량, 및 단자부를 포함하는 반도체장치를 제조하는 것을 특징으로 한다. The present invention, a material having a low resistance value plated source wiring by using the (typically, Cu, Ag, Au, Cr, Fe, Ni, Pt, or known as an alloy of these elements), a reverse stagger-type and of the pixel section TFT, a storage capacitor, and characterized in that for producing a semiconductor device including a terminal portion. 화면 크기가 대화면화할 때 화소부의 형상만이 커지기 때문에, 화소부 이외의 어느 부분에도 금속막을 도금할 필요가 없다. Since the screen size becomes large, only the shape of the pixel portion when it plans to a large screen, even though it is not necessary to the plating metal film is any portion other than the pixel portion. 즉, 화소부의 소스 배선에서만 금속막이 도금될 수 있다. That is, the metal may be only a plated film of the pixel portion source wiring.

소스 배선에서만 금속막을 도금하는 방법에 대하여 도 33을 참조하여 설명한다. It will be described with reference to Figure 33 a method of plating a metal layer only on the source wiring. 도금 처리를 행하기 위한 전극에 대응하는 도금 처리용 전극(4805)을 설치한 배선 패턴을 기판 상에 형성한다. To form a circuit pattern installed an electrode 4805 for the plating process corresponding to the electrodes for performing a plating process on a substrate. 이 배선 패턴 상에는, 게이트 배선측에 제공된 구동회로에 접속되는 단자부(4808)와, 소스 배선측에 제공된 구동회로에 접속되는 단자부(4809)가 형성되어 있다. And a terminal portion (4808) connected to the wiring pattern formed on this, the drive circuit provided on the gate wiring side, and a terminal portion 4809 is formed to be connected to the drive circuit provided on the source wiring side. 또한, 이 배선 패턴 상에는, 도 33에 도시된 있는 바와 같이, 소스 배선(4802)을 구성하는 패턴이 형성되어 있다. In addition, on the wiring pattern, as is illustrated in Figure 33, it is formed in a pattern constituting the source wiring 4802. 금속막이 도금되는 부분은 화소부(4803)의 소스 배선(4802)뿐이기 때문에, 소스 배선을 구성하는 패턴은 소스 배선측에 제공된 구동회로에 접속되는 단자부에 접속되지 않는다. Part in which a metal film is coated, because only the source wiring 4802 of the pixel portion 4803, a pattern constituting the source wiring is not connected to the terminal portion to be connected to a drive circuit provided on the source wiring side. 부호 4801은 게이트 배선이고, 4804는 유리 기판이고, 4806, 4807은 기판 분단선이다. Reference numeral 4801 is a gate wiring, 4804 is a glass substrate 4806, 4807 is a substrate dividing line.

이 배선 패턴을 사용하여 도금 처리를 행함으로써, 화소부의 소스 배선에만 금속막을 도금할 수 있다. By using the wiring pattern line for plating it can be plated a metal film of the pixel portion only source wiring. 따라서, 화면 크기를 대화면화하여도 저소비전력을 실현할 수 있는 반도체장치를 제조할 수 있다. Therefore, it is possible to manufacture a semiconductor device which can realize low power consumption and a large screen display size.

또한, 본 발명의 또 다른 양태에 따르면, 구동회로를 구성하는 모든 TFT와 화소부에 제공되는 모든 TFT가 p채널형 TFT로 된다. Further, according to another aspect of the invention, all of the TFT that is provided to all the TFT and the pixel portion constituting the driving circuit is a p-channel TFT. 화소부의 소스 배선은 p채널형 TFT의 게이트 전극과 동일한 층으로 형성될 수도 있다. A source wiring of the pixel portion may be formed in the same layer as the gate electrode of the p-channel TFT. 이 경우, 화소부의 게이트선과 화소 전극이 TFT 위의 동일 층간절연막 상에 형성될 수도 있다. In this case, the pixel portion may be a gate line and a pixel electrode formed on the same interlayer insulating film above the TFT.

또한, 본 발명의 또 다른 양태에 따르면, 구동회로를 구성하는 모든 TFT와 화소부에 제공되는 모든 TFT가 n채널형 TFT로 된다. Further, according to another aspect of the invention, all of the TFT that is provided to all the TFT and the pixel portion constituting a drive circuit is an n-channel type TFT. 화소부의 소스 배선은 n채널형 TFT의 게이트 전극과 동일한 층으로 형성될 수도 있다. A source wiring of the pixel portion may be formed of the same layer as the gate electrode of the n-channel type TFT. 이 경우, 화소부의 게이트선과 화소 전극이 TFT 위의 동일 층간절연막 상에 형성될 수도 있다. In this case, the pixel portion may be a gate line and a pixel electrode formed on the same interlayer insulating film above the TFT.

이하, 본 발명의 실시형태에 대하여 설명한다. The following describes the embodiment of the present invention.

[실시형태 1] [Embodiment 1]

먼저, 기판 상에 하지 절연막을 형성한 후, 제1 포토리소그래피 공정에 의해 소망의 형상의 반도체층을 형성한다. First, forming after forming the insulating film on the substrate, a semiconductor layer of a desired shape by a first photolithography step.

그 다음, 반도체층을 덮는 절연막(게이트 절연막을 포함)을 형성하고, 이 절연막 상에 제1 도전층과 제2 도전층을 적층 형성한다. Then, forming a semiconductor layer covering the insulating film (a gate insulating film), and laminated to form a first conductive layer and the second conductive layer on the insulating film. 이들 적층막을 제2 포토리소그래피 공정에 의해 제1 에칭 처리를 행하여, 제1 도전층과 제2 도전층으로 된 게이트 전극과, 화소부의 소스 배선과, 단자부의 전극을 형성한다. The laminated film of claim 2 picture subjected to the first etching process by a lithography process, to form a first conductive layer and the gate electrode, the source wiring of the pixel portion of the electrode and a terminal portion of the second conductive layer. 본 발명에 의하면, 게이트 전극을 먼저 형성한 후, 층간절연막 상에 게이트 배선을 형성한다. According to the present invention, after forming the first gate electrode, a gate wiring on the interlayer insulation film.

그 다음, 제2 포토리트그래피 공정에서 형성한 레지스트 마스크를 그대로 둔 채, 반도체에 n형을 부여하는 불순물 원소(인 등)을 첨가하여, n형 불순물 영역(고농도)을 자기정합적으로 형성한다. Then, the second picture, while leaving the resist mask formed from discrete our process as it is, by adding an impurity element which imparts n-type to the semiconductor (which is such), to form an n-type impurity regions (a high concentration) in a self-aligning manner .

그 다음, 제2 포토리트그래피 공정에서 형성된 레지스트 마스크를 그대로 둔 채, 에칭 조건을 변경하여 제2 에칭 처리를 행하여, 테이퍼부를 가진 제1 도전층(제1 폭)과, 제2 도전층(제2 폭)을 형성한다. Then, the second photo discrete our holding process based resist mask formed from the same, by changing the etching conditions, subjected to a second etching treatment, the first conductive layer (first width) with the tapered portion, and a second conductive layer (the to form a second width). 제1 폭은 제2 폭보다 넓게 되고, 제1 도전층과 제2 도전층으로 구성된 전극이 n채널형 TFT의 게이트 전극(제1 게이트 전극)을 구성할 수 있다. The first width may be configured to be wider than the second width, the first conductive layer and the second gate electrode of the electrode consisting of the conductive layer an n-channel TFT (first gate electrode).

이어서, 레지스트 마스크를 제거한 후, 상기 제2 도전층을 마스크로 사용하여, 제1 도전층의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가한다. Then, after removing the resist mask, passes through the second by using the conductive layer as a mask, a tapered portion of the first conductive layer is added with an impurity element that imparts the n-type to the semiconductor layer. 이 경우, 제2 도전층 아래에는 채널 형성 영역이 형성되고, 제1 도전층 아래에는 채널 형성 영역으로부터 분리되어 있고 불순물 농도가 서서히 증가하는 불순물 영역(저농도)이 형성된다. In this case, the second has a channel forming region below the conductive layer is formed, and the is separated from the channel forming region below the first conductive layer and the impurity region (a low concentration) to an impurity concentration gradually increases is formed.

그후, 화소부에 형성된 TFT의 OFF 전류를 감소시키기 위해 테이퍼부를 선택적으로 제거한다. Thereafter, the selective removal of a taper in order to reduce the OFF current of the TFT formed in the pixel portion. 도 16에 도시된 바와 같이, 마스크가 겹쳐 있는 상태에서 건식에칭 처리를 행하여 화소부의 게이트 전극의 테이퍼부만을 제거할 수도 있다. As it is shown in Figure 16, subjected to a dry etching process in the state overlapping the mask can be removed only in the pixel portion gate electrode tapered portion. 특히, 테이퍼부를 선택적으로 제거하지 않을 수도 있다. In particular, the tapered portion may not be selectively removed. 도 11(A) 및 도 11(B)에 도시된 바와 같이, 테이퍼부를 선택적으로 제거하지 않는 경우에는, 이 테이퍼부는 OFF 전류를 감소시킬 수 있도록 삼중 게이트 구조로 형성된다. As Fig. 11 (A) and shown in Figure 11 (B), if not removed in a tapered portion optionally has, a tapered portion is formed as a triple gate structure in order to reduce the OFF current.

그 다음, 제3 포토리소그래피 공정에 의해 n채널형 TFT가 형성되는 영역을 덮도록 마스크를 형성하고, 제3 도핑 처리를 행한다. Then, the third photo by a lithographic process to form a mask so as to cover the region to be formed is an n-channel TFT, a third doping process is performed. 이 제3 도핑 처리에서는, 반도체에 p형을 부여하는 불순물 원소(붕소)를 첨가하여 p형 불순물 영역(고농도)을 형성한다. In the third doping process, the addition of an impurity element (boron) that gives the p-type semiconductor to form a p-type impurity regions (a high concentration).

이어서, 각 반도체층에 첨가된 불순물 원소를 활성화시킨 후, 도금 처리(전해 도금법)을 행하여, 화소부의 소스 배선의 표면에 금속막을 형성하고 단자부의 전극의 표면에 금속막을 형성한다. Then, after activating the impurity element added to the semiconductor layer, by performing the plating process (electrolytic plating), forming a metal film on the surface of the pixel portion and the source wiring to form a metal film on the surface of the electrode of the terminal portion. 도금법은, 도금법에 의해 형성될 금속 이온을 함유하는 수용액을 통해 DC 전류를 공급하여 음극 표면에 금속막을 형성하는 방법이다. Plating method is a method of forming a metal film on the negative electrode surface by applying a DC current through the aqueous solution containing the metal ion to be formed by a plating method. 도금될 금속으로서는, 상기한 게이트 전극의 저항값보다 낮은 저항값을 가지는 어떠한 재료라도 사용될 수 있고, 예를 들어, 구리, 은, 금, 크롬, 철, 니켈, 백금 또는 이들 금속재료의 합금이 사용될 수 있다. As the metal to be plated, any material having a lower resistance value than the resistance of the gate electrode can be used any, e.g., copper, silver, gold, chromium, iron, nickel, platinum or an alloy of these metal materials are used can. 구리는 전기저항값이 매우 낮기 때문에, 이 구리는 본 발명의 소스 배선의 표면을 덮기 위해 사용되는 금속막으로서 최적의 금속재료이다. Since copper has a very low electric resistance, the copper is the optimal metal material for the metal film is used to cover the surface of the source wire of the present invention. 상기한 바와 같이, 화소부의 소스 배선이 저항값이 낮은 금속재료로 덮이기 때문에, 이 화소부의 면적이 증가하여도 화소부를 충분히 높은 속도로 구동시킬 수 있다. As described above, because it is covered with a low pixel portion source wiring, the resistance value of metal material, it is also possible to drive a pixel at a sufficiently high speed to the pixel portion is increased area.

또한, 도금법을 행하여 형성되는 금속막의 막 두께는 전류밀도와 시간을 제어함으로써 실시자에 의해 적절히 설정될 수 있다. In addition, the metal film has a thickness that is formed by performing the plating method may be appropriately set by the operator by controlling the current density and time.

본 발명에서는, 표면에 형성되는 그러한 금속막도 포함하여 소스 배선이라고 부른다. In the present invention, including also such a metal film formed on the surface is called a source wiring.

이어서, 층간절연막을 형성하고, 투명 도전막을 형성한다. Then, an interlayer insulating film, and forming a transparent conductive film. 그 다음, 제4 포토리소그래피 공정에 의해 투명 도전막을 패터닝하여 화소 전극을 형성한다. Then, the fourth photo patterned transparent conductive film by a lithographic process to form a pixel electrode. 그 다음, 제5 포토리소그래피 공정에 의해 콘택트 홀을 형성한다. Then, the fifth picture to form the contact holes by a lithographic process. 이 경우, 불순물 영역에 도달하는 콘택트 홀과, 게이트 전극에 도달하는 콘택트 홀과, 소스 배선에 도달하는 콘택트 홀이 형성된다. In this case, a contact hole reaching the impurity region, and a contact hole reaching the gate electrode, a contact hole that reaches the source wiring is formed.

그 다음, 낮은 저항값을 가진 금속재료로 된 도전막을 형성한다. Then, to form a conductive film of a metal material having a low resistance value. 또한, 제6 포토리소그래피 공정에 의해, 게이트 배선, 소스 배선, 및 불순물 영역을 서로 접속하는 전극과, 화소 전극과 불순물 영역을 서로 접속하는 다른 전극을 형성한다. Further, the sixth by photolithography process, the gate wiring, source wiring, and an electrode to the impurity regions and connected to each other, the pixel electrode and the impurity region to form the other electrode connected to each other. 본 발명에서는, 게이트 배선이 층간절연막에 형성된 콘택트 홀을 통해 제1 게이트 전극 또는 제2 게이트 전극에 전기적으로 접속된다. In the present invention, the gate wiring is electrically connected to the first gate electrode or second gate electrode through a contact hole formed in the interlayer insulating film. 또한, 소스 전극은 층간절연막에 형성된 콘택트 홀을 통해 불순물 영역(소스 영역)에 전기적으로 접속되고, 또한, 화소 전극에 접속되어 있는 전극이 층간절연막에 형성된 콘택트 홀을 통해 불순물 영역(드레인 영역)에 전기적으로 접속된다. Further, the source electrode through a contact hole formed in the interlayer insulating film and electrically connected to the impurity region (source region), and impurity regions the electrode that is connected to the pixel electrode through a contact hole formed in the interlayer insulating film (drain region) It is electrically connected to each other.

상기한 바와 같이, 화소부와 구동회로가 제공된 소자 기판은 포토리소그래피 공정을 총 6회 실시하여, 즉, 6장의 마스크를 사용하여 제조될 수 있다. An element substrate, a the pixel portion and the driving circuit is provided as described above is conducted total six times a photolithography process, that is, can be prepared using 6 of the mask. 화소부는 화소 TFT(n채널형 TFT)를 포함하고, 구동회로는 CMOS 회로를 포함한다. A pixel portion including a pixel TFT (n-channel TFT), and the drive circuit comprises a CMOS circuit. 본 실시형태는 투과형 표시장치를 형성하는 예를 나타내지만, 반사성이 높은 재료를 화소 전극에 사용하여 반사형 표시장치를 제조할 수도 있다. This embodiment represents an example of forming the transmission type display device, may use a highly reflective material on the pixel electrode to produce a reflective display device. 반사형 표시장치를 제조하는 경우에는, 반사 전극과 게이트 배선을 동시에 형성할 수 있기 때문에, 5장의 마스크를 사용하여 소자 기판을 형성할 수도 있다. In the case of manufacturing a reflective display device, it is possible to form the reflective electrodes and the gate wirings at the same time, it is also possible to form the element substrate by using a five-mask.

또한, 본 실시형태에서는, 게이트 전극을 형성할 때, 화소부의 소스 배선과 단자부의 전극을 동시에 형성한다. In this embodiment, when forming the gate electrode, an electrode is formed of a pixel portion and a source wiring terminal portion at the same time. 또는, 게이트 전극, 화소부의 소스 배선, 단자부의 전극을 각각 별도로 형성할 수도 있다. Alternatively, the gate electrode, the source wiring of the pixel portion, it is also possible to form the electrode of the terminal separately. 예를 들어, 각 반도체층에 불순물 원소를 첨가한 후, 게이트 전극을 보호할 수 있는 절연막을 형성하고, 각 반도체층에 첨가된 불순물 원소를 활성화하고, 포토리소그래피 공정을 행하여 이 절연막 상에 화소부의 소스 배선과 단자부의 전극을 동시에 형성할 수 있다. For example, after adding an impurity element to the semiconductor layer, forming an insulating film capable of protecting the gate electrode, activating the impurity element added to the semiconductor layer, and performing a photolithography process, the pixel portion on the insulating film it is possible to form the electrode from the source wiring terminal portion and at the same time. 또한, 소스 배선과 단자부의 전극은 낮은 저항값을 가진 금속재료(대표적으로는 알루미늄, 은, 구리 등의 금속재료를 주성분으로 하는 재료)로 되어 있다. In addition, the electrode of the source wiring and the terminal portion is of a metal material (typically, a material composed substantially of a metal material such as aluminum, silver, copper) with a low resistance value. 그 다음, 상기한 방식으로 형성된 화소부의 소스 배선과 단자부의 전극을 도금 처리한다. Then, the pixel portion of the source electrode wiring and the terminal part formed in this manner will be plated. 또한, 마스크의 수를 감소시키기 위해, 화소부의 소스 배선을 인쇄법에 의해 형성할 수도 있다. In addition, to reduce the number of mask, the source wiring of the pixel portion may be formed by a printing method.

[실시형태 2] [Embodiment 2]

먼저, 기판 상에 하지 절연막을 형성한 후, 제1 포토리소그래피 공정에 의해 소망의 형상의 반도체층을 형성한다. First, forming after forming the insulating film on the substrate, a semiconductor layer of a desired shape by a first photolithography step.

그 다음, 반도체층을 덮는 절연막(게이트 절연막을 포함)을 형성하고, 이 절연막 상에 제1 도전층과 제2 도전층을 적층 형성한다. Then, forming a semiconductor layer covering the insulating film (a gate insulating film), and laminated to form a first conductive layer and the second conductive layer on the insulating film. 이들 적층막을 제2 포토리소그래피 공정에 의해 제1 에칭 처리를 행하여, 제1 도전층과 제2 도전층으로 된 게이트 전극과, 화소부의 소스 배선, 및 단자부의 전극을 형성한다. The laminated film subjected to a first etching process by a second photolithography process, forming a first conductive layer and a gate electrode of the second electrode and the conductive layer, the source wire of the pixel portion, and a terminal portion. 본 발명에 의하면, 게이트 전극을 먼저 형성한 후, 층간절연막 상에 게이트 배선을 형성한다. According to the present invention, after forming the first gate electrode, a gate wiring on the interlayer insulation film.

그 다음, 제2 포토리트그래피 공정에서 형성된 레지스트 마스크를 그대로 둔 채 반도체에 n형을 부여하는 불순물 원소(인 등)를 첨가하여 n형 불순물 영역(고농도)을 자기정합적으로 형성한다. Then, the second photo-addition of discrete impurity elements (phosphorus, etc.) that gives the n-type, while leaving the resist masks formed in our process as a semiconductor to form n-type impurity regions (a high concentration) in a self-aligning manner.

그 다음, 제2 포토리트그래피 공정에서 형성된 레지스트 마스크를 그대로 둔 채, 에칭 조건을 변경하여 제2 에칭 처리를 행하여, 테이퍼부를 가진 제1 도전층(제1 폭)과 제2 도전층(제2 폭)을 형성한다. Then, the second photo-discrete, leaving the resist mask formed in our process as it is, by changing the etching conditions, subjected to a second etching treatment, the tapered portion having the first conductive layer (first width) and the second conductive layer (a second to form a width). 제1 폭은 제2 폭보다 넓게 되고, 제1 도전층과 제2 도전층으로 구성된 전극이 n채널형 TFT의 게이트 전극(제1 게이트 전극)을 구성할 수 있다. The first width may be configured to be wider than the second width, the first conductive layer and the second gate electrode of the electrode consisting of the conductive layer an n-channel TFT (first gate electrode).

이어서, 레지스트 마스크를 제거한 후, 제2 도전층을 마스크로 사용하여, 제1 도전층의 테이퍼부를 통과하여 반도체층에 n형을 부여하는 불순물 원소를 첨가한다. Then, after removing the resist mask, and the second passage by using the conductive layer as a mask, a tapered portion of the first conductive layer is added with an impurity element that imparts the n-type to the semiconductor layer. 이 경우, 제2 도전층 아래에는 채널 형성 영역이 형성되고, 제1 도전층 아래에는 채널 형성 영역으로부터 분리되어 있고 불순물 농도가 서서히 증가하는 불순물 영역(저농도)이 형성된다. In this case, the second has a channel forming region below the conductive layer is formed, and the is separated from the channel forming region below the first conductive layer and the impurity region (a low concentration) to an impurity concentration gradually increases is formed.

그후, 화소부의 TFT의 OFF 전류를 감소시키기 위해 테이퍼부를 선택적으로 제거한다. Thereafter, the selective removal of a taper in order to reduce the OFF current of the pixel section TFT. 도 16에 도시된 바와 같이, 마스크가 겹쳐 있는 상태에서 건식 에칭 처리를 행하여 화소부의 게이트 전극의 테이퍼부만을 제거할 수 있다. As it is shown in Figure 16, subjected to a dry etching process in the state overlapping the mask can be removed only in the pixel portion gate electrode tapered portion. 특히, 테이퍼부를 선택적으로 제거하지 않을 수도 있다. In particular, the tapered portion may not be selectively removed. 도 11(A) 및 도 11(B)에 도시된 바와 같이, 테이퍼부를 선택적으로 제거하지 않는 경우에는, OFF 전류를 감소시킬 수 있도록 테이퍼부를 삼중 게이트 구조로 형성하는 것이 바람직하다. As Fig. 11 (A) and shown in Figure 11 (B), if not removed in a tapered portion is optional, it is preferable to form a tapered part triple gate structure in order to reduce the OFF current.

이어서, 각 반도체층에 첨가된 불순물 원소를 활성화시킨 후, 도금 처리(전해 도금법)를 행하여, 화소부의 소스 배선의 표면에 금속막을 형성하고 단자부의 전극의 표면에 금속막을 형성한다. Then, after activating the impurity element added to the semiconductor layers, subjected to a plating process (electrolytic plating), forming a metal film on the surface of the pixel portion and the source wiring to form a metal film on the surface of the electrode of the terminal portion. 도금법은, 도금법에 의해 형성될 금속 이온을 함유하는 수용액을 통해 DC 전류를 공급하여 음극 표면에 금속막을 형성하는 방법이다. Plating method is a method of forming a metal film on the negative electrode surface by applying a DC current through the aqueous solution containing the metal ion to be formed by a plating method. 도금되는 금속으로서는, 상기한 게이트 전극의 저항값보다 낮은 저항값을 가진 어떠한 재료라도 사용될 수 있고, 예를 들어, 구리, 은, 금, 크롬, 철, 니켈, 백금 또는 이들 금속재료의 합금이 사용될 수 있다. As the metal to be plated, of any material having a lower resistance value than the resistance of the gate electrode can be used any, e.g., copper, silver, gold, chromium, iron, nickel, platinum or an alloy of these metal materials are used can. 구리는 전기저항값이 매우 낮기 때문에, 본 발명의 소스 배선의 표면을 덮기 위해 사용되는 금속막으로서 최적의 금속재료이다. Copper is because the electrical resistance value is very low, the optimal metal material for the metal film is used to cover the surface of the source wire of the present invention. 상기한 바와 같이, 화소부의 소스 배선이 저항값이 낮은 금속재료로 덮이기 때문에, 이 화소부의 면적이 대면적화하여도 화소부를 충분히 높은 속도로 구동시킬 수 있다. , Since the pixel portion is covered with the source wiring of low resistance metal materials, can be driven in the pixel portion is facing high pixel portion also to fully optimize speed area, as described above.

또한, 도금법에서 형성되는 금속막의 막 두께는 전류밀도와 시간을 제어함으로써 실시자에 의해 적절히 설정될 수 있다. In addition, the metal film has a thickness formed in a plating method may be appropriately set by the operator by controlling the current density and time.

본 발명에서는, 표면에 형성된 그러한 금속막도 포함하여 소스 배선이라 부른다. In the present invention, including also such a metal film formed on the surface is referred to as a source wiring.

이어서, 층간절연막의 형성과 투명 도전막의 형성을 행한다. Subsequently, the formation of the transparent conductive film formed on the interlayer insulating film. 그 다음, 제3 포토리소그래피 공정에 의해 투명 도전막을 패터닝하여 화소 전극을 형성한다. Then, the third photo patterned transparent conductive film by a lithographic process to form a pixel electrode. 그 다음, 제4 포토리소그래피 공정에 의해 콘택트 홀을 형성한다. That forms the contact hole by the following, a fourth photolithography step. 이 경우, 불순물 영역에 도달하는 콘택트 홀과, 게이트 전극에 도달하는 콘택트 홀과, 소스 배선에 도달하는 콘택트 홀이 형성된다. In this case, a contact hole reaching the impurity region, and a contact hole reaching the gate electrode, a contact hole that reaches the source wiring is formed.

그 다음, 낮은 저항값을 가진 금속재료로 된 도전막을 형성하고, 제5 포토리소그래피 공정에 의해, 게이트 배선, 소스 배선, 불순물 영역을 서로 접속하는 전극과, 화소 전극과 불순물 영역을 서로 접속하는 전극을 형성한다. Then, the electrode forming, and the fifth by photolithography step, the connection of the gate wiring, electrode, and a pixel electrode and the impurity region to one another connecting the source wiring and the impurity region together a conductive film of a metal material having a low resistance value the form. 본 발명에서는, 게이트 배선이 층간절연막에 형성된 콘택트 홀을 통해 제1 게이트 전극 또는 제2 게이트 전극에 전기적으로 접속된다. In the present invention, the gate wiring is electrically connected to the first gate electrode or second gate electrode through a contact hole formed in the interlayer insulating film. 또한, 소스 전극은 층간절연막에 형성된 콘택트 홀을 통해 불순물 영역(소스 영역)에 전기적으로 접속되고, 화소 전극에 접속되어 있는 전극은 층간절연막에 형성된 콘택트 홀을 통해 불순물 영역(드레인 영역)에 전기적으로 접속된다. Further, the source electrode through a contact hole formed in the interlayer insulating film and electrically connected to the impurity region (source region), the electrode connected to the pixel electrode is electrically connected to the impurity region (drain region) through a contact hole formed in the interlayer insulating film It is connected.

상기한 바와 같이, 화소부와 구동회로가 제공된 소자 기판이 포토리소그래피 공정을 총 5회 실시하여, 즉, 5장의 마스크를 사용하여 제조될 수 있다. To the pixel portion and the driving circuit element substrate is provided with a photolithographic process as described in the above-described five times, that is, may be prepared using a five-mask. 화소부는 화소 TFT(n채널형 TFT)를 포함하고, 구동회로는 도 23(A)에 도시된 바와 같은 EEMOS 회로(n채널형 TFT)를 포함한다. A pixel portion including a pixel TFT (n-channel TFT), and the drive circuit comprises a EEMOS circuit (n-channel type TFT) as shown in Fig. 23 (A) Fig. 본 실시형태는 투과형 표시장치를 제조하는 예를 나타내지만, 화소 전극으로서 반사성이 높은 재료를 사용하여 반사형 표시장치를 제조할 수도 있다. This embodiment represents an example of fabricating a transmission type display device, it can also as a pixel electrode using a highly reflective material to produce the reflective display device. 반사형 표시장치를 제조하는 경우에는, 반사 전극과 게이트 배선이 동시에 형성될 수 있기 때문에, 4장의 마스크를 사용하여 소자 기판을 제조할 수 있다. In the case of manufacturing a reflective display device, since the reflective electrodes and the gate wirings may be formed at the same time, it is possible to manufacture the element substrate by using 4 sheets of the mask.

또한, 엔핸스먼트형 MOS 회로와 디플리션형 MOS 회로를 조합시켜 도 23(B)에 도시된 바와 같은 EDMOS 회로를 형성하는 경우에는, 도전막을 형성하기 전에 미리 마스크를 형성하고, 채널 형성 영역을 구성하는 반도체에 주기율표 15족에 속하는 원소(바람직하게는 인이 선택됨) 또는 주기율표 13족에 속하는 원소(바람직하게는 붕소가 선택됨)를 선택적으로 첨가할 수 있다. In addition, the ¥ haenseu garment-type MOS circuit and the depletion type in the case of forming an EDMOS circuit as shown in Figure 23 (B) in combination of the MOS circuit, the conductive previously forming a mask prior to the formation of a film, and a channel forming region an element (preferably, the selected boron) that belongs to an element (preferably, the selected player) or a periodic table group 13 belonging to Group 15 in constituting the semiconductor can be optionally added. 이 경우에는, 소자 기판이 6장의 마스크를 사용하여 형성될 수 있다. In this case, the element substrate can be formed by using the mask in Chapter 6.

또한, 본 실시형태에서는, 게이트 전극을 형성할 때, 화소부의 소스 배선과 단자부의 전극이 동시에 형성된다. In this embodiment, when forming the gate electrode, the electrode of the pixel portion and the source wiring terminal portion is formed at the same time. 또는, 게이트 전극, 화소부의 소스 배선, 단자부의 전극이 각각 별도로 형성될 수도 있다. Alternatively, the gate electrode may be the electrode of the pixel portion source wiring, terminal portions each formed separately. 예를 들어, 각 반도체층에 불순물 원소를 첨가한 후, 게이트 전극을 보호할 수 있는 절연막을 형성하고, 각 반도체층에 첨가된 불순물 원소를 활성화하고, 포토리소그래피 공정을 행하여 절연막 상에 화소부의 소스 배선과 단자부의 전극을 동시에 형성할 수 있다. For example, after adding an impurity element to the semiconductor layer, forming an insulating film capable of protecting the gate electrode, activating the impurity element added to the semiconductor layer and performing a photolithography process, the source of the pixel portion on the insulating film it is possible to form the electrodes of the wiring and the terminal portions at the same time. 이때, 소스 배선과 단자부의 전극은 낮은 저항값을 가진 금속재료(대표적으로는 알루미늄, 은, 구리 등의 금속재료를 주성분으로 하는 재료)로 형성된다. At this time, the electrode of the source wiring and the terminal portion is formed of a metal material (typically, a material composed substantially of a metal material such as aluminum, silver, copper) with a low resistance value. 그 다음, 상기한 방식으로 형성된 화소부의 소스 배선과 단자부의 전극을 도금 처리한다. Then, the pixel portion of the source electrode wiring and the terminal part formed in this manner will be plated. 또한, 마스크 수를 감소시키기 위해, 화소부의 소스 배선을 인쇄법에 의해 형성할 수도 있다. Further, in order to reduce the number of masks, and the source wiring of the pixel portion it may be formed by a printing method.

또한, n채널형 TFT 대신에 p채널형 TFT를 사용하는 경우에는, 모든 구동회로를 p채널형 TFT로 된 PMOS 회로로 제조할 수 있고, 화소부의 TFT도 그러한 p채널형 TFT로 형성할 수도 있다. In addition, in the case of using a p-channel TFT in place of n-channel type TFT, and can be produced by any driver circuit to the PMOS circuit of a p-channel TFT, there is a pixel portion TFT can be formed in such a p-channel TFT .

[실시형태 3] [Embodiment 3]

이하, 본 발명을 실시한 투과형 반도체장치에 대하여 설명한다. Hereinafter, a transmission-type semiconductor device subjected to the present invention.

먼저, 기판의 전면에 도전막을 형성하고, 이 도전막을 제1 포토리소그래피 공정에 의해 소망의 형상으로 패터닝한다. First, a conductive film is formed on the entire surface of the substrate and patterned into a desired shape by a first photolithography process, the conductive film.

그 다음, 도금 처리에 적합한 전류를 도금 처리용 전극(4805)으로부터 공급하여 소스 배선상에 금속막을 도금한다. Then, by supplying an electric current suitable for the plating from the electrode 4805 for the plating process and the plating metal film on the source wirings. 이 도금 처리용 전극(4805)은 소스 배선에 접속되어 있다. The plating process for the electrode 4805 is connected to the source wiring. 이 경우, 도전막이 도 33에 도시된 바와 같은 형상을 가지도록 형성되어 있기 때문에, 기판 상에 그 전극을 설치하여 소스 배선에만 금속막을 도금할 수 있다. In this case, since the conductive film is so formed so as to have a shape shown in Figure 33, it can be plated by installing the electrode on a substrate a metal film only to the source wiring.

본 명세서에서, "금속막"이란, Cu, Ag, Au, Cr, Fe, Ni, Pt, 또는 이들 금속원소의 합금의 것을 가리킨다. As used herein, indicates that the "metal film" means, Cu, Ag, Au, Cr, Fe, Ni, Pt, or alloys of these metal elements.

상기한 제조방법들 각각은, 화소부의 소스 배선이 상기한 도금 처리에서 동일 전위가 되도록 배선에 의해 서로 접속되는 것을 특징으로 한다. Each of the above-described manufacturing method is characterized in that the pixel portion is a source wiring connected to each other by wire so that same potential in the above-mentioned plating treatment. 또한, 동일 전위가 되도록 소스 배선을 접속하기 위해 사용된 배선은 도금 처리 후에 레이저광(CO 2 레이저 등)에 의해 절단되거나 또는 도금 처리 후에 기판과 동시에 절단될 수 있다. In addition, the wiring can be cut simultaneously with the substrate after a plating process by cutting or laser (CO 2 laser and the like) after the plating process used to connect the source wiring so that the same potential. 또한, 이들 배선 패턴을 사용하여 단락(短絡) 링(ring)을 형성할 수도 있다. It is also possible by using the wiring pattern to form a short circuit (短 絡) ring (ring).

그 다음, 전면에 절연막을 형성하고, 이 절연막 상에 제1 비정질 반도체막과 제2 비정질 반도체막을 적층 형성한다. Then, an insulating film is formed on the front and forming a first amorphous semiconductor layer and a second amorphous semiconductor film is laminated on the insulating film. 제2 비정질 반도체막은 일 도전형(n형 또는 p형)의 불순물 원소를 함유한다. A second amorphous semiconductor film containing an impurity element of one conductivity type (n-type or p-type). 이들 적층막의 불필요한 부분을 제2 포토리소그래피 공정에 의해 에칭하여 제거한 다음, 소스 전극, 게이트 전극, 보유용량을 소망의 형상으로 형성한다. Removing the unnecessary portions of these laminated film etched by the second photolithography process, and then forming a source electrode, a gate electrode, a storage capacitor into a desired shape.

그 다음, 제2 포토리소그래피 공정의 레지스트 마스크를 제거한 후, 제3 포토리소그래피 공정에 의해, 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막의 일부를 제거한다. Then, the second photo after removing the resist mask of a lithography process, by the third photolithography process, the second part to remove the amorphous semiconductor film containing an impurity element of one conductivity type (n-type or p-type). 그후, 게이트 전극의 소스 영역 및 드레인 영역을 형성한다. Then, to form a source region and a drain region of the gate electrode.

이어서, 제3 포토리소그래피 공정의 레지스트 마스크를 제거한 후, 소스 배선, 화소부의 TFT, 보유용량, 및 단자부를 덮도록 제1 층간절연막을 형성한다. Then, the first to form a first interlayer insulating film so as to cover the 3 after removing the resist mask in the photolithography process, the source wiring, and the pixel section TFT, a storage capacitor, and a terminal portion.

그 다음, 제1 층간절연막 상에 제2 층간절연막을 형성한다. That forms the next, the second interlayer insulating film on the interlayer insulating film. 제2 층간절연막은 아크릴 수지와 같은 유기 절연 재료로 되어 있다. The second interlayer insulating film is an organic insulating material such as an acrylic resin. 그후, 제4 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 건식 에칭 처리에 의해 콘택트 홀을 형성한다. Then, the fourth photo subjected to a lithographic process to form a resist mask, forming a contact hole by a dry etching process. 이 경우, 게이트 전극의 일 도전형(n형 또는 p형)의 불순물 원소를 가진 제2 비정질 반도체막에 도달하는 콘택트 홀이 형성되고, 보유용량의 일 도전형(n형 또는 p형)의 불순물 원소를 가진 제2 비정질 반도체막에 도달하는 콘택트 홀이 형성되고, 또한 소스 배선에 도달하는 콘택트 홀이 형성된다. In this case, a challenge of the gate electrodes form a first contact hole reaching the second amorphous semiconductor film containing an impurity element of (n-type or p-type) is formed, and impurities of the one conductivity type of the storage capacitor (n-type or p-type) a contact hole reaching the second amorphous semiconductor film having an element is formed, and is also formed with a contact hole that reaches the source wiring. 동시에, 단자부의 불필요한 제1 층간절연막과 불필요한 제2 층간절연막을 에칭하여, 단자부를 형성한다. At the same time, by etching the first interlayer insulating film unnecessary and unwanted second interlayer insulating film of the terminal portion to form terminal portions.

그 다음, 제5 포토리소그래피 공정에 의해, 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(드레인 영역)과, 보유용량을 전기적으로 접속하기 위해 사용되는 투명 화소 전극을 형성한다. Then, the fifth by photolithography process, the one conductivity type second amorphous semiconductor layer (drain region), and the transparent pixel are used to electrically connect the storage capacitor to contain the impurity element of the (n-type or p-type) to form an electrode.

이어서, 낮은 저항값을 가진 금속재료로 된 금속 배선을 형성한다. Then, to form a metal wiring of a metallic material having a low resistance value. 또한, 제6 포토리소그래피 공정에 의해, 게이트 전극, 전극, 및 단자부에 전기적으로 접속되는 금속 배선을 형성한다. Moreover, a sixth step by photolithography to form the metal wiring is electrically connected to the gate electrode, an electrode, and a terminal portion. 상기 전극은 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막을 소스 배선에 접속하기 위해 사용된다. The electrodes are used to connect the second amorphous semiconductor film containing an impurity element of one conductivity type (n-type or p-type) to the source wiring. 본 발명에 따르면, 게이트 배선은 절연막에 형성된 콘택트 홀을 통해 제1 게이트 전극 또는 제2 게이트 전극에 전기적으로 접속된다. According to the invention, the gate interconnection is electrically connected to the first gate electrode or second gate electrode through a contact hole formed in the insulating film. 또한, 소스 배선은 절연막에 형성된 콘택트 홀을 통해 소스 배선 및 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(소스 영역)에 전기적으로 접속된다. Further, the source wiring is electrically connected to the second amorphous semiconductor layer (source region) containing impurity elements in the source wiring, and the one conductivity type (n-type or p-type) through a contact hole formed in the insulating film. 또한, 화소 전극은 층간절연막에 형성된 콘택트 홀을 통해 화소 전극을 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(드레인 영역)에 전기적으로 접속된다. Further, the pixel electrode is electrically connected to the interlayer insulating film one conductivity type to the pixel electrode through a contact hole formed on the second amorphous semiconductor layer (drain region) containing an impurity element of (n-type or p-type).

상기한 바와 같이, 투과형 반도체 표시장치는 포토리소그래피 공정을 총 6회 실시하여 제조될 수 있다. As described above, the transmission-type semiconductor display device can be produced by the photolithography process carried out a total of six times. 이 반도체 표시장치는 금속막으로 도금된 소스 배선, 역스태거형 화소부, 보유용량, 및 단자부로 구성된다. The semiconductor display device is composed of the plated metal film source wire, the inverted stagger type display unit, a storage capacitor, and a terminal portion.

[실시형태 4] [Embodiment 4]

이하, 본 발명을 실시한 반사형 반도체장치에 대하여 설명한다. Hereinafter, a reflection-type semiconductor device subjected to the present invention.

반사형 반도체장치는 실시형태 3의 투과형 반도체장치의 제조에 사용된 제4 포토리소그래피 공정까지의 공정과 동일한 공정을 실시하여 제조될 수 있다. Reflection type semiconductor device can be manufactured by performing the same process as the process of the fourth picture to the lithographic process used to manufacture a transmission type semiconductor device according to the third embodiment. 제5 포토리소그래피 공정에 의해, 소스 배선. By a photolithography process of claim 5, the source wiring. 게이트 배선, 제2 비정질 반도체막(소스 영역)에 접속하기 위해 사용하는 전극, 화소 전극, 및 금속 배선을 형성한다. The gate wiring, the electrode used to connect to the second amorphous semiconductor layer (source region), and a pixel electrode, and the metal wire. 제2 비정질 반도체막은 일 도전형(n형 또는 p형)의 불순물 원소를 함유한다. A second amorphous semiconductor film containing an impurity element of one conductivity type (n-type or p-type). 금속 배선은 단자부에 전기적으로 접속된다. Metal wiring is electrically connected to the terminal portion. 이 금속 배선의 재료로서는, 화소 전극을 구성하도록 높은 반사성을 가진 금속재료를 사용하는 것이 바람직하다. As a material of the metal wire, it is preferable to use a metal material having a high reflectivity to constitute a pixel electrode. 즉, 대표적으로는 Al 또는 Ag를 주성분으로 하는 재료가 사용된다. That is, typically, a material composed mainly of Al or Ag is used.

상기한 경우에는, 화소 전극이 금속 배선의 재료와 동일한 재료를 사용하여 형성되기 때문에, 제5 포토리소그래피 공정을 행할 때 화소 전극을 동시에 형성할 수도 있다. If the above, the pixel electrode may be formed on the pixel electrode at the same time, because, when performing a fifth photolithography step is formed using the same material as that of the metal wiring material.

상기한 바와 같이, 반사형 반도체 표시장치는 포토리소그래피 공정을 총 5회 실시하여 제조될 수 있다. A reflection type semiconductor display device as described above may be prepared by the photolithography process carried out five times. 이 반도체 표시장치는 금속막이 도금된 소스 배선, 역 스태거형 화소부, 보유용량, 및 단자부로 구성된다. The semiconductor display device is composed of a metal film plated source wiring, reverse stagger-type display unit, a storage capacitor, and a terminal portion.
다음에, 이상의 구성들로 된 반도체장치들을 실시예에 의거하여 상세히 설명한다. Next, on the basis of the semiconductor device with the above configuration in the embodiment will be described in detail.

[실시예 1] Example 1

본 실시예에서는, 동일 기판 상에 화소부(n채널형 TFT)와 그 화소부의 주변에 제공되는 구동회로의 CMOS 회로를 구성하는 TFT(n채널형 TFT와 p채널형 TFT)를 동시에 제작하는 방법을 도 1∼도 10을 참조하여 설명한다. In this embodiment, the method of manufacturing a pixel portion (n-TFT) and the TFT (n-channel TFT and a p-channel TFT) constituting a CMOS circuit of a driver circuit provided on the periphery of the pixel portion on the same substrate at the same time to Fig. 1 to be described with reference to FIG.

본 실시예에서는, Corning Corp.의 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미노 붕규산 유리로 된 기판(100)을 사용한다. In this embodiment, using a # 7059 glass and # 1737 as a barium borosilicate glass or alumino borosilicate glass represented by a glass substrate 100 of Corning Corp.. 기판(100)으로서는, 투광성을 가진 것이면 어느 기판이라도 사용될 수 있고, 석영 기판도 사용될 수 있다. As the substrate 100, it can be used even as long as any substrate having a light transmitting property, a quartz substrate may be used. 본 실시예의 처리온도에 견디는 내열성을 가지는 플라스틱 기판도 사용될 수 있다. A plastic substrate having heat resistance enduring a treatment temperature of this embodiment example can be used.

그 다음, 기판(100)상에 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막으로 된 하지막(101)을 형성한다. Then, a silicon oxide film on the substrate 100, to form a silicon nitride film or the underlying film 101 in the insulating film such as a silicon oxynitride film. 본 실시예에서는, 하지막(101)으로서 2층 구조를 사용하지만, 상기 절연막의 단층막 또는 2층 이상 적층한 적층막를 사용할 수도 있다. In this embodiment, not using the two-layer structure as the base film 101. However, it is also possible to use a single layer film or a laminated makreul laminated two or more layers of the insulating film. 하지막(101)의 제1 층으로서, 플라즈마 CVD법에 의해 SiH 4 , NH 3 , N 2 O를 반응 가스로 사용하여 산화질화규소막(101a)을 10∼200 nm(바람직하게는 50∼100 nm)의 두께로 형성한다. Not as the first layer of film (101), SiH 4 by the plasma CVD method, NH 3, a silicon nitride film (101a) oxidation using N 2 O as reaction gases 10~200 nm (preferably 50~100 nm ) it is formed to a thickness of. 본 실시예에서는, 두께 50 nm의 산화질화규소막(101a)(조성비: Si = 32%, O = 27%, N = 24%, H = 17%)을 형성하였다. It was formed: (Si = 32%, O = 27%, N = 24%, H = 17% composition ratio) in this embodiment, a silicon nitride film (101a) oxide having a thickness of 50 nm. 그 다음, 하지막(101)의 제2 층으로서, 플라즈마 CVD법에 의해 SiH 4 와 N 2 O를 반응 가스로 사용하여 산화질화규소막(101b)을 50∼200 nm(바람직하게는 100∼150 nm)의 두께로 형성한다. As the next, to the second layer of the film 101, the SiH 4 and N 2 O to the reaction gas of a silicon nitride film (101b) oxidation using a by plasma CVD 50~200 nm (preferably 100~150 nm ) it is formed to a thickness of. 본 실시예에서는, 두께 100 nm의 산화질화규소막(101b)(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 형성하였다. Was formed: (Si = 32%, O = 59%, N = 7%, H = 2% ratio) In this embodiment, the oxide of 100 nm thick silicon nitride film (101b).

그 다음, 하지막(101)상에 반도체층(102∼105)을 형성한다. Those on the next, the base film 101 to form a semiconductor layer (102-105). 이 반도체층(102∼105)은, 공지의 방법(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 비정질 구조를 가진 반도체막을 형성하고, 공지의 결정화 처리(레이저 결정화법, 열 결정화법, 니켈 등의 촉매를 사용한 열 결정화법)를 행하여 얻어진 결정성 반도체막을 소망의 형상으로 패터닝하여 형성된다. A semiconductor layer (102-105) is a known method (sputtering, LPCVD, plasma CVD, etc.) the semiconductor film, the crystallization process of the known having an amorphous structure by a (laser crystallization, thermal crystallization method, a nickel subjected to a thermal crystallization method using a catalyst such as a) the obtained crystalline semiconductor film is formed and patterned into a desired shape. 반도체층(102∼105)은 25∼80 nm(바람직하게는 30∼60 nm)의 두께로 형성된다. A semiconductor layer (102-105) is formed to a thickness of 25~80 nm (preferably 30~60 nm). 결정성 반도체막의 재료에 대해서는 특별한 제한이 없으나, 규소 또는 규소 게르마늄 합금을 사용하는 것이 바람직하다. Although there is no particular limitation on the crystalline semiconductor film material, it is preferable to use silicon or a silicon germanium alloy. 본 실시예에서는, 플라즈마 CVD법에 의해 두께 55 nm의 비정질 규소막을 형성한 후, 그 비정질 규소막 상에 니켈 함유 용액을 보유시켰다. In this embodiment, after forming an amorphous silicon film with a thickness of 55 nm by plasma CVD, it was pictures of the nickel-containing solution onto the amorphous silicon film. 이 비정질 규소막에 대하여 탈수소화(500℃에서 1시간)를 행한 다음, 열결정화(550℃에서 4시간)를 행한다. Subjected to dehydrogenation (1 hour at 500 ℃) with respect to the amorphous silicon film is performed next, (4 hours at 550 ℃) thermal crystallization. 또한, 결정성을 개선시킬 목적으로 레이저 어닐을 행하여 결정성 규소막을 형성한다. Further, by performing the laser annealing for the purpose of improving the crystallinity of the crystalline silicon film is formed. 그리고, 이 결정성 규소막을 포토리소그래피법에 의해 패터닝하여 반도체층(102∼105)을 형성한다. Then, this crystalline silicon film is patterned by photolithography to form the semiconductor layers (102-105).

또한, 결정성 반도체막을 레이저 결정화법에 의해 제조하는 경우에는, 펄스 발진형 또는 연속 발광형 엑시머 레이저, YAG 레이저, 또는 YVO 4 레이저를 사용할 수 있다. Further, when manufacturing a crystalline semiconductor film by the laser crystallization method, there may be a pulse oscillation type or continuous light emission type excimer laser, YAG laser, or YVO 4 laser. 이들 레이저를 사용하는 경우에는, 레이저 발진기로부터 방사된 레이저광을 광학계에 의해 선형으로 집광시켜 반도체막에 조사하는 것이 좋다. When using these lasers, the light-converging by linearly by the emitted laser light from the laser oscillator in the optical system may be irradiated to the semiconductor film. 결정화 조건은 실시자에 의해 적절히 선택되는 것이지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 30 Hz로 하고, 레이저 에너지 밀도를 100∼400 mJ/cm 2 (대표적으로는 200∼300 mJ/cm 2 )로 한다. Crystallization condition is appropriately selected by the operator, in the case of using the excimer laser, the pulse oscillation frequency to 30 Hz, and the laser energy density 100~400 mJ / cm 2 (representatively 200~300 mJ / cm and 2). 펄스 발진 YAG 레이저를 사용하는 경우에는, 그의 제2 고조파를 사용하고, 펄스 발진 주파수를 1∼10 kHz로 하고, 레이저 에너지 밀도를 300∼600 mJ/cm 2 (대표적으로는 350∼500 mJ/cm 2 )으로 할 수 있다. When using a pulse oscillation YAG laser, using its second harmonic, and the pulse oscillation frequency to 1~10 kHz, and the laser energy density 300~600 mJ / cm 2 (representatively 350~500 mJ / cm 2) it can be made. 100∼1,000 ㎛(예를 들어, 400 ㎛)의 폭을 가진 선형으로 집광시킨 레이저광을 기판의 전면에 걸쳐 조사하고, 이 때의 선형 레이저광의 겹침비율(overlap raio)은 80∼98%가 되도록 설정할 수 있다. 100~1,000 ㎛ research over the laser beam was linearly condensed with a width (e.g., 400 ㎛) on the entire surface of the substrate, and the overlapping ratio of the linear laser light at this time (overlap raio) is such that 80-98% It can be set.

그 다음, 반도체층(102∼105)을 덮도록 게이트 절연막(106)을 형성한다. Then, to form a so as to cover the semiconductor layers (102-105) a gate insulating film 106. 게이트 절연막(106)은 플라즈마 CVD법 또는 스퍼터링법에 의해 규소 함유 절연막으로 40∼150 nm의 두께로 형성된다. A gate insulating film 106 is formed to a thickness of 40~150 nm as an insulating film containing silicon by plasma CVD or sputtering. 본 실시예에서는, 플라즈마 CVD법에 의해 산화질화규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 115 nm의 두께로 형성하였다. In this embodiment, a silicon oxynitride film by the plasma CVD method: the (composition ratio Si = 32%, O = 59%, N = 7%, H = 2%) was formed to a thickness of 115 nm. 물론, 게이트 절연막은 산화질화규소막에 한정되지 않고, 규소를 함유하는 다른 절연막을 단층 또는 적층 구조로 하여 사용할 수도 있다. Of course, the gate insulating film can be used is not limited to a silicon oxynitride film, and other insulating films containing silicon as a single layer or a lamination structure.

그 다음, 도 1(A)에 도시된 바와 같이, 게이트 절연막(106)상에 제1 도전막(107a)(두께: 20∼100 nm)과 제2 도전막(107b)(두께: 100∼400 nm)을 적층 형성한다. Then, as shown in Figure 1 (A), the first conductive film (107a) on the gate insulating film 106 (thickness: 20~100 nm) and the second conductive layer (107b) (thickness: 100 to 400 the nm) to form a laminate layer. 본 실시예에서는, 두께 30 nm의 TaN 막으로 된 제1 도전막(107a)과, 두께 370 nm의 W 막으로 된 제2 도전막(107b)을 적층 형성하였다. In this embodiment, the laminate forming a first conductive layer (107a) and a second conductive layer (107b) from a W film having a thickness of 370 nm as a TaN film having a thickness of 30 nm. TaN 막은 질소 함유 분위기에서 Ta을 타겟으로 하여 스퍼터링법에 의해 형성되고, W 막은 W을 타겟으로 하여 스퍼터링법에 의해 형성된다. And the Ta film in a TaN target in a nitrogen containing atmosphere is formed by a sputtering method, and the W film is W as a target is formed by a sputtering method. W 막은 6불화 텅스텐(WF 6 )을 사용하여 열 CVD법에 의해 형성될 수도 있다. Using the W film 6, tungsten hexafluoride (WF 6) may be formed by thermal CVD. 어느 경우라도, W 막을 게이트 전극으로서 사용하기 위해서는 저저항화할 필요가 있고, W 막의 저항률은 20 μΩcm 이하인 것이 바람직하다. In any case, in order to use the W film as a gate electrode, it is necessary hwahal low resistance, W film resistivity is preferably not more than 20 μΩcm. 결정립을 크게 함으로써 W 막의 저항률을 낮출 수 있으나, W 막에 산소와 같은 불순물 원소가 많이 함유되어 있는 경우에는, 결정화가 저해되고, W 막의 저항이 증가하게 된다. By enlarging the crystal grains of the W film, but to lower the resistivity, in the case where W is a film containing a large amount of impurity elements such as oxygen, the crystallization is inhibited, thereby increasing the resistance of the W film. 따라서, 본 실시예에서는, 성막 중에 기상(氣相)으로부터의 불순물의 혼입이 없도록 충분히 배려하여 고순도 W(순도: 99.9999% 또는 99.99%)을 타겟을 사용하여 스퍼터링법에 의해 W 막을 형성함으로써, 9∼20 μΩcm의 저항률을 실현할 수 있었다. Therefore, in the present embodiment, to prevent the incorporation of impurities from the vapor phase (氣相) during film formation to fully consider a high purity W: By using the target (purity of 99.9999% or 99.99%) forming the W film by sputtering, 9 It was able to realize the resistivity of ~20 μΩcm.

본 실시예에서는, 제1 도전막(107a)이 TaN으로 되어 있고, 제2 도전막(107b)이 W으로 되어 있으나, 본 발명이 이것에 한정되지 않는다. In this embodiment, the first conductive film, and (107a) is set to TaN, the second conductive layer (107b), but this is as W, but the invention is not limited thereto. 양 도전막이 Ta, W, Ti, Mo, Al, Cu, Cr, Nd로부터 선택된 원소 또는 그 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 형성될 수도 있다. Both the conductive film may be formed of an alloy material or a compound material mainly containing the element or elements selected from Ta, W, Ti, Mo, Al, Cu, Cr, Nd. 인과 같은 불순물 원소가 도핑되어 있는 다결정 규소막과 같은 반도체막도 사용될 수 있다. A semiconductor film such as a polycrystalline silicon film with an impurity element such as phosphorus is doped, may also be used. 또한, 제1 도전막이 탄탈(Ta)막으로 되고 제2 도전막이 W 막으로 된 조합, 제1 도전막이 질화티탄(TiN)막으로 되고 제2 도전막이 W 막으로 된 조합, 제1 도전막이 질화탄탈(TaN)막으로 되고 제2 도전막이 Al 막으로 된 조합, 제1 도전막이 질화탄탈(TaN)막으로 되고 제2 도전막이 Cu 막으로 된 조합이 사용될 수도 있다. In addition, the first conductive film and a tantalum (Ta) film a second conductive film of the W film of a combination of the first conductive film is a titanium nitride (TiN) film the second conductive film is a combination of a W film, a first conductive nitride film tantalum (TaN) film and a second conductive film is a combination of an Al film, a first conductive film may be a tantalum nitride (TaN) film used is a combination of the second conductive film is a Cu film.

그 다음, 레지스트로 된 마스크(108a∼112a)를 포토리소그래피법에 의해 형성하고, 전극과 배선을 형성하기 위한 제1 에칭 처리를 행한다. Then, to form a resist-mask (108a~112a) by a photolithography method is carried out a first etching treatment for forming electrodes and wiring. 제1 에칭 처리는 제1 에칭 조건과 제2 에칭 조건으로 행해진다. The first etching processing is performed in the first etching conditions and second etching conditions. 본 실시예에서는, 제1 에칭 조건으로서, 유도 결합형 플라즈마(ICP) 에칭법을 사용하고, 에칭 가스로서 CF 4 , Cl 2 , O 2 (유량비: 25/25/10 (sccm))를 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행하였다. In this embodiment, as the first etching condition, using inductively coupled plasma (ICP) etching method, and, CF 4, Cl 2, O 2 ( flow ratio: 25/25/10 (sccm)) as an etching gas and using , by applying a 500 W of RF (13.56 MHz) power to a coil shape electrode at a pressure of 1 Pa to generate plasma it was subjected to etching. 에칭 가스로서, Cl 2 , BCl 3 , SiC 4 , CCl 4 등의 염소계 가스 또는 CF 4 , SF 6 , NF 3 등의 불소계 가스 또는 O 2 가 적절히 사용될 수 있다. As an etching gas, Cl 2, BCl 3, SiC 4, CCl 4 , such as chlorine-based gas or a CF 4, SF 6, a fluorine-based gas or O 2, such as NF 3 it can be suitably used. 여기서는, Matsushita Electric Industrial Co. Here, Matsushita Electric Industrial Co. Ltd.의 ICP를 사용한 건식 에칭장치(모델 E645- ICP)를 사용하였다. It was used as a dry etching apparatus using the ICP of Ltd. (model E645- ICP). 기판측(시료 스테이지)에도 150 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부(負)의 셀프바이어스 전압을 인가한다. Applying a substrate side (sample stage) also receives a 150 W RF (13.56 MHz) power, and substantially applying a self-bias voltage of the unit (負) a. 제1 에칭 조건에 의해, W 막이 에칭되고, 제1 도전층의 단부가 테이퍼 형상으로 된다. First by an etching condition, W film is etched, the end portion of the first conductive layer is tapered. 제1 에칭 조건에서의 W에 대한 에칭속도는 200.39 nm/min이고, TaN에 대한 에칭속도는 80.32 nm/min이며, TaN에 대한 W의 선택비는 약 2.5이다. And the etching rate for the W in the first etching conditions is 200.39 nm / min, an etching rate to TaN is 80.32 nm / min, the selectivity of W to TaN is about 2.5. 또한, 제1 에칭 조건에 의해, W의 테이퍼각은 약 26°가 된다. Further, by the first etching conditions, a taper angle of W is about 26 °.

그후, 레지스트로 된 마스크(108a∼112a)를 제거하지 않고, 제2 에칭 조건으로 변경하고, 에칭 가스로서 CF 4 와 Cl 2 (유량비: 30/30 (sccm))를 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 약 30초간 에칭을 행한다. Then, without removing a resist mask (108a~112a), the second change as the etching conditions, the etching gas as CF 4 and Cl 2 (flow ratio: 30/30 (sccm)) using, and a pressure of 1 Pa applying a 500 W RF (13.56 MHz) power to a coil shape electrode at and to generate the plasma etching is performed for about 30 seconds. 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. Applying a substrate side (sample stage) also receives RF (13.56 MHz) power of 20 W, and applies a substantially negative self-bias voltage. 에칭 가스로서 CF 4 와 Cl 2 의 혼합 가스를 사용하는 제2 에칭 조건에서는, W 막과 TaN 막이 동일한 정도로 에칭된다. As an etching gas in the second etching condition using the mixed gas of CF 4 and Cl 2, is etched so film W film and the TaN same. 제2 에칭 조건에서의 W에 대한 에칭속도는 58.97 nm/min이고, TaN에 대한 에칭속도는 66.43 nm/min이다. The etching rate for the W in the second etching conditions is 58.97 nm / min, an etching rate to TaN is 66.43 nm / min. 게이트 절연막 상에 어떠한 잔사(殘渣)도 남기지 않고 에칭을 행하기 위해, 에칭시간을 약 10∼20%만큼 증가시킬 수도 있다. In order to perform etching without leaving any residue (殘渣) on the gate insulating film, the etching time may be increased by about 10 to 20%.

제1 에칭 처리에서는, 레지스트 마스크의 형상을 적절한 것으로 함으로써 기판측에 인가되는 바이어스 전압의 효과에 의해 제1 도전층 및 제2 도전층의 단부가 테이퍼 형상으로 된다. In the first etching process, by making the shape of the resist mask to be appropriate that the first conductive layer and the end portion of the second conductive layer by the effect of the bias voltage applied to the substrate side is a tapered shape. 이 테이퍼부의 각도는 15°∼45°로 할 수 있다. The angle of the taper may be taken as 15 ° ~45 °.

이와 같이 하여, 제1 에칭 처리에 의해, 제1 도전층과 제2 도전층으로 구성된 제1 형상의 도전층(113∼117)(제1 도전층(113a∼117a) 및 제2 도전층(113b∼117b))이 형성된다(도 1(B)). In this way, the first by an etching treatment, first conductive layers and second conductive layers of the first shape consisting of a conductive layer (113-117) (the first conductive layer (113a~117a) and a second conductive layer (113b the ~117b)) is formed (FIG. 1 (B)). 제1 도전층의 채널 길이 방향으로의 폭은 상기한 실시형태들에서 나타낸 제1 폭에 대응한다. The width of the first conductive layer of the channel length direction corresponds to the first width shown in the above embodiments. 도시되지 않았으나, 게이트 절연막이 되는 절연막(105) 중, 제1 형상의 도전층(113∼117)으로 덮이지 않은 영역이 약 10∼20 nm만큼 에칭되어 얇게 된다. Although not shown, of the insulating film to be a gate insulating film 105, the thin layer is a region which is not covered by conductive layers (113-117) of the first shape is etched by about 10~20 nm.

그 다음, 레지스트 마스크를 제거하지 않고, 제1 도핑 처리를 행하여, 반도체층에 n형을 부여하는 불순물 원소를 첨가한다(도 1(C)). Then, without removing the resist mask, a first doping process is performed, the addition of the impurity element which imparts n-type to the semiconductor layer (Fig. 1 (C)). 이 도핑 처리는 이온 도핑법 또는 이온 주입법에 의해 행해질 수 있다. The doping process may be performed by ion doping or ion implantation. 이온 도핑은, 도즈량을 1×10 13 ∼5×10 15 /cm 2 으로 하고 가속전압을 60∼100 keV로 한 조건으로 행해진다. Ion doping is performed under the conditions of acceleration voltage and the dose amount to 1 × 10 13 ~5 × 10 15 / cm 2 to 60~100 keV. 본 실시예에서는, 도즈량을 1.5×10 15 /cm 2 으로 하고 가속전압을 80 keV로 하여 도핑을 행하였다. In this embodiment, the acceleration voltage and the dose to 1.5 × 10 15 / cm 2 with 80 keV was subjected to doping. n형을 부여하는 불순물 원소로서는, 주기율표 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용한다. As the impurity element that gives the n type, an element belonging to Group 15, typically uses a phosphorus (P) or arsenic (As). 여기서는 인(P)을 사용하였다. Here we use the (P). 이 경우, 도전층(113∼116)이 n형을 부여하는 불순물 원소에 대한 마스크로서 기능하여, 고농도 불순물 영역(118∼121)이 자기정합적으로 형성된다. In this case, the conductive layers (113-116) functions as a mask against the impurity element that gives the n type, a high concentration impurity region (118-121) are formed in a self-aligning manner. 고농도 불순물 영역(118∼121)에는 n형을 부여하는 불순물 원소가 1×10 20 ∼1×10 21 /cm 3 의 농도로 첨가된다. A high concentration impurity region (118-121) there is added in the concentration of the impurity element which imparts n-type 1 × 10 20 ~1 × 10 21 / cm 3.

그 다음, 레지스트 마스크를 제거하지 않고, 제2 에칭 처리를 행한다. Then, without removing the resist mask, the second etching treatment is carried out. 여기서는, 에칭 가스로서 SF 6 , Cl 2 , O 2 (유량비: 24/12/14 (sccm))를 사용하고, 1.3 Pa의 압력에서 코일형 전극에 700 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 25초간 에칭을 행한다. Here, as the etching gas, SF 6, Cl 2, O 2 ( flow ratio: 24/12/14 (sccm)) used, and by applying an RF (13.56 MHz) of 700 W power to a coil shape electrode at a pressure of 1.3 Pa to to generate a plasma etching is carried out 25 seconds. 기판측(시료 스테이지)에도 10 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. Applying a substrate side (sample stage) also receives a 10 W RF (13.56 MHz) power, and applies a substantially negative self-bias voltage. 제2 에칭 처리에서의 W에 대한 에칭속도가 227.3 nm/min이고, TaN에 대한 에칭속도가 32.1 nm/min이며, TaN에 대한 W의 선택비는 7.1이다. The second and the etching rate for the W in the etching process is 227.3 nm / min, and the etching rate for TaN 32.1 nm / min, a selection ratio of W to TaN is 7.1. 절연막(106)인 SiON에 대한 에칭속도는 33.7 nm/min이다. The etching rate for the insulating film (106) SiON is 33.7 nm / min. 에칭 가스로서 SF 6 을 사용하는 경우, 절연막(106)에 대한 선택비가 높아, 막 두께의 감소가 억제될 수 있다. When using the SF 6 as an etching gas, the selection ratio is higher for the insulating film 106, the reduction of the thickness of the film can be suppressed.

제2 에칭 처리에 의해 제2 도전층(W)의 테이퍼각은 약 70°가 된다. A second taper angle of the second electrically conductive layer (W) by the etching process is about 70 °. 또한, 제2 에칭 처리에 의해, 제2 도전층(122b∼126b)이 형성된다. In addition, the second by the etching process, a second conductive layer (122b~126b) is formed. 한편, 제1 도전층은 거의 에칭되지 않아서, 제1 도전층(122a∼126a)을 형성한다. On the other hand, the first conductive layer is hardly etched because, forming a first conductive layer (122a~126a). 또한, 제2 에칭 처리에 의해 레지스트 마스크(108a∼112a)의 형상이 레지스트 마스크(108b∼112b)로 변형된다(도 1(D)). Further, the shape of the resist mask (108a~112a) by the second etching process is modified with a resist mask (108b~112b) (Fig. 1 (D)). 도시되지 않았으나, 실제로는, 제1 도전층의 폭이 제2 에칭 처리 전에 비하여 약 0.15 ㎛(즉, 전체 선폭에서는 약 0.3 ㎛)만큼 좁아진다. Although not shown, (in other words, the total width of about 0.3 ㎛) In practice, the first about 0.15 ㎛ than the width of the conductive layer before the second etching treatment is narrowed as much. 또한, 제2 도전층의 채널 길이 방향으로의 폭은 상기 실시형태들에서 나타낸 제2 폭에 대응한다. Further, the width of the second conductive layer in the channel length direction corresponds to the second width shown in the above embodiments.

제1 도전층(122a)과 제2 도전층(122b)으로 형성된 전극은 후의 공정에서 형성되는 CMOS 회로의 n채널형 TFT의 게이트 전극이 되고, 제1 도전층(125a)과 제2 도전층(125b)으로 형성된 전극은 후의 공정에서 형성되는 보유용량의 전극이 된다. A first conductive layer (122a) and a second electrode formed of the conductive layer (122b) is a gate electrode of an n-channel TFT of the CMOS circuit are formed in a later step, the first conductive layer (125a) and the second conductive layer ( electrode 125b formed of a) is the electrode for the storage capacitance is formed in a later step.

또한, 제2 에칭 처리에서 에칭 가스로서 CF 4 , CL 2 , O 2 를 사용하는 것도 가능하다. Further, the it is also possible to use CF 4, CL 2, O 2 as an etching gas in the second etching process. 이 경우, 유량비를 25/25/10 (sccm)으로 하고 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행할 수 있다. In this case, by applying an RF (13.56 MHz) of 500 W and the flow rate to a coil shape electrode at a pressure of 1 Pa to 25/25/10 (sccm) Power to generate a plasma it can be carried out in the etching. 또한, 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. Further, by applying a substrate side (sample stage) also receives a 20 W RF (13.56 MHz) power, and applies a substantially negative self-bias voltage. CF 4 , CL 2 , O 2 를 사용하는 경우, W에 대한 에칭속도는 124.62 nm/min이고, TaN에 대한 에칭속도는 20.67 nm/min이며, TaN에 대한 W의 선택비는 6.05이다. When using a CF 4, CL 2, O 2 , and the etching rate for W is 124.62 nm / min, an etching rate to TaN is 20.67 nm / min, the selectivity of W to TaN is 6.05. 그리하여, W 막이 선택적으로 에칭된다. Thus, W film is selectively etched. 또한, 이 경우, 절연막(106) 중, 제1 형상의 도전층(122∼126)으로 덮이지 않은 영역이 50 nm만큼 에칭되어 얇게 된다. In this instance, the uncovered region, a conductive layer (122-126) of the first shape of the insulating film 106 is thin and is etched by 50 nm.

그 다음, 레지스트 마스크를 제거한 후, 제2 도핑 처리를 행하여 도 2(A)에 나타낸 상태를 얻는다. Next, after removing the resist mask, the state shown in FIG. 2 2 (A) subjected to a doping process. 제2 도전층(122b∼125b)을 불순물 원소에 대한 마스크로 사용하고, 제1 도전층의 테이퍼부 아래의 반도체층에 불순물 원소를 첨가하도록 도핑을 행한다. The second use of the conductive layer (122b~125b) as a mask against the impurity element, and doping is performed to add an impurity element to the semiconductor layer below the tapered portions of the first conductive layer. 본 실시예에서는, 불순물 원소로서 인(P)을 사용하고, 도즈량을 1.5×10 14 /cm 2 으로 하고, 가속전압을 90 keV로 하고, 이온 전류밀도를 0.5 ㎂/cm 2 으로 하고, 포스핀(PH 3 ) 5% 수소 희석 가스를 30 sccm의 유량으로 하는 조건에서 플라즈마 도핑을 행하였다. In this embodiment, the impurity used for phosphorus (P) as an element, and the dose to 1.5 × 10 14 / cm 2, the acceleration voltage, and to 90 keV, and the ion current density by 0.5 ㎂ / cm 2, phosphine a pin (PH 3) 5% hydrogen diluted gas was subjected to a plasma doping under the conditions that a flow rate of 30 sccm. 이와 같이 하여, 제1 도전층과 겹치는 저농도 불순물 영역(127∼136)이 자기정합적으로 형성된다. In this way, the first conductive layer and overlap the low concentration impurity region (127-136) are formed in a self-aligning manner. 이 저농도 불순물 영역(127∼136)에 첨가된 인(P)의 농도는 1×10 17 ∼1×10 19 /cm 3 이고, 저농도 불순물 영역(127∼136)은 제1 도전층의 테이퍼부의 막 두께에 따라 농도 구배를 가진다. The concentration of phosphorus (P) added to the low concentration impurity region (127-136) is 1 × 10 17 ~1 × 10 19 / cm 3, a low concentration impurity region (127-136) is a film of the tapered portion of the first conductive layer It has a concentration gradient according to the thickness. 제1 도전층의 테이퍼부와 겹치는 반도체층에서, 제1 도전층의 테이퍼부의 단부로부터 내측으로 갈 수록 불순물 농도(P 농도)가 서서히 낮게 되어 있다. Claim 1 has a tapered portion at the semiconductor layer that overlaps with the conductive layer, the first conductive The go inward the impurity concentration (P concentration) from the end of the tapered portion of the layer is gradually lowered. 즉, 제2 도핑 처리에 의해, 농도 분포가 형성된다. That is, by the second doping process, to form the concentration distribution. 또한, 고농도 불순물 영역(118∼121)에도 불순물 원소가 첨가되어, 고농도 불순물 영역(137∼145)을 형성한다. Further, the impurity element to a high concentration impurity region (118-121) is added, forming a high concentration impurity region (137-145).

본 실시예에서는, 테이퍼부의 폭(채널 길이 방향으로의 폭)은 적어도 0.5 ㎛ 이상인 것이 바람직하고, 1.5 ㎛∼2 ㎛의 범위가 한계이다. In this embodiment, the width of the tapered portion (channel width in the longitudinal direction) is in the range of 1.5 ㎛~2 ㎛ preferred, and at least not less than 0.5 ㎛ limit. 따라서, 막 두께에 의해서도 영향을 받기는 하지만, 농도 구배를 가진 저농도 불순물 영역의 채널 길이 방향의 폭도 1.5 ㎛∼2 ㎛가 한계가 된다. Therefore, the influence by the film thickness, however, is the channel length limits the width 1.5 ㎛~2 ㎛ the direction of the low-concentration impurity region with a concentration gradient. 여기서는, 고농도 불순물 영역과 저농도 불순물 영역이 별개의 것으로 도시되어 있으나, 실제로는, 그들 사이에 명확한 경계가 없고, 농도 구배를 가진 영역이 형성되어 있다. Here, the high concentration impurity regions and low concentration impurity region, but is shown as a separate, in practice, there is no clear boundary between them, a region is formed with a concentration gradient. 마찬가지로, 채널 형성 영역과 저농도 불순물 영역 사이에도 명확한 경계가 없다. Similarly, even though there is no clear boundary between the channel forming regions and the low concentration impurity region.

그 다음, 화소부(94) 이외의 영역을 마스크(146)로 덮고, 제3 에칭 처리를 행한다. Then, covering the region other than the pixel portion 94 as a mask (146) performs the third etching treatment. 마스크(146)에는 금속판, 세라믹판, 세라믹 유리판이 사용될 수 있다. Mask 146 may be used for the metal plate, a ceramic plate, a ceramic glass plate. 도 16에는 마스크(146)의 상면도가 도시되어 있다. 16, there is also shown the top surface of the mask 146. 제3 에칭 처리에서는, 마스크(146)와 겹치지 않는 제1 도전층의 테이퍼부가 선택적으로 건식 에칭되어, 반도체층의 불순물 영역과 겹치는 영역을 제거한다. In the third etching treatment, the tapered portion of the first conductive layer do not overlap with the mask 146 is selectively dry-etched with, and remove the impurity region overlapping the region of the semiconductor layer. 이 제3 에칭 처리는 W에 대한 선택비가 높은 Cl 3 을 에칭 가스로 사용하여 ICP 에칭장치에 의해 행해진다. The third etching process is performed by the ICP etching apparatus using a Cl 3-high selection ratio for W as an etching gas. 본 실시예에서는, Cl 3 의 유량비를 80 sccm로 하고, 1.2 Pa의 압력에서 코일형 전극에 350 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행하였다. In this embodiment, the flow ratio of Cl 3 to 80 sccm, and applying a RF (13.56 MHz) power of 350 W to a coil shape electrode at a pressure of 1.2 Pa to generate plasma was subjected to etching. 기판측(시료 스테이지)에도 50 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. Applying a substrate side (sample stage) also receives RF (13.56 MHz) power of 50 W, and applies a substantially negative self-bias voltage. 제3 에칭 처리에 의해, 제1 도전층(124c∼126c)이 형성된다.(도 2(B)) Claim by the third etching treatment, the first conductive layer (124c~126c) is formed (Fig. 2 (B))

본 실시예에서는, 제3 에칭 처리를 행하는 예를 나타내었으니, 제3 에칭 처리를 행할 필요가 없는 경우에는 제3 에칭 처리를 행하지 않는다. In this embodiment, the eoteuni is an example of performing a third etching treatment, the case does not need to be the third etching treatment is not performed for the third etching treatment.

그 다음, n채널형 TFT의 활성층이 될 반도체층을 제3 포토그래피 공정에 의해 형성되는 레지스트 마스크(147)로 덮는다. Then, covering the semiconductor layer to be the active layer of the n-channel TFT with the resist mask 147 is formed by the third Photography process. 이 상태에서, 제3 도핑 처리를 행한다. In this state, the third doping process is performed. 이 제3 도핑 처리에 의해, p채널형 TFT의 활성층이 될 반도체층에 상기한 도전형(n형)과 반대의 도전형(p형)을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역(148∼150)(고농도 불순물 영역과 저농도 불순물 영역)을 형성한다. The third doping in the process, p conductivity above the semiconductor layer to be the active layer of the channel-type TFT-type (n-type) and the conductivity type opposite (p-type) was added to the impurity element which imparts p-type impurity regions (148 to form 150) (high concentration impurity region and a low concentration impurity region). 테이퍼부를 통과시켜 반도체층에 불순물 원소를 첨가하기 때문에, p형 저농도 불순물 영역은 n형의 저농도 불순물 영역과 유사한 농도 구배를 가진다(도 2(C)). Because it was passed through the tapered part is added with an impurity element to the semiconductor layer, p-type low concentration impurity region has a concentration gradient similar to the low-concentration impurity region of the n-type (Fig. 2 (C)). 제1 도전층을 불순물 원소에 대한 마스크로 사용하여, p형을 부여하는 불순물 원소를 첨가하여 p형 불순물 영역(148∼150)을 형성한다. First by using the conductive layer as a mask against the impurity element, adding an impurity element which imparts p-type to form a p-type impurity region (148-150). 본 실시예에서는, p형 불순물 영역(148∼150)을 디보란(B 2 H 6 )을 사용한 이온 도핑법에 의해 형성하였다. In this embodiment, a p-type impurity region (148-150) by ion doping using diborane (B 2 H 6). 제1 도핑 처리 및 제2 도핑 처리에 의해, 불순물 영역에는 인이 상이한 농도로 첨가되어 있으나, 어느 영역에서도 붕소의 농도가 2×10 20 ∼2×10 21 /cm 3 가 되도록 도핑 처리를 행함으로써, 상기 영역들이 p채널형 TFT의 소스 영역과 드레인 영역으로서 기능하므로, 아무런 문제가 없다. First by performing the doping process and the doping process so that the second doping in the process, the impurity region of the but is added at different concentrations, the concentration of boron 2 × 10 20 ~2 × 10 21 / cm 3 in any region , since the regions functioning as a source region and a drain region of the p-channel TFT, there is no problem.

또한, 제2 에칭 처리에서 막 두께의 감소를 방지하는 조건을 사용하는 경우(예를 들어, 에칭 가스로서 SF 6 을 사용하는 경우)에는, 붕소의 도핑을 용이하게 하기 위해, 절연막(106)의 두께를 얇게 하는 에칭(CHF 3 가스를 사용한 반응성 이온 에칭(RIE))을 제3 도핑 처리 전에 행할 수도 있다. Further, in the case of using a condition for preventing decrease of the film thickness in the second etching process (for example, when using the SF 6 as an etching gas), the insulating film 106 in order to facilitate doping of boron etching (reactive ion etching (RIE) using a CHF 3 gas) to reduce the thickness can be carried out before the third doping process.

그 다음, 도 2(D)에 도시된 바와 같이, 각 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. Then, as shown in Fig. 2 (D), it performs the step of activating the impurity element added to the respective semiconductor layers. 이 활성화 공정은 어닐 로를 사용한 열 어닐법에 의해 행한다. The activation step is carried out by a thermal annealing method using an annealing to. 열 어닐법은, 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는 500∼550℃로 행할 수도 있다. Thermal annealing is, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less 400~700 ℃ in a nitrogen atmosphere, typically may be carried out by 500~550 ℃. 본 실시예에서는, 550℃, 4시간의 열처리에 의해 활성화 처리를 행하였다. In this embodiment, it was subjected to activation treatment by the heat treatment of 550 ℃, 4 hours. 열 어닐법 대신에, 레이저 어닐법 또는 급속 열 어닐법(RTA법)을 적용할 수도 있다. Open air, instead of annealing, laser annealing, or may be applied to thermal annealing method (RTA method) rapidly.

도시되지 않았으나, 이 활성화 처리를 통해 불순물 원소가 확산되어, n형 불순물 영역(저농도)과 불순물 영역(고농도) 사이의 경계가 거의 없게 된다. Although not shown, through the activation treatment diffuses the impurity element, the boundary between the n-type impurity region (a low concentration), and impurity regions (a high concentration) is almost impossible.

본 실시예에서는, 상기한 활성화 처리와 동시에, 결정화 시에 촉매로서 사용된 니켈을 인을 고농도로 함유하는 불순물 영역으로 게터링(gettering)하여, 주로 채널 형성 영역이 될 반도체층의 니켈 농도를 감소시켰다. In this embodiment, at the same time as the above activation process, to the to nickel as an impurity region containing a high concentration of gettering (gettering) used as a catalyst during crystallization, reducing the nickel concentration in the semiconductor layer mainly become channel forming regions It was. 이와 같이 하여 형성된 채널 형성 영역을 가진 TFT에서는, 오프 전류값이 감소되고, 결정성이 만족스럽게 된다. In this way, a TFT having a channel forming region formed, the off current value is reduced, the crystallinity is satisfactory. 따라서, 높은 전계효과 이동도가 얻어지고, 만족스러운 특성이 달성될 수 있다. Therefore, a high electric field effect mobility is obtained, and satisfactory characteristics can be achieved.

그 다음, 수소 분위기에서 열처리를 행하여 반도체층을 수소화한다. Then, subjected to a heat treatment in a hydrogen atmosphere to hydrogenate the semiconductor layer. 수소화의 다른 수단으로서 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용)가 사용될 수도 있다. As another means for hydrogenation plasma hydrogenation (using hydrogen excited by plasma) it may be used.

활성화 처리로서 레이저 어닐법을 사용하는 경우에는, 상기 수소화 후에 엑시머 레이저 또는 YAG 레이저와 같은 레이저광을 조사하는 것이 바람직하다. As the activation treatment if the laser control using the annealing method, it is preferable that the laser beam such as an excimer laser or a YAG laser after the hydrogenation.

그 다음, 화소부(403)의 소스 배선(126)의 표면과 단자부의 전극 표면에 도금 처리를 행한다. That performs the following, the plating process on the surface and the electrode surface of the terminal portion of the source wiring 126 of the pixel portion 403. The 도 7(A)는 도금 처리 직후의 단자부의 상면도를 나타내고, 도 7(B)는 그의 단면도를 나타낸다. Figure 7 (A) shows a top view of the terminal immediately after the plating process, and Fig. 7 (B) shows a cross-sectional view his. 도 7(A) 및 도 7(B)에서, 부호 400은 단자부를 나타내고, 부호 401은 외부 단자에 접속되는 전극을 나타낸다. In Figure 7 (A) and 7 (B), reference numeral 400 denotes a terminal, reference numeral 401 denotes an electrode to be connected to an external terminal. 또한, 간략화를 위해, 도 7(A) 및 도 7(B)에는 구동회로부(402)에 제공된 TFT를 하나만 나타내고, 화소부(403)에는 소스 배선(126)만이 도시되어 있다. Further, for the sake of simplicity, it is shown only Figure 7 (A) and 7 (B) illustrates only one TFT is provided in the driver circuit portion 402, a pixel portion 403, the source wiring 126. 본 실시예에서는, 구리 도금액(EEJA에서 제조한 "MICROFAB Cu2200")을 사용하여 도금 처리를 행하였다. In this embodiment, using the copper plating solution (a "MICROFAB Cu2200" manufactured by EEJA) was subjected to a plating process. 도 10에 일 예를 나타낸 바와 같이, 이 도금 처리가 행해질 때, 도금될 배선 또는 전극은 동일 전위가 되도록 더미(dummy) 패턴을 사용하여 서로 접속된다. As shown for example in Figure 10, when the plating process is performed, the wiring or the electrode to be plated are connected to each other by using the dummy (dummy) pattern so that the same potential. 후의 공정에서 기판이 절단될 때, 인접한 전극들 사이가 절단되어 분리된다. When in a later step be a cut substrate, and separated between the adjacent electrodes is cut off. 또는, 더미 패턴을 사용하여 단락 링을 형성할 수도 있다. Alternatively, it is also possible to use a dummy pattern to form a short-circuit ring.

그 다음, 화소의 소스 배선을 덮을 수 있는 제1 층간절연막(155)을 형성한다. Then, a first interlayer insulating film 155 to cover the source wiring of the pixel. 이 제1 층간절연막(155)으로서는, 규소를 주성분으로 하는 무기 절연막을 사용할 수도 있다. As the first interlayer insulating film 155, it is also possible to use an inorganic insulating film composed mainly of silicon.

그 다음, 제1 층간절연막(155)상에 유기 절연재료로 된 제2 층간절연막(156)을 형성한다. Then, a first interlayer insulating second interlayer insulating film 156 from an organic insulating material on the (155). 본 실시예에서는, 두께 1.6 ㎛의 아크릴 수지막을 형성하였다. In this embodiment, an acrylic resin film having a thickness of 1.6 ㎛.

그 다음, 포토마스크를 사용하여 제2 층간절연막 상에 투명 도전막으로 된 화소 전극(170)을 패터닝한다. Then, using the photomask to pattern the pixel electrode 170 of a transparent conductive film on the second interlayer insulating film. 화소 전극(170)을 구성하는 투명 도전막으로서는, 예를 들어, ITO(산화인듐과 산화주석으로 된 합금), 산화인듐과 산화아연으로 된 합금(In 2 O 3 -ZnO), 산화아연(ZnO) 등이 사용될 수 있다. As the pixel electrode 170 is a transparent conductive film to configure, for example, ITO (alloy of indium oxide and tin oxide), indium oxide and a zinc oxide alloy (In 2 O 3 -ZnO), zinc oxide (ZnO ) or the like can be used.

그 다음, 포토마스크를 사용하여 제2 절연막을 선택적으로 에칭하여, 각 불순물 영역(137, 138, 148, 149, 151, 153, 150)에 도달하는 콘택트 홀과, 화소부의 소스 배선(126)에 도달하는 콘택트 홀과, 게이트 전극(124)에 도달하는 콘택트 홀과, 전극(125b)에 도달하는 콘택트 홀을 형성한다. Then, using a photomask to selectively etching the second insulating film, each impurity region contact hole and a pixel portion the source wiring 126, which is reached (137, 138, 148, 149, 151, 153, 150) to form a contact hole reaching the contact hole and the electrode (125b) to reach the contact hole and the gate electrode 124 to reach.

그 다음, 각 불순물 영역(137, 138, 149, 148)에 전기적으로 접속되는 전극(157∼160), 구동회로의 소스 배선, 불순물 영역(150) 및 불순물 영역(153)에 전기적으로 접속되는 전극(169, 163), 소스 영역을 구성하는 불순물 영역(151)을 화소부의 소스 배선(126)에 전기적으로 접속하는 전극(접속 전극)(161), 게이트 전극(124)에 전기적으로 접속되는 게이트 배선(162), 전극(125b)에 전기적으로 접속되는 용량 배선을 형성한다. Then, the electrode to be electrically connected to each of impurity regions (137, 138, 149, 148) electrically electrodes (157-160), the source wiring, and the impurity region 150 and impurity region 153 of the driver circuit which is connected to the (169, 163), the gate wiring is an impurity region 151 constituting the source region electrically connected to the electrical electrode (connection electrode) 161, a gate electrode 124 connected to the pixel portion source wiring 126 162, forms a capacitor wiring that is electrically connected to the electrode (125b).

또한, 화소 전극(170) 은 화소 전극(170)과 접하여 겹쳐 있는 전극(163)에 의해 화소 TFT(206)의 불순물 영역(153)에 전기적으로 접속된다. Further, the pixel electrode 170 is electrically connected to the impurity region 153 of the pixel TFT (206) by an electrode 163 that overlap in contact with the pixel electrode 170. 또한, 화소 전극(170)은 화소 전극(170)과 접하여 겹쳐 있는 다른 전극(169)에 의해 보유용량(207)의 불순물 영역(150)에 전기적으로 접속된다. Further, the pixel electrode 170 is electrically connected to the impurity region 150 of the storage capacitor 207 by the other electrode (169) overlaps in contact with the pixel electrode 170.

또한, 본 실시예에서는, 화소 전극이 형성된 후에 전극(169, 163)을 형성하는 예를 나타내었으나, 콘택트 홀과 전극의 형성 후, 투명 도전막으로 된 화소 전극을 상기 전극과 겹치도록 형성할 수도 있다. In this embodiment, the pixel electrode is eoteuna is an example of forming an electrode (169, 163) after formed, after formation of the contact holes and the electrodes, a transparent conductive film may be formed so that a pixel electrode to the overlap with the electrode have.

또한, 보유용량(207)의 한쪽 전극으로서 기능할 수 있는 각 불순물 영역(135, 136, 144, 145)에는 p형을 부여하는 불순물 원소가 첨가되어 있다. In addition, a storage capacitor 207 can function as one electrode of each impurity regions (135, 136, 144, 145) which has the impurity element that gives the p type is added. 보유용량(207)은 절연막(106)을 유전체로 하여, 용량 배선에 접속되는 전극(125a, 125b)과, 반도체층에 의해 형성되어 있다. A storage capacitor 207 and the insulating film 106 as a dielectric, is formed by an electrode (125a, 125b) and the semiconductor layer to be connected to the capacitor wiring.

이상과 같이 하여, 구동회로(201)와 화소부(205)를 동일 기판 상에 형성할 수 있다. It can be formed on the same to the driving circuit 201 and the pixel portion 205, the substrate as described above. 구동회로(201)는 n채널형 TFT(203)와 p채널형 TFT(204)로 구성된 CMOS 회로(202)를 포함하고, 화소부(205)는 n채널형 TFT로 된 화소 TFT(206)와 보유용량(207)을 포함한다(도 3(B)). Driving circuit and the unit 201 are n-channel type TFT (203) and a p-channel TFT comprises a (204) CMOS circuit 202 consisting of, and the pixel portion 205 is an n-channel TFT of the pixel TFT (206) includes a storage capacitor 207 (Fig. 3 (B)). 본 명세서에서는, 편의상, 그러한 기판을 액티브 매트릭스 기판이라 부른다. In the present specification, it referred to for convenience, such a substrate as an active matrix substrate.

도 5는 본 실시예에서 제조한 액티브 매트릭스 기판의 화소부의 상면도를 나타낸다. Figure 5 shows a top view of a pixel portion of the active matrix substrate manufactured in this embodiment. 도 3(B)에 도시된 것과 동일한 부호를 사용하여 도 4 및 도 5의 동일 또는 유사한 구성요소들을 나타낸다. Figure 3 also uses the same reference numerals as those shown in (B) represent 4 and the same or similar components of Fig. 도 3(B)에 도시된 점선 A-A'는 도 5의 점선 A-A'를 띠리 취한 단면도에 대응한다. The broken line A-A shown in Figure 3 (B), the broken line A-A of Figure 5, corresponds to a cross-sectional view taken ttiri. 도 3(B)에 도시된 점선 B-B'는 도 5의 점선 B-B'를 띠리 취한 단면도에 대응한다. The broken line B-B shown in Figure 3 (B), the broken line B-B of Figure 5, corresponds to a cross-sectional view taken ttiri. 또한, 도 4는 화소의 소스 배선(126)을 형성한 직후에 얻어진 액티브 매트릭스 기판의 상면도이다. Also, Figure 4 is a top view of an active matrix substrate obtained immediately after the formation of the source wiring 126 of the pixel.

본 실시예의 화소 구조는, 블랙 매트릭스를 사용하지 않고 화소 전극들 사이의 간극을 차폐하기 위해 화소 전극(170)의 엣지부가 소스 배선(126)과 겹쳐 배치되도록 형성되어 있다. The pixel structure of this embodiment is formed so as to be disposed to overlap with the edge portion a source wiring 126 of the pixel electrode 170 in order, without using a black matrix to shield the gap between the pixel electrodes.

또한, 본 실시예에서 나타낸 공정들에 따르면, 액티브 매트릭스 기판을 제조하는데 필요한 포토마스크의 수가 6개로 될 수 있다. Further, according to the process described in the present embodiment, the number of photo masks required for manufacturing the active matrix substrate may be six.

다음에, 이렇게 하여 제조된 액티브 매트릭스 기판으로부터 액티브 매트릭스형 액정표시장치를 제조하는 공정을 도 6을 사용하여 설명한다. Next, In this way an active matrix type liquid crystal display device from the active matrix substrate is manufactured it will be explained with reference to Figure 6 the process for manufacturing.

도 3(B)의 상태의 액티브 매트릭스 기판을 얻은 후, 도 3(B)의 액티브 매트릭스 기판 상에 배향막(301)을 형성한 다음, 이 액티브 매트릭스 기판에 러빙 처리를 행한다. 3 After obtaining the active matrix substrate in the state of (B), the formation of the alignment film 301 on the active matrix substrate of Fig. 3 (B), and then carries out a rubbing process on the active matrix substrate. 본 실시예에서는, 배향막(301)을 형성하기 전에, 기판의 간격을 유지하기 위해, 아크릴 수지막과 같은 유기 수지막을 패터닝하여 소망의 위치에 주상(柱狀) 스페이서를 형성하였다. In this embodiment, before forming the orientation film 301, to maintain the spacing of the substrate, by patterning an organic resin film such as an acrylic resin film to form a main phase (柱狀) spacer in a desired position. 또는, 주상 스페이서 대신에, 구상(球狀) 스페이서를 기판의 전면에 산포시킬 수도 있다. Or, instead of the columnar spacer, it is also possible to scatter a spherical (球狀) spacer on the whole surface of the substrate.

그 다음, 대향 기판(300)을 준비한다. Then, to prepare a counter substrate (300). 이 대향 기판(300)상에는 컬러 필터가 제공되어 있다. The counter substrate 300 is formed on the color filter is provided. 이 컬러 필터에는, 각 화소에 대응하여 착색층(302)과 차광층(303)이 배치되어 있다. A color filter, a colored layer 302 and the light-shielding layer 303 is arranged corresponding to each pixel. 그리고, 이 컬러 필터와 차광층을 덮을 수 있는 평탄화막(304)을 제공하였다. And, it provided a planarization film 304 that covers the color filters and the light shielding layer. 그 다음, 투명 도전막으로 된 대향 전극(305)을 화소부에서 평탄화막(304) 위에 형성하고, 대향 기판의 전면에 다른 배향막(306)을 형성하고, 러빙 처리를 행하였다. Then, formed on the transparent conductive film in the counter electrode 305, a planarization layer 304 in the pixel portion, forming the other orientation film 306 on the entire surface of the counter substrate was subjected to a rubbing process.

그 다음, 화소부와 구동회로가 형성되어 있는 액티브 매트릭스 기판과 대향 기판(300)을 밀봉재(307)를 사용하여 서로 접착한다. Then, the pixel portion and the active matrix substrate and the counter substrate 300, which drive circuit is formed by using the sealing material 307 are bonded to each other. 밀봉재(307)에는 충전재가 혼입되어 있어, 이 충전재와 주상 스페이서에 의해 균일한 간격을 유지하여 상기 2개의 기판을 서로 접착한다. Sealing material 307. There is a filler is mixed, by maintaining a uniform gap by this filler and the columnar spacer is bonded to each other to the two substrates. 그후, 양 기판 사이의 공간에 액정재료(308)를 주입하고, 봉지재(도시되지 않음)에 의해 완전히 봉지(封止)한다. Thereafter, injecting a liquid crystal material 308 in a space between the substrates, and completely sealed (封 止) by a sealing material (not shown). 액정재료(308)로서는, 공지의 액정재료가 사용될 수 있다. The liquid crystal material 308 may be used, a known liquid crystal material. 그 다음, 액티브 매트릭스 기판 또는 대향 기판을 소망의 형상으로 절단한다. Next, cutting the active matrix substrate or the counter substrate into a desired shape. 이 경우, 도금 처리를 행하기 위해 제공된 더미 패턴이 절단된다. In this case, the cutting a dummy pattern provided in order to perform a plating process.

도 8(A)는 절단 후의 액티브 매트릭스형 액정표시장치의 상면도이고, 도 8(B)는 점선 D-D'를 따라 취한 이 액정표시장치의 단면도이다. Figure 8 (A) is a top view of an active matrix type liquid crystal display device after cutting, 8 (B) also has a cross-sectional view of a liquid crystal display device taken along the broken line D-D '. 도 8(A)∼도 8(C)에서, 부호 400은 단자부를 나타내고, 부호 401은 외부 단자에 접속되는 전극을 나타낸다. In Figure 8 (A) ~ FIG. 8 (C), numeral 400 denotes a terminal, reference numeral 401 denotes an electrode to be connected to an external terminal. 또한, 간략화를 위해, 도 8(A)∼도 8(C)에는 구동회로부(402)의 TFT를 하나만 나타내고, 화소부(403)에는 소스 배선(126)만을 나타내었다. Further, for the sake of simplicity, FIG. 8 (A) ~ FIG. 8 (C) has shown only a TFT of a driver circuit 402, a pixel portion 403 is shown only the source wiring 126. The 또한, 전극(401)은 배선(157∼160)에 전기적으로 접속되어 있다. In addition, the electrode 401 is electrically connected to the wiring (157-160). 단자부(400)에서는, 도금 처리된 단자(401)의 일부가 노출되고, 투명 도전막(404)이 형성되어 있는 상태로 되어 있다. In the terminal portion 400, the portion is exposed, a transparent conductive film 404 of the plating terminal 401 is in a state that is formed.

또한, 이 기술분야에서 알려진 기술을 사용하여 편광판(309) 등이 적절히 제공되었다. It has also been provided as appropriate such as a polarizing plate 309 using known techniques in the art. 그 다음, 공지의 기술을 이용하여 단자부의 노출된 부분에 FPC가 접착된다. Then, using a known technique the FPC is adhered to the exposed portions of the terminal portions. 도 8(C)는 FPC(405)가 부착된 후의 액정표시장치의 단면도를 나타낸다. Figure 8 (C) is a sectional view of a liquid crystal display device after the FPC (405) is attached.

이와 같이 하여 제조된 액정 모듈의 구성을 도 9의 상면도를 참조하여 설명한다. The configuration of the liquid crystal module manufactured in this way will be described with reference to the top view of FIG. 도 6에서 나타낸 동일 부호를 도 9의 동일 구성요소들에도 사용한다. The same reference numerals shown in Fig 6 will be used for the same components of Fig.

도 9에 나타낸 액정 모듈의 상면도에서, 액티브 매트릭스 기판이 컬러 필터가 제공되어 있는 대향 기판(300)에 밀봉재(370)를 통해 접착되어 있다. In the top view of the liquid crystal module shown in Figure 9, the active matrix substrate is bonded with the sealing material 370 on the counter substrate 300 with the color filter is provided. 이 액티브 매트릭스 기판에는, 화소부, 구동회로, FPC(Flexible Printed Circuit)(321)를 부착하기 위해 사용되는 외부 입력단자(319), 이 외부 입력단자(319)를 각 회로의 입력부에 접속하기 위해 사용되는 배선(320)이 형성되어 있다. An active matrix substrate, a pixel portion, a driver circuit, FPC (Flexible Printed Circuit) (321), the external input terminal 319 that is used to attach, for connecting the external input terminal 319 to the input of a respective circuit wiring is used (320) are formed.

대향 기판측에는, 게이트 배선측 구동회로(201a)와 겹치도록 차광층(303a)이 제공되어 있다. A counter substrate side, there is a light blocking layer (303a) provided so as to overlap with the gate wiring side driver circuit (201a). 또한, 대향 기판측에는, 소스 배선측 구동회로(201b)와 겹치도록 다른 차광층(303b)이 제공되어 있다. In addition, the other light shielding layer (303b) is provided so as to overlap a side of the counter substrate, (201b) as a source wiring side driver circuit. 또한, 화소부(205)상에서 대향 기판측에 제공되어 있는 컬러 필터(302)에는, 차광층과 적색(R), 녹색(G), 청색(B)의 각 색에 대한 착색층이 각 화소에 대응하여 제공되어 있다. Further, the color filter 302 is provided on the counter substrate side on the display unit 205, the colored layer for each color of the light-blocking layer and the red (R), green (G), and blue (B) for each pixel It is provided correspondingly. 액정 모듈이 실제로 화상을 표시할 때는, 적색(R)의 착색층, 녹색(G)의 착색층, 청색(B)의 착색층으로 구성된 3가지 색에 의해 컬러 표시가 이루어진다. When the liquid crystal module to actually display an image, a color display is made by the three colors consisting of a colored layer of a colored layer, a blue (B) of the colored layer, a green (G), red (R). 각 색의 착색층은 임의로 배열될 수도 있다. Colored layers of respective colors may optionally also be arranged.

이 경우, 컬러화를 도모하기 위해 컬러 필터(302)가 대향 기판에 제공되지만, 본 발명은 이것에 한정되지 않는다. In this case, the color filter 302 is provided on the counter substrate in order to reduce the colorization, the present invention is not limited thereto. 액티브 매트릭스 기판이 제조될 때,이 액티브 매트릭스 기판에 컬러 필터가 형성될 수도 있다. When the active matrix substrate to be prepared, and may be a color filter is formed on the active matrix substrate.

또한, 표시영역 이외한 부분을 차광하기 위해, 컬러 필터에서 인접한 화소들 사이에 차광층(303)이 제공되어 있다. In addition, in order to shield the part other than the display area, a light blocking layer 303 between the adjacent pixels in the color filter it is provided. 또는, 구동회로를 덮을 수 있는 영역에도 차광층을 제공할 수도 있다. Or, in the light-shielding layer it may be provided to cover the area in which the driving circuit. 또는, 후의 단계에서 액정표시장치가 전자기기의 표시부로서 조립될 때, 구동회로를 덮을 수 있는 영역이 커버에 의해 덮이기 때문에, 차광층을 특별히 제공하지 않아도 된다. Or, after the time the liquid crystal display device assembly as a display portion of the electronic device in step, since the area to cover the driving circuit is covered by a cover, is not necessary to specifically provide a light shielding layer. 또한, 액티브 매트릭스 기판을 제조할 때, 액티브 매트릭스 기판 상에 차광층을 형성할 수도 있다. In addition, when manufacturing the active matrix substrate, it is also possible to form the light-blocking layer on the active matrix substrate.

또한, 하지막과 배선으로 구성되는 FPC(321)가 이방성 도전성 수지를 사용하여 외부 입력단자에 접착된다. In addition, not FPC (321) consisting of a film and the wiring are attached to the external input terminal with anisotropic conductive resin. 또한, 기계적 강도를 증대시키기 위해 FPC(321)를 보강판으로 보강한다. Further, the reinforcing FPC (321) to the reinforcing plate in order to increase the mechanical strength.

또한, 본 실시예에서는, 모든 구동회로를 기판상에 형성한 예를 나타내었으나, 구동회로의 일부에 몇개의 IC를 사용할 수도 있다. In this embodiment, eoteuna shown an example in all form a driver circuit on a substrate, it is also possible to use one of the IC portion of the driver circuit.

이상과 같이 하여 제조된 액정 모듈은 각종 전자기기의 표시부로서 사용될 수 있다. The liquid crystal module manufactured as described above can be used as a display portion of various electronic equipment. 이 액정 모듈을 조립할 때, 백라이트(310)와 도광판(311)을 제공하고, 커버(312)로 덮어, 도 6에 도시된 바와 같은 액티브 매트릭스형 액정표시장치를 완성할 수 있다. When assembling the liquid crystal module, it provides a back light 310 and the light guide plate 311, covered with a cover 312, it is possible to complete the active matrix type liquid crystal display device as shown in FIG. 커버(312)는 접착제와 유기 수지에 의해 액정 모듈에 접착된다. Cover 312 is adhered to a liquid crystal module with an adhesive with an organic resin. 또한, 기판을 대향 기판에 접착할 때, 양 기판을 프레임으로 둘러싸고, 기판과 프레임 사이의 공간에 유기 수지를 충전하여, 기판을 프레임에 접착시킨다. Further, when bonding the substrate to the counter substrate, surrounding the substrate amounts to a frame, by filling the organic resin in a space between the substrate and the frame, thereby bonding the substrate to the frame.

[실시예 2] Example 2

본 발명은 화소부의 소스 배선이 구동회로의 소스 배선과는 다른 공정에 의해 형성되는 것을 특징으로 한다. The invention and the source wiring of the pixel portion to the source wire driver circuit is characterized in that it is formed by a different process. 본 실시예에서는, 종래기술과의 차이점을 도 10을 참조하여 설명한다. In the present embodiment, it will be described with reference to Figure 10. The difference from the prior art. 도 10에서는, 간략화를 위해, 화소부의 소스 배선(91)을 3개만 나타내고 게이트 배선(92)을 3개만 나타내고 있다. In Figure 10, for simplicity, it shows a pixel portion the source wiring 91, only 3 shows the gate wiring 92, only three. 또한, 화소부의 소스 배선(91)은 서로 평행하게 배치된 띠 형상으로 되어 있고, 이들 소스 배선(91) 사이의 간격은 화소 피치와 동일하다. Further, the source wiring 91 of the pixel portion may be in a belt-like arrangement in parallel with each other, the distance between the source wiring 91 is the same as that of the pixel pitch.

도 10은 디지털 구동을 실현하기 위해 사용되는 블록 구성이다. 10 is a block diagram which is used for realizing a digital driving. 본 실시예에서는, 이 블록 구성이 소스측 구동회로(93)와, 화소부(94)와, 게이트측 구동회로(95)를 포함하고 있다. In this embodiment, the block configuration and includes a source side driving circuit 93 and the display unit 94, and a gate side driving circuit (95). "구동회로"란 게이트측 구동회로와 소스측 구동회로을 포함한 총칭이다. "The driving circuit" is a general term including roeul gate side driver circuit and the source side driver circuit.

소스측 구동회로(93)는 시프트 레지스터(93a), 래치(A)(93b), 래치(B)(93c), D/A 변환기(93d), 버퍼(93e)를 구비하고 있다. A source side driving circuit 93 is provided with a shift register (93a), a latch (A), (93b), the latch (B), (93c), D / A converter (93d), the buffer (93e). 또한, 게이트측 구동회로(95)는 시프트 레지스터(95a), 레벨 시프터(95b), 버퍼(95c)를 구비하고 있다. Further, the gate side driving circuit (95) is provided with a shift register (95a), a level shifter (95b), the buffer (95c). 또한, 필요에 따라, 래치(B)(93c)와 D/A 변환가(93d) 사이에 레벨 시프터 회로가 제공될 수도 있다. In addition, the need, the latch (B) may be provided (93c) and the D / A level shifter circuit byeonhwanga between (93d) according to.

또한, 본 실시예에서는, 도 10에 도시된 바와 같이, 소스측 구동회로(93)와 화소부(94) 사이에 콘택트부가 제공되어 있다. In the present embodiment, a, are provided with a contact between a source side driving circuit 93 and the display unit 94 as shown in Fig. 이것은, 소스측 구동회로의 소스 배선과 화소부의 소스 배선(91)이 서로 다른 공정에서 형성되기 때문이다. This is because the source wiring 91, a source wiring and a pixel portion of a source side driver circuit are formed in a different step. 본 발명에서는, 화소부의 소스 배선은 게이트 전극과 동일한 재료를 사용하여 그 소스 배선에 대한 도금 처리를 행한 다음, 이 도금된 배선을 저항값이 낮은 재료로 덮기 위해 소스측 구동회로의 소스 배선에 대한 공정과는 다른 공정에서 형성된다. According to the present invention, the source wiring of the pixel portion using the same material as a gate electrode was subjected to plating treatment for the source wiring, and then, the value of the plated wiring resistance of the source wiring to the source side driver circuit so as to cover a lower material process and are formed in different processes.

또한, 도금 처리를 행하기 위해, 화소부의 모든 소스 배선이 동일한 전위가 되도록 배선 패턴을 사용하여 서로 접속되고, 도금 처리용 전극(96)이 제공되어 있다. Further, in order to perform a plating process, a pixel portion all of the source wiring are connected to each other by using a wiring pattern so that the same potential, is provided with a plated electrode (96). 또한, 마찬가지로, 단자부가 배선 패턴을 사용하여 서로 접속되고, 도금 처리용 전극이 제공되어 있다. Similarly, the terminal portions are connected to each other by using a wiring pattern, is provided with electrodes for the plating process. 도 10에서는, 도금 처리를 행하기 위해 사용되는 전극들은 따로따로 제공되었으나, 소스 배선들이 배선 패턴에 의해 접속되고, 접속된 소스 배선들이 단일 전극을 사용하여 한번에 도금 처리될 수도 있다. In Figure 10, electrodes that are used to perform a plating process may be separately provided, but apart from, the source wiring are connected by the wiring pattern, connected to the source wiring to use a single electrode at a time, the plating process. 또한, 도 10에 도시된 점선은 기판 분단선(97)이 되고, 도금 처리 후에 절단되는 위치를 나타낸다. In addition, broken lines shown in Figure 10, the substrate becomes a division line (97), indicates the position to be cut after the plating process.

또한, 화소부(94)는 다수의 화소를 포함하고, 이들 다수의 화소에는 TFT 소자가 제공되어 있다. Further, the pixel portion 94 may includes a plurality of pixels, providing the TFT elements, the number of these pixels. 또한, 화소부(94)에는, 게이트측 구동회로에 접속되는 다수의 게이트 배선이 서로 평행하게 제공되어 있다. Further, the pixel portion 94, there is a plurality of gate wirings connected to the gate side driver circuit is provided in parallel with each other. 또한, 게이트 전극과 동일한 재료를 사용하여 전극에 대해 도금 처리를 하는 동안, 단자부는 저항값이 낮은 재료로 덮여 있는 것이 바람직하다. Further, while using the same material as the gate electrode for the plating treatment for the electrode, the terminal portion, it is preferable that the resistance value is covered with a low material.

또는, 게이트측 구동회로(95)의 반대측에 화소부(94)를 사이에 두고 게이트측 구동회로가 제공될 수도 있다. Or, sandwiching the pixel section 94 on the side opposite to the gate side driving circuit (95) may be provided with a gate side driving circuit.

또한, 구동회로가 아날로그 방식으로 구동되는 경우에는, 래치 회로 대신에 샘플링 회로가 제공될 수도 있다. Further, when the driving circuit is driven in an analog manner, and it may be provided with a sampling circuit in place of the latch circuit.

본 실시예는 실시예 1과 조합될 수 있다. This embodiment can be combined as in Example 1. The

[실시예 3] Example 3

실시예 1에서는 테이퍼부를 선택적으로 에칭하는 예를 나타내었으나, 본 실시예에서는, 에칭 처리를 행하지 않는다. In Example 1, eoteuna is an example of selective etching with a taper, in this embodiment, does not perform the etching process. 본 실시예에서는, 화소부만이 실시예 1과 다르므로, 도 11(A) 및 도 11(B)에서는 그러한 화소부만을 나타내었다. In this embodiment, since only the pixel portion is different from the first embodiment, FIG. 11 (A) and in Fig. 11 (B) shows that only the pixel portion.

본 실시예는 실시예 1의 도 2(B)의 제3 에칭 처리를 행하지 않는 예이다. The present embodiment is a second example which does not perform the third etching treatment of the embodiment of FIG. 12 (B). 도 11(A)에서, 화소 TFT(709)의 화소 전극(700)이 투명 도전막으로 형성되어 있다. In Figure 11 (A), the pixel electrode 700 of the pixel TFT (709) is formed of a transparent conductive film.

도 11(A)에서, 게이트 전극의 구조는 실시예 1의 게이트 전극의 구조와 다르고, 제1 도전층(707, 708)은 테이퍼부를 가지고 있다. In Figure 11 (A), the structure of the gate electrode is different from the structure of the gate electrode of the first embodiment, the first conductive layer (707, 708) has a taper. 따라서, 제1 도전층(707)은 절연막을 사이에 두고 불순물 영역과 겹쳐 있다. Thus, the first conductive layer 707 is interposed between the insulating film may overlap the impurity regions.

테이퍼부를 가진 제1 도전층(707, 708)이 실시예 1의 제1 도전층(124a)에 대응한다. It corresponds to the first conductive layer (124a) of the embodiment the tapered part with the first conductive layer (707, 708) the first embodiment. 부호 701은 소스 배선을 나타내고, 부호 720은 게이트 배선을 나타낸다. Numeral 701 denotes a source wiring, and reference numeral 720 denotes a gate wiring.

또한, 도 11(B)는 액정 모듈이 삼중 게이트 구조로 된 예를 나타낸다. In addition, FIG. 11 (B) shows an example of a liquid crystal module as a triple gate structure. 도 11(B)에서, 제1 도전층(804)은 절연막을 사이에 두고 불순물 영역(803, 805)과 겹쳐 있고, 제1 도전층(807)은 절연막을 사이에 두고 불순물 영역(806, 808)과 겹쳐 있고, 제1 도전층(810)은 절연막을 사이에 두고 불순물 영역(809, 811)과 겹쳐 있다. In Figure 11 (B), the first conductive layer 804 may overlap with sandwiching an insulating film impurity regions (803, 805), the first conductive layer 807 is interposed between the insulating impurity regions (806, 808 ) and it overlaps the first conductive layer 810 may overlap with the impurity regions sandwiching an insulating film (809, 811). 부호 801은 소스 배선(도금 처리에 의한)을 나타내고, 부호 820은 게이트 배선을 나타낸다. Numeral 801 denotes a source wiring (by plating processing), and reference numeral 820 denotes a gate wiring.

본 실시예에서는, 3중 게이트 구조를 사용하기 때문에, OFF 전류가 감소될 수 있다. In this embodiment, because it uses the triple gate structure, an OFF current can be reduced. 또한, 게이트 전극의 폭이, 예를 들어, 1.5 ㎛로 좁기 때문에, OFF 전류가 더욱 감소될 수 있다. In addition, the width of the gate electrode, for example, as narrow as 1.5 ㎛, the OFF current can be further reduced.

본 실시예는 실시예 1 또는 실시예 2와 자유롭게 조합될 수 있다. This embodiment can be freely combined with Embodiment 1 or Embodiment 2.

[실시예 4] Example 4

실시예 1에서는 투과형 액정표시장치에 사용되는 액티브 매트릭스 기판을 형성하는 예를 나타내었으나, 본 실시예는 반사형 액정표시장치의 예를 나타낸다. In Example 1, eoteuna is an example of forming an active matrix substrate used for a transmission type liquid crystal display device, this embodiment shows an example of a reflection type liquid crystal display device. 본 실시예의 화소부만이 실시예 1과 다르므로, 도 12에는 그러한 화소부만을 나타내었다. Since in this embodiment only the pixel portion different from the first embodiment, Fig. 12 shows only such a pixel portion.

기판으로서는, 유리 기판, 석영 기판, 또는 플라스틱 기판이 사용될 수 있다. As the substrate, a glass substrate, a quartz substrate, or a plastic substrate can be used. 또한, 본 실시예는 반사형 액정표시장치에 관한 것이기 때문에, 기판에 특정한 제한은 없고, 예를 들어, 규소 기판, 금속 기판, 또는 표면에 절연막이 형성된 스테인리스 강 기판을 사용할 수도 있다. Further, this embodiment, because of the reflection type liquid crystal display device, the substrate is not limited to the specific, for example, it is also possible to use a stainless steel substrate insulating film is formed on a silicon substrate, a metal substrate, or a surface.

도 12는, 실시예 1에 따라 도금 처리를 행하여 소스 배선(1401)을 얻고, 제2 층간절연막을 형성한 후, 포토마스크를 사용하여 패터닝하여 콘택트 홀을 형성하고, 이어서, 각각의 전극, 게이트 배선, 화소 전극(1406)을 형성하는 예이다. Figure 12 is, in Example 1 subjected to plating treatment to obtain a source wiring 1401 according to, after forming the second interlayer insulating film, it is patterned using a photomask to form a contact hole, and then, each of the electrodes, the gate wire, an example of forming the pixel electrode 1406. 화소 전극(1406)은 불순물 영역(1405)에 전기적으로 접속되어 있다. A pixel electrode 1406 is electrically connected to the impurity region 1405. 이들 전극과 화소 전극(1406)의 재료로서는, 반사성이 우수한 재료가 사용될 수 있다. As a material of the electrodes and the pixel electrode 1406, a high reflective material may be used. 예를 들어, Al(알루미늄) 또는 Ag(은)을 주성분으로 하는 막 또는 이들 재료의 적층막을 사용할 수도 있다. For example, it is also possible to use a film or a laminated film of these materials as a main component of Al (aluminum) or Ag (silver). 도 12에서, 화소 TFT(1402)는 2중 게이트 구조이고, 2개의 채널 형성 영역을 가지고 있다. 12, the pixel TFT (1402) is the gate structure 2, has two channel forming regions. 이들 채널 형성 영역은 게이트 전극(1403, 1404)과 절연막을 사이에 두고 서로 겹쳐 있다. The channel forming region through the gate electrode (1403, 1404) and the insulating film overlaps each other. 부호 1420은 게이트 배선을 나타낸다. Numeral 1420 denotes a gate wiring.

도 12의 구조를 얻는 제조방법에 따르면, 화소 전극과 게이트 배선을 동시에 제조할 수 있기 때문에, 액티브 매트릭스 기판을 제조하는데 필요한 포토마스크의 총 수를 5개로 감소시킬 수 있다. Can be also prepared according to the method for obtaining the structure 12, it is possible to manufacture the pixel electrodes and the gate wirings at the same time, reducing the total number of five photo masks required for manufacturing the active matrix substrate.

[실시예 5] Example 5

본 실시예에서는 실시예 1과는 다른 공정에 의해 소스 배선을 형성하는 예를 도 13(A)∼도 13(C)에 나타낸다. In this embodiment, in Example 1, it is shown in such FIG. 13 (A) ~ FIG. 13 (C) to form a source wiring by another process.

도 13(A)는, 화소부(911)의 소스 배선(903)을 도금 처리한 후 층간절연막을 형성하고, 이 층간절연막에 콘택트 홀을 형성한 후, 단자부(900)를 도금 처리하는 예를 나타낸다. Figure 13 (A), after plating a source wiring 903 of the pixel portion 911, after forming an interlayer insulating film, a contact hole is formed in the interlayer insulating film, an example of plating the terminal portions (900) It represents.

먼저, 구동회로부(910)의 게이트 전극(902)과 동일한 공정에서 단자부(900)의 전극(901)을 형성한다. First, form the electrode 901 of the terminal portion 900 in the same process as the gate electrode 902 of the drive circuit 910. The 이 전극과 동일한 공정에서 소스 전극(903)을 형성한다. In the same step as the electrode to form a source electrode 903. 먼저, 화소부(911)의 소스 배선(903)만을 선택적으로 도금 처리한다. First, a selective plating process with only a source wiring 903 of the pixel portion 911. 이어서, 층간절연막을 형성하고, 콘택트 홀을 형성한다. Then, an interlayer insulating film, a contact hole is formed. 이 콘택트 홀을 형성할 때, 단자부(900)의 전극(901)의 일부가 노출되도록 한다. When forming the contact hole, so that a portion of the electrode 901 of the terminal portion 900 exposed. 그 다음, 단자부(900)의 전극(901)의 노출된 영역만을 도금 처리하여 도금막(904)을 형성한다. Then, a treatment only the exposed areas of the electrodes 901 of the terminal 900, the plating to form a plating film 904. The 그후, 인출 배선, 소스 배선, 및 드레인 배선을 형성한다. Then, to form the outgoing wiring, source wiring, and the drain wiring. 이어서, 이후의 공정은 실시예 1에 따라 행하여 도 13(A)에 도시된 구조를 형성할 수 있다. Then, the process is performed subsequent to forming the structure shown in Fig. 13 (A) according to the first embodiment.

도금막(904)의 형성 전에, 반도체층에 함유된 불순물 원소의 활성화를 행하는 것이 바람직하다. Before the formation of the coating film 904, it is preferable to perform the activation of the impurity element contained in the semiconductor layer. 부호 920은 FPC를 나타낸다. Numeral 920 denotes an FPC.

또한, 실시예 1과 마찬가지로, 도금 처리를 행할 때, 도금될 배선과 전극을 서로 동일 전위가 되도록 더미 패턴을 이용하여 서로 접속한다. Further, similarly to the first embodiment, when performing the plating process, using the dummy patterns and the wiring electrode to be plated so that the same potential to each other and connected to each other. 후의 공정에서 기판을 절단할 때, 전극들이 절단되어 서로 분리된다. When cutting a substrate in a later step, the electrodes are cut and separated from each other. 또는, 이들 더미 패턴을 사용하여 단락 링을 형성할 수도 있다. Alternatively, using these dummy patterns may be formed on the short-circuit ring.

도 13(B)는 도 13(A)와는 다른 공정에서 도금 처리를 행하는 예를 나타낸다. Figure 13 (B) shows an example in which the plating in other processes different from Fig. 13 (A). 본 실시예는, 게이트 전극(11002)의 형성과 동시에 소스 배선(11003)을 형성하지 않는 예이다. The present embodiment is an example which does not form a source wiring 11003 at the same time as the formation of the gate electrode 11002.

게이트 전극(11002)을 보호할 수 있는 절연막을 형성한 후, 각 반도체층에 첨가된 불순물 원소의 활성화를 행하고, 포토리소그래피 공정에 의해 절연막상에 화소부(11011)의 소스 배선(11003)과 단자부(11000)의 전극(11001)을 동시에 형성한다. After forming the insulating film capable of protecting the gate electrode 11002, performs the activation of the impurity element added to the semiconductor layers, picture source wiring 11003 and the terminal portion of the pixel portion (11011) is disposed on the insulation by a lithographic process to form an electrode 11001 of (11000) at the same time. 이 배선과 전극은 저항값이 낮은 금속재료(대표적으로는, 알루미늄, 은, 또는 구리를 주성분으로 하는 금속재료)로 되어 있다. The wiring and the electrode is a metal material, the resistance value is low as a (typically aluminum, silver metal material containing as a main component, or copper). 앞에서 설명한 바와 같이, 화소부(11011)의 소스 배선(11003)은 저항값이 낮은 금속재료를 사용하여 형성되기 때문에, 화소부의 면적이 대면적화하여도 액정 모듈을 충분히 구동시킬 수 있다. As described above, the source wiring of the pixel portion (11011) (11003) is also able to sufficiently drive the liquid crystal module are formed using a low-resistance metallic material, the optimization of the pixel portion facing area. 또한, 마스크의 총 수를 감소시키기 위해, 소스 배선을 인쇄법에 의해 형성할 수도 있다. Further, in order to reduce the total number of masks, it is also possible to form the source wiring by the printing method.

그 다음, 도금 처리(전해 도금법)를 행하여, 화소부(11011)의 소스 배선(11003)의 표면과 단자부(11000)의 전극(11001)의 표면에 금속막을 형성한다. Then, subjected to a plating process (electrolytic plating) to form the pixel portion (11011), the source wiring 11003 in the metal surface of the electrode 11001 of the surface of the terminal portion (11000) of the film. 이어서, 이후의 공정은 실시예 1에 따라 행하여 도 13(B)에 도시된 구조를 형성할 수 있다. Then, the process is performed subsequent to forming the structure shown in Fig. 13 (B) according to the first embodiment.

도 13(C)는 도 13(A)에 도시된 공정과는 다른 공정에서 소스 배선을 형성하는 예를 나타낸다. Figure 13 (C) and is the process shown in 13 (A) also shows an example of forming the source wiring in a different process. 부호 11020은 FPC를 나타낸다. Numeral 11020 denotes an FPC.

본 실시예에서는, 인쇄법에 의해 소스 배선을 형성한다. In this embodiment, a source wiring by the printing method. 화소부(11032)의 소스 배선(11033)의 위치 정밀도를 향상시키기 위해 도전층을 형성하였다. To improve the position accuracy of the source wire (11 033), the display unit (11032) to form a conductive layer.

본 실시예에서는, 도전층을 게이트 전극과 동일한 공정에서 형성하였다. In this embodiment, to form a conductive layer in the same process as the gate electrode. 그 다음, 게이트 전극을 절연막으로 덮지 않고, 불순물 원소의 활성화를 행하였다. Then, rather than covered by the gate electrode with an insulating film, it was subjected to an activation of the impurity element. 활성화로서는, 예를 들어, 불활성 분위기에서 감압 하에 열어닐을 행함으로써, 도전층의 산화에 의해 게이트 전극이 높은 저항값을 가지게 되는 것을 억제할 수 있다. As the activation, for example, it can be opened by performing a carbonyl under reduced pressure in an inert atmosphere to inhibit the oxidation of the conductive layer had a high resistance value of the gate electrode. 이어서, 도전층들 사이의 공간을 메우기 위해 인쇄법을 이용하여 소스 배선을 형성하였다. Then, the source wiring was formed by using a printing method to fill a space between the conductive layers. 또한, 도전층이 소스 배선을 따라 형성되기 때문에, 인쇄법(스크린 인쇄법)에서 일어날 수 있는 단선을 피하는 것이 가능하다. In addition, since the conductive layer is formed along the source wiring, it is possible to avoid the disconnection that may occur in the printing method (a screen printing method). 이어서, 후의 공정은 실시예 1에 따라 행하여 도 13(C)에 도시된 구조를 형성할 수 있다. Then, after the process is carried out to form the structure shown in Fig. 13 (C) according to the first embodiment. 도 13(C)에서, 부호 11030은 단자부를 나타내고, 부호 11031은 구동회로부를 나타내고, 부호 11034는 FPC를 나타낸다. In Figure 13 (C), reference numeral 11030 denotes a terminal, reference numeral 11 031 denotes a driver circuit portion, reference numeral 11 034 shows an FPC.

스크린 인쇄법은 다음과 같이 실행된다. Screen printing is carried out as follows. 예를 들어, 소망의 패턴의 개구부를 가진 판을 마스크로 사용하여, 금속 입자(Ag, Al 등)가 혼입된 페이스트(희석액) 또는 잉크를 상기 개구부로부터 인쇄할 부재에 대응하는 기판 상에 형성한다. For example, by using a plate having an opening of a desired pattern as a mask, thereby forming on the substrate corresponding to the member to print the metal particles (Ag, Al, etc.) is mixed into a paste (diluent), or the ink from the opening . 그후,열 소성을 행하여, 소망의 패턴을 가진 배선을 형성한다. Thereafter, subjected to thermal sintering, to form a wiring having a desired pattern. 그러한 스크린 인쇄법은 비교적 저렴하고, 넓은 면적에 적용될 수 있기 때문에, 이 스크린 인쇄법이 본 발명에 적합할 수 있다. Such a screen printing method is because it is relatively inexpensive, and can be applied to a large area, this can be a screen printing method suitable for the present invention.

또는, 스크린 인쇄법 대신에, 회전 드럼을 사용한 철판 인쇄법, 요판 인쇄법, 및 각종 오프셋 인쇄법이 본 발명에 적용될 수도 있다. Or, it may be applied to, instead of a screen printing method, a steel plate printing method using the rotary drum, the intaglio printing method, and the present invention are various offset printing method.

본 실시예는 실시예 1∼실시예 4 중의 어느 것과도 자유롭게 조합될 수 있다. This embodiment is an embodiment 1 through embodiment can be freely combined with any of Example 4.

[실시예 6] Example 6

실시예 1에서는 탑 게이트 구조를 가진 TFT의 예를 나타내었지만, 본 발명은 이러한 TFT 구조에 한정되지 않는다. In Example 1, although the example of the TFT having a top gate structure, the present invention is not limited to the TFT structure. 본 실시예에서는, 보텀 게이트 구조를 가진 화소 TFT(1502)의 예를 도 14에 나타낸다. In this embodiment, an example of a pixel TFT (1502) having a bottom gate structure in Fig.

먼저, 기판 상에 게이트 전극(1503)과 소스 배선을 형성한 후, 게이트 절연막을 형성한다. First, after forming the gate electrode 1503 and the source wiring on the substrate, a gate insulating film. 그 다음, 게이트 절연막을 사이에 두고 게이트 전극(1503)과 겹치도록 반도체막을 형성한다. Then, through the gate insulating film so as to overlap the gate electrode 1503 is formed a semiconductor film. 그 다음, 채널 형성 영역을 구성하는 반도체막의 일부 위에 선택적으로 절연층을 형성한 다음, 도핑 처리를 행한다. That then, optionally, forming an insulating layer over a portion of the semiconductor film constituting the channel forming area, and then performs the doping process. 이어서, 활성화 처리를 행한 후, 반도체막과 게이트 절연막을 모두 선택적으로 제거한다. Then, after performing the activation process, the selective removal of all of the semiconductor film and the gate insulating film. 이 때, 소스 배선을 덮은 절연막이 제거되어 이 소스 배선의 표면을 노출시킨다. At this time, the insulating film covering the source wiring is removed to expose the surface of the source wiring. 그 다음, 소스 배선의 표면을 도금 처리하여, 저항값이 낮은 소스 배선(1501)을 형성한다. Then, the plating process the surface of the source wire, forming a low resistance source wiring 1501.

그 다음, 층간절연막을 형성하고, ITO로 된 화소 전극(1504)을 형성한 다음, 콘택트 홀을 형성한다. Then, the formation of the interlayer insulating film, a pixel electrode 1504 of ITO and then a contact hole is formed. 그 다음, 화소 TFT(1502)의 소스 영역을 소스 배선(1501)에 접속하는 전극을 형성하고, 게이트 전극에 접속되는 게이트 배선(1520)을 형성하고, 화소 TFT(1502)의 드레인 영역을 화소 전극(1504)에 접속하는 전극을 형성한다. Then, to form an electrode for connecting the source region of the pixel TFT (1502) to a source wiring line 1501, forms a gate wire 1520 to be connected to the gate electrode, the pixel to the drain region of the pixel TFT (1502) electrodes to form an electrode to be connected to 1504.

본 실시예는 실시예 1∼실시예 5 중의 어느 것과도 자유롭게 조합될 수 있다. This embodiment is an embodiment 1 through embodiment can be freely combined with any of the example 5.

[실시예 7] Example 7

본 실시예에서는 실시예 1에 나타낸 공정과는 다른 공정에서 소스 배선을 형성하는 예를 도 15에 나타낸다. Process as shown in Example 1 in the present embodiment is shown in Fig. 15, for example to form a source wiring in the other process.

도 15는, 층간절연막을 형성한 후, 그 층간절연막 상에 ITO로 된 화소 전극(1600)을 형성한 다음, 소스 배선(1601)을 형성하는 예이다. 15 is after formation of the interlayer insulation film, for forming a forming a pixel electrode 1600 of ITO on the interlayer insulating film, and then, the source wiring 1601.

본 실시예에서는, 소스 배선(1601)을 스크린 인쇄법에 의해 형성하고, 이 소스 배선(1601)을 화소 TFT(1602)의 소스 영역에 접속하는 접속 전극(1621)이 제공된다. In this embodiment, the source wiring 1601 are formed by a screen printing method, a connection electrode 1621 connecting the source wire 1601, the source region of the pixel TFT (1602) is provided.

스크린 인쇄법은 다음과 같이 실행된다. Screen printing is carried out as follows. 예를 들어, 소망의 패턴의 개구부를 가진 판을 마스크로 사용하여, 금속 입자(Ag, Al, Cu 등)가 혼입된 페이스트(희석액) 또는 잉크를 상기 개구부로부터 인쇄할 부재에 대응하는 기판 상에 형성한다. For example, by using a plate having an opening of a desired pattern as a mask, on a substrate corresponding to the metallic particles (Ag, Al, Cu, etc.) is mixed into a paste (diluent) or members for printing the ink from the opening forms. 그후, 열 소성을 행하여, 소망의 패턴을 가진 배선을 형성한다. Thereafter, subjected to thermal sintering, to form a wiring having a desired pattern. 그러한 스크린 인쇄법은 비교적 저렴하고, 넓은 면적에 적용될 수 있기 때문에, 이 스크린 인쇄법이 본 발명에 적합할 수 있다. Such a screen printing method is because it is relatively inexpensive, and can be applied to a large area, this can be a screen printing method suitable for the present invention.

또는, 스크린 인쇄법 대신에, 회전 드럼을 사용한 철판 인쇄법, 요판 인쇄법, 및 각종 오프셋 인쇄법이 본 발명에 적용될 수도 있다. Or, it may be applied to, instead of a screen printing method, a steel plate printing method using the rotary drum, the intaglio printing method, and the present invention are various offset printing method.

본 실시예에서는, 소스 배선(1601)을 구리로 하고, 접속 전극(1621)과 게이트 배선(1621)을 Ti/Al/Ti의 3층 적층으로 형성하였다. In this embodiment, the source wire 1601 with copper, the connection electrode 1621 and the gate wiring 1621 was formed in a three-layer laminate of a Ti / Al / Ti.

본 실시예는 실시예 1∼실시예 4 중의 어느 것과도 자유롭게 조합될 수 있다. This embodiment is an embodiment 1 through embodiment can be freely combined with any of Example 4.

[실시예 8] Example 8

본 실시예에서는 액정 모듈을 3중 게이트 구조로 구성하는 경우의 화소의 상면도를 도 17에 나타낸다. In this embodiment, the pixel shown in Figure 17 a top view of the case of constituting the liquid crystal module as a triple gate structure.

도 17에서, 부호 1201은 반도체층, 부호 1202는 게이트 전극, 부호 1203은 용량 전극, 부호 1204는 소스 배선, 부호 1205는 게이트 배선을 나타낸다. In Figure 17, reference numeral 1201 is a semiconductor layer, reference numeral 1202 denotes a gate electrode, reference numeral 1203 denotes a capacitor electrode, the source wire 1204, reference numeral 1205 denotes a gate wiring. 또한, 부호 1206은 용량 배선, 부호 1207은 반도체층을 소스 배선에 접속하는 전극, 부호 1209는 화소 전극, 부호 1208은 반도체층을 화소 전극에 접속하는 전극을 나타낸다. Further, reference numeral 1206 denotes a capacitor wiring, and reference numeral 1207 is the electrode for connecting the semiconductor layer to the source wiring, and reference numeral 1209 is a pixel electrode, reference numeral 1208 denotes an electrode for connecting the semiconductor layer to the pixel electrode.

본 실시예에서는, 반도체층(1201)을 덮는 절연막 상에 동일 공정에서 게이트 전극(1202)과 용량 전극(1203)을 형성한다. In this embodiment, in the same process on the insulating film covering the semiconductor layer 1201 form a gate electrode 1202 and the capacitor electrode 1203. 소스 배선(1204)은 이들 전극과 동일한 공정 또는 상이한 공정에서 형성된다. A source wiring 1204 are formed in the same process or a different process with the electrodes. 본 실시예에서는, 반도체층에 불순물 원소를 첨가하고, 그 첨가된 불순물 원소를 활성화한 후, 다른 공정에서 게이트 절연막 상에 배선을 형성하고, 그 배선의 표면을 도금 처리하여 이 배선의 저항값을 낮춘다. In this embodiment, by adding an impurity element to the semiconductor layer, after activating the added impurity element, and forming a wiring on the gate insulating film in another process, the plating process the surface of the wiring resistance of a wiring lower. 또한, 본 실시예에서는, 게이트 전극(1205), 용량 전극(1203), 게이트 전극(1202)을 덮는 층간절연막 상에 전극(1207, 1208), 소스 배선(1204), 및 용량 배선(1206)을 동일 공정에서 형성한다. In this embodiment, the gate electrode 1205, the capacitor electrode 1203, the gate electrode 1202, the electrode (1207, 1208) on the interlayer insulating film covering the source wiring 1204, and the capacitor wiring 1206 It is formed in the same step. 또한, 전극(1208)은 화소 전극(1209)의 일부와 접하고 이 부분과 겹치도록 제공된다. In addition, the electrode 1208 is provided so as to overlap with the portion in contact with a portion of the pixel electrode 1209. 화소 전극(1209)는 층간절연막상에 형성되는 투명 도전막으로 되어 있다. A pixel electrode 1209 is a transparent conductive film formed on the interlayer insulating film. 또한, 도 17에 도시된 바와 같이, 상면에서 보아, 용량 배선(1206)은 전극(1208)과 전극(1207) 사이에 배치되어 있다. In addition, as shown in Figure 17, as viewed from the upper surface, the capacitor wiring 1206 are disposed between the electrode 1208 and the electrode 1207.

게이트 전극(1202)은 게이트 절연막을 사이에 두고 3개의 위치에서 반도체층(1201)과 겹쳐 있어, 3중 게이트 구조를 구성한다. A gate electrode 1202, it is overlapped with the semiconductor layer 1201 in the three positions through the gate insulating film, constitute a triple gate structure. 게이트 전극 부근의 부분의 단면도가 도 11(B)의 것과 거의 동일하기 때문에, 이에 대한 설명은 생략한다. Since the cross-sectional view of a portion in the vicinity of the gate electrode to substantially the same as that of FIG. 11 (B), and the description thereof will be omitted.

도 11(B)는, 화소 TFT와 다른 반도체층에 화소부의 용량을 형성한 예이다. Figure 11 (B) is an example in which the capacitance of the pixel portion with the pixel TFT and the other semiconductor layer. 도 17에서, 화소 TFT의 반도체층의 일부에 의해 용량이 형성되어 있다. In Figure 17, a capacitor is formed by a portion of the semiconductor layer of the pixel TFT. 용량을 확보하기 위해, 절연막의 두께를 대략 80 nm로까지 얇게 할 수도 있다. In order to ensure the capacity, it is also possible to a thickness of approximately 80 nm down to a thin insulating film.

본 실시예에서는, 3중 게이트 구조로 함으로써 OFF 전류를 감소시킬 수 있다. In this embodiment, it is possible to reduce the OFF current by a triple gate structure. 또한, 게이트 전극(1202)의 폭이, 예를 들어, 1.5 ㎛로 좁게 됨으로써, OFF 전류가 더욱 감소될 수 있다. In addition, the width of the gate electrode 1202, for example, by being narrowed to 1.5 ㎛, the OFF current can be further reduced.

본 실시예는 실시예 1∼실시예 7 중의 어느 것과도 자유롭게 조합될 수 있다. This embodiment is an embodiment 1 through embodiment can be freely combined with any of the example 7.

[실시예 9] Example 9

본 실시예에서는 실시예 1에서의 열처리로서 PPTA(Plural Pulse Termal Annealing: 다중 펄스 열 어닐)를 이용하는 예를 나타낸다. A heat treatment in Example 1. In this embodiment PPTA: shows an example of using a (Pulse Plural Termal Annealing multiple pulses thermal annealing).

"PPTA"란, 광원(할로겐 램프, 금속 할로겐화물 램프, 고압 수은 램프, 고압 나트륨 램프, 크세논 램프 등)에 의한 가열 사이클과, 처리실 내로의 냉매(질소, 헬륨, 아르곤, 크립톤, 크세논 등)의 순환에 의한 냉각 사이클을 다수 회 반복적으로 실행하는 열처리를 의미한다. "PPTA" is a light source cooling medium (nitrogen, helium, argon, krypton, xenon, etc.) into the heating cycle, and the processing chamber by (a halogen lamp, a metal halide lamp, high pressure mercury lamps, high pressure sodium lamp, a xenon lamp or the like) of It means a heat treatment to run a cooling cycle by circulating a plurality of times repeatedly. 1회당 광원의 발광시간은 0.1∼60초, 바람직하게는 0.1∼20초이다. Emission time per one time of the light source is 0.1~60 s, preferably 0.1~20 seconds. 광을 다수 회 조사한다. It irradiated a number of times the light. 광원은 반도체막의 보유시간이 0.5∼5초가 되도록 전원 및 제어회로에 의해 펄스 형상으로 점등된다. The light source is light in a pulse shape by the power supply and control circuit such that the second semiconductor film is held from 0.5 to 5 hours.

PPTA에 의해 실제 가열시간이 단축되지만, 반도체막에 의해 선택적으로 흡수되는 광이 일면측 또는 양면측에 제공된 광원으로부터 조사되기 때문에, 기판 자체를 고온으로 가열함이 없이 반도체막만을 선택적으로 가열한다(승온속도: 100∼200℃/초). The actual heating time is shortened by the PPTA, but will make the light which is selectively absorbed by the semiconductor film surface side, or because the irradiation from the light source provided on both sides, heating only the semiconductor film without heating the substrate itself at a high temperature selectively ( rate of temperature rise: 100~200 ℃ / second). 또한, 기판의 온도상승을 억제하기 위해, 냉매를 사용하여 이 기판을 그의 주변부로부터 냉각시킨다(강온속도: 50∼150℃/초). Further, to suppress the temperature rise of the substrate, using a refrigerant to cool the substrate from its periphery (cooling rate: 50~150 ℃ / second).

실시예 1에서의 가열처리들 중 하나의 가열처리를 활성화에 사용하는 예를 이하에 나타낸다. Example 1 shows an example of using the active one of the heat treatment of the heat treatment in the following.

도 2(D)에 도시된 활성화 처리에서는, PPTA에 의해 활성화 처리를 실행한다. In the activation process shown in Fig. 2 (D), and executes the activation processing by the PPTA. 광원으로서 텅스텐 할로겐 램프를 사용하여, 기판의 일면측 또는 기판의 양면측으로부터 펄스 광을 조사한다. Using a tungsten halogen lamp as a light source, it is irradiated with pulsed light from one side or both sides of the substrate board. 이 때, 텅스텐 할로겐 램프의 온/오프와 동기하여 He의 유량을 증감시켜 반도체막을 선택적으로 가열한다. At this time, in synchronism with the on / off of the tungsten halogen lamp by increasing or decreasing the flow rate of He is selectively heated to a semiconductor film.

PPTA에 의해 불순물 원소를 활성화할 수도 있고, 결정화에 사용되고 반도체층에 함유된 금속원소를 채널 형성 영역으로부터 불순물 영역으로 개터링할 수도 있다. And also activate the impurity element by the PPTA, has been used for the crystallization of the metal elements contained in the semiconductor layer from the channel forming region may be one gettering region with the impurity. 인 뿐만 아니라, p형을 부여하는 불순물 원소가 불순물 영역에 첨가되면, 보다 효과적이다. As the only, when the impurity element that gives the p-type impurity added to the region, it is more effective. 그 결과, p형을 부여하는 붕소를 첨가하는 공정이 제1 도핑 공정 후에 추가될 수도 있다. As a result, a step of adding boron imparting p-type may be added after the first doping process. 또는, PPTA 처리실을 13.3 Pa 이하의 감압 상태로 하여, 산화 및 오염의 발생을 방지할 수도 있다. Alternatively, the PPTA process chamber in a depressurized state of less than 13.3 Pa, may prevent the occurrence of oxidation and contamination.

본 실시예는 실시예 1∼실시예 8 중의 어느 것과도 자유롭게 조합될 수 있다. This embodiment is an embodiment 1 through embodiment can be freely combined with any of the example 8.

[실시예 10] Example 10

본 실시예에서는, 동일 기판 상에 화소부(n채널형 TFT)와 그 화소부의 주변에 제공되는 구동회로의 NMOS 회로를 제공하는 TFT(n채널형 TFT로 된 EEMOS 회로)를 동시에 형성하는 방법을 도 18∼도 22를 참조하여 설명한다. In this embodiment, a method of forming a TFT (n-cost EEMOS circuit by-channel TFT) to provide an NMOS circuit of a driver circuit provided around the pixel portion (n-channel type TFT) on the same substrate as the pixel portion at the same time 18~ will be described with reference to FIG.

본 실시예에서는, 먼저, Corning Corp.에서 제조한 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미노 붕규산 유리와 같은 유리로 된 기판(1000)을 사용한다. In this embodiment, first, using a substrate 1000 made of glass such as the # 7059 glass and # 1737 glass as typified by barium borosilicate glass or alumino borosilicate glass manufactured by Corning Corp.. 기판(1000)으로서는, 투광성을 가지는 것이면 어느 기판이라도 사용될 수 있다. As the substrate 1000, it can be used even as long as any substrate having a light transmitting property. 석영 기판도 사용될 수 있다. It may also be used a quartz substrate. 본 실시예의 처리온도에 견디는 내열성을 가진 플라스틱 기판도 사용될 수 있다. A plastic substrate having heat resistance enduring a treatment temperature of this embodiment example can be used.

그 다음, 기판(1000)상에, 산화규소막, 질화규소막 또는 산화질화규소막과 같은 절연막으로 된 하지막(1001)을 형성한다. That is formed and then the substrate 1000 on, the underlying film 1001, the insulating film such as a silicon oxide film, a silicon nitride film or a silicon oxynitride film. 본 실시예에서는, 하지막(1001)으로서 2층 구조를 사용하지만, 상기 절연막의 단층막 또는 2층 이상을 적층시킨 적층막을 사용할 수도 있다. In this embodiment, not using the two-layer structure as the base film 1001. However, it is also possible to use multilayer laminated a single layer film or two or more layer film of the insulating film. 하지막(1001)의 제1 층으로서는, 플라즈마 CVD법에 의해 SiH 4 , NH 3 , N 2 O를 반응 가스로 사용하여 산화질화규소막(1001a)을 10∼200 nm(바람직하게는 50∼100 nm)의 두께로 형성한다. As to the first layer of the film (1001), SiH 4 by the plasma CVD method, NH 3, a silicon nitride film (1001a) oxidation using N 2 O as reaction gases 10~200 nm (preferably 50~100 nm ) it is formed to a thickness of. 본 실시예에서는, 두께 50 nm의 산화질화규소막(1001a)(조성비: Si = 32%, O = 27%, N = 24%, H = 17%)을 형성하였다. It was formed: (Si = 32%, O = 27%, N = 24%, H = 17% composition ratio) in this embodiment, a silicon nitride film (1001a) oxide having a thickness of 50 nm. 그 다음, 하지막(1001)의 제2 층으로서, 플라즈마 CVD법에 의해 SiH 4 와 N 2 O를 반응 가스로 사용하여 산화질화규소막(1001b)을 50∼200 nm(바람직하게는 100∼150 nm)의 두께로 형성한다. As the next, to the second layer of the membrane 1001, the SiH 4 and N 2 O to the reaction gas of a silicon nitride film (1001b) oxidation using a by plasma CVD 50~200 nm (preferably 100~150 nm ) it is formed to a thickness of. 본 실시예에서는, 두께 100 nm의 산화질화규소막(1001b)(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 형성하였다. Was formed: (Si = 32%, O = 59%, N = 7%, H = 2% ratio) In this embodiment, the oxide of 100 nm thick silicon nitride film (1001b).

그 다음, 하지막(1001)상에 반도체층(1002∼1005)을 형성한다. Those on the next, the base film 1001 to form a semiconductor layer (1002-1005). 이 반도체층(1002∼1005)은, 공지의 방법(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 비정질 구조를 가진 반도체막을 형성하고, 공지의 결정화 처리(레이저 결정화법, 열 결정화법, 또는 니켈 등의 촉매를 사용한 열 결정화법)를 행하여 얻어진 결정성 반도체막을 소망의 형상으로 패터닝하여 형성된다. The semiconductor layers (1002-1005) is a known method (sputtering, LPCVD, plasma CVD, etc.) the semiconductor film is formed, and processing of the known crystallization having an amorphous structure by a (laser crystallization, thermal crystallization, or subjected to a thermal crystallization method using a catalyst such as nickel), the obtained crystalline semiconductor film is formed and patterned into a desired shape. 반도체층(1002∼1005)은 25∼80 nm(바람직하게는 30∼60 nm)의 두께로 형성된다. Semiconductor layers (1002-1005) is formed with a thickness of 25~80 nm (preferably 30~60 nm). 결정성 반도체막의 재료에 특별한 한정은 없으나, 규소 또는 규소 게르마늄 합금을 사용하는 것이 바람직하다. No particular limit on the crystalline semiconductor film material, but it is preferable to use silicon or a silicon germanium alloy. 본 실시예에서는, 플라즈마 CVD법에 의해 두께 55 nm의 비정질 규소막을 형성한 후, 그 비정질 규소막 상에 니켈 함유 용액을 보유시킨다. In this embodiment, after forming an amorphous silicon film with a thickness of 55 nm by the plasma CVD method, and makes the nickel-containing solution onto the amorphous silicon film. 이 비정질 규소막에 대해 탈수소화(500℃에서 1시간)를 행한 후, 열결정화(550℃에서 4시간)를 행한다. After performing dehydrogenation (1 hour at 500 ℃) for the amorphous silicon film, and the thermal crystallization is carried out (for 4 hours at 550 ℃). 또한, 결정성을 향상시킬 목적으로 레이저 어닐을 행하여 결정성 규소막을 형성한다. Further, by performing the laser annealing in order to improve the crystallinity of the crystalline silicon film is formed. 이 결정성 규소막을 포토리소그래피법에 의해 패터닝하여 반도체층(1002∼1005)을 형성한다. By patterning the crystalline silicon film by the photolithography method to form semiconductor layers (1002-1005).

또한, 반도체층(1002∼1005)을 형성한 후, 엔핸스먼트형과 디플리션형을 따로따로 형성하기 위해 미량의 불순물 원소(붕소 또는 인)의 도핑을 적절히 행할 수도 있다. It is also possible to appropriately perform the doping of a trace amount of impurity element (boron or phosphorus) in order after the formation of the semiconductor layers (1002-1005), the ¥ haenseu treatment type and depletion type to form them separately.

또한, 레이저 결정화법에 의해 결정성 반도체막을 제조하는 경우에는, 펄스 발진형 또는 연속 발광형 엑시머 레이저, YAG 레이저, 또는 YVO 4 레이저를 사용할 수 있다. In the case of manufacturing the crystalline semiconductor films by the laser crystallization method, it may be a pulse oscillation type or continuous light emission type excimer laser, YAG laser, or YVO 4 laser. 이들 레이저를 사용하는 경우에는, 레이저 발진기로부터 방사된 레이저광을 광학계에 의해 선형으로 집광시켜 반도체막에 조사할 수도 있다. When use of such laser, the laser light emitted from the laser oscillator to the condensing linearly by the optical system may be irradiated to the semiconductor film. 결정화 조건은 실시자에 의해 적절히 선택되는 것이지만, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 30 Hz로 하고, 레이저 에너지 밀도를 100∼400 mJ/cm 2 (대표적으로는 200∼300 mJ/cm 2 )로 한다. Crystallization condition is appropriately selected by the operator, in the case of using the excimer laser, the pulse oscillation frequency to 30 Hz, and the laser energy density 100~400 mJ / cm 2 (representatively 200~300 mJ / cm and 2). 펄스 발진형 YAG 레이저를 사용하는 경우에는, 그의 제2 고조파를 사용하고, 펄스 발진 주파수를 1∼10 kHz로 하고, 레이저 에너지 밀도를 300∼600 mJ/cm 2 (대표적으로는 350∼500 mJ/cm 2 )로 할 수 있다. When using a pulse oscillation-type YAG laser, using its second harmonic, and the pulse oscillation frequency to 1~10 kHz, and the laser energy density 300~600 mJ / cm 2 (representatively 350~500 mJ / may in cm 2). 100∼1,000 ㎛(예를 들어, 400 ㎛)의 폭을 가지는 선형으로 집광된 레이저광을 기판의 전면에 걸쳐 조사할 수 있고, 이 때의 선형 레이저광의 겹침비율을 80∼98%로 할 수 있다. 100~1,000 ㎛ can be irradiated through the laser beam condensed into a linear having a width of (for example, 400 ㎛) on the entire surface of the substrate can be a linear laser light at this time to the overlapping ratio of 80-98% .

또한, 레이저 조사 모습을 도 25에 간단히 나타낸다. Further, in Figure 25 simply illustrates the laser irradiation state. 레이저 광원(6101)으로부터 방사된 레이저광은 광학계(6102)와 거을(6103)에 의해 대형 기판(6105)에 조사된다. The laser beam emitted from the laser light source 6101 is irradiated on a large substrate 6105 by an optical system 6102 and geoeul (6103). 대형 기판상의 화살표는 레이저광의 주사방향을 나타낸다. Arrow on the large substrate denotes a laser beam scanning direction. 도 25는 650×550 mm의 크기를 가진 대형 기판(6105)으로부터 12.1인치 크기의 기판을 6장 형성하기 위해 다면취(多面取)를 실시하는 예를 나타낸다. Figure 25, if the substrate to form a 12.1-inch size 6 from the large substrate 6105 having a size of 650 × 550 mm shows an example of an embodiment taken (多 面 取).

그 다음, 반도체층(1002∼1005)을 덮도록 게이트 절연막(1006)을 형성한다. Then, a gate insulating film 1006 so as to cover the semiconductor layers (1002-1005). 이 게이트 절연막(1006)은 플라즈마 CVD법 또는 스퍼터링법에 의해 40∼150 nm의 두께를 가지도록 규소 함유 절연막으로 형성된다. A gate insulating film 1006 is formed of a silicon-containing insulating film to have a thickness of 40~150 nm by plasma CVD or sputtering. 본 실시예에서는, 플라즈마 CVD법에 의해 산화질화규소막(조성비: Si = 32%, O = 59%, N = 7%, H = 2%)을 115 nm의 두께로 형성하였다. In this embodiment, a silicon oxynitride film by the plasma CVD method: the (composition ratio Si = 32%, O = 59%, N = 7%, H = 2%) was formed to a thickness of 115 nm. 물론, 게이트 절연막은 산화질화규소막에 한정되는 것은 아니고, 규소를 함유하는 다른 절연막의 단층 또는 적층 구조를 가질 수도 있다. Of course, the gate insulating film may have a single layer or a lamination structure of another insulating film containing silicon, it is not limited to a silicon oxynitride film.

그 다음, 도 18(A)에 도시된 바와 같이, 게이트 절연막(1006)상에 제1 도전막(1007a)(두께 20∼100 nm)과 제2 도전막(1007b)(두께 100∼400 nm)을 적층 형성한다. Then, as shown in Fig. 18 (A), the gate insulating film 1006. The first conductive layer (1007a) on the (20~100 nm thick) and a second conductive film (1007b) (100~400 nm thick) the laminate is formed. 본 실시예에서는, 두께 30 nm의 TaN막으로 된 제1 도전막(1007a)과 두께 370 nm의 W막으로 된 제2 도전막(1007b)을 적층 형성하였다. In this embodiment, the laminate forming a first conductive film (1007a) and a second conductive film (1007b) from a W film having a thickness of 370 nm as a TaN film having a thickness of 30 nm. TaN막은 질소 함유 분위기에서 Ta을 타겟으로 사용하여 스퍼터링법에 의해 형성되고, W막은 W을 타겟으로 사용하여 스퍼터링법에 의해 형성된다. Using Ta TaN film in a nitrogen containing atmosphere to the target is formed by the sputtering method, by using W as a target film W is formed by sputtering. W막은 6불화 텅스텐(WF 6 )을 사용하여 열 CVD법에 의해 형성될 수도 있다. Using the W film 6, tungsten hexafluoride (WF 6) may be formed by thermal CVD. 어느 방법을 사용하든, W막을 게이트 전극으로 사용하기 위해서는 저저항화하는 것이 필요하고, W막의 저항률은 20 μΩcm 이하인 것이 바람직하다. Either way, in order to use the W film as a gate electrode is required, and, W film resistivity lower resistance is preferably not more than 20 μΩcm. 결정립을 크게 하여 W막의 저항률을 낮게 할 수 있으나, W막에 산소와 같은 불순물 원소가 많이 함유되어 있는 경우에는, 결정화가 저해되어, W막의 저항이 증가하게 된다. By increasing the crystal grains can be reduced resistivity of the W film, but, in the case where W is a film containing a large amount of impurity elements such as oxygen, the crystallization is inhibited, thereby increasing the resistance of the W film. 따라서, 본 실시예에서는, 성막 중에 기상으로부터 W막에 불순물이 혼입되지 않도록 충분한 배려를 하면서 고순도 W(순도: 99.9999% 또는 99.99%)을 타겟으로 한 스퍼터링법에 의해 W막을 형성함으로써, 9∼20 μΩcm의 저항률을 실현할 수 있었다. Therefore, in this embodiment, while sufficient consideration to prevent impurities from the gas phase to the W film be incorporated during deposition of high purity W: W films formed by a sputtering method with a target (purity of 99.9999% or 99.99%), 9-20 It was able to realize the resistivity μΩcm.

본 실시예에서는 제1 도전막(1007a)을 TaN로 하고, 제2 도전막(1007b)을 W으로 하였으나, 본 발명이 이들에 한정되는 것은 아니다. In this embodiment, although the first conductive film (1007a) to the TaN, and the second conductive film (1007b) as W, but the invention is not limited to these. 어느 막이나 Ta, W, Ti, Mo, Al, Cu, Cr, Nd로 이루어진 군에서 선택된 원소 또는 그 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성될 수도 있다. May be formed of a selected element or elements from the group consisting of either a film or Ta, W, Ti, Mo, Al, Cu, Cr, Nd alloy material or a compound material containing as a main component. 인과 같은 불순물 원소가 도핑된 다결정 규소막과 같은 반도체막도 사용될 수 있다. Semiconductor films, such as an impurity element such as phosphorus and doped poly-crystalline silicon film may also be used. 또한, 예를 들어, 탄탈(Ta)막으로 된 제1 도전막과 W막으로 된 제2 도전막의 조합, 질화티탄(TiN)막으로 된 제1 도전막과 W막으로 된 제2 도전막의 조합, 질화탄탈(TaN)막으로 된 제1 도전막과 Al막으로된 제2 도전막의 조합, 질화탄탈(TaN)막으로 된 제1 도전막과 Cu막으로 된 제2 도전막의 조합이 사용될 수도 있다. Also, for example, tantalum (Ta) film as the first conductive layer and the second conductive film in combination, the a first conductive film and a W film with a film of titanium nitride (TiN) a second conductive film in combination of the W film , it may be a tantalum nitride (TaN) film as the first conductive film and the Al film as a second conductive film in combination, the first conductive film with a film of tantalum nitride (TaN) and the a Cu film second conductive film combination used .

그 다음, 레지스트로 된 마스크(1008a∼1012a)를 포토리소그래피법에 의해 형성하고, 전극 및 배선을 형성하기 위한 제1 에칭 처리를 행한다. Then, to form a resist-mask (1008a~1012a) by a photolithography method is carried out a first etching treatment for forming electrodes and wirings. 제1 에칭 처리는 제1 에칭조건과 제2 에칭조건으로 행해진다. The first etching processing is performed in the first etching conditions and second etching conditions. 본 실시예에서는, 제1 에칭조건으로서, 유도 결합형 플라즈마(ICP) 에칭법을 사용하고, 에칭 가스로서 CF 4 , Cl 2 , O 2 (유량비: 25/25/10 (sccm))를 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행하였다. In this embodiment, as the first etching condition, using inductively coupled plasma (ICP) etching method, and, CF 4, Cl 2, O 2 ( flow ratio: 25/25/10 (sccm)) as an etching gas and using , by applying a 500 W of RF (13.56 MHz) power to a coil shape electrode at a pressure of 1 Pa to generate plasma it was subjected to etching. 에칭 가스로서, Cl 2 , BCl 3 , SiCl 4 , CCl 4 와 같은 염소계 가스 또는 CF 4 , SF 6 , NF 3 와 같은 불소계 가스 또는 O 2 가 적절히 사용될 수도 있다. As an etching gas, Cl 2, BCl 3, SiCl 4, or a chlorine-based gas such as CF CCl 4 4, SF 6, a fluorine-based gas or O 2, such as NF 3 it may suitably be used. 여기서는, Matsushita Electric Industrial Co. Here, Matsushita Electric Industrial Co. Ltd.에서 제조된 ICP를 사용한 건식 에칭장치(모델 E645- ICP)를 사용하였다. A dry etching apparatus (model E645- ICP) using ICP is manufactured from Ltd. was used. 기판측(시료 스테이지)에도 150 W의 RF(13.56 MHz) 전력을 인가하여 실질적으로 부의 셀프바이어스 전압을 인가한다. Applied to the substrate side (sample stage) also receives a 150 W RF (13.56 MHz) electric power is applied to a substantially negative self-bias voltage. 제1 에칭조건에 의해 W막이 에칭되어, 제1 도전층의 단부가 테이퍼 형상으로 된다. The W film is etched by the first etching condition, the end portion of the first conductive layer is tapered. 제1 에칭조건에서의 W에 대한 에칭속도는 200.39 nm/min이고, TaN에 대한 에칭속도는 80.32 nm/min이며, TaN에 대한 W의 선택비는 약 2.5이다. And the etching rate for the W in the first etching conditions is 200.39 nm / min, an etching rate to TaN is 80.32 nm / min, the selectivity of W to TaN is about 2.5. 또한, 제1 에칭조건에 의해, W의 테이퍼각은 약 26°가 된다. Further, by the first etching conditions, a taper angle of W is about 26 °.

그후, 레지스트로 된 마스크(1008a∼1012a)를 제거하지 않고, 제2 에칭조건으로 바꾸어, 에칭 가스로서 CF 4 와 Cl 2 (유량비: 30/30 (sccm))를 사용하고, 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 약 30초간 행한다. Then, without removing a resist mask (1008a~1012a), the second change to the etching conditions, as an etching gas CF 4 and Cl 2 (flow ratio: 30/30 (sccm)) using, and at a pressure of 1 Pa applying a coil-shape electrode 500 W RF (13.56 MHz) power of the carried out for about 30 seconds by the etching to generate plasma. 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. Applying a substrate side (sample stage) also receives RF (13.56 MHz) power of 20 W, and applies a substantially negative self-bias voltage. 에칭 가스로서 CF 4 와 Cl 2 의 혼합 가스를 사용한 제2 에칭조건에서는 W막과 TaN막이 동일한 정도로 에칭된다. As an etching gas in the second etching condition using the mixed gas of CF 4 and Cl 2 is etched so film W film and the TaN same. 제2 에칭조건에서의 W에 대한 에칭속도는 58.97 nm/min이고, TaN에 대한 에칭속도는 66.43 nm/min이다. The etching rate for the W in the second etching conditions is 58.97 nm / min, an etching rate to TaN is 66.43 nm / min. 게이트 절연막상에 어떠한 잔사(殘渣)도 남기지 않고 에칭을 행하기 위해, 에칭시간을 약 10∼20%만큼 증가시킬 수도 있다. In order to perform etching without leaving any residue (殘渣) on the gate insulating film, the etching time may be increased by about 10 to 20%.

제1 에칭 처리에서는, 레지스트 마스크의 형상을 적절한 것으로 함으로써, 기판측에 인가되는 바이어스 전압의 효과에 의해 제1 및 제2 도전층의 단부가 테이퍼 형상으로 된다. In the first etching process, by making the shape of the resist mask, as appropriate, by the effect of the bias voltage applied to the substrate side of the end portion of the first and second conductive layers are in a tapered shape. 이 테이퍼부의 각도는 15°∼45°일 수 있다. The angle of the taper may be 15 ° ~45 °.

이와 같이 하여, 제1 에칭 처리에 의해 제1 도전층과 제2 도전층으로 구성된 제1 형상의 도전층(1013∼1017)(제1 도전층(1013a∼1017a) 및 제2 도전층(1013b∼1017b))이 형성된다(도 18(B)). In this way, the first conductive layer composed of the first conductive layer and the second conductive layer by etching the first shape (1013-1017) (the first conductive layer (1013a~1017a) and second conductive layers (1013b~ the 1017b)) is formed (FIG. 18 (B)). 제1 도전층의 채널 길이 방향으로의 폭은 상기한 실시형태들에서 나타낸 제1 폭에 대응한다. The width of the first conductive layer of the channel length direction corresponds to the first width shown in the above embodiments. 도시되지 않았으나, 게이트 절연막이 될 절연막(1006) 중, 제1 형상의 도전층(1013∼1017)으로 덮이지 않은 영역이 약 10∼20 nm만큼 에칭되어 얇게 된다. Although not shown, of the insulating film 1006 to be a gate insulating film is thin is not covered with the conductive layers (1013-1017) of the first shape is etched by about 10~20 nm region.

그 다음, 레지스트 마스크를 제거하지 않고, 제1 도핑 처리를 행하여, 반도체층에 n형을 부여하는 불순물 원소를 첨가한다(도 18(C)). Then, without removing the resist mask, a first doping process is performed, the addition of the impurity element which imparts n-type to the semiconductor layer (Fig. 18 (C)). 이 도핑 처리는 이온 도핑법 또는 이온 주입법에 의해 행해질 수 있다. The doping process may be performed by ion doping or ion implantation. 이온 도핑은 도즈량을 1×10 13 ∼5×10 15 /cm 2 으로 하고, 가속전압을 60∼100 keV로 한 조건에서 행해진다. Ion doping is performed in a condition of acceleration voltage and the dose amount to 1 × 10 13 ~5 × 10 15 / cm 2 to 60~100 keV. 본 실시예에서는, 도즈량을 1.5×10 15 /cm 2 으로 하고, 가속전압을 80 keV로 하여 도핑을 행하였다. In this embodiment, the dose to 1.5 × 10 15 / cm 2 and the accelerating voltage was carried out by doping a 80 keV. n형을 부여하는 불순물 원소로서는, 주기율표 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용한다. As the impurity element that gives the n type, an element belonging to Group 15, typically uses a phosphorus (P) or arsenic (As). 여기서는 인(P)을 사용하였다. Here we use the (P). 이 경우, 도전층(1013∼1016)이 n형을 부여하는 불순물 원소에 대한 마스크로 작용하여, 고농도 불순물 영역(1118∼1121)이 자기정합적으로 형성된다. In this case, the conductive layer (1013-1016) acting as a mask against the impurity element that gives the n type, a high concentration impurity region (1118-1121) are formed in a self-aligning manner. 고농도 불순물 영역(1118∼1121)에는 n형을 부여하는 불순물 원소가 1×10 20 ∼1×10 21 /cm 3 의 농도로 첨가된다. A high concentration impurity region (1118-1121), there is added in the concentration of the impurity element which imparts n-type 1 × 10 20 ~1 × 10 21 / cm 3.

그 다음, 레지스트 마스크를 제거하지 않고 제2 에칭 처리를 행한다. Then, without removing the resist mask, the second etching treatment is carried out. 여기서는, 에칭 가스로서 SF 6 , Cl 2 , O 2 (유량비: 24/12/14 (sccm))를 사용하고, 1.3 Pa의 압력에서 코일형 전극에 700 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 25초간 행한다. Here, as the etching gas, SF 6, Cl 2, O 2 ( flow ratio: 24/12/14 (sccm)) used, and by applying an RF (13.56 MHz) of 700 W power to a coil shape electrode at a pressure of 1.3 Pa to etching is carried out 25 seconds by generating plasma. 기판측(시료 스테이지)에도 10 W의 RF(13.56 MHz)의 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. The substrate side to the power of the RF (13.56 MHz) of 10 W in (sample stage) is applied, to apply a substantially negative self-bias voltage. 제2 에칭 처리에서의 W에 대한 에칭속도는 227.3 nm/min이고, TaN에 대한 에칭속도는 32.1 nm/min이며, TaN에 대한 W의 선택비는 7.1이다. And the etching rate for the W in the second etching process is 227.3 nm / min, an etching rate to TaN is 32.1 nm / min, a selection ratio of W to TaN is 7.1. 절연막(1006)인 SiON에 대한 에칭속도는 33.7 nm/min이다. The etching rate for the insulating layer (1006) SiON is 33.7 nm / min. 에칭 가스로서 SF 6 을 사용하는 경우, 절연막(1006)과의 선택비가 높아, 막 두께의 감소를 억제할 수 있다. When using the SF 6 as an etching gas, the selection of the high and the insulating film 1006, the ratio, it is possible to suppress a decrease in film thickness.

제2 에칭 처리에 의해 제2 도전층(W)의 테이퍼각은 70°가 된다. A second taper angle of the second electrically conductive layer (W) by the etching process is a 70 °. 또한, 제2 에칭 처리에 의해, 제2 도전층(1122b∼1126b)이 형성된다. In addition, the second by the etching process, a second conductive layer (1122b~1126b) is formed. 한편, 제1 도전층은 거의 에칭되지 않아서, 제1 도전층(1122a∼1126a)을 형성한다. On the other hand, the first conductive layer is hardly etched because, forming a first conductive layer (1122a~1126a). 또한, 제2 에칭 처리에 의해, 레지스트로 된 마스크(1008a∼1012a)의 형상이 레지스트로 된 마스크(1008b∼1012b)로 변형된다(도 18(D)). In addition, the second by the etching process, the shape of the resist mask (1008a~1012a) is transformed into a resist-mask (1008b~1012b) (Fig. 18 (D)). 도시되지 않았으나, 실제로는, 제1 도전층의 폭이 제2 에칭 처리 전의 상태와 비교하여 약 0.15 ㎛(즉, 전체 선폭에서 약 0.3 ㎛)만큼 좁아진다. Although not shown, in practice, the first narrowed by the width of the conductive layer compared with the state before the second etching treatment to about 0.15 ㎛ (i.e., across the width of about 0.3 ㎛). 또한, 제2 도전층의 채널 길이 방향으로의 폭은 상기한 실시형태들에서 나타낸 제2 폭에 대응한다. Further, the width of the second conductive layer in the channel length direction corresponds to the second width shown in the above embodiments.

제1 도전층(1122a)과 제2 도전층(1122b)에 의해 형성되는 전극이 후의 공정에서 형성되는 CMOS 회로의 n채널형 TFT의 게이트 전극이 된다. The first conductive layer is a gate electrode (1122a) and the n-channel TFT of a CMOS circuit formed in the process the electrode formed by the second conductive layer (1122b) after. 제1 도전층(1125a)과 제2 도전층(1125b)에 의해 형성되는 전극이 후의 공정에서 형성되는 보유용량의 전극이 된다. The electrodes are of a first conductive layer (1125a) and a storage capacitor electrode that is formed by the second conductive layer (1125b) is formed in a later step.

또한, 제2 에칭 처리에서 에칭 가스로서 CF 4 , CL 2 , O 2 를 사용하는 것도 가능하다. Further, the it is also possible to use CF 4, CL 2, O 2 as an etching gas in the second etching process. 이 경우, 유량비를 25/25/10 (sccm)으로 하고 1 Pa의 압력에서 코일형 전극에 500 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행할 수 있다. In this case, by applying an RF (13.56 MHz) of 500 W and the flow rate to a coil shape electrode at a pressure of 1 Pa to 25/25/10 (sccm) Power to generate a plasma it can be carried out in the etching. 기판측(시료 스테이지)에도 20 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. Applying a substrate side (sample stage) also receives RF (13.56 MHz) power of 20 W, and applies a substantially negative self-bias voltage. CF 4 , CL 2 , O 2 를 사용하는 경우, W에 대한 에칭속도는 124.62 nm/min이고, TaN에 대한 에칭속도는 20.67 nm/min이며, TaN에 대한 W의 선택비는 6.05이다. When using a CF 4, CL 2, O 2 , and the etching rate for W is 124.62 nm / min, an etching rate to TaN is 20.67 nm / min, the selectivity of W to TaN is 6.05. 이에 따라, W막이 선택적으로 에칭된다. Accordingly, W film is selectively etched. 또한, 이 경우, 절연막(1006) 중, 제1 형상의 도전층(1122∼1126)으로 덮이지 않은 영역이 약 50 nm만큼 에칭되어 얇게 된다. In this case, the region not covered with the conductive layers (1122-1126) of the first shape of the insulating film 1006 is thin is etched by about 50 nm.

그 다음, 레지스트 마스크를 제거한 후, 제2 도핑 처리를 행하여 도 19(A)에 나타낸 상태를 얻는다. Next, after removing the resist mask, the state shown in FIG. 2 19 (A) subjected to a doping process. 제2 도전층(1122b∼1125b)을 불순물 원소에 대한 마스크로 사용하여 도핑을 행하여, 제1 도전층의 테이퍼부 아래의 반도체층에 불순물 원소를 첨가한다. 2 by using the conductive layer (1122b~1125b) as a mask against the impurity element by performing the doping, the impurity element to the semiconductor layer below the tapered portions of the first conductive layer is added. 본 실시예에서는, 불순물 원소로서 인(P)을 사용하고, 도핑 조건으로서 도즈량 1.5×10 14 /cm 2 , 가속전압 90 keV, 이온 전류밀도 0.5 ㎂/cm 2 , 포스핀(PH 3 ) 5% 수소 희석 가스, 유량 30 sccm으로 하여 플라즈마 도핑을 행하였다. In this embodiment, using a phosphorus (P) as the impurity element and the doping conditions, as the dose amount of 1.5 × 10 14 / cm 2, an acceleration voltage of 90 keV, the ion current density 0.5 ㎂ / cm 2, phosphine (PH 3) 5 % was subjected to the plasma doping by the hydrogen diluent gas, the flow rate 30 sccm. 이와 같이 하여, 제1 도전층과 겹치는 저농도 불순물 영역(1127∼1136)이 자기정합적으로 형성된다. In this way, the first conductive layer and overlap the low concentration impurity region (1127-1136) are formed in a self-aligning manner. 저농도 불순물 영역(1127∼1136)에 첨가된 인(P)의 농도는 1×10 17 ∼1×10 19 /cm 3 이고, 저농도 불순물 영역(1127∼1136)은 제1 도전층의 테이퍼부의 막 두께에 따라 농도 구배를 가진다. The concentration of phosphorus (P) added to the low concentration impurity region (1127-1136) is 1 × 10 17 ~1 × 10 19 / cm 3 , and the low concentration impurity region (1127-1136) has a film thickness of the tapered portion of the first conductive layer It has a concentration gradient in accordance with the. 제1 도전층의 테이퍼부와 겹치는 반도체층에서, 불순물 농도(P 농도)는 제1 도전층의 테이퍼부의 단부로부터 내측으로 갈 수록 서서히 감소한다. In the tapered portion and overlapping the semiconductor layer of the first conductive layer, the impurity concentration (P concentration) are shown going to the inside tapered portion gradually decreases from the end portion of the first conductive layer. 즉, 이 제2 도핑 처리에 의해 농도 분포가 형성된다. In other words, to form the concentration distribution by the second doping process. 또한, 고농도 불순물 영역(1118∼1121)에도 불순물 원소가 첨가되어 고농도 불순물 영역(1137∼1145)을 형성한다. Further, the impurity element to a high concentration impurity region (1118-1121) are added to form a high concentration impurity region (1137-1145).

본 실시예에서는, 테이퍼부의 폭(채널 길이 방향으로의)은 적어도 0.5 ㎛ 이상인 것이 바람직하고, 1.5 ㎛∼2 ㎛가 한계이다. In this embodiment, (in the channel length direction), the width of the tapered portion is preferably not less than at least 0.5 ㎛ and, 1.5 ㎛~2 ㎛ is limited. 따라서, 농도 구배를 가진 저농도 불순물 영역의 채널 길이 방향으로의 폭도 두께에 의해서도 영향을 받지만 1.5 ㎛∼2 ㎛가 한계이다. Therefore, the limits 1.5 ㎛~2 ㎛ influenced also by the thickness of the width of the concentration gradient of the low concentration impurity region having a channel length direction. 여기서는, 고농도 불순물 영역과 저농도 불순물 영역을 따로따로 나타내었으나, 실제로는 이들 영역 사이에 명확한 경계가 없고, 농도 구배를 가진 영역이 형성되어 있다. Here, eoteuna separately indicate separately the high concentration impurity regions and low concentration impurity region, in practice, there is no clear boundary between these regions, a region having a concentration gradient is formed. 마찬가지로, 채널 형성 영역과 저농도 불순물 영역 사이에도 명확한 경계가 없다. Similarly, even though there is no clear boundary between the channel forming regions and the low concentration impurity region.

그 다음, 화소부 이외의 영역을 마스크(146)로 덮고, 제3 에칭 처리를 행한다. Then, covering the region other than the display unit with a mask 146, and performs the third etching treatment. 마스크(146)로서는, 금속판, 유리판, 세라믹판, 세라믹 유리판이 사용될 수 있다. Mask 146 as, a metal plate, a glass plate, a ceramic plate, a ceramic glass sheet can be used. 마스크(146)의 상면도가 도 16에 도시되어 있다. The top view of the mask 146 is illustrated in FIG. 제3 에칭 처리에서는, 마스크(146)와 겹쳐 있지 않은 제1 도전층의 테이퍼부가 선택적으로 건식 에칭되어, 반도체층의 불순물 영역과 겹쳐 있는 영역을 제거한다. In the third etching process, the mask 146 and the tapered portion of the first conductive layer are not overlapped is selectively dry-etched with, and remove the impurity region and the region overlapping the semiconductor layer. 제3 에칭 처리는 W과의 선택비가 높은 Cl 3 을 에칭 가스로 사용하고 ICP 에칭장치를 사용하여 행해진다. The third etching process is performed using the high selectivity of the ratio W 3 Cl as an etching gas, using an ICP etching device. 본 실시예에서는, 80 (sccm)의 유량비의 Cl 3 을 사용하고, 1.2 Pa의 압력에서 코일형 전극에 350 W의 RF(13.56 MHz) 전력을 인가하여 플라즈마를 생성시켜 에칭을 행하였다. In this embodiment, by applying a 80 (sccm) RF (13.56 MHz ) of the flow ratio of Cl 3 using, and 1.2 Pa 350 W to a coil shape electrode at a pressure of the power to generate the plasma was subjected to etching. 기판측(시료 스테이지)에도 50 W의 RF(13.56 MHz) 전력을 인가하여, 실질적으로 부의 셀프바이어스 전압을 인가한다. Applying a substrate side (sample stage) also receives RF (13.56 MHz) power of 50 W, and applies a substantially negative self-bias voltage. 제3 에칭 처리에 의해, 제1 도전층(1124c, 1126c)이 형성된다.(도 19(B)) 3 by etching, the first conductive layer is formed (1124c, 1126c). (Fig. 19 (B))

본 실시예에서는 제3 에칭 처리를 행하는 예를 나타내었으나, 제3 에칭 처리를 행할 필요가 없는 경우에는 이를 생략한다. In this embodiment eoteuna is an example of performing a third etching process, if the there is no need to perform a third etching treatment is to omit it.

그 다음, 도 19(D)에 도시된 바와 같이, 각 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. Next, as shown in FIG. 19 (D), it performs the step of activating the impurity element added to the respective semiconductor layers. 이 활성화 공정은 어닐 로를 사용한 열 어닐법에 의해 행한다. The activation step is carried out by a thermal annealing method using an annealing to. 열 어닐법은 산소 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하인 질소 분위기에서 400∼700℃, 대표적으로는 500∼550℃로 행해질 수 있다. Thermal annealing method the oxygen concentration is 1 ppm or less, preferably 400~700 ℃ at 0.1 ppm or less nitrogen, typically, may be done by 500~550 ℃. 본 실시예에서는, 550℃, 4시간의 열처리에 의해 활성화를 행하였다. In this embodiment, activation is done by a heat treatment of 550 ℃, 4 hours. 열 어닐법 대신에, 레이저 어닐법 또는 급속 열 어닐법(RTA법)이 적용될 수도 있다. Open air, instead of annealing, and may be subject to a control laser annealing or thermal annealing (RTA method) rapidly.

도시되지 않았으나, 활성화 처리를 통해 불순물 원소가 확산하여, n형 불순물 영역(저농도)과 불순물 영역(고농도) 사이의 경계를 거의 없앤다. Although not shown, the impurity element to diffuse through the activation process, substantially eliminating the interface between the n-type impurity region (a low concentration), and impurity regions (a high concentration).

본 실시예에서는, 상기한 활성화 처리와 동시에, 결정화 시에 촉매로서 사용된 니켈을 고농도로 인을 함유하는 불순물 영역으로 게터링(gettering)하여, 주로 채널 형성 영역이 될 반도체층의 니켈 농도를 감소시킨다. In this embodiment, at the same time as the above activation process, the gettering (gettering) to the impurity region containing the nickel used as a catalyst during crystallization at a high concentration, reducing the nickel concentration in the semiconductor layer mainly become channel forming regions thereby. 이와 같이 하여 형성된 채널 형성 영역을 가진 TFT에서는, 오프 전류값이 감소되고, 결정성이 좋기 때문에, 높은 전계효과 이동도가 얻어지고, 양호한 특성이 달성될 수 있다. In this way, a TFT having a channel forming region formed, the off current value is reduced, the crystallinity is, obtaining a high field-effect mobility because they can, a good characteristics can be achieved.

그 다음, 수소 분위기에서 열처리를 행하여 반도체층을 수소화한다. Then, subjected to a heat treatment in a hydrogen atmosphere to hydrogenate the semiconductor layer. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용)를 사용할 수도 있다. As another means for hydrogenation, it is also possible to use a plasma hydrogenation (using hydrogen excited by plasma).

활성화 처리로서 레이저 어닐법을 사용하는 경우에는, 상기 수소화를 행한 후에 엑시머 레이저 또는 YAG 레이저와 같은 레이저광을 조사하는 것이 바람직하다. As the activation treatment if the laser control using the annealing method, it is preferable that the laser beam such as an excimer laser or a YAG laser after performing the above hydrogenation.

그 다음, 화소부의 소스 배선(1126)의 표면과 단자부의 전극 표면에 도금 처리를 행한다. Then, the plating treatment is carried out on the surface and the electrode surface of the terminal portion of the pixel portion source wiring 1126. 도 7(A)는 도금 처리를 행한 직후의 액티브 매트릭스형 액정표시장치의 상면도를 나타내고, 도 7(B)는 그의 단면도를 나타낸다. Figure 7 (A) shows a top view of an active matrix type liquid crystal display device immediately subjected to plating treatment, and Fig. 7 (B) shows a cross-sectional view his. 도 7(A) 및 도 7(B)에서, 부호 400는 단자부를 나타내고, 부호 401은 외부 단자에 접속되는 전극을 나타낸다. In Figure 7 (A) and 7 (B), reference numeral 400 denotes a terminal, reference numeral 401 denotes an electrode to be connected to an external terminal. 설명의 간략화를 위해, 도 7(A) 및 도 7(B)는 구동회로부(402)에 제공된 TFT를 하나만 나타내고, 화소부(403)에서는 소스 배선(1126)만을 나타낸다. For purposes of simplicity of explanation, FIG. 7 (A) and 7 (B) shows only the TFT provided in the driver circuit portion 402, a pixel unit 403 shows only the source wiring 1126. 본 실시예에서는, 구리 도금액(EEJA에서 제조한 "MICROFAB Cu2200")을 사용하여 도금 처리를 행하였다. In this embodiment, using the copper plating solution (a "MICROFAB Cu2200" manufactured by EEJA) was subjected to a plating process. 도 10에 그의 일 예를 나타낸 바와 같이, 이 도금 처리를 행할 때, 도금될 배선 또는 전극이 동일한 전위가 되도록 더미 패턴을 사용하여 서로 접속된다. As shown in Figure 10 with his one example, when performing the plating process, the wiring or the electrode to be plated using a dummy pattern so that the same potential are connected to each other. 후의 공정에서 기판이 절단될 때, 인접한 전극들이 절단되어 서로 분리된다. When in a later step be a cut substrate, the adjacent electrodes are cut and separated from each other. 또는, 더미 패턴을 사용하여 단락 링을 형성할 수도 있다. Alternatively, it is also possible to use a dummy pattern to form a short-circuit ring.

그 다음, 화소의 소스 배선을 덮을 수 있는 제1 층간절연막(1155)을 형성한다. Then, a first interlayer insulating film 1155 to cover the source wiring of the pixel. 이 제1 층간절연막(1155)으로서는, 규소를 주성분으로 하는 무기 절연막을 사용할 수도 있다. As the first interlayer insulating film 1155, it is also possible to use an inorganic insulating film composed mainly of silicon.

그 다음, 제1 층간절연막(1155)상에 유기 절연 재료로 된 제2 층간절연막(1156)을 형성한다. Then, a first interlayer insulating second interlayer insulating film 1156 from an organic insulating material onto 1155. 본 실시예에서는, 두께 1.6 ㎛의 아크릴 수지막을 형성하였다. In this embodiment, an acrylic resin film having a thickness of 1.6 ㎛.

그 다음, 포토마스크를 사용하여 제2 층간절연막 상에 투명 도전막으로 된 화소 전극(1147)을 패터닝한다. Then, using the photomask to pattern the pixel electrode 1147 of a transparent conductive film on the second interlayer insulating film. 화소 전극(1147)을 구성하는 투명 도전막으로서는, 예를 들어, ITO(산화인듐과 산화주석으로 된 합금), 산화인듐과 산화아연으로 된 합금(In 2 O 3 -ZnO), 산화아연(ZnO) 등이 사용될 수 있다. As the pixel electrode 1147 transparent conductive film to configure, for example, ITO (alloy of indium oxide and tin oxide), indium oxide and a zinc oxide alloy (In 2 O 3 -ZnO), zinc oxide (ZnO ) or the like can be used.

그 다음, 포토마스크를 사용하여 제2 절연막을 선택적으로 에칭하여, 각 불순물 영역(1137, 1138, 1139, 1140, 1151, 1153, 1144)에 도달하는 콘택트 홀, 화소부의 소스 배선(1126)에 도달하는 콘택트 홀, 게이트 전극(1124)에 도달하는 콘택트 홀, 전극(1125b)에 도달하는 콘택트 홀을 형성한다. Then, by using a photomask selectively etching the second insulating film, reaches each impurity region contact hole, a pixel portion the source wire 1126, which is reached (1137, 1138, 1139, 1140, 1151, 1153, 1144) to form a contact hole reaching the contact holes, electrode (1125b) that reaches the contact hole, the gate electrode 1124 to.

그 다음, 각 불순물 영역(1137, 1138, 1139, 1140)에 전기적으로 접속되는 전극(1157∼1160)과 구동회로의 소스 배선을 형성하고, 불순물 영역(1144)과 불순물 영역(1153) 모두에 전기적으로 접속되는 전극(1150, 1163)을 형성하고, 소스 영역을 구성하는 불순물 영역(1151)을 화소부의 소스 배선(1126)에 전기적으로 접속하는 전극(접속 전극)(1161)을 형성하고, 게이트 전극(1124)에 전기적으로 접속되는 게이트 배선(1162)을 형성하고, 전극(1125b)에 전기적으로 접속되는 용량 배선(1169)을 형성한다. And that then, forming a source wiring of each impurity region electrically to the electrodes (1157-1160) are connected to the driver circuit to (1137, 1138, 1139, 1140), both electrically in the impurity region 1144 and an impurity region 1153 forming an electrode (connecting electrode) 1161 to form an electrode (1150, 1163) connected to and electrically connected to the impurity region 1151 that make up the source region in the pixel portion the source wire 1126, the and gate electrode forming a gate wiring 1162 is electrically connected to the 1124, and forms a capacitor wiring (1169) and electrically connected to the electrode (1125b).

또한, 화소 전극(1147)은 화소 전극(1147)과 접하고 겹치는 전극(1163)에 의해 화소 TFT(206)의 불순물 영역(1153)에 전기적으로 접속되어 있다. Further, the pixel electrode 1147 is electrically connected to the impurity region 1153 of the pixel TFT (206) by the contact with the pixel electrode 1147 overlaps the electrode 1163. 또한, 이 화소 전극(1147)은 화소 전극(1147)과 접하고 겹치는 다른 전극(1150)에 의해 보유용량의 불순물 영역(1144)에 전기적으로 접속되어 있다. Further, the pixel electrode 1147 is electrically connected to the impurity regions 1144 of the storage capacitor by the pixel electrode (1147) overlapping and contacting the other electrode (1150).

또한, 본 실시예에서는, 화소 전극이 형성된 후에 전극(1150, 1163)을 형성하는 예를 나타내었지만, 콘택트 홀과 전극을 형성한 후 투명 도전막으로 된 화소 전극을 이 전극과 겹치도록 형성할 수도 있다. In this embodiment, the pixel electrodes although the example of forming an electrode (1150, 1163) after formed, after forming the contact holes and electrode to a pixel electrode of a transparent conductive film may be formed so as to overlap with the electrode have.

또한, 보유용량의 한쪽 전극으로서 기능할 수 있는 각 불순물 영역(1135, 1136, 1144, 1145)에 n형을 부여하는 불순물 원소를 첨가한다. Furthermore, the addition of the impurity element that imparts the n-type impurity in each of which can function as one electrode of the storage capacitor region (1135, 1136, 1144, 1145). 이 보유용량은 절연막(1006)을 유전체로 하여, 용량 배선에 접속된 전극(1125a, 1125b)과 반도체층에 의해 형성된다. The storage capacitor by an insulating film 1006, a dielectric material, is formed by an electrode (1125a, 1125b) and a semiconductor layer connected to a capacitor wiring.

이상과 같이 하여, 구동회로와 화소부(205)를 모두 동일 기판 상에 형성할 수 있다. In this manner, both the pixel section 205, a driver circuit can be formed on the same substrate. 구동회로는 2개의 n채널형 TFT(1180, 1181)로 구성된 NMOS 회로(1182)를 포함하고, 화소부(205)는 n채널형 TFT로 된 화소 TFT(206)와, 보유용량(1183)을 포함한다(도 20(B)). And the drive circuit comprises two n-channel type TFT (1180, 1181), NMOS circuit 1182 includes the display unit 205 of the pixel TFT (206) by an n-channel TFT configured to, the storage capacitor (1183) includes (Fig. 20 (B)). 본 명세서에서는, 편의상, 그러한 기판을 액티브 매티릭스 기판이라 부른다. In this specification, for convenience, it referred to as a substrate such active Matthey Riggs substrate.

또한, 본 실시예에서는, 2개의 n채널형 TFT를 사용하여 도 23(A)에 도시된 EEMOS 회로를 구성한다. In this embodiment, the two constitute a EEMOS circuit shown in Figure 23 (A) by using the n-channel type TFT.

도 22는 본 실시예에서 제조한 액티브 매트릭스 기판의 화소부의 상면도를 나타낸다. 22 shows a top view of a pixel portion of the active matrix substrate manufactured in this embodiment. 도 20(B)에 나타낸 것과 동일한 부호를 대응하는 부분에 사용한다. Also used for parts corresponding to the same reference numerals as those shown in Fig. 20 (B). 도 20(B)에 도시된 점선 A-A'는 도 22의 점선 A-A'의 단면도에 대응한다. The broken line A-A shown in Figure 20 (B) corresponds to a cross-sectional view of 'the dotted line A-A of Figure 22. 도 20(B)에 도시된 점선 B-B'는 도 22의 점선 B-B'의 단면도에 대응한다. The broken line B-B shown in Figure 20 (B) corresponds to a cross-sectional view of 'the dotted line B-B of Figure 22. 또한, 도 21은 화소의 소스 배선(1126)이 형성된 직후의 액티브 매트릭스 기판의 상면도이다. Further, Figure 21 is a top view of the active matrix substrate immediately after the source wire 1126, the pixel is formed.

본 실시예의 화소 구조는, 블랙 매트릭스를 사용하지 않고 화소 전극들 사이의 간극을 차광하도록 화소 전극(1147)의 엣지부를 소스 배선(1126)과 겹치도록 배치하여 형성되어 있다. The pixel structure of this embodiment is formed by arranging so as to overlap the source wiring 1126, an edge portion of the pixel electrode 1147 so as to, without using a black matrix shielding the gap between the pixel electrodes.

또한, 본 실시예에서 나타낸 공정들에 의하면, 액티브 매트릭스 기판을 제조하는데 필요한 포토마스크의 총 수가 5개로 될 수 있다. Further, according to the process shown in this embodiment, it may be a total number of five photo masks required for manufacturing the active matrix substrate.

다음에, 이 액티브 매트릭스 기판으로부터 실시예 1에 따라 도 6에 도시된 액티브 매트릭스형 액정표시장치를 제조한다. Next, producing the active matrix type liquid crystal display device shown in Figure 6 according to Example 1. The active matrix substrate.

[실시예 11] Example 11

실시예 10에 도시된 n채널형 TFT의 경우에는, 주기율표 15족에 속하는 원소(바람직하게, 인) 또는 주기율표 13족에 속하는 원소(바람직하게, 붕소)를 채널 형성 영역의 반도체에 첨가하여 엔핸스먼트형과 디플리션형을 선택적으로 제조할 수 있다. For the n-channel type TFT shown in the embodiment 10 includes, (preferably, a) an element belonging to Group 15, or (preferably, boron) element that belongs to Group 13 of haenseu added to the semiconductor in a channel formation region yen It can be selectively prepared by the treatment type and depletion type.

n채널형 TFT들을 조합하여 NMOS 회로를 구성하는 경우에는, 엔핸스먼트형 TFT들의 조합(이하, EEMOS 회로라 함) 또는 디플리션형 TFT와 엔핸스먼트형 TFT의 조합(이하, EDMOS 회로라 함)으로서 형성된다. When a combination of the n-channel TFT constituting the NMOS circuit, yen combination of haenseu garment-type TFT (hereinafter referred to, EEMOS circuit) or a depletion type TFT and Yen haenseu combination of garment-type TFT (hereinafter, EDMOS circuit also ) it is formed as a.

도 23(A)는 EEMOS 회로의 예를 나타내고, 도 23(B)는 EDMOS 회로의 예를 나타낸다. Figure 23 (A) shows an example of EEMOS circuit, Fig. 23 (B) shows an example of the EDMOS circuit. 도 23(A)에 도시된 각 구성요소(31, 32)는 엔핸스먼트형의 n채널형 TFT(이하, E형 NTFT라 함)이다. 23 the each of the components 31 and 32 shown in (A) is a ¥ n-channel type TFT (hereinafter referred to, E-type NTFT) of haenseu garment type. 도 23(B)에 도시된 구성요소(33)는 E형 NTFT이고, 구성요소(34)는 디플리션형의 n채널형 TFT(이하, D형 NTFT라 함)이다. FIG component 33 shown in 23 (B) is an E-type NTFT, the component 34 is depletion n-channel type TFT (hereinafter referred to, D-type NTFT) of the emission type.

도 23(A) 및 도 23(B)에서, V DH 는 정(正)의 전압이 인가되는 전원선(정 전원선)을 나타내고, V DL 은 부(負)의 전압이 인가되는 전원선(부 전원선)을 나타낸다. Figure 23 (A) and Fig. 23 (B), V DH denotes a power supply line (positive power supply line) is applied with a voltage of the positive (正), V DL is the power which is applied the voltage of the unit (負) line ( It shows a portion power supply line). 부 전원선은 접지 전위 전원선(접지 전원선)일 수도 있다. Unit power supply line may be a ground potential power supply line (grounded power supply line).

도 24(A) 및 도 24(B)는 도 23(A)에 도시된 EEMOS 회로 또는 도 23(B)에 도시된 EDMOS 회로를 사용하여 형성된 시프트 레지스터의 예를 나타낸다. Figure 24 (A) and 24 (B) uses the EDMOS circuit shown in the circuit or EEMOS Fig 23 (B) shown in 23 (A) shows an example of the shift register is formed. 도 24(A) 및 도 24(B)의 부분(40, 41)은 플립플롭 회로이다. Figure 24 (A) and part (40, 41) of FIG. 24 (B) is a flip-flop circuit. 구성요고(42, 43)는 E형 NTFT이다. Yogo configuration (42, 43) is an E-type NTFT. E형 NTFT(42)의 게이트에는 클록 신호(CL)가 입력되고, E형 NTFT(43)의 게이트에는 반대 극성의 클록 신호(CL-바)가 인가된다. The gate of the E-type NTFT (42), the clock signal (CL) is input, it is applied to the clock signal (CL- F) of a polarity opposite to the gate of the E-type NTFT (43). 부호 44는 인버터 회로를 나타낸다. Numeral 44 denotes an inverter circuit. 이 인버터 회로를 형성하기 위해서는, 도 24(B)에 도시된 바와 같이, 도 23(A)에 도시된 EEMOS 회로 또는 도 23(B)에 도시된 EDMOS 회로가 사용된다. To form this inverter circuit, as shown in FIG. 24 (B), the EDMOS circuit shown in the circuit or EEMOS Fig 23 (B) shown in Fig. 23 (A) is used. 따라서, 표시장치의 구동회로들 모두가 n채널형 TFT로 구성될 수도 있다. Thus, all of the driving circuit of the display device may be of the n-channel type TFT. 부호 45는 NAND 회로를 나타낸다. Numeral 45 indicates a NAND circuit. 또한, 본 실시예는 실시예2∼10의 어느 구성과도 자유롭게 조합될 수 있다. In addition, the present embodiment can also be freely combined with any structure of embodiment 2 to 10.

[실시예 12] Example 12

본 발명에 따른 구동회로와 화소부는 각종 모듈(액티브 매트릭스형 액정 모듈 및 액티브 매트릭스형 EC 모듈)에 사용될 수 있다. It can be used for a drive circuit according to the present invention and the pixel portion Various modules (active matrix type liquid crystal module and active matrix type EC module). 즉, 본 발명은 이들 모듈을 표시부로 하는 모든 전자기기에 적용될 수 있다. That is, the present invention can be applied to any electronic device that the modules in the display.

이 전자기기의 예로서는, 비디오 카메라, 디지털 카메라, 헤드 장착형 디스플레이(고글형 디스플레이), 자동차 내비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 전자 책 등)를 들 수 있다. Of the electronic device example, be a video camera, a digital camera, a head mounted display (goggle type display), a car navigation system, a projector, a car stereo, a personal computer, a portable information terminal (mobile computer, portable telephone, electronic book, etc.) have. 이들 전자기기의 예를 도 26∼도 27에 나타낸다. Examples of these electronic devices are shown in Figs. 26~ 27.

도 26(A)는 퍼스널 컴퓨터를 나타내고, 이 퍼스널 컴퓨터는 본체(2001), 화상 입력부(2002), 표시부(2003), 및 키보드(2004)를 포함한다. Figure 26 (A) shows a personal computer, the personal computer comprises a main body 2001, an image input portion 2002, a display portion 2003, and a keyboard (2004). 본 발명은 표시부(2003)에 적용가능하다. The present invention is applicable to the display portion 2003.

도 26(B)는 모바일 컴퓨터를 나타내고, 이 모바일 컴퓨터는 본체(2201), 카메라부(2202), 수상(受像)부(2203), 조작 스위치(2204), 표시부(2205)를 포함한다. Figure 26 (B) shows a mobile computer, a mobile computer includes a body 2201, a camera portion 2202, Water (受 像) portion 2203, operation switches 2204, a display 2205. 본 발명은 표시부(2205)에 적용가능하다. The present invention is applicable to the display portion 2205.

도 26(C)는 프로그램이 기록된 기록 매체(이하, 기록 매체라 함)를 사용하는 화상 재생 장치를 나타내고, 이 화상 재생 장치는 본체(2401), 표시부(2402), 스피커부(2403), 기록 매체(2404), 조작 스위치(2405)를 포함한다. Figure 26 (C) shows a picture reproducing apparatus for a program using a recording medium (hereinafter referred to as a recording medium) recording, the image reproducing apparatus includes a main body 2401, a display portion 2402, a speaker portion 2403, a recording medium 2404, an operation switch 2405. 이 플레이어는 기록 매체로서 DVD(Digital Versatile Disc), CD 등을 사용하고, 음악 감상, 영화 감상, 게임, 인터넷에 사용될 수 있다. The player can be used in the (Digital Versatile Disc) DVD, CD, etc. as a recording medium, music, movies, games and the Internet. 본 발명은 표시부(2402)에 적용가능하다. The present invention is applicable to the display portion 2402.

도 27(A)는 휴대형 책(전자 책)을 나타내고, 이 휴대형 책은 본체(3001), 표시부(3002, 3003), 기록 매체(3004), 조작 스위치(3005), 안테나(3006)를 포함한다. Figure 27 (A) shows a portable book (electronic book), a portable book includes a main body 3001, a display (3002, 3003), a recording medium 3004, operating switches 3005, an antenna 3006 . 본 발명은 표시부(3002, 3003)에 적용가능하다. The present invention is applicable to the display unit (3002, 3003).

도 27(B)는 디스플레이를 나타내고, 이 디스플레이는 본체(3101), 지지대(3102), 표시부(3103)를 포함한다. Figure 27 (B) shows a display, the display including a body 3101, a support stand 3102, a display portion 3103. 본 발명은 대각선 치수가 10∼50인치 이상인 표시부(3103)에 적용가능하다. The present invention is applicable to the display portion 3103 with a diagonal dimension greater than 10-50 inches.

이와 같이, 본 발명의 적용범위는 매우 넓고, 본 발명은 모든 분야의 전자기기의 제조방법에 적용될 수 있다. As described above, the applicable range of the present invention is extremely wide, and the present invention can be applied to a manufacturing method for an electronic device in all fields. 또한, 본 실시예의 전자기기는 실시예 1∼실시예 11의 어느 조합의 구성을 사용하여서도 실현될 수 있다. Furthermore, the electronic devices of this embodiment can be realized hayeoseo embodiment uses the configuration of any combination of 1 to Example 11.

[실시예 13] Example 13

본 실시예를 도 28∼도 30, 및 도 32를 참조하여 설명한다. The embodiments of the present invention will be described with reference to FIG. 28~ 30, and 32. 본 실시예에서는, 액정표시장치의 제조방법을 나타낸다. In the present embodiment, it shows a method of manufacturing the liquid crystal display device. 기판상에 화소부의 TFT를 역 스태거형으로 형성하고 그 TFT에 접속되는 보유용량을 제조하는 방법을 공정에 따라 상세히 설명한다. Formed in a reverse stagger-type TFT of the pixel portion on the substrate and will be described in detail according to a method a process for preparing a storage capacitor connected to the TFT. 도 28∼도 30은 상기 기판의 엣지부 상에 제공된 다른 기판상에 제공된 회로의 배선에 전기적으로 접속되는 단자부의 제조공정도 동시에 나타낸다. 28~ Fig. 30 is also shown at the same time, the manufacturing process of the terminal portion to be electrically connected to the wiring circuit provided on the other substrate, provided on the edge portion of the substrate. 도 28∼도 30의 단면도는 도 32의 A-A'선을 따라 취한 단면도에 대응한다. FIG 28~ cross-sectional view of Figure 30 corresponds to a sectional view taken along the line A-A 'of FIG.

먼저, 투광성을 가진 기판(4100)을 사용하여 반도체 표시장치를 제조한다. First, by using a substrate (4100) having a light transmitting property is prepared a semiconductor display device. 사용 가능한 기판으로서는, Corning Corp.에서 제조한 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미나 붕규산 유리로 된 기판이 사용될 수 있다. Used as a board, there is a # 7059 glass and # 1737 as a barium borosilicate glass or an alumina borosilicate glass represented by glass substrate manufactured by Corning Corp. may be used. 다른 기판으로서, 석영 기판으로 알려진 투광성을 가진 기판 및 플라스틱 기판이 사용될 수 있다. As other substrate, a substrate and a plastic substrate having a light transmitting property is known as a quartz substrate can be used.

상기한 기판(4100)의 전면에 도전층을 형성한 후, 제1 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭 처리에 의해 불필요한 부분을 제거하여 배선 및 전극(즉, 소스 배선(4102), 게이트 전극(4103, 4104), 보유용량(4105), 및 단자부(4101))을 형성한다.(도 28(A)) Forming a conductive layer on the entire surface of the substrate 4100 after the first picture is performed by the lithography process to form a resist mask, the wiring and electrodes (that is, the source wire 4102 to remove unnecessary portions by etching, a gate electrode (4103, 4104), a storage capacitor 4105, and a terminal portion (4101)) (Fig. 28 (a))

상기 배선 및 전극은 Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 원소, 상기 원소들을 함유하는 합금, 또는 상기 원소들을 함유하는 질화물로 된 재료로 형성될 수 있다. The wiring and the electrode may be formed of a material of a nitride containing the alloy, or the element containing the element, the element selected from Ti, Ta, W, Mo, Cr, Nd. 또한, 이들 배선 및 전극의 재료로서, Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 다수 종류의 원소, 상기 원소들을 함유하는 다수 종류의 합금, 또는 상기 원소들을 함유하는 다수 종류의 질화물을 적층 형성할 수도 있다. Further, those used as the material of wiring and electrode, Ti, Ta, W, Mo, Cr, plurality of types of elements selected from Nd, multiple kinds of alloy containing the above elements, or a plurality of types of nitride containing the above elements It may be formed laminate.

그 다음, 도금법에 의해 소스 배선(4102)과 단자부(4101)상에 Cu 막(4106)과 Cu 막(4110)을 형성한다(도 28(B)). Then, the formation of the Cu film 4106 and Cu film 4110 on the source wire 4102 and the terminal 4101 by a plating method (FIG. 28 (B)). 소스선에 구리막(4106)을 피복함으로써, 배선 저항을 감소시킬 수 있고, 디스플레이의 소비전력을 감소시킬 수 있다. By coating a copper film 4106 to the source line, it is possible to reduce the wiring resistance, it is possible to reduce the power consumption of the display. 이것은, 대형 디스플레이에서는 배선 저항으로 인한 소비전력이 중요하게 되기 때문에 화소부의 대각선 치수가 5인치를 초과하는 경우 유리하다. It is advantageous if the pixel portion diagonal dimension greater than 5 inches due to the large display is important in power consumption due to the wiring resistance. 특히, 이것은 배선이 Ti, Ta, W, Mo, Cr, Nd, 이들 원소의 합금, 또는 이들 원소의 질화물로 이루어지는 경우에 유리하다. In particular, it is advantageous if the wiring is made of Ti, Ta, W, Mo, Cr, Nd, alloy of these elements, or a nitride of the aforementioned elements. 본 실시예에서는, 금속막으로서 Cu를 사용한다. In this embodiment, the use of Cu as the metal film. 또는, 이 금속막으로서, Ag, Au, Cr, Fe, Ni, Pt, 또는 이들 원소의 합금을 사용할 수도 있다. Alternatively, for the metal film, it is also possible to use an alloy of Ag, Au, Cr, Fe, Ni, Pt, or these elements.

또한, 상기한 제조방법들 각각은, 도금 처리에서 화소부의 소스 배선이 서로 동일한 전위가 되도록 배선을 사용하여 서로 접속되는 것을 특징으로 한다. In addition, each of the above-mentioned manufacturing method, by using the wiring is a source wiring of the pixel portion in the plating process so that the potential equal to each other and being connected to each other. 또한, 동일 전위가 되도록 이들 소스 배선을 접속하는데 사용되는 배선은 도금 처리 후에 레이저광(CO 2 레이저 등)에 의해 절단되거나, 또는 도금 처리 후에 기판을 절단할 때 동시에 절단될 수 있다. In addition, the wires used to connect the source wiring line thereof so that the same potential may be cut at the same time when cutting the substrate after cutting, or by laser light (CO 2 laser and the like) After the plating process, or a plating treatment. 또한, 이들 배선 패턴을 사용하여 단락 링을 형성할 수도 있다. It is also possible by using the wiring pattern to form a short-circuit ring.

그 다음, 전면에 걸쳐 절연막(4107)을 형성한다. Then, an insulating film (4107) over the entire surface. 이 절연막으로서는 질화규소막을 사용하고, 이 절연막의 두께는 50∼200 nm가 되도록 선택된다. As the insulating film using silicon nitride film, and the thickness of the insulating film are selected so that 50~200 nm. 이 절연막의 두께는 150 nm로 하는 것이 바람직하다. The thickness of the insulating film is preferably set to 150 nm. 게이트 절연막은 질화규소막에 한정되지 않고, 산화규소막, 산화질화규소막, 산화탄탈막과 같은 절연막을 사용할 수도 있다.(도 28(C)) The gate insulating film is not limited to a silicon nitride film, it is also possible to use a silicon oxide film, a silicon oxynitride film, an insulating film such as a tantalum oxide film. (Fig. 28 (C))

그 다음, 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 절연막(4107)의 전면에 제1 비정질 반도체막(4108)을 50∼200 nm, 바람직하게는 100∼150 nm의 두께로 형성한다. Then, the plasma CVD method, and is to the first amorphous semiconductor film 4108 using the same methods known in the entire surface of the insulating layer (4107) sputtering 50~200 nm, preferably formed with a thickness of 100~150 nm. 대표적으로는 비정질 규소(a-Si)막을 100 nm의 두께로 형성한다.(도 28(C)) Typically, a film is formed an amorphous silicon (a-Si) with a thickness of 100 nm. (Fig. 28 (C))

그 다음, 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(4109)을 20∼80 nm의 두께로 형성한다. Then, the one conductivity type (n-type or p-type), the second amorphous semiconductor layer (4109) containing an impurity element is formed with a thickness of 20~80 nm. 일 도전형(n형 또는 p형)을 부여하는 불순물 원소를 함유하는 제2 비정질 반도체막(4109)은 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 전면에 형성된다. One conductivity type second amorphous semiconductor layer (4109) containing an impurity element that gives the (n-type or p-type) is formed over the entire surface using a known method such as method and plasma CVD method and sputtering. 본 실시예에서는, 인이 첨가된 규소 타겟을 사용하여, n형 불순물 원소를 함유하는 제2 비정질 반도체막(4109)을 형성하였다.(도 28(C)) In this embodiment, by using a silicon target in the addition, to form a second amorphous semiconductor layer (4109) containing a n-type impurity element (FIG. 28 (C))

그 다음, 제2 포토리소그래피 공정에 의해 포토레지스트 마스크(4205, 4206)를 형성하고, 에칭 처리에 의해 그의 불필요한 부분을 제거하여 소스 배선(4311)을 형성한다. Then, the second picture to form a photoresist mask (4205, 4206) by a lithographic process, and removing unnecessary portions by etching his process to form a source wiring (4311). 이 경우의 에칭방법으로서는, 습식 에칭법 또는 건식 에칭법을 사용한다.(도 29(A)) As the etching method of this case, the use of a wet etching method or dry etching method (Fig. 29 (A))

이 에칭 공정에서, 레지스트 마스크(4205, 4206) 이외의 장소에서 제2 비정질 반도체막(4109)과 제1 비정질 반도체막(4108)이 순차적으로 에칭되어, 화소부의 TFT(4312)에 제2 비정질 반도체막(4203)과 제1 비정질 반도체막(4201)이 형성된다. In this etching step, the resist mask (4205, 4206), the second amorphous semiconductor layer (4109) and the first amorphous semiconductor film 4108 in a place other than this are etched sequentially, and the second amorphous semiconductor in the pixel portion TFT (4312) the film 4203 and the first amorphous semiconductor film 4201 is formed. 또한, 보유용량(4313)에는 제2 비정질 반도체막(4204)과 제1 비정질 반도체막(4202)이 형성된다. In addition, a storage capacitor (4313), the second amorphous semiconductor film 4204 and the first amorphous semiconductor film 4202 is formed.

그 다음, 레지스트 마스크(4205, 4206)를 제거한 후, 제3 포토리소그래피 공정을 행하여, 레지스트 마스크(4207)을 형성하고, 에칭 처리에 의해 불필요한 부분을 제거하여 제1 비정질 반도체막(4208)과 제2 비정질 반도체막(4209, 4210, 4211)을 형성한다.(도 29(B)) Next, after removing the resist mask (4205, 4206), the third picture performing a lithographic process, a resist mask 4207 is formed, and removing unnecessary portions by etching the first amorphous semiconductor film 4208 and the 2 to form an amorphous semiconductor film (4209, 4210, 4211) (Fig. 29 (B))

그 다음, 상기한 레지스트 마스크(4207)를 제거한 후, 플라즈마 CVD법에 의해 두께 150 nm의 산화질화규소막으로 된 제1 층간절연막(4213)을, 이 제1 층간절연막(4213)이 소스 배선(4311), 화소부의 TFT(4312), 화소부(4314)의 보유용량(4313)을 덮도록 형성한다.(도 29(C)) Then, removing the resist mask 4207 and then, a first interlayer insulating film (4213), a silicon oxynitride film with a thickness of 150 nm by a plasma CVD method, a first inter-layer insulating film (4213) is a source wiring (4311 ), (formed so as to cover the storage capacitor (4313) of 4312), a pixel portion (4314). (Fig. 29 (C), a pixel portion TFT)

그 다음, 산화질화규소막으로 된 제1 층간절연막(4213)상에, 아크릴 수지로 된 유기 절연 재료에 대응하는 제2 층간절연막(4302)을 1.6 ㎛의 두께로 형성한다. Then, a silicon oxynitride film on the first interlayer insulating film (4213), a second interlayer insulating film 4302 corresponding to the organic insulating material with an acrylic resin with a thickness of 1.6 ㎛. 본 실시예에서는, 제2 층간절연막으로서, 아크릴 수지로 된 유기 절연 재료를 선택하였으니, 유기 재료로서 폴리이미드 등이 사용될 수도 있고, 또한 무기 재료를 선택할 수도 있다. In this embodiment, the second interlayer insulating film, hath select an organic insulating material with an acrylic resin, a polyimide or the like may be used as an organic material, an inorganic material may also be selected. 그후, 제4 포토리소그래피 공정을 행하여, 레지스트 마스크(4301)를 형성하고, 건식 에칭 공정을 행하여 콘택트 홀을 형성한다. Thereafter, performing a fourth photolithography process, forming a resist mask (4301) and conducting the dry etching process to form a contact hole. 이 콘택트 홀은 소스 배선(4311)을 제2 비정질 반도체막(4209)에 전기적으로 접속하는데 사용된다. The contact hole is used for electrically connecting the source wiring (4311) on the second amorphous semiconductor layer (4209). 이와 동시에, 보유용량(4313)을 제2 비정질 반도체막(4211)에 전기적으로 접속하는데 사용되는 다른 콘택트 홀을 형성한다. At the same time, to form the other contact hole used to electrically connect the storage capacitor (4313) on the second amorphous semiconductor layer (4211). 또한, 단자부(4310)에 또 다른 콘택트 홀을 형성한다. Further, to form a further contact hole to the terminal 4310. 이 콘택트 홀은 게이트 배선을 단자부(4310)에 전기적으로 접속하는데 사용된다.(도 30(A)) The contact hole is used for electrically connecting the gate wiring to the terminal portion 4310 (FIG. 30 (A))

이어서, ITO(인듐-주석-산화물)와 같은 투명 도전막을 110 nm의 두께로 형성한다. Then, ITO is formed a transparent conductive film such as (indium oxide-tin) to a thickness of 110 nm. 그후, 제5 포토리소그래피 공정과 에칭 공정을 행하여, 투명 화소 전극(4309)을 형성한다.(도 30(B)) Subsequently, the fifth photo subjected to a lithographic process and an etching process to form a transparent pixel electrode (4309). (Fig. 30 (B))

그 다음, 금속 배선을 형성하기 위해, 제6 포토리소그래피 공정과 에칭 공정을 행한다. Then, it carried out, a sixth photolithography process and an etching process to form a metal wiring. 즉, 소스 배선(4311)을 제2 비정질 반도체막(4209)에 전기적으로 접속하도록 금속 배선(4303)을 형성한다. That is, a metal wiring 4303 so as to be electrically connected to a source wiring (4311) on the second amorphous semiconductor layer (4209). 또한, 제2 비정질 반도체막(4211)을 투명 화소 전극(4309)에 전기적으로 접속하도록 금속 배선(4305)을 형성한다. Further, the second to form the amorphous semiconductor film (4211), the transparent pixel electrode to be electrically connected to the metal wiring (4309) 4305. 또한, 투명 화소 전극(4309)을 보유용량(4313)에 전기적으로 접속하도록 금속 배선(4306)을 형성한다. In addition, a metal wire (4306), the transparent pixel electrode (4309) so as to be electrically connected to the storage capacitor (4313). 또한, 게이트 전극을 단자부(4310)에 전기적으로 접속하도록 금속 배선(4308)을 형성한다. In addition, a metal wire (4308) to a gate electrode electrically connected to the terminal portion 4310. 금속 배선 재료로서는, 두께 50 nm의 Ti 막과 두께 500 nm의 Al-Ti 합금막으로 된 적층막이 사용될 수도 있다.(도 30(C)) As the metal wiring material, and may be a film laminated to the Al-Ti alloy film of a 500 nm Ti film with a thickness of 50 nm and a thickness (Fig. 30 (C))

본 실시예에서 나타낸 반도체 표시장치의 제조방법에서는, ITO와 같은 투명 화소 전극을 형성한 후에 금속 배선을 형성하지만, 금속 배선을 형성한 후, ITO와 같은 투명 화소 전극을 형성하는 반도체 표시장치를 제조하는 포토리소그래피 공정의 총 수는 본 실시예의 상기한 제조방법에서의 포토리소그래피 공정의 총 수와 동일하다. In the production process of the semiconductor display device shown in this embodiment, after forming the metal wiring after the formation of the transparent picture element electrode such as ITO, however, to form a metal wiring, and manufacturing a semiconductor display device forming a transparent pixel electrode, such as ITO the total number of photo lithography process, which is equal to the total number of photolithography process in the manufacturing method described above in this embodiment. 따라서, 금속 배선과 ITO와 같은 투명 화소 전극 중 어느 것을 먼저 형성하여도 좋다. Consequently, can be formed first which of the transparent pixel electrode, such as metal wiring and ITO.

상기한 포토리소그래피 공정을 6회 행하여, Cu가 도금된 소스 배선(4311), 역 스태거형 화소부의 TFT(4312), 그의 보유용량(4313), 및 단자부(4310)로 구성되는 투과형 반도체 표시장치를 제조할 수 있다. Performed six times with the above-described photolithographic process, (4311), the Cu plating source wiring, reverse stagger-type pixel portion TFT (4312), its storage capacitor (4313), and transmission-type semiconductor display device consisting of a terminal portion 4310 It can be produced.

본 실시예의 비정질 반도체막으로 활성층을 형성한 TFT는 낮은 전계효과 이동도를 가진다. TFT forming the active layer in this embodiment, an amorphous semiconductor film has a low field effect mobility. 즉, 1 cm 2 /Vsec만의 이동도가 얻어질 수 있다. That is, a 1 cm 2 / Vsec move only can be obtained. 그 때문에, 화상을 표시하기 위한 구동회로를 IC 칩으로 제조하고, 이 구동회로 IC 칩을 TAB(Tape Automated Bonding)방법 또는 COG(Chip On Glass)방법에 의해 실장한다. Therefore, to manufacture a driver circuit for displaying an image to the IC chip, by mounting an IC chip as a driving circuit to the TAB (Tape Automated Bonding) method or a COG (Chip On Glass) method.

또한, 본 실시예를 이용하여 각 실시예에서 제조한 모듈을 실시예 12에 나타낸 전자장치들의 표시부에 적용할 수도 있다. It may also be applied to a display portion of an electronic device showing a module prepared in the embodiments in the Example 12, using the present embodiment.

[실시예 14] Example 14

실시예 13에서는 포토리소그래피 공정을 6회 행하여 투과형 반도체 표시장치를 제조할 수 있는 예를 나타내었지만, 본 실시예에서는, 포토리소그래피 공정을 5회 행하여 반사형 반도체 표시장치를 제조하는 방법을 도 31에 나타낸다. Example 13 In a photolithography process in the sixth performed in, but is an example capable of producing a transmission-type semiconductor display device, the present embodiment, the picture is performed five times a lithography process reflective Figure 31 a method of manufacturing a semiconductor display device It represents.

본 실시예는 실시예 13의 도 30(A)의 상태까지는 동일한 공정이기 때문에, 상이한 공정만을 설명한다. The present embodiment since the same process until the state of the embodiment 13 of FIG. 30 (A), will be described only the different processes. 도 30(A)에 대응하는 부분들이 동일 부호로 표시되었다. Parts have been indicated by same reference numerals corresponding to Fig. 30 (A).

먼저, 실시예 13에 따라 도 30(A)의 상태를 얻은 후, 제5 포토리소그래피 공정과 에칭 공정을 행하여 금속 배선(4402)을 형성한다. Firstly, carried out after obtaining the state of Fig. 30 (A) according to Example 13, the fifth picture performing a lithography process and an etching process to form a metal wiring 4402. 이 금속 배선(4402)은 소스 배선(4311)을 제2 비정질 반도체막(4209)에 전기적으로 접속하는데 사용된다. The metal wiring 4402 is used to electrically connect a source wiring (4311) on the second amorphous semiconductor layer (4209). 이와 동시에, 화소 전극(4401)을 형성한다. At the same time, and a pixel electrode (4401). 또한, 단자부에 전기적으로 접속되는 다른 금속 배선(4405)을 동시에 형성한다.(도 31(B)) Further, to form a different metal wiring 4405 is electrically connected to the terminal portions at the same time (Fig. 31 (B))

상기한 포토리소그래피 공정을 5회 행하여, 금속막이 도금된 소스 배선(4311), 화소부(4314)의 역 스태거형 TFT(4312), 그의 보유용량(4313), 및 단자부(4310)로 구성되는 반사형 반도체 표시장치를 제조할 수 있다. Consisting of a reverse stagger-type TFT (4312), its storage capacitor (4313), and a terminal portion 4310 of the subjected 5 times to the above-described photolithographic process, the metal film is a source wiring (4311) plated, a pixel portion (4314) a reflection-type semiconductor display device can be manufactured.

또한, 본 실시예를 이용하여 각 실시예에서 제조한 모듈을 실시예 12에 나타낸 전자장치들의 표시부에 적용할 수도 있다. It may also be applied to a display portion of an electronic device showing a module prepared in the embodiments in the Example 12, using the present embodiment.

[실시예 15] Example 15

실시예 13 및 실시예 14에서는, 제1 포토리소그래피 공정을 행한 후에 도금 처리를 행하였으나, 본 실시예에서는, 제4 포토리소그래피 공정을 행한 후에 도금 처리를 행한다. Embodiment 13, and embodiment 14, the first picture line, but a plating process after performing a lithographic process, in the present embodiment, the fourth picture is carried out a plating process after performing a lithography process. 이것을 도 34∼도 36을 참조하여 설명한다. This will be explained with reference to FIG. 34~ 36.

먼저, 투광성을 가진 기판(4900)을 사용하여 반도체 표시장치를 제조한다. First, by using a substrate (4900) having a light transmitting property is prepared a semiconductor display device. 사용 가능한 기판으로서는, Corning Corp.에서 제조한 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미나 붕규산 유리와 같은 유리 기판을 사용할 수 있다. Used as a board, it is possible to use a glass substrate such as barium borosilicate glass or an alumina borosilicate glass represented by a # 7059 glass and # 1737 glass manufactured by Corning Corp.. 다른 기판으로서, 석영 기판으로 알려진 투광성을 가진 기판 및 플라스틱 기판이 사용될 수도 있다. As other substrate, and the substrate may be a plastic substrate having a light transmitting property is known as a quartz substrate.

상기한 기판(4900)의 전면에 걸쳐 도전층을 형성한 후, 제1 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭 처리에 의해 불필요한 부분을 제거하여, 배선 및 전극(즉, 소스 배선(4902), 게이트 전극(4903, 4904), 보유용량(4905), 및 단자부(4901))을 형성한다.(도 34(A)) Forming a conductive layer over the entire surface of the substrate (4900) after first performing a photolithography process, to form a resist mask, and removing unnecessary portions by etching, wiring, and electrode (i. E., A source wiring ( 4902, a gate electrode 4903, 4904), to form a storage capacitor (4905), and a terminal portion (4901)) (Fig. 34 (a))

상기한 배선 및 전극은 Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 원소, 상기 원소들을 함유하는 합금, 또는 상기 원소들을 함유하는 질화물로 된 재료를 사용하여 형성될 수 있다. The wiring and the electrode may be formed using a material of a nitride containing the alloy, or the element containing the element, the element selected from Ti, Ta, W, Mo, Cr, Nd. 또한, 이들 배선 및 전극의 재료로서, Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 다수 종류의 원소, 상기 원소들을 함유하는 다수 종류의 합금, 또는 상기 원소들을 함유하는 다수 종류의 질화물을 적층 사용할 수도 있다. Further, those used as the material of wiring and electrode, Ti, Ta, W, Mo, Cr, plurality of types of elements selected from Nd, multiple kinds of alloy containing the above elements, or a plurality of types of nitride containing the above elements lamination may be used.

그 다음, 전면에 절연막(4906)을 형성한다. Next, an insulating film is formed on the front (4906). 이 절연막으로서는, 질화규소막을 사용하고, 이 절연막의 두께는 50∼200 nm로 선택된다. As the insulating film, using a silicon nitride film, and the thickness of the insulating film is selected to be 50~200 nm. 이 절연막의 두께는 150 nm로 하는 것이 바람직하다. The thickness of the insulating film is preferably set to 150 nm. 게이트 절연막이 질화규소막에 한정되지 않고, 산화규소막, 산화질화규소막, 산화탄탈막과 같은 절연막을 사용하여 제조될 수도 있다.(도 34(B)) A gate insulating film is not limited to a silicon nitride film, a silicon oxide film, a silicon oxynitride film, may also be prepared using an insulating film such as a tantalum oxide film. (Fig. 34 (B))

그 다음, 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 절연막(4906)의 전면에 제1 비정질 반도체막(4907)을 50∼200 nm, 바람직하게는 100∼150 nm의 두께로 형성한다. Then, the plasma CVD method, and is to the first amorphous semiconductor film (4907), using the same methods known in the entire surface of the insulating layer (4906) sputtering 50~200 nm, preferably formed with a thickness of 100~150 nm. 대표적으로는, 비정질 규소(a-Si)막을 100 nm의 두께로 형성한다.(도 34(B)) Typically, to form an amorphous silicon (a-Si) film with a thickness of 100 nm. (Fig. 34 (B))

그 다음, 일 도전형(n형 또는 p형)의 불순물 원소를 함유하는 제2 비정질 반도체막(4908)을 20∼80 nm의 두께로 형성한다. Then, the one conductivity type (n-type or p-type), the second amorphous semiconductor layer (4908) containing an impurity element is formed with a thickness of 20~80 nm. 일 도전형(n형 또는 p형)을 부여하는 불순물 원소를 함유하는 제2 비정질 반도체막(4908)은 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 전면에 형성된다. One conductivity type second amorphous semiconductor layer (4908) containing an impurity element that gives the (n-type or p-type) is formed over the entire surface using a known method such as method and plasma CVD method and sputtering. 본 실시예에서는, 인이 첨가된 규소 타겟을 사용하여 n형 불순물 원소를 함유하는 제2 비정질 반도체막(4908)을 형성하였다.(도 34(B)) In this embodiment, to form a second amorphous semiconductor layer (4908) containing a n-type impurity element, using a silicon target with the addition of this (Fig. 34 (B))

그 다음, 제2 포토리소그래피 공정에 의해 포토레지스트 마스크(4909, 4910)를 형성하고, 에칭 처리에 의해 그의 불필요한 부분을 제거하여 소스 배선(5111)을 형성한다. Then, the second picture to form a photoresist mask (4909, 4910) by a lithographic process, and removing unnecessary portions by etching his process to form a source wiring (5111). 이 경우의 에칭방법으로서는, 습식 에칭법 또는 건식 에칭법이 사용된다.(도 34(C)) As the etching method of this case, a wet etching method or dry etching method is used (FIG. 34 (C))

이 에칭 공정에서, 레지스트 마스크(4909, 4910) 이외의 장소에서 제2 비정질 반도체막(4908)과 제1 비정질 반도체막(4907)이 순차적으로 에칭되어, 화소부(5114)의 TFT(5112)에 제2 비정질 반도체막(4913)과 제1 비정질 반도체막(4911)이 형성된다. In this etching step, the resist mask (4909, 4910), the second amorphous semiconductor layer (4908) and the first amorphous semiconductor film (4907) at a place other than this are etched sequentially, and the TFT (5112) the display unit (5114) a second amorphous semiconductor layer (4913) and the first amorphous semiconductor film (4911) is formed. 또한, 보유용량(5113)에는 제2 비정질 반도체막(4914)과 제1 비정질 반도체막(4912)이 형성된다. In addition, a storage capacitor (5113), the second amorphous semiconductor layer (4914) and the first amorphous semiconductor film (4912) is formed.

그 다음, 레지스트 마스크(4909, 4910)를 제거한 후, 제3 포토리소그래피 공정을 행하여, 레지스트 마스크(5001)를 형성하고, 에칭 처리에 의해 불필요한 부분을 제거하여 제1 비정질 반도체막(5002)과 제2 비정질 반도체막(5003, 5004, 5005)을 형성한다.(도 35(A)) Next, after removing the resist mask (4909, 4910), the third picture performing a lithographic process, a resist mask 5001 is formed, and removing unnecessary portions by etching the first amorphous semiconductor film 5002 and the 2 to form an amorphous semiconductor film (5003, 5004, 5005) (Fig. 35 (a))

그 다음, 레지스트 마스크(5001)를 제거한 후, 플라즈마 CVD법에 의해 두께 150 nm의 산화질화규소막으로 된 제1 층간절연막(5006)을, 이 제1 층간절연막(5006)이 소스 배선(5111), 화소부(5114)의 TFT(5112), 및 보유용량(5113)을 덮도록 형성한다.(도 35(B)) Next, after removing the resist mask 5001, the first interlayer insulating film 5006 with a silicon oxynitride film with a thickness of 150 nm by a plasma CVD method, a first interlayer insulating film 5006, the source wirings (5111), is formed so as to cover the TFT (5112), and a storage capacitor (5113) of the display unit (5114). (Fig. 35 (B))

그 다음, 산화질화규소막으로 된 제1 층간절연막(5006)상에, 아크릴 수지로 된 유기 절연 재료에 대응하는 제2 층간절연막(5008)을 1.6 ㎛의 두께로 형성한다. Then, a silicon oxynitride film on the first interlayer insulating film 5006, a second interlayer insulating film 5008 corresponding to the organic insulating material with an acrylic resin with a thickness of 1.6 ㎛. 본 실시예에서는, 제2 층간절연막(5008)으로서 아크릴 수지로 된 유기 절연 재료를 선택하였으나, 유기 재료로서 폴리이미드 등이 사용될 수도 있고, 또한 무기 재료가 선택될 수도 있다. In the present embodiment, but the second inter-layer insulating film as a 5008 selection for the organic insulating material, an acrylic resin, a polyimide or the like may be used as an organic material, or may be an inorganic material selected. 그후, 제4 포토리소그래피 공정을 행하여, 레지스트 마스크(5007)를 형성하고, 이어서, 소스 배선(5111)과 단자부(5110)상에 형성된 제1 층간절연막과 제2 층간절연막을 제거한다. Then, the fourth photo subjected to a lithographic process to form a resist mask (5007), and subsequently removing the first interlayer insulating film and the second interlayer insulating film formed on a source wiring (5111) and terminal (5110). 또한, 보유용량(5113)을 제2 비정질 반도체막(5005)에 전기적으로 접속하는데 사용되는 콘택트 홀을 형성한다.(도 35(C)) Further, to form a contact hole used to electrically connect the storage capacitor (5113) to a second amorphous semiconductor film 5005 (FIG. 35 (C))

그 다음, 도금 처리를 행하여 소스 배선(5110)과 단자부(5111)상에 Cu막(5101, 5102)을 형성한다(도 36(A)). Then, the plating process is performed to form the source wire 5110 and the Cu film (5101, 5102) on the terminal (5111) (Fig. 36 (A)). 본 실시예에서는, 실시예 13과 마찬가지로, 금속막으로서 Ag, Au, Cr, Fe, Ni, Pt, 또는 이들 원소의 합금을 사용할 수도 있다. In this embodiment, similarly as in Example 13, a metal film may be used an alloy of Ag, Au, Cr, Fe, Ni, Pt, or these elements.

또한, 실시예 13과 마찬가지로, 상기한 제조방법들 각각은, 도금 공정에서 화소부의 소스 배선들을 서로 동일한 전위가 되도록 배선을 사용하여 서로 접속하는 것을 특징으로 한다. Further, in the same manner as in Example 13, to each of the above-described manufacturing method is used for wiring so that the potential equal to each other, a pixel portion in a source wiring plating process is characterized in that connected to each other. 또한, 동일 전위가 되도록 소스 배선들을 서로 접속하는데 사용되는 배선들은 도금 처리 후에 레이저광(CO 2 레이저 등)에 의해 절단되거나, 또는 도금 처리 후에 기판을 절단할 때 동시에 절단될 수도 있다. In addition, the wires used to connect to each other the source lines so that the same potential may be cut at the same time when cutting the substrate after cutting, or by laser light (CO 2 laser and the like) After the plating process, or a plating treatment. 또한, 이들 배선 패턴을 사용하여 단락 링을 형성할 수도 있다. It is also possible by using the wiring pattern to form a short-circuit ring.

이어서, ITO(인듐-주석-산화물)와 같은 투명 도전막을 110 nm의 두께로 형성한다. Then, ITO is formed a transparent conductive film such as (indium oxide-tin) to a thickness of 110 nm. 그후, 제5 포토리소그래피 공정과 에칭 공정을 행하여 투명 화소 전극(5103)을 형성한다.(도 36(B)) Subsequently, the fifth photo subjected to a lithographic process and an etching process to form a transparent pixel electrode (5103). (Fig. 36 (B))

그 다음, 금속 배선을 형성하기 위해, 제6 포토리소그래피 공정과 에칭 공정을 행한다. Then, it carried out, a sixth photolithography process and an etching process to form a metal wiring. 즉, 소스 배선(5111)을 제2 비정질 반도체막(5003)에 전기적으로 접속하도록 금속 배선(5105)을 형성하고, 제2 비정질 반도체막(5005)을 투명 화소 전극(5103)에 전기적으로 접속하도록 금속 배선(5107)을 형성하고, 투명 화소 전극(5103)을 보유용량(5113)에 전기적으로 접속하도록 금속 배선(5108)을 형성하고, 게이트 전극을 단자부(5110)에 전기적으로 접속하도록 금속 배선(5104)을 형성한다. That is, so as to be electrically connected to a source wiring (5111) a second amorphous semiconductor film to form a metal wiring 5105 so as to electrically connect to 5003, and a second amorphous semiconductor film 5005 in the transparent pixel electrode (5103) the metal wire (5107) is formed, and the transparent pixel, and forming a metal wiring (5108) for the electrode (5103) so as to be electrically connected to the storage capacitor (5113), the metal wiring of the gate electrode so as to electrically connect the terminal portions 5110 ( to form a 5104). 금속 배선 재료로서, 두께 50 nm의 Ti막과 두께 500 nm의 Al-Ti 합금막으로 된 적층막을 사용할 수도 있다.(도 36(C)) A metal wiring material, it is also possible to use a film of stacked Al-Ti alloy film of a 500 nm Ti film with a thickness of 50 nm and a thickness (Fig. 36 (C))

본 실시예에서 나타낸 반도체 표시장치의 제조방법에서는, ITO와 같은 투명 화소 전극을 형성한 후에 금속 배선을 형성하였으나, 금속 배선을 형성한 후에 ITO와 같은 투명 화소 전극을 형성한 반도체 표시장치를 제조하는 포토리소그래피 공정의 총 수는 본 실시예의 상기한 제조방법에서의 포토리소그래피 공정의 총 수와 동일하다. In the production process of the semiconductor display device shown in this embodiment, after forming a transparent pixel electrode, such as ITO, but forming the metal wiring, for producing a transparent pixel electrode in the semiconductor display forms a device such as ITO after forming the metal wiring the total number of photo lithography process is equal to the total number of photolithography process in the manufacturing method of the embodiment above. 따라서, 금속 배선과 ITO와 같은 투명 화소 전극 중 어느 것을 먼저 형성하여도 좋다. Consequently, can be formed first which of the transparent pixel electrode, such as metal wiring and ITO.

상기한 포토리소그래피 공정을 6회 행하여, Cu가 도금된 소스 배선(5111), 화소부(5114)의 역 스태거형 TFT(5112), 그의 보유용량(5113), 및 단자부(5110)로 구성되는 투과형 반도체 표시장치를 제조할 수 있다. Performed six times with the above-described photolithography process, that Cu is composed of a reverse stagger-type TFT (5112), its storage capacitor (5113), and the terminal 5110 of the source wire (5111), a pixel portion (5114) plated it is possible to manufacture a transmission type semiconductor display device.

금속 배선과 동일한 금속을 화소 전극에 사용하면, 포토리소그래피 공정을 5회 행하여 반사형 반도체장치를 형성할 수 있다. Using the same metal as the metal wiring to the pixel electrodes, and a photolithography process is performed to form a reflective semiconductor device 5 times.

실시예 13과 마찬가지로, 본 실시예에서도 IC 칩으로 구성되는 구동회로를 실장한다. In the same manner as in Example 13, in the present embodiment it is mounted to a driver circuit consisting of the IC chip.

또한, 본 실시예를 이용하여 각 실시예에서 제조한 모듈을 실시예 12에서 나타낸 전자장치들의 표시부에 적용할 수도 있다. It may also be applied to a display portion of an electronic device showing a module prepared in the respective examples in Example 12 using this embodiment.

[실시예 16] Example 16

실시예 13∼실시예 15에서는, 반도체장치가 화소부의 TFT를 채널 에칭형으로 한 반도체장치이지만, 본 실시예에서는 화소부의 TFT를 채널 스톱형으로 한 반도체장치의 예를 도 37∼도 39를 참조하여 설명한다. Example 13~ Example 15 The semiconductor device is a semiconductor device, but the pixel section TFT with a channel etch type, in this embodiment, reference to an example of a semiconductor device in the pixel section TFT with channel-stop Fig. 37~ 39 It will now be described with.

먼저, 투광성을 가진 기판(5200)을 사용하여 반도체 표시장치를 제조한다. First, by using a substrate (5200) having a light transmitting property is prepared a semiconductor display device. 사용 가능한 기판으로서는, Corning Corp.에서 제조한 #7059 유리 및 #1737 유리로 대표되는 바륨 붕규산 유리 또는 알루미나 붕규산 유리와 같은 유리 기판을 사용할 수 있다. Used as a board, it is possible to use a glass substrate such as barium borosilicate glass or an alumina borosilicate glass represented by a # 7059 glass and # 1737 glass manufactured by Corning Corp.. 다른 기판으로서, 석영 기판으로 알려진 투광성 기판 및 플라스틱 기판이 사용될 수도 있다. As other substrate, a transparent substrate and a plastic substrate it may be used, known as a quartz substrate.

상기한 기판(5200)의 전면에 걸쳐 도전층을 형성한 후, 제1 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭 처리에 의해 불필요한 부분을 제거하여, 배선 및 전극(즉, 소스 배선(5202), 게이트 전극(5203, 5204), 보유용량(5205), 및 단자부(5201))을 형성한다.(도 37(A)) Forming a conductive layer over the entire surface of the substrate 5200. Then, the first performing a photolithography process, to form a resist mask, and removing unnecessary portions by etching, wiring, and electrode (i. E., A source wiring ( 5202, a gate electrode 5203, 5204), to form a storage capacitor (5205), and the terminal 5201). (Fig. 37 (a))

상기한 배선 및 전극은 Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 원소, 상기한 원소들을 함유하는 합금, 또는 상기한 원소들을 함유하는 질화물로 된 재료로 형성될 수 있다. The wiring and the electrode may be formed of a material of a nitride containing the alloy, or the one element containing the element, said one element selected from Ti, Ta, W, Mo, Cr, Nd. 또한, 이들 배선 및 전극의 재료로서, Ti, Ta, W, Mo, Cr, Nd로부터 선택되는 다수 종류의 원소, 상기 원소들을 함유하는 다수 종류의 합금, 또는 상기 원소들을 함유하는 다수 종류의 질화물을 적층 사용할 수도 있다. Further, those used as the material of wiring and electrode, Ti, Ta, W, Mo, Cr, plurality of types of elements selected from Nd, multiple kinds of alloy containing the above elements, or a plurality of types of nitride containing the above elements lamination may be used.

그 다음, 도금법에 의해 소스 배선(5202)과 단자부(5201)상에 Cu막(5206)과 다른 Cu막(5209)을 형성한다(도 37(B)). Then, the source wiring 5202 and the terminal portion (5201), the Cu film 5206 and another Cu layer (5209) on by a plating method (FIG. 37 (B)). 소스선에 구리막(5206)을 피복함으로써, 배선 저항을 감소시킬 수 있고, 디스플레이의 소비전력을 감소시킬 수 있다. By coating a copper film 5206 to the source line, it is possible to reduce the wiring resistance, it is possible to reduce the power consumption of the display. 이것은, 대형 디스플레이에서 배선 저항으로 인한 소비전력이 중요하게 되기 때문에 화소부의 대각선 치수가 5인치를 초과하는 경우에 유리하다. This diagonal dimension of the pixel portion is advantageous when greater than 5 inches, because the power consumption is due in large displays as the wiring resistance is important. 특히, 이것은 배선이 Ti, Ta, W, Mo, Cr, Nd, 이들 원소의 합금, 또는 이들 원소의 질화물로 이루어지는 경우에 유리하다. In particular, it is advantageous if the wiring is made of Ti, Ta, W, Mo, Cr, Nd, alloy of these elements, or a nitride of the aforementioned elements. 본 실시예에서는, 금속막으로서 Cu를 사용하였지만, 이 금속막으로서, Ag, Au, Cr, Fe, Ni, Pt, 또는 이들 원소의 합금을 사용할 수도 있다. In this embodiment, a metal film but using Cu, a metal film, it is also possible to use an alloy of Ag, Au, Cr, Fe, Ni, Pt, or these elements.

또한, 실시예 13과 마찬가지로, 상기한 제조방법들 각각은, 도금 공정에서 화소부의 소스 배선들이 서로 동일한 전위가 되도록 배선들을 사용하여 서로 접속되는 것을 특징으로 한다. Also in the same manner as in Example 13, to each of the above-mentioned manufacturing method, the pixel portion on the source wiring plating process that uses the wiring so that the potential equal to each other and being connected to each other. 또한, 동일 전위가 되도록 이들 소스 배선을 접속하는데 사용되는 배선들은 도금 처리 후에 레이저광(CO 2 레이저 등)에 의해 절단되거나, 또는 도금 처리 후에 기판을 절단할 때 동시에 절단될 수도 있다. In addition, the wires used to connect the source wiring line thereof so that the same potential may be cut at the same time when cutting the substrate after cutting, or by laser light (CO 2 laser and the like) After the plating process, or a plating treatment. 또한, 이들 배선 패턴을 시용하여 단락 링을 형성할 수도 있다. It is also possible to try to form a short-circuit ring of the wiring pattern.

그 다음, 전면에 절연막(5207)을 형성한다. Next, an insulating film is formed on the front (5207). 이 절연막으로서는, 질화규소막을 사용하고, 이 절연막의 두께는 50∼200 nm로 선택된다. As the insulating film, using a silicon nitride film, and the thickness of the insulating film is selected to be 50~200 nm. 이 절연막의 두께는 150 nm로 하는 것이 바람직하다. The thickness of the insulating film is preferably set to 150 nm. 게이트 절연막이 질화규소막에 한정되지 않고, 산화규소막, 산화질화규소막, 산화탄탈막과 같은 절연막을 사용하여 제조될 수도 있다.(도 37(C)) A gate insulating film is not limited to a silicon nitride film, a silicon oxide film, a silicon oxynitride film, may also be prepared using an insulating film such as a tantalum oxide film. (Fig. 37 (C))

그 다음, 플라즈마 CVD법 및 스퍼터링법과 같은 공지의 방법을 사용하여 절연막(5207)의 전면에 제1 비정질 반도체막(5208)을 50∼200 nm, 바람직하게는 100∼150 nm의 두께로 형성한다. Then, the plasma CVD method, and is to the first amorphous semiconductor film 5208 using the same methods known in the entire surface of the insulating layer (5207) sputtering 50~200 nm, preferably formed with a thickness of 100~150 nm. 대표적으로는, 비정질 규소(a-Si)막을 100 nm의 두께로 형성한다.(도 37(C)) Typically, to form an amorphous silicon (a-Si) film with a thickness of 100 nm. (Fig. 37 (C))

그 다음, 제2 포토리소그래피 공정에 의해 포토레지스트 마스크(5301, 5302)를 형성하고, 에칭 처리에 의해 그의 불필요한 부분을 제거하여 소스 배선(5411)을 형성한다. Then, the second picture to form a photoresist mask (5301, 5302) by a lithographic process, and removing unnecessary portions by etching his process to form a source wiring (5411). 이 경우의 에칭법으로서는, 습식 에칭법 또는 건식 에칭법을 사용한다.(도 38(A)) As the etching method of this case, the use of a wet etching method or dry etching method (Fig. 38 (A))

이 에칭 공정에서, 레지스트 마스크(5301, 5302) 이외의 장소에서 비정질 반도체막(5208)이 에칭되어, 화소부의 TFT(5412)에 비정질 반도체막(5303)이 형성된다. In this etching process, the amorphous semiconductor film 5208 is etched at a place other than the resist mask (5301, 5302), the amorphous semiconductor film (5303) is formed in the pixel portion TFT (5412). 또한, 보유용량(5413)에는 비정질 반도체막(5304)이 형성된다. In addition, a storage capacitor (5413) is formed with an amorphous semiconductor film 5304.

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그 다음, 비정질 반도체막(5303)상에 절연막을 100∼200 nm의 두께로 형성한다. Then, an insulating film is formed on the amorphous semiconductor film (5303) to a thickness of 100~200 nm. 이 절연막은 산화규소 또는 질화규소로 형성된다. The insulating film is formed of silicon oxide or silicon nitride. 도 38(A)에서는, 게이트 전극을 마스크로 하여 배면으로부터 노광을 행하는 노광 처리에 의해, 자기정합적으로 채널 보호막을 구성하는 제2 절연층(5305, 5306)을 형성한다. Figure 38 (A) in, a second insulating layer (5305, 5306), by an exposure process of performing exposure from the back side using the gate electrode as a mask, the protective film constituting the channel in a self-aligning manner.

그 다음에, n채널형 TFT의 LDD(Lightly Doped Drain) 영역을 형성하도록 도핑 처리를 행한다. Then, n it is carried out and then a doping treatment so as to form a LDD (Lightly Doped Drain) region of the channel type TFT. 도핑법으로서는, 이온 도핑법 또는 이온 주입법을 행한다. As the doping method, an ion doping method or an ion implantation is carried out. n형 불순물로서는 인을 첨가하고, 제2 절연층(5305, 5306)을 마스크로 하여 불순물 영역(5307∼5309)을 형성한다. The addition of the n-type impurity, and by a second insulating layer (5305, 5306) as a mask to form an impurity region (5307-5309). 이 영역의 불순물 농도는 1×10 16 ∼1×10 17 /cm 3 이 되도록 선택된다.(도 38(B)) The impurity concentration of this region is selected to be 1 × 10 16 ~1 × 10 17 / cm 3. ( Fig. 38 (B))

그 다음, 플라즈마 CVD법에 의해 두께 150 nm의 산화질화규소막으로 된 제1 층간절연막(5311)을, 이 제1 층간절연막(5311)이 소스 배선(5411), 화소부(5414)의 TFT(5412), 및 보유용량(5413)을 덮을 수 있도록 형성한다.(도 38(C)) Then, a first interlayer insulating film (5311), a silicon oxynitride film with a thickness of 150 nm by a plasma CVD method, a first inter-layer insulating film (5311) TFT (5412 of the source wire (5411), the pixel portion 5414 ), and (is formed so as to cover the 5413). (Fig. 38 (C), the storage capacitance)

그 다음, 산화질화규소막으로 된 제1 층간절연막(5311)상에 아크릴 수지로 된 유기 절연 재료에 대응하는 제2 층간절연막(5402)을 1.6 ㎛의 두께로 형성한다. Then, a second interlayer insulating film 5402 corresponding to the organic insulating material with an acrylic resin on the silicon oxynitride film as the first interlayer insulating film (5311) as a 1.6 ㎛ thickness. 본 실시예에서는, 제2 층간절연막으로서, 아크릴 수지로 된 유기 절연 재료를 선택하였으나, 유기 재료로서 폴리이미드 등을 사용할 수도 있고, 또한 무기 재료가 선택될 수도 있다. In this embodiment, the second interlayer insulating film, but the choice of an organic insulating material with an acrylic resin, may be used such as a polyimide organic material, or may be an inorganic material selected. 그후, 제4 포토리소그래피 공정을 행하여 레지스트 마스크(5401)를 형성하고, 이어서, 건식 에칭 공정을 행하여 콘택트 홀을 형성한다. Thereafter, performing a fourth photolithography step to form a resist mask 5401, and subsequently subjected to dry etching process to form a contact hole. 이 콘택트 홀은 소스 배선(5411)을 비정질 반도체막(5307)에 전기적으로 접속하는데 사용된다. The contact hole is used for electrically connecting the source wiring (5411) to an amorphous semiconductor film (5307). 이와 동시에, 보유용량(5413)을 비정질 반도체막(5309)에 전기적으로 접속하는데 사용되는 콘택트 홀을 형성한다. At the same time, the storage capacitor (5413) to form a contact hole used to electrically connected to the amorphous semiconductor film (5309). 또한, 단자부(5410)에 또 다른 콘택트 홀을 형성하고, 이 콘택트 홀은 게이트 배선을 단자부(5410)에 전기적으로 접속하는데 사용된다,(도 39(A)) In yet another contact hole is formed, a contact hole is used for electrically connecting the gate wiring to the terminal 5410 to the terminal 5410 (Fig. 39 (A))

이어서, ITO(인듐-주석-산화물)와 같은 투명 전극막을 110 nm의 두께로 형성한다. Then, ITO is formed a transparent electrode film such as (indium oxide-tin) to a thickness of 110 nm. 그후, 제5 포토리소그래피 공정과 에칭 공정을 행하여 투명 화소 전극(5403)을 형성한다.(도 39(B)) Subsequently, the fifth photo subjected to a lithographic process and an etching process to form a transparent pixel electrode (5403). (Fig. 39 (B))

그 다음, 금속 배선을 형성하기 위해 제6 포토리소그래피 공정과 에칭 공정을 행한다. Then, it performs a sixth photolithography process and an etching process to form a metal wiring. 즉, 소스 배선(5411)을 비정질 반도체막(5407)에 전기적으로 접속하도록 금속 배선(5405)을 형성하고, 비정질 반도체막(5309)을 투명 화소 전극(5403)에 전기적으로 접속하도록 금속 배선(5407)을 형성하고, 투명 화소 전극(5403)을 보유용량(5413)에 전기적으로 접속하도록 금속 배선(5408)을 형성하고, 게이트 전극을 단자부(5410)에 전기적으로 접속하도록 금속 배선(5404)을 형성한다. That is, the metal wire (5407 so as to be electrically connected to a source wiring (5411), the amorphous semiconductor film to form a metal wiring 5405 so as to be electrically connected to the (5407), and an amorphous semiconductor film (5309) on the transparent pixel electrode (5403) ) is formed, and a transparent form the pixel electrode (5403) a storage capacitor (5413) electrically metal leads (5404 and forming a metal wiring (5408) to be connected, so as to electrically connect the gate electrode to the terminal 5410 to) the do. 금속 배선 재료로서, 두께 50 nm의 Ti막과 두께 500 nm의 Al-Ti 합금막으로 된 적층막을 사용할 수도 있다.(도 39(C)) A metal wiring material, it is also possible to use a film of stacked Al-Ti alloy film of a 500 nm Ti film with a thickness of 50 nm and a thickness (Fig. 39 (C))

본 실시예에서 나타낸 반도체 표시장치의 제조방법에서는, ITO와 같은 투명 화소 전극을 형성한 후에 금속 배선을 형성하였으나, 금속 배선을 형성한 후에 ITO와 같은 투명 화소 전극을 형성하는 반도체 표시장치를 제조하는 포토리소그래피 공정의 총 수는 본 실시예의 상기한 제조방법에서의 포토리소그래피 공정의 총 수와 동일하다. In the production process of the semiconductor display device shown in this embodiment, after forming a transparent pixel electrode, such as ITO, but forming the metal wiring, of manufacturing a semiconductor display device forming a transparent pixel electrode, such as ITO after forming the metal wiring the total number of photo lithography process is equal to the total number of photolithography process in the manufacturing method of the embodiment above. 따라서, 금속 배선과 ITO와 같은 투명 화소 전극 중 어느 것을 먼저 형성하여도 좋다. Consequently, can be formed first which of the transparent pixel electrode, such as metal wiring and ITO.

상기한 포토리소그래피 공정을 6회 행하여, Cu가 도금된 소스 배선(5411), 화소부(5414)의 역 스태거형 TFT(5412), 그의 보유용량(5413), 및 단자부(5410)로 구성되는 투과형 반도체 표시장치를 제조할 수 있다. Performed six times with the above-described photolithography process, that Cu is composed of a reverse stagger-type TFT (5412), its storage capacitor (5413), and the terminal 5410 of the source wire (5411), the pixel portion 5414 coating it is possible to manufacture a transmission type semiconductor display device.

금속 배선과 동일한 금속을 화소 전극에 사용하면, 포토리소그래피 공정을 5회 실시함으로써 반사형 반도체장치를 형성할 수도 있다. Using the same metal as the metal wiring to the pixel electrode, a photolithography process can be formed a reflection-type semiconductor device by carrying out five times.

실시예 13과 마찬가지로, 본 실시예에서도 IC 칩으로 구성된 구동회로를 실장한다. In the same manner as in Example 13, in this embodiment, it is mounting a driving circuit composed of an IC chip.

또한, 각 실시예에 따라 본 실시예에서 나타낸 기술을 이용하여 액정 모듈을 제조한 다음, 이 액정 모듈을 실시예 12에서 나타낸 전자장치의 표시부에 적용할 수도 있다. Further, to prepare a liquid crystal module using the technology shown in the embodiment in accordance with the respective embodiments may be, and then applied to a display portion of an electronic device illustrating a liquid crystal module in Example 12.

상기한 바와 같이, 액티브 매트릭스형 액정표시장치로 대표되는 반도체장치에서, 화소부의 면적이 증대되어 대화면화하여도, 양호한 표시를 실현할 수 있다. Be such, in a semiconductor device represented by an active matrix type liquid crystal display device, the area of ​​the pixel portion is increased, large screen described above, it is possible to achieve a good display. 화소부의 소스 배선의 저항값이 크게 감소되기 때문에, 본 발명은, 예를 들어, 대각선 치수 40인치나 50인치의 대화면에도 적용할 수 있다. Since the resistance of the source wiring of the pixel portion is greatly reduced, the present invention is, for example, can be applied to a large screen diagonal dimension of 40 inches or 50 inches.

바람직한 실시예로서 액정표시장치에 대하여 설명하였으나, 본 발명은 액정표시장치에 한정되지 않는다. Although a preferred embodiment describes the liquid crystal display device, the invention is not limited to a liquid crystal display device. 본 발명은, 예를 들어, 액티브 매트릭스형 유기 전계발광(EL) 표시장치(유기 발광 표시장치라고도 불림)에도 적용될 수 있다. The invention, for example, may be applied to an active matrix type organic electroluminescence (EL) display device (also called an OLED display).

Claims (70)

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  7. 기판 위에 형성되는 적어도 하나의 박막트랜지스터로서, 절연 표면 위의 게이트 전극과, 그 게이트 전극을 덮는 절연층과, 그 절연층을 사이에 두고 상기 게이트 전극 위에 위치한 채널 형성 영역과, 그 채널 형성 영역과 접하여 있는 소스 영역 및 드레인 영역을 포함하는 적어도 하나의 박막트랜지스터; As at least one thin film transistor formed on a substrate, a gate electrode over an insulating surface, and that the insulating layer covering the gate electrode, and the insulating layer with the between the channel forming regions is located on the gate electrode, the channel formation region and at least one thin film transistor comprising a source region and a drain region in contact;
    상기 절연 표면 위에 형성되고, 제1 도전체를 포함하며, 상기 절연층으로 덮여 있는 적어도 하나의 소스선으로서, 표면이 제2 도전체로 도금되어 있는 적어도 하나의 소스선; The insulation is formed on the surface, the first comprising a conductor, as at least one source line is covered with the insulating layer, the surface of the second conductive body is plated with at least one source line;
    상기 박막트랜지스터 위에 형성된 제1 절연막; A first insulating film formed over the thin film transistor;
    상기 제1 절연막 위에 형성된 제2 절연막; A second insulating film formed over the first insulating film;
    상기 제2 절연막 위에 형성되고 상기 소스선과 상기 박막트랜지스터를 접속하는 제1 금속 배선; Wherein the second insulating film is formed on the first metal wiring for connecting the source line and the thin film transistor;
    상기 제2 절연막 위에 형성되고 상기 박막트랜지스터와 보유용량을 접속하는 제2 금속 배선; It is formed on the second insulating film a second metal wiring for connecting the storage capacitor and the thin film transistor;
    투명 전극으로 되어 있고, 상기 제2 절연막 위에 형성되어 있으며, 상기 박막트랜지스터에 전기적으로 접속되어 있는 화소 전극; And is a transparent electrode, is formed on the second insulating film, the pixel which is electrically connected to the electrode thin film transistor; And
    상기 기판 위에 형성되고, 상기 제1 도전체를 포함하며, 표면이 상기 제2 도전체로 도금되어 있는 단자를 포함하는 것을 특징으로 하는 반도체장치. A semiconductor device formed on the substrate, the surface comprising a first conductor; and a terminal body that is coated to the second conductive.
  8. 기판 위에 형성되는 적어도 하나의 박막트랜지스터로서, 절연 표면 위의 게이트 전극과, 그 게이트 전극을 덮는 절연층과, 그 절연층을 사이에 두고 상기 게이트 전극 위에 위치한 채널 형성 영역과, 그 채널 형성 영역과 접하여 있는 소스 영역 및 드레인 영역을 포함하는 적어도 하나의 박막트랜지스터; As at least one thin film transistor formed on a substrate, a gate electrode over an insulating surface, and that the insulating layer covering the gate electrode, and the insulating layer with the between the channel forming regions is located on the gate electrode, the channel formation region and at least one thin film transistor comprising a source region and a drain region in contact;
    상기 절연 표면 위에 형성되고, 제1 도전체를 포함하며, 상기 절연층으로 덮여 있는 적어도 하나의 소스선으로서, 표면이 제2 도전체로 도금되어 있는 적어도 하나의 소스선; The insulation is formed on the surface, the first comprising a conductor, as at least one source line is covered with the insulating layer, the surface of the second conductive body is plated with at least one source line;
    상기 박막트랜지스터 위에 형성된 제1 절연막; A first insulating film formed over the thin film transistor;
    상기 제1 절연막 위에 형성된 제2 절연막; A second insulating film formed over the first insulating film;
    상기 제2 절연막 위에 형성되고 상기 소스선과 상기 박막트랜지스터를 접속하는 제1 금속 배선; Wherein the second insulating film is formed on the first metal wiring for connecting the source line and the thin film transistor;
    상기 제2 절연막 위에 형성되고 상기 박막트랜지스터와 보유용량을 접속하는 제2 금속 배선; It is formed on the second insulating film a second metal wiring for connecting the storage capacitor and the thin film transistor;
    금속으로 되어 있고, 상기 제2 절연막 위에 형성되어 있는 화소 전극; And is a metal, a pixel is formed on the second insulating electrode; And
    상기 기판 위에 형성되고, 상기 제1 도전체를 포함하며, 표면이 상기 제2 도전체로 도금되어 있는 단자를 포함하는 것을 특징으로 하는 반도체장치. A semiconductor device formed on the substrate, the surface comprising a first conductor; and a terminal body that is coated to the second conductive.
  9. 동일 기판 위에 형성된 화소부 및 그 화소부를 구동하는 구동회로부로서, 그 화소부 및 구동회로부에 포함된 모든 박막트랜지스터가 p채널형 박막트랜지스터인 화소부 및 구동회로부; A pixel portion and a driver circuit portion for driving the pixel portion, the pixel portion and the driver circuit are all of the thin film transistor is a p-channel type thin film transistor included in the pixel portion and the driver circuit formed on the same substrate;
    절연 표면 위에 형성된, 상기 화소부의 박막트랜지스터들 중 하나의 박막트랜지스터의 게이트 전극; Insulation, the gate electrode of the pixel section thin-film transistor of a thin film of the transistor formed on the surface;
    상기 절연 표면 위에 형성되고, 상기 화소부의 박막트랜지스터에 전기적으로 접속되고, 상기 박막트랜지스터의 게이트 전극과 동일한 도전층으로 이루어져 있는 소스선으로서, 표면이 도전체로 도금되어 있는 소스선; The insulation is formed on the surface, and electrically connected to the pixel section thin-film transistor, a source line, which consists of the same conductive layer as the gate electrode of the thin film transistor, the surface is plated with a conductive source line;
    상기 박막트랜지스터들, 상기 게이트 전극, 및 상기 소스선 위에 형성된 절연막; It said thin film transistors, the gate electrode, and an insulating film formed on the source line;
    상기 절연막 위에 형성되고, 제1 콘택트 홀을 통해 상기 화소부의 박막트랜지스터의 상기 게이트 전극에 전기적으로 접속되어 있는 게이트선; The insulating film is formed on, the electrically connected to the gate electrode of the thin film transistor and the pixel portion through a first contact hole on the gate line;
    상기 절연막 위에 형성되고, 상기 절연막의 제2 콘택트 홀을 통해 상기 화소부의 박막트랜지스터에 전기적으로 접속되어 있는 화소 전극; Is formed on the insulating film, the pixel through which the second contact hole of the insulating film and electrically connected to the thin film transistor and the electrode of the pixel portion;
    상기 절연막 위에 형성되고, 제3 콘택트 홀을 통해 상기 소스선 및 상기 화소부의 박막트랜지스터에 전기적으로 접속되어 있는 접속 전극; The insulating film is formed on the connection in the electrically connected to the source line and the thin film transistors of said pixel electrodes through the third contact hole; And
    단자부의 전극으로서, 상기 소스선의 상기 도전층과 동일한 도전층으로 이루어지고, 표면이 상기 도전체로 도금되어 있는, 단자부의 전극을 포함하는 것을 특징으로 하는 반도체장치. As an electrode of the terminal portion, made of a same conductive layer and the conductive layer of the source line, the surface is a semiconductor device comprising the electrode, the terminal, which is coated the conductive body.
  10. 동일 기판 위에 형성된 화소부 및 그 화소부를 구동하는 구동회로부로서, 그 화소부 및 구동회로부에 포함된 모든 박막트랜지스터가 n채널형 박막트랜지스터인 화소부 및 구동회로부; A pixel portion and a driver circuit portion for driving the pixel portion, the pixel portion and the driver circuit portion all of the thin film transistor is an n channel-type thin film transistor included in the pixel portion and the driver circuit formed on the same substrate;
    절연 표면 위에 형성된, 상기 화소부의 박막트랜지스터들 중 하나의 박막트랜지스터의 게이트 전극; Insulation, the gate electrode of the pixel section thin-film transistor of a thin film of the transistor formed on the surface;
    상기 절연 표면 위에 형성되고, 상기 화소부의 박막트랜지스터에 전기적으로 접속되고, 상기 박막트랜지스터의 게이트 전극과 동일한 도전층으로 이루어져 있는 소스선으로서, 표면이 도전체로 도금되어 있는 소스선; The insulation is formed on the surface, and electrically connected to the pixel section thin-film transistor, a source line, which consists of the same conductive layer as the gate electrode of the thin film transistor, the surface is plated with a conductive source line;
    상기 박막트랜지스터들, 상기 게이트 전극, 및 상기 소스선 위에 형성된 절연막; It said thin film transistors, the gate electrode, and an insulating film formed on the source line;
    상기 절연막 위에 형성되고, 제1 콘택트 홀을 통해 상기 화소부의 박막트랜지스터의 상기 게이트 전극에 전기적으로 접속되어 있는 게이트선; The insulating film is formed on, the electrically connected to the gate electrode of the thin film transistor and the pixel portion through a first contact hole on the gate line;
    상기 절연막 위에 형성되고, 상기 절연막의 제2 콘택트 홀을 통해 상기 화소부의 박막트랜지스터에 전기적으로 접속되어 있는 화소 전극; Is formed on the insulating film, the pixel through which the second contact hole of the insulating film and electrically connected to the thin film transistor and the electrode of the pixel portion;
    상기 절연막 위에 형성되고, 제3 콘택트 홀을 통해 상기 소스선 및 상기 화소부의 박막트랜지스터에 전기적으로 접속되어 있는 접속 전극; The insulating film is formed on the connection in the electrically connected to the source line and the thin film transistors of said pixel electrodes through the third contact hole; And
    단자부의 전극으로서, 상기 소스선의 상기 도전층과 동일한 도전층으로 이루어지고, 표면이 상기 도전체로 도금되어 있는, 단자부의 전극을 포함하는 것을 특징으로 하는 반도체장치. As an electrode of the terminal portion, made of a same conductive layer and the conductive layer of the source line, the surface is a semiconductor device comprising the electrode, the terminal, which is coated the conductive body.
  11. 기판 위에 적어도 제1 및 제2 반도체층을 형성하는 공정; A step of forming at least a first and a second semiconductor layer over a substrate;
    상기 제1 및 제2 반도체층 위에 제1 절연막을 형성하는 공정; Forming a first insulating film on said first and second semiconductor layers;
    상기 제1 절연막 위에, 적어도 제1 및 제2 게이트 전극과, 화소부의 적어도 하나의 소스선과, 단자부의 전극을 형성하는 공정; The first insulating film over at least a first and a second gate electrode, and a pixel portion of at least one source line, the step of forming the electrode of the terminal portion;
    상기 제1 게이트 전극을 마스크로 하여 적어도 상기 제1 반도체층에 n형 불순물을 도입하여 제1 n형 불순물 영역을 형성하는 공정; A step of introducing an n-type impurity in at least the first semiconductor layer and the first gate electrode as a mask to form a first n-type impurity region;
    에칭에 의해 상기 제1 및 제2 게이트 전극에 테이퍼부를 제공하는 공정; By an etching process to provide a taper in the first and second gate electrodes;
    상기 제1 게이트 전극의 테이퍼부를 통과하여 적어도 상기 제1 반도체층에 n형 불순물을 도입하여 제2 n형 불순물 영역을 형성하는 공정; A step of passing the first gate electrode of the tapered part 2 forms a first n-type impurity regions by introducing at least an n-type impurity in the first semiconductor layer;
    상기 제2 게이트 전극의 테이퍼부를 통과하여 상기 제2 반도체층에 p형 불순물을 도입하여 p형 불순물 영역을 형성하는 공정; The step of forming the second gate electrode through the tapered portion by introducing a p-type impurity in said second semiconductor layer a p-type impurity region;
    상기 화소부의 소스선과 상기 단자부의 전극을 도금하는 공정; A step of plating the electrode of the pixel line and the negative source terminal;
    상기 화소부의 소스선과 상기 단자부의 전극을 덮는 제2 절연막을 형성하는 공정; Forming a second insulating film covering the electrodes of the pixel portion source line and said terminal portion; And
    상기 제2 절연막 위에 상기 화소부의 게이트선과 구동회로의 소스선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법. Method of manufacturing a semiconductor device comprising the step of forming the source line to the pixel portion on the gate line drive circuit and the second insulating film.
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  13. 기판 위에 적어도 하나의 반도체층을 형성하는 공정; The step of forming the at least one semiconductor layer on a substrate;
    상기 반도체층 위에 제1 절연막을 형성하는 공정; Forming a first insulating film over the semiconductor layer;
    상기 제1 절연막 위에 적어도 하나의 게이트 전극과, 화소부의 적어도 하나의 소스선과, 단자부의 전극을 형성하는 공정; The step of forming the first insulating film at least one gate electrode, and a pixel electrode of the at least one source line, the terminal portion thereon;
    상기 게이트 전극을 마스크로 하여 상기 반도체층에 n형 불순물을 도입하여 제1 n형 불순물 영역을 형성하는 공정; The step of forming the first n-type impurity region 1 by introducing the n-type impurity in the semiconductor layer with the gate electrode as a mask;
    상기 게이트 전극에 테이퍼부를 제공하는 공정; A step of providing a tapered portion on the gate electrode;
    상기 게이트 전극의 테이퍼부를 통과하여 상기 반도체층에 n형 불순물을 도입하여 제2 n형 불순물 영역을 형성하는 공정; A step of passing through a tapered portion of the gate electrode by introducing an n-type impurity in the semiconductor layer forming the n-type impurity region 2;
    상기 화소부의 소스선과 상기 단자부의 전극을 도금하는 공정; A step of plating the electrode of the pixel line and the negative source terminal;
    상기 화소부의 소스선과 상기 단자부의 전극을 덮는 제2 절연막을 형성하는 공정; Forming a second insulating film covering the electrodes of the pixel portion source line and said terminal portion; And
    상기 제2 절연막 위에 상기 화소부의 게이트선과 구동회로의 소스선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법. Method of manufacturing a semiconductor device comprising the step of forming the source line to the pixel portion on the gate line drive circuit and the second insulating film.
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  15. 절연 표면 위에 소스선, 게이트 전극, 및 단자부의 전극을 형성하는 공정; Insulating the source line on the surface, a gate electrode, and the step of forming the electrode of the terminal portion;
    상기 소스선의 표면과 상기 단자부의 전극의 표면 위에 금속 피막을 형성하는 공정; A step of forming a metal film on the surface of the electrode of the terminal portions and a surface of the source line;
    상기 금속 피막과 상기 게이트 전극 위에 절연막을 형성하는 공정; The step of forming the metal film and the insulating film on the gate electrode;
    상기 절연막 위에 제1 비정질 반도체막을 형성하는 공정; A step of forming a first amorphous semiconductor film over the insulating film;
    상기 제1 비정질 반도체막 위에, n형 불순물을 함유하는 제2 비정질 반도체막을 형성하는 공정; A step of forming a second amorphous semiconductor film containing the first amorphous semiconductor film over, n-type impurity;
    상기 제2 비정질 반도체막을 에칭하여 소스 영역 및 드레인 영역을 형성하는 공정; A step of forming a second amorphous semiconductor film by etching a source region and a drain region;
    상기 제2 비정질 반도체막 위에 제1 층간절연막을 형성하는 공정; Forming a first interlayer insulating film on the second amorphous semiconductor layer;
    상기 제1 층간절연막 위에 제2 층간절연막을 형성하는 공정; Forming a second interlayer insulating film on the first interlayer insulating film;
    상기 절연막, 상기 제1 층간절연막, 및 상기 제2 층간절연막을 에칭하여 콘택트 홀을 형성하는 공정; A step of forming a contact hole by etching the insulation film, the first interlayer insulating film, and the second interlayer insulating film;
    상기 제2 층간절연막 위에, 투명 전극으로 된 화소 전극을 형성하는 공정; The step of forming the second interlayer insulating film over, the transparent electrode as the pixel electrode; And
    상기 소스선과 상기 소스 영역 및 드레인 영역 중 한쪽 영역을 전기적으로 접속하는 제1 배선과, 상기 소스 영역 및 드레인 영역 중 다른 한쪽 영역과 상기 화소 전극을 전기적으로 접속하는 제2 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법. A step of forming a second wiring for connecting the source line and the first wiring, and the other region of the source region and the drain region to electrically connect the source region and the drain region of the one side region and the pixel electrode is electrically the semiconductor device manufacturing method characterized in that.
  16. 절연 표면 위에 소스선, 게이트 전극, 및 단자부의 전극을 형성하는 공정; Insulating the source line on the surface, a gate electrode, and the step of forming the electrode of the terminal portion;
    상기 소스선의 표면과 상기 단자부의 전극의 표면 위에 금속 피막을 형성하는 공정; A step of forming a metal film on the surface of the electrode of the terminal portions and a surface of the source line;
    상기 금속 피막과 상기 게이트 전극 위에 절연막을 형성하는 공정; The step of forming the metal film and the insulating film on the gate electrode;
    상기 절연막 위에 제1 비정질 반도체막을 형성하는 공정; A step of forming a first amorphous semiconductor film over the insulating film;
    상기 제1 비정질 반도체막 위에, n형 불순물을 함유하는 제2 비정질 반도체막을 형성하는 공정; A step of forming a second amorphous semiconductor film containing the first amorphous semiconductor film over, n-type impurity;
    상기 제2 비정질 반도체막을 에칭하여 소스 영역 및 드레인 영역을 형성하는 공정; A step of forming a second amorphous semiconductor film by etching a source region and a drain region;
    상기 제2 비정질 반도체막 위에 제1 층간절연막을 형성하는 공정; Forming a first interlayer insulating film on the second amorphous semiconductor layer;
    상기 제1 층간절연막 위에 제2 층간절연막을 형성하는 공정; Forming a second interlayer insulating film on the first interlayer insulating film;
    상기 절연막, 상기 제1 층간절연막, 및 상기 제2 층간절연막을 에칭하여 콘택트 홀을 형성하는 공정; A step of forming a contact hole by etching the insulation film, the first interlayer insulating film, and the second interlayer insulating film; And
    상기 제2 층간절연막 위에, 상기 소스선과 상기 소스 영역 및 드레인 영역 중 한쪽 영역을 전기적으로 접속하는 금속 배선과, 상기 소스 영역 및 드레인 영역 중 다른 한쪽 영역과 보유용량을 전기적으로 접속하고 금속으로 된 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법. The second on the interlayer insulating film, the source line and the source region and the drain and the metal wires for electrically connecting the one side region of the region, the source region and the drain region of the other end region and a storage capacitor electrically connected to a pixel of a metal method of manufacturing a semiconductor device comprising the step of forming an electrode.
  17. 절연 표면 위에 소스선, 게이트 전극, 및 단자부의 전극을 형성하는 제1 공정; Insulating the source line on the surface, a gate electrode, and a first step of forming an electrode of a terminal portion;
    상기 소스선, 상기 게이트 전극, 및 상기 단자부의 전극 위에 절연막을 형성하는 제2 공정; The gate electrode of the source line, and a second step of forming an insulating film on the electrode of the terminal portion;
    상기 절연막 위에 제1 비정질 반도체막을 형성하는 제3 공정; A third step of forming a first amorphous semiconductor film over the insulating film;
    상기 제1 비정질 반도체막 위에, n형 불순물을 함유하는 제2 비정질 반도체막을 형성하는 제4 공정; A fourth step of forming a second amorphous semiconductor film containing the first amorphous semiconductor film over, n-type impurity;
    상기 제2 비정질 반도체막을 에칭하여 소스 영역 및 드레인 영역을 형성하는 제5 공정; A fifth step of forming a second amorphous semiconductor film by etching a source region and a drain region;
    상기 제2 비정질 반도체막 위에 제1 층간절연막을 형성하는 제6 공정; A sixth step of forming a first interlayer insulating film on the second amorphous semiconductor layer;
    상기 제1 층간절연막 위에 제2 층간절연막을 형성하는 제7 공정; A seventh step of forming a second interlayer insulating film on the first interlayer insulating film;
    상기 절연막, 상기 제1 층간절연막, 및 상기 제2 층간절연막을 에칭하여 콘택트 홀을 형성하는 제8 공정; The insulating film, the first interlayer insulating film, and an eighth step of forming a contact hole by etching the second interlayer insulating film;
    상기 소스선의 표면과 상기 단자부의 전극의 표면 위에 금속 피막을 형성하는 제9 공정; A ninth step of forming a metal film on the surface of the electrode of the terminal portions and a surface of the source line;
    상기 제2 층간절연막 위에, 투명 전극으로 된 화소 전극을 형성하는 제10 공정; A tenth step of forming a second insulation film on the interlayer, a transparent electrode-pixel electrode; And
    상기 소스선과 상기 소스 영역 및 드레인 영역 중 한쪽 영역을 전기적으로 접속하는 제1 금속 배선과, 상기 소스 영역 및 드레인 영역 중 다른 한쪽 영역과 상기 화소 전극을 전기적으로 접속하는 제2 금속 배선을 형성하는 제11 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법. Claim that the forming a second metal wiring for connecting the first metal wiring and the source region and the drain region the other side region and the pixel electrode being electrically connected to the source line and the source region and the drain region of the one region is electrically the semiconductor device manufacturing method comprising the 11 step.
  18. 절연 표면 위에 소스선, 게이트 전극, 및 단자부의 전극을 형성하는 제1 공정; Insulating the source line on the surface, a gate electrode, and a first step of forming an electrode of a terminal portion;
    상기 소스선의 표면과 상기 게이트 전극의 표면 위에 금속 피막을 형성하는 제2 공정; A second step of forming a surface of the source line and the metal film on the surface of the gate electrode;
    상기 금속 피막과 상기 게이트 전극 위에 절연막을 형성하는 제3 공정; A third step of forming the metal film and the insulating film on the gate electrode;
    상기 절연막 위에 비정질 반도체막을 형성하는 제4 공정; A fourth step of forming an amorphous semiconductor film over the insulating film;
    상기 비정질 반도체막 위에 소스 영역 및 드레인 영역을 형성하는 제5 공정; A fifth step of forming a source region and a drain region over the amorphous semiconductor film;
    상기 비정질 반도체막 위에 제1 층간절연막을 형성하는 제6 공정; A sixth step of forming a first interlayer insulating film on the amorphous semiconductor film;
    상기 제1 층간절연막 위에 제2 층간절연막을 형성하는 제7 공정; A seventh step of forming a second interlayer insulating film on the first interlayer insulating film;
    상기 절연막, 상기 제1 층간절연막, 및 상기 제2 층간절연막을 에칭하여 콘택트 홀을 형성하는 제8 공정; The insulating film, the first interlayer insulating film, and an eighth step of forming a contact hole by etching the second interlayer insulating film; And
    상기 제2 층간절연막 위에, 상기 소스선과 상기 소스 영역 및 드레인 영역 중 한쪽 영역을 전기적으로 접속하는 금속 배선과, 상기 소스 영역 및 드레인 영역 중 다른 한쪽 영역과 보유용량을 전기적으로 접속하는 금속으로 된 화소 전극을 형성하는 제9 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법. The second on the interlayer insulating film, the source line and the source region and the drain and the metal wires for electrically connecting the one side region of the region, the source region and the drain region of the other end region and a storage capacitor electrically pixels of a metal connected to method of manufacturing a semiconductor device characterized in that it comprises a ninth step of forming an electrode.
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  28. 제 7 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서, 상기 반도체장치가 투과형 액정 모듈인 것을 특징으로 하는 반도체장치. Claim 7 in wherein claim 9, wherein any one of claim 10, wherein the semiconductor device is characterized in that the semiconductor device is a transmission type liquid crystal module.
  29. 제 8 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서, 상기 반도체장치가 반사형 액정 모듈인 것을 특징으로 하는 반도체장치. Claim 8, according to claim 9, claim 10, any one of, wherein the semiconductor device is characterized in that the semiconductor device is a reflection type liquid crystal module.
  30. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 반도체장치가, 비디오 카메라, 디지털 카메라, 헤드 장착형 디스플레이, 자동차 내비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대형 정보 단말기, 디지털 비디오 디스크 플레이어, 전자 게임기로 이루어진 군에서 선택되는 적어도 하나인 것을 특징으로 하는 반도체장치. Of claim 7 to claim 10 according to any one of claims, wherein the semiconductor device, a video camera, a digital camera, a head mounted display, a car navigation system, a projector, a car stereo, a personal computer, a portable information terminal, a digital video disc player, a semiconductor device, characterized in that at least one selected from the group consisting of the electronic game machine.
  31. 제 7 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서, 상기 화소 전극이 투명 도전막으로 되어 있고, 접속 전극을 통해 상기 박막트랜지스터에 전기적으로 접속된 것을 특징으로 하는 반도체장치. Claim 7, claim 9, according to any one of claim 10, wherein the pixel electrode is a transparent conductive film, and a semiconductor device, characterized in that the connection via electrode electrically connected to the thin film transistor.
  32. 제 8 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서, 상기 화소 전극이 반사성 전극이고, 상기 박막트랜지스터에 직접 접속된 것을 특징으로 하는 반도체장치. Claim 8, according to claim 9, claim 10, any one of, wherein the pixel electrode is a reflective electrode, the semiconductor device characterized in that directly connected to the thin film transistor.
  33. 제 11 항, 제 13 항, 제15 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 화소부의 소스선과 상기 단자부의 전극 각각이 Cu, Al, Au, Ag 및 그의 합금으로 이루어진 군에서 선택되는 재료로 되어 있는 것을 특징으로 하는 반도체장치 제조방법. Claim 11, claim 13, claim 15 to A method according to any one of claim 18, wherein the material of the electrode, each of the pixel parts source line and the terminal portion is selected from the group consisting of Cu, Al, Au, Ag and alloys thereof It is a semiconductor device manufacturing method characterized in that a.
  34. 제 11 항 또는 제 13 항에 있어서, 상기 화소부의 소스선이 그의 도금 중에 배선을 통해 상기 화소부의 다른 소스선과 동일한 전위에 접속되는 것을 특징으로 하는 반도체장치 제조방법. Claim 11 according to any one of claims 13, wherein the method of manufacturing a semiconductor device, characterized in that the source line of said pixel is connected to the other source line and the pixel portion at the same potential via the wire during its plating.
  35. 제 11 항 또는 제 13 항에 있어서, 상기 화소부의 소스선이 그의 도금 중에 배선을 통해 상기 화소부의 다른 소스선과 동일한 전위에 접속되고, 상기 배선이 도금 후에 레이저광에 의해 절단되는 것을 특징으로 하는 반도체장치 제조방법. Of claim 11 or claim 13, wherein the pixel portion source line is connected to the other source lines at the same potential of the pixel portion over the wire during its plating, semiconductor, it characterized in that the wire is cut by the laser beam after plating device manufacturing method.
  36. 제 11 항 또는 제 13 항에 있어서, 상기 화소부의 소스선이 그의 도금 중에 배선을 통해 상기 화소부의 다른 소스선과 동일한 전위에 접속되고, 상기 배선이 도금 후에 기판과 함께 절단되는 것을 특징으로 하는 반도체장치 제조방법. Of claim 11 or claim 13, wherein the pixel portion source line is connected to the other source lines at the same potential of the pixel portion over the wire during its plating, a semiconductor device which is characterized in that the wire is cut together with the substrate after plating method.
  37. 제 15 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 금속 피막이 도금법에 의해 상기 소스선과 상기 단자부의 전극 위에 형성되는 것을 특징으로 하는 반도체장치 제조방법. Of claim 15 to A method according to any one of claim 18, wherein the method of manufacturing a semiconductor device, characterized in that by the metal plating film formed on the electrode of said source line and said terminal portion.
  38. 제 15 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 금속 피막이 도금법에 의해 상기 소스선과 상기 단자부의 전극 위에 동시에 형성되는 것을 특징으로 하는 반도체장치 제조방법. Of claim 15 to A method according to any one of claim 18, wherein the method of manufacturing a semiconductor device, characterized in that by the metal plating film formed on the electrode at the same time of the source line and the terminal portion.
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