JP2002198963A - Band generation device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、入力されたセルを
通信網へ出力する際に、該セルを出力するレートを生成
するATMトラフィックシェーピング装置の帯域生成装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a band generating device of an ATM traffic shaping device for generating a rate at which an input cell is output to a communication network when the cell is output.
【0002】[0002]
【従来の技術】ATM伝送においては、セルと呼ばれる
固定長のデータパケットを、端末装置から網と呼ばれる
伝送路上への出力することに関して、伝送路の伝送帯
域、すなわち端末からのセルの送出間隔(これを、セル
レートという。)がその契約に基づいて規定される。契
約で規定された送出間隔よりも短い間隔で送出されたセ
ルは、他の端末からのセルとの衝突を避けるために廃棄
されてしまうので、図1に示すように、ATM端末装置
100においては、トラフィックシェーピング装置10
2を備えてセル生成部106からのセル104の送出間
隔を契約帯域に適した間隔に調整することが行われてい
る。2. Description of the Related Art In ATM transmission, regarding the transmission of a fixed-length data packet called a cell from a terminal device onto a transmission line called a network, the transmission band of the transmission line, that is, the transmission interval of cells from the terminal ( This is called a cell rate.) Is defined based on the contract. Since cells transmitted at intervals shorter than the transmission interval specified in the contract are discarded to avoid collision with cells from other terminals, as shown in FIG. , Traffic shaping device 10
2, the transmission interval of the cell 104 from the cell generation unit 106 is adjusted to an interval suitable for the contract band.
【0003】図2は、ATM端末装置における従来のA
TMセルの出力回路構成を示している。図において、ト
ラフィックシェーピング装置102は、データ発生側よ
りセルデータを受け取り、ここで契約されたセルレート
に従ってセルの出力タイミングが生成される。トラフィ
ックシェーピング装置102でトラフィックシェーピン
グされたデータは、UTOPIA(ATMフォーラムで
定められたATM層と物理層とのセルデータの受け渡し
に関する規定)インターフェースで物理層のFIFOメ
モリ200に書き込まれる。FIG. 2 shows a conventional A in an ATM terminal device.
3 shows an output circuit configuration of a TM cell. In the figure, a traffic shaping device 102 receives cell data from a data generation side, and generates a cell output timing according to a contracted cell rate. The data that has been traffic-shaped by the traffic shaping device 102 is written to the FIFO memory 200 of the physical layer via a UTOPIA (a rule defined by the ATM Forum on the transfer of cell data between the ATM layer and the physical layer) interface.
【0004】物理層では、FIFOメモリ200に蓄積
されたセルデータを、読み出しフレーム生成制御部20
2からのセルタイミング信号に従って読み出し、フレー
ム生成部204で伝送路のフレームにセルを組み込ん
で、データを伝送路へ送出する。[0004] In the physical layer, the cell data stored in the FIFO memory 200 is read by the read frame generation control unit 20.
The cell is read out according to the cell timing signal from 2 and the cell is incorporated into the frame of the transmission line by the frame generation unit 204 and the data is transmitted to the transmission line.
【0005】図3は、従来構成によるトラフィックシェ
ーピング装置の全体構成を示している。トラフィックシ
ェーピング装置300において、ATM端末装置のセル
生成部(図1の106)から送られたセルが、セル入力
I/F302においてインターフェースされると、各セ
ルはその識別部にて各チャンネル(#1、#2、・・・、
#n)に分類され、それぞれに用意されたセルバッファ
304に格納される。セル入力I/F302は、その
後、チャンネル単位のセル識別結果をセル入力信号とし
て帯域生成部306に送り、ここで、それぞれのセルに
応じた帯域生成制御にてセルの出力タイミングが生成さ
れる。帯域生成部306におけるタイミング生成は、チ
ャンネル毎で並列に行なわれるため、セル出力タイミン
グが同時発生する場合があり、競合制御部308におい
てその調停が行われた後、セルの出力指示が、セル出力
I/F310に与えられる。セル出力I/F310は、
競合制御部308からの出力指示に基づいて、セルバッ
ファ304より対象するチャネルのセルを読み出し、物
理層へ出力する。FIG. 3 shows the overall configuration of a traffic shaping device having a conventional configuration. In the traffic shaping device 300, when cells transmitted from the cell generation unit (106 in FIG. 1) of the ATM terminal device are interfaced in the cell input I / F 302, each cell is identified by its identification unit in each channel (# 1). , # 2, ...,
#N) and stored in the cell buffer 304 prepared for each. After that, the cell input I / F 302 sends the cell identification result for each channel to the band generation unit 306 as a cell input signal, where the cell output timing is generated by band generation control according to each cell. Since the timing generation in the band generation unit 306 is performed in parallel for each channel, the cell output timing may occur at the same time. After the arbitration is performed in the contention control unit 308, the cell output instruction is sent to the cell output unit. It is provided to the I / F 310. The cell output I / F 310 is
Based on an output instruction from the contention control unit 308, the cell of the target channel is read from the cell buffer 304 and output to the physical layer.
【0006】図4は、前記トラフィックシェーピング装
置における従来の帯域生成部のブロック図を示してい
る。帯域生成部306は、各チャンネルに対応して複数
の出力タイミング生成部400a、400b、...、
400nを備える。各出力タイミング生成部400は、
セルの出力タイミングをカウントするmビットの出力タ
イミングカウンタ402、セル出力信号を出力するmビ
ットのデコーダ404、前記出力タイミングカウンタ4
02を起動させるカウンタ起動手段としての入力セルカ
ウンタ406及びデコーダ408を備えている。FIG. 4 is a block diagram of a conventional band generation unit in the traffic shaping device. The band generator 306 includes a plurality of output timing generators 400a, 400b,. . . ,
400n. Each output timing generation unit 400
An m-bit output timing counter 402 for counting the output timing of a cell, an m-bit decoder 404 for outputting a cell output signal, and the output timing counter 4
An input cell counter 406 and a decoder 408 are provided as counter activating means for activating the 02.
【0007】トラフィックシェーピング装置に、対応す
るチャネルのセルが入力されたことを知らせるセル入力
信号が入力されると、入力セルカウンタ406は1つカ
ウントアップされ、その出力が1となる。デコーダ40
8は、入力セルカウンタ406の出力が0以外のとき
に”High”を出力するデコーダであり、従って、入力セ
ルカウンタ406から1が出力されたことにより、デコ
ーダ408は”High”を出力することとなる。デコーダ
408の”High”信号が、出力タイミングカウンタ40
2のCE(クロックイネーブル)端子に入力されると、
出力タイミングカウンタ402はクロック信号に従って
そのカウント動作を開始する。When a cell input signal indicating that a cell of a corresponding channel has been input is input to the traffic shaping device, the input cell counter 406 counts up by one and its output becomes 1. Decoder 40
Reference numeral 8 denotes a decoder that outputs “High” when the output of the input cell counter 406 is other than 0. Therefore, when “1” is output from the input cell counter 406, the decoder 408 outputs “High”. Becomes The “High” signal of the decoder 408 is output from the output timing counter 40.
2 is input to the CE (clock enable) terminal,
Output timing counter 402 starts its counting operation according to the clock signal.
【0008】デコーダ408には、予め設定したい帯域
に応じてデコード値が設定されており、出力タイミング
カウンタ402の出力値が、デコーダ408の値とー致
することによって、デコーダ408からセル出力信号が
出カされる。この出力は、入力セルカウンタ406にも
入力され、これによって、カウンタ値は1減算される。
入力セルカウンタ406のカウンタ値が0になると、出
力タイミングカウンタ402はカウント動作を停止し、
アイドル状態となる。セル出力信号が出力される間に、
セル入力信号が入力セルカウンタ406に連続して入力
された場合、入力セルカウンタ406の値が0になる、
すなわちセル出力要求が無くなるまで出力タイミングカ
ウンタ402は動作を続ける。このように、帯域生成部
306は、網側と契約した帯域に応じた間隔でセル出力
信号を送出する。[0008] A decode value is set in the decoder 408 in accordance with a band to be set in advance. When the output value of the output timing counter 402 matches the value of the decoder 408, a cell output signal from the decoder 408 is output. It is output. This output is also input to the input cell counter 406, whereby the counter value is decremented by one.
When the count value of the input cell counter 406 becomes 0, the output timing counter 402 stops counting,
It becomes an idle state. While the cell output signal is output,
When the cell input signal is continuously input to the input cell counter 406, the value of the input cell counter 406 becomes 0,
That is, the output timing counter 402 continues to operate until there is no cell output request. As described above, the band generation unit 306 transmits the cell output signal at intervals according to the band contracted with the network side.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、前記従
来の帯域生成部306においては、各出力タイミング生
成部400毎に設けられる出力タイミングカウンタ40
2がカウントする出力タイミングが、セルのビット長
(53ビット)に対応した送出間隔を考慮した上で、各
帯域に応じたデコード値をカウントできるように設計し
なければならず、そのために、多くのフリップフロップ
(FF)を必要とし、その消費電流も多いものとなって
いた。However, in the conventional band generator 306, the output timing counter 40 provided for each output timing generator 400 is provided.
The output timing counted by 2 must be designed to be able to count the decode value corresponding to each band in consideration of the transmission interval corresponding to the bit length (53 bits) of the cell. And the current consumption of the flip-flop (FF) is large.
【0010】また、従来のトラフィックシェーピング装
置をATM端末装置に採用する場合、UTOPIAイン
ターフェースの物理側に、トラフィックシェーピング後
のセルを一時的に格納するためのFIFOメモリが必要
となり、これが装置全体の回路規模を大きくすると共
に、伝送路へのデータ送信までの遅延時間を増加し、リ
アルタイム性を要求するデータ伝送においては、不十分
なものであった。When a conventional traffic shaping device is employed in an ATM terminal device, a FIFO memory for temporarily storing cells after traffic shaping is required on the physical side of the UTOPIA interface, which is a circuit of the entire device. With an increase in scale and an increase in delay time until data transmission to a transmission path, data transmission that requires real-time performance is insufficient.
【0011】従って本発明の目的は、前記出力タイミン
グカウンタに必要なフリップフロップ数を少なくするこ
とができる帯域生成装置を提供することにある。Accordingly, it is an object of the present invention to provide a band generating apparatus capable of reducing the number of flip-flops required for the output timing counter.
【0012】また、本発明の別の目的は、ATM端末装
置の物理層側にセル格納用のFIFOメモリを不要とす
ることができる帯域生成装置を提供することにある。It is another object of the present invention to provide a band generating apparatus capable of eliminating the need for a FIFO memory for storing cells on the physical layer side of an ATM terminal device.
【0013】[0013]
【課題を解決するための手段】上記目的を達成するため
本発明は、入力されたセルを通信網へ出力する際に、該
セルを出力するレートを生成するATMトラフィックシ
ェーピング装置の帯域生成装置において、各チャネル毎
に、対応するセルの出力タイミングをカウントする該チ
ャネル数に応じた出力タイミングカウンタと、前記各出
力タイミングカウンタによるカウントを開始させる起動
信号を生成する該出力タイミングカウンタに対応したカ
ウンタ起動手段であって、各カウンタ起動手段が、対応
する入力セルがあることを示す信号が入力され、かつセ
ルの出力タイミング信号が入力されているときに、前記
起動信号を出力する前記カウンタ起動手段とを備えて構
成される。In order to achieve the above object, the present invention relates to a band generating apparatus of an ATM traffic shaping apparatus for generating a rate at which an input cell is output to a communication network when the cell is output. An output timing counter corresponding to the number of channels for counting the output timing of a corresponding cell for each channel, and a counter activation corresponding to the output timing counter for generating an activation signal for starting the counting by the output timing counters Means, wherein each counter activation means, when a signal indicating that there is a corresponding input cell is input, and when an output timing signal of the cell is input, the counter activation means for outputting the activation signal, It is comprised including.
【0014】この場合において、前記各カウンタ起動手
段は、ATMトラフィックシェーピング装置内にある対
応するセルの数をカウントする入力セルカウンタと、前
記入力セルカウンタの出力に応じて前記対応する入力セ
ルの有無を示す信号を出力するデコーダと、前記デコー
ダから対応する入力セルがあることを示す信号が出力さ
れ、かつセルの出力タイミング信号が入力されていると
きに、前記出力タイミングカウンタの起動信号を出力す
る論理回路とを備えて構成することが好ましい。In this case, each of the counter activating means includes an input cell counter for counting the number of corresponding cells in the ATM traffic shaping device, and the presence or absence of the corresponding input cell according to the output of the input cell counter. And a decoder that outputs a signal indicating that there is a corresponding input cell from the decoder, and outputs a start signal of the output timing counter when an output timing signal of the cell is input. It is preferable to include a logic circuit.
【0015】ここで、前記各カウンタ起動手段に与えら
れるセルの出力タイミング信号は、好ましくは、物理層
の伝送路インターフェース部で生成されるセルの出力タ
イミング信号である。Here, the output timing signal of the cell provided to each of the counter starting means is preferably an output timing signal of the cell generated by the transmission line interface of the physical layer.
【0016】また、本発明の帯域生成装置は、前記各カ
ウンタ起動手段に与えられるセルの出力タイミング信号
を生成する6ビットカウンタを更に備えて構成すること
もできる。Further, the band generating apparatus according to the present invention may further include a 6-bit counter for generating an output timing signal of a cell supplied to each of the counter starting means.
【0017】[0017]
【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。図5は、本発明の第1の
実施形態に係る帯域生成装置の構成を示すブロック図で
ある。帯域生成装置は、各チャンネルに対応して複数の
出力タイミング生成部500a、500b、...、5
00nを備える。そして、各出力タイミング生成部50
0は、セルの出力タイミングをカウントする出力タイミ
ングカウンタ502、セル出力信号を出力するデコーダ
504、前記出力タイミングカウンタ502を起動させ
るカウンタ起動手段としての入力セルカウンタ506、
デコーダ508及び論理積演算回路510を備えてい
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on one illustrated embodiment. FIG. 5 is a block diagram illustrating a configuration of the band generation device according to the first embodiment of the present invention. The band generator includes a plurality of output timing generators 500a, 500b,. . . , 5
00n. Then, each output timing generation unit 50
0 is an output timing counter 502 for counting the output timing of the cell, a decoder 504 for outputting a cell output signal, an input cell counter 506 as a counter activation means for activating the output timing counter 502,
A decoder 508 and an AND operation circuit 510 are provided.
【0018】出力タイミングカウンタ502は、後述す
る論理積演算回路510からの起動信号を受けてカウン
トを開始する所定ビットのカウンタであり、デコーダ5
04からのセル出力信号がそのリセット端子に入力され
るまで、クロック信号に同期してカウントアップされ
る。本発明において使用される出力タイミングカウンタ
502は、従来のものと同様にフリップフロップ回路に
より構成することができるが、従来の出力タイミングカ
ウンタをmビットとしたとき、前記出力タイミングカウ
ンタ502はm−5ビットで構成することができる。こ
れについては後述する。The output timing counter 502 is a predetermined bit counter which starts counting in response to a start signal from a logical product operation circuit 510 described later.
Until the cell output signal from 04 is input to its reset terminal, it is counted up in synchronization with the clock signal. The output timing counter 502 used in the present invention can be constituted by a flip-flop circuit similarly to the conventional one. However, when the conventional output timing counter has m bits, the output timing counter 502 becomes m−5. It can be composed of bits. This will be described later.
【0019】デコーダ504には、従来構成と同様、予
め設定したい帯域に応じてデコード値が設定されてお
り、出力タイミングカウンタ502のカウンタ値が、こ
こで設定されたデコード値と一致した場合、セルの出力
信号を送出するものである。As in the conventional configuration, a decode value is set in the decoder 504 in accordance with a band to be set in advance. If the counter value of the output timing counter 502 matches the decode value set here, the cell Is output.
【0020】入力セルカウンタ506及びデコーダ50
8としては、従来構成と同様のものが用いられる。すな
わち、入力セルカウンタ506は、トラフィックシェー
ピング装置のセルバッファ内に格納されているセル数を
カウントするもので、セル入力信号を受けるとカウント
アップし、デコーダ504からのセル出力信号を受ける
とカウントダウンする。また、デコーダ508は、入力
セルカウンタ506のカウント値がゼロ以外である場合
に、”High”を出力し、ゼロのときに”Low”を出力し
ている。Input cell counter 506 and decoder 50
As 8, the same as the conventional configuration is used. That is, the input cell counter 506 counts the number of cells stored in the cell buffer of the traffic shaping device, and counts up when receiving a cell input signal and counts down when receiving a cell output signal from the decoder 504. . The decoder 508 outputs “High” when the count value of the input cell counter 506 is other than zero, and outputs “Low” when the count value is zero.
【0021】論理積演算回路510は、2つの入力信号
が何れもが”High”レベルであるときに、起動信号とし
て”High”を出力し、出力タイミングカウンタ502の
CE端子に与える。ここで、論理積演算回路510の一
方の入力信号は、前記デコーダ508の出力信号であ
り、他方の入力信号は、セルの出力タイミングに同期し
た信号(以下、セルタイミング信号という)である。本
実施形態において、セルタイミング信号は、物理層の伝
送路インターフェース部で生成されるセルの出力タイミ
ング信号(セルのデータ長に相応した53ビット間隔の
パルス)である。なお、他の出力タイミング生成部50
0b〜500nにも物理層からの共通のセルタイミング
信号が入力される。従って、論理積演算回路510は、
デコーダ508がセルバッファ内にセルがあることを示
す”High”信号を出力しているときに、物理層からのセ
ルタイミング信号が入力された(すなわち、”High”レ
ベルに遷移した)場合にのみ、出力タイミングカウンタ
502の起動信号を出力するものである。これによっ
て、出力タイミングカウンタ502は、セルの出力タイ
ミングでのみそのカウントアップを開始し、セルが入力
されていてもそれがセルの出力タイミングと一致しない
場合は、直ちにカウントアップを開始することはない。When both of the two input signals are at the “High” level, the logical product operation circuit 510 outputs “High” as a start signal and supplies it to the CE terminal of the output timing counter 502. Here, one input signal of the AND operation circuit 510 is an output signal of the decoder 508, and the other input signal is a signal synchronized with the output timing of the cell (hereinafter, referred to as a cell timing signal). In this embodiment, the cell timing signal is a cell output timing signal (pulse with a 53-bit interval corresponding to the data length of the cell) generated by the transmission line interface unit of the physical layer. The other output timing generator 50
A common cell timing signal from the physical layer is also input to 0b to 500n. Therefore, the logical product operation circuit 510 is
Only when the decoder 508 is outputting a “High” signal indicating that there is a cell in the cell buffer, and when a cell timing signal from the physical layer is input (ie, transitions to a “High” level) , And outputs a start signal of the output timing counter 502. As a result, the output timing counter 502 starts counting up only at the output timing of the cell, and does not start counting up immediately if a cell is input but does not match the output timing of the cell. .
【0022】次に、前記帯域生成装置における動作につ
いて説明する。トラフィックシェーピング装置に、対応
するチャネルのセルが入力されたことを知らせるセル入
力信号が入力されると、入力セルカウンタ506は1つ
カウントアップされ、その出力が1となる。デコーダ5
08は、入力セルカウンタ506から1が出力されたこ
とにより、”High”を出力する。ここで、論理積演算回
路510に、物理層からのセルタイミング信号が入力さ
れ、”High”レベルになると、その起動信号が”High”
となって、出力タイミングカウンタ502のCE端子に
入力され、出力タイミングカウンタ502はクロック信
号に従ってそのカウント動作を開始することとなる。Next, the operation of the band generator will be described. When a cell input signal indicating that a cell of the corresponding channel has been input is input to the traffic shaping device, the input cell counter 506 counts up by one and its output becomes 1. Decoder 5
08 outputs “High” when 1 is output from the input cell counter 506. Here, when the cell timing signal from the physical layer is input to the logical product operation circuit 510 and becomes a “High” level, the activation signal becomes “High”.
Is input to the CE terminal of the output timing counter 502, and the output timing counter 502 starts its counting operation according to the clock signal.
【0023】出力タイミングカウンタ502がカウント
アップされていき、デコーダ508の設定値とー致する
ことによって、デコーダ508からセル出力信号が出カ
される。この出力は、入力セルカウンタ506にも入力
され、これによって、カウンタ値は1減算される。入力
セルカウンタ506のカウンタ値が0になると、出力タ
イミングカウンタ502はカウント動作を停止し、アイ
ドル状態となる。セル出力信号が出力される間に、セル
入力信号が入力セルカウンタ506に連続して入力され
た場合、論理積演算回路510は、次のセルの出力タイ
ミング(次のセルタイミング信号の入力)で、出力タイ
ミングカウンタ502を起動する。そして、入力セルカ
ウンタ506の値が0になる、すなわちセル出力要求が
無くなるまで出力タイミングカウンタ502は、セルタ
イミング間隔で、動作を続ける。このようにして前記実
施形態における帯域生成装置は、網側と契約した帯域に
応じた間隔でセル出力信号を送出する。When the output timing counter 502 counts up and matches the set value of the decoder 508, a cell output signal is output from the decoder 508. This output is also input to the input cell counter 506, whereby the counter value is decremented by one. When the count value of the input cell counter 506 becomes 0, the output timing counter 502 stops counting and enters an idle state. When the cell input signal is continuously input to the input cell counter 506 while the cell output signal is output, the logical product operation circuit 510 outputs the next cell output timing (input of the next cell timing signal). , The output timing counter 502 is started. Then, the output timing counter 502 keeps operating at the cell timing interval until the value of the input cell counter 506 becomes 0, that is, until there is no cell output request. In this way, the band generation device according to the above-described embodiment transmits the cell output signal at intervals according to the band contracted with the network side.
【0024】前述のように、前記実施形態においては、
各出力タイミング生成部500a〜500nの出力タイ
ミングカウンタ502は、物理層からの共通のセルタイ
ミング信号に同期してそのカウントアップを開始する。
従って、各出力タイミングカウンタ502は、セルのビ
ット長分を考慮してカウントする必要がなくなり、従来
構成に比してカウンタを構成するビット長を少なくする
ことができる。つまり、従来の出力タイミングカウンタ
に対し、5ビットを削減できる(セルタイミング信号は
53ビット毎のパルスであり、6ビットでカウントでき
る63(26)よりも小さいので、5ビットを削減でき
る)。従って、従来の出力タイミングカウンタをmビッ
トとした場合、本実施形態による出力タイミングカウン
タは、m−5で構成することができる。この結果、チャ
ンネル数をnとした場合、出力タイミングカウンタに関
し、5nビット分のフリップフロップを削減することが
できる。これは、論理積演算回路510により増加する
フリップフロップ数2nを考慮しても、十分な削減効果
が期待できる。As described above, in the above embodiment,
The output timing counter 502 of each of the output timing generation units 500a to 500n starts counting up in synchronization with a common cell timing signal from the physical layer.
Therefore, it is not necessary for each output timing counter 502 to count in consideration of the bit length of the cell, and the bit length of the counter can be reduced as compared with the conventional configuration. That is, 5 bits can be reduced compared to the conventional output timing counter (the cell timing signal is a pulse for every 53 bits and is smaller than 63 (26) which can be counted with 6 bits, so that 5 bits can be reduced). Therefore, when the conventional output timing counter has m bits, the output timing counter according to the present embodiment can be configured with m-5. As a result, assuming that the number of channels is n, the number of flip-flops for 5n bits can be reduced for the output timing counter. This can be expected to have a sufficient reduction effect even if the number of flip-flops 2n increased by the AND operation circuit 510 is considered.
【0025】図6は、前記実施形態に係る帯域生成装置
を採用した場合のトラフィックシェーピング装置の構成
例を示している。ここで、各構成部分の働きは従来技術
におけるものと同様であるので、ここではその説明を省
略する。図に示すように、本実施形態に係る帯域生成装
置606を採用する場合、ここに物理層からのセルタイ
ミング信号が与えられる。また、競合制御部608及び
セル出力I/F610に対しても共通のセルタイミング
信号が与えられ、これらはこの信号に同期して動作され
る。FIG. 6 shows an example of the configuration of a traffic shaping device when the band generating device according to the embodiment is employed. Here, the function of each component is the same as that in the conventional art, and the description thereof is omitted here. As shown in the figure, when the band generation device 606 according to the present embodiment is adopted, a cell timing signal from the physical layer is provided here. A common cell timing signal is also supplied to the contention control unit 608 and the cell output I / F 610, and these are operated in synchronization with this signal.
【0026】図7は、前記実施形態に係る帯域生成装置
を採用した場合のATMセルの出力回路構成を示してい
る。前述のように本発明に係る帯域生成装置において
は、物理層におけるフレーム生成制御部700からのセ
ルタイミング信号に同期して、トラフィックシェーピン
グ装置702からセルを送出することとなるので、物理
側では、従来構成で必要とした非同期な入出力タイミン
グを吸収するためのFIF0メモリを必要とせず、直接
フレーム生成部704にシェーピング後のセルデータを
出力することができるようになる。なお、トラフィック
シェーピング装置702は、フレーム生成制御部700
に、出力セルの有無を示す信号を送出する。これは、ト
ラフィックシェーピング装置702から送出するセルが
無い場合に、フレーム生成部704に対し、伝送路側に
無効なセルである空きセルを挿入させるようにするため
のものである。FIG. 7 shows an output circuit configuration of an ATM cell when the band generating device according to the above embodiment is employed. As described above, in the band generation device according to the present invention, cells are transmitted from the traffic shaping device 702 in synchronization with the cell timing signal from the frame generation control unit 700 in the physical layer. The cell data after shaping can be directly output to the frame generation unit 704 without the need for the FIFO memory for absorbing the asynchronous input / output timing required in the conventional configuration. The traffic shaping device 702 includes a frame generation control unit 700
A signal indicating the presence or absence of an output cell. This is to make the frame generation unit 704 insert an empty cell, which is an invalid cell, on the transmission path side when there is no cell transmitted from the traffic shaping device 702.
【0027】図8は、本発明の第2の実施形態に係る帯
域生成装置の構成を示すブロック図である。本実施形態
の説明に際し、先の実施形態と同じ構成部分には共通の
符号を用い、その説明を省略する。FIG. 8 is a block diagram showing the configuration of the band generating device according to the second embodiment of the present invention. In the description of this embodiment, the same components as those in the previous embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【0028】本実施形態において帯域生成装置800
は、先の実施形態の帯域生成装置の構成に加え、更に、
セルタイミング信号をその内部で生成するために、1セ
ットの6ビットのカウンタ802及びセル間隔デコーダ
804を備える。すなわち、カウンタ802は、クロッ
ク信号に同期して常時起動され、そのカウント値をセル
間隔デコーダ804に与える。セル間隔デコーダ804
には、53ビットのセルのビット長が予め設定されてお
り、カウンタ802のカウンタ値がこれと一致すると、
セルタイミング信号を出力する。このセルタイミング信
号は、先の実施形態の場合と同様に、各出力タイミング
生成部500a〜500nの論理積演算回路510に与
えられ、各出力タイミングカウンタ502はこれに基づ
いて起動されることとなる。In this embodiment, the band generation device 800
Is, in addition to the configuration of the band generation device of the previous embodiment,
A set of 6-bit counters 802 and a cell interval decoder 804 are provided for generating a cell timing signal therein. That is, the counter 802 is always started in synchronization with the clock signal, and supplies the count value to the cell interval decoder 804. Cell interval decoder 804
, The bit length of the 53-bit cell is set in advance, and when the counter value of the counter 802 matches this,
Outputs a cell timing signal. This cell timing signal is supplied to the AND operation circuit 510 of each of the output timing generation units 500a to 500n, as in the case of the previous embodiment, and each output timing counter 502 is started based on this. .
【0029】[0029]
【発明の効果】以上の如く本発明によれば、帯域生成装
置の構成に必要なフリップフロップの数を少なくするこ
とができ、従って回路規模を縮小できると共に、その消
費電力を低減することができる。As described above, according to the present invention, it is possible to reduce the number of flip-flops required for the configuration of the band generating device, thereby reducing the circuit scale and the power consumption. .
【0030】また、物理層からのセルタイミング信号を
用いた本発明においては、ATM端末装置の物理層側に
セル格納用のFIFOメモリを必要としないので、AT
Mセル出力回路の規模を縮小できると共に、データのリ
アルタイム性を向上することができる。Further, in the present invention using the cell timing signal from the physical layer, since the physical layer side of the ATM terminal does not require a FIFO memory for storing cells,
The scale of the M cell output circuit can be reduced, and the real-time property of data can be improved.
【図1】ATM伝送におけるセルの出力方法を示す概念
図である。FIG. 1 is a conceptual diagram showing a cell output method in ATM transmission.
【図2】ATM端末装置における従来のATMセルの出
力回路構成を示す図である。FIG. 2 is a diagram showing a conventional output circuit configuration of an ATM cell in an ATM terminal device.
【図3】従来構成によるトラフィックシェーピング装置
の全体構成を示す図である。FIG. 3 is a diagram showing an overall configuration of a traffic shaping device having a conventional configuration.
【図4】トラフィックシェーピング装置における従来の
帯域生成部のブロック図である。FIG. 4 is a block diagram of a conventional band generation unit in the traffic shaping device.
【図5】本発明の第1の実施形態に係る帯域生成装置の
構成を示すブロック図である。FIG. 5 is a block diagram illustrating a configuration of a band generation device according to the first embodiment of the present invention.
【図6】図5の帯域生成装置を採用した場合のトラフィ
ックシェーピング装置の構成例を示す図である。6 is a diagram illustrating a configuration example of a traffic shaping device when the band generating device of FIG. 5 is adopted;
【図7】図5の帯域生成装置を採用した場合のATMセ
ルの出力回路構成を示す図である。FIG. 7 is a diagram showing an output circuit configuration of an ATM cell when the band generating device of FIG. 5 is employed.
【図8】本発明の第2の実施形態に係る帯域生成装置の
構成を示すブロック図である。FIG. 8 is a block diagram illustrating a configuration of a band generation device according to a second embodiment of the present invention.
500a〜500n 出力タイミング生成部 502 出力タイミングカウンタ 504 デコーダ 506 入力セルカウンタ 508 デコーダ 510 論理積演算回路 606 帯域生成装置 608 競合制御部 700 フレーム生成制御部 702 トラフィックシェーピング装置 704 フレーム生成部 800 帯域生成装置 802 カウンタ 804 セル間隔デコーダ 500a to 500n Output timing generation unit 502 Output timing counter 504 Decoder 506 Input cell counter 508 Decoder 510 Logical product operation circuit 606 Band generation unit 608 Contention control unit 700 Frame generation control unit 702 Traffic shaping device 704 Frame generation unit 800 Band generation device 802 Counter 804 cell interval decoder
Claims (4)
に、該セルを出力するレートを生成するATMトラフィ
ックシェーピング装置の帯域生成装置において、 各チャネル毎に、対応するセルの出力タイミングをカウ
ントする該チャネル数に応じた出力タイミングカウンタ
と、 前記各出力タイミングカウンタによるカウントを開始さ
せる起動信号を生成する該出力タイミングカウンタに対
応したカウンタ起動手段であって、各カウンタ起動手段
が、対応する入力セルがあることを示す信号が入力さ
れ、かつセルの出力タイミング信号が入力されていると
きに、前記起動信号を出力する前記カウンタ起動手段
と、を備えた帯域生成装置。1. A band generation device of an ATM traffic shaping device for generating a rate at which an input cell is output to a communication network, the output timing of a corresponding cell being counted for each channel. An output timing counter corresponding to the number of channels to be output, and counter activation means corresponding to the output timing counter for generating an activation signal for starting counting by each of the output timing counters. And a counter starting unit that outputs the start signal when a signal indicating that a cell is present is input and an output timing signal of the cell is input.
セルの数をカウントする入力セルカウンタと、 前記入力セルカウンタの出力に応じて前記対応する入力
セルの有無を示す信号を出力するデコーダと、 前記デコーダから対応する入力セルがあることを示す信
号が出力され、かつセルの出力タイミング信号が入力さ
れているときに、前記出力タイミングカウンタの起動信
号を出力する論理回路と、を備えた請求項1に記載の帯
域生成装置。2. Each of the counter activation means includes: an input cell counter for counting the number of corresponding cells in an ATM traffic shaping device; and indicating presence or absence of the corresponding input cell according to an output of the input cell counter. A decoder that outputs a signal, and a logic circuit that outputs a start signal of the output timing counter when a signal indicating that there is a corresponding input cell is output from the decoder and an output timing signal of the cell is input. The band generation device according to claim 1, comprising:
ルの出力タイミング信号が、物理層の伝送路インターフ
ェース部で生成されるセルの出力タイミング信号である
請求項1又は2に記載の帯域生成装置。3. The band generation apparatus according to claim 1, wherein the cell output timing signal provided to each of the counter activation units is a cell output timing signal generated by a transmission line interface unit of a physical layer.
ルの出力タイミング信号を生成する6ビットカウンタを
更に備えた請求項1又は2に記載の帯域生成装置。4. The band generating apparatus according to claim 1, further comprising a 6-bit counter for generating an output timing signal of a cell supplied to each of said counter activating means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000392625A JP2002198963A (en) | 2000-12-25 | 2000-12-25 | Band generation device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000392625A JP2002198963A (en) | 2000-12-25 | 2000-12-25 | Band generation device |
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ID=18858580
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JP2000392625A Pending JP2002198963A (en) | 2000-12-25 | 2000-12-25 | Band generation device |
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JP (1) | JP2002198963A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005076550A1 (en) * | 2004-02-09 | 2005-08-18 | Kansai Technology Licensing Organization Co., Ltd. | Repeater, communication system, control circuit, connector, and computer program |
-
2000
- 2000-12-25 JP JP2000392625A patent/JP2002198963A/en active Pending
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WO2005076550A1 (en) * | 2004-02-09 | 2005-08-18 | Kansai Technology Licensing Organization Co., Ltd. | Repeater, communication system, control circuit, connector, and computer program |
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