JP2002184125A - ディジタル信号再生装置 - Google Patents

Abstract

(57)【要約】 【課題】 位相制御ループと等化制御ループを２重構成
とし、適応型等化の後に正確な位相誤差検出を行い且つ
それぞれ安定な収束が行えるようにしたディジタル信号
再生装置を提供する 【解決手段】 復号後の同期パターン数によって適応型
等化で随時更新されるタップ係数毎の重み付けを切替え
るように制御することによって、位相制御ループへの等
化残りの影響を軽減でき、好適な位相誤差検出が行える
と共に安定なループ制御を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばパーシャル
レスポンス方式で記録された媒体から再生される信号或
いは伝送される信号から好適に符号間干渉を除去し、且
つ再生クロック生成が行えるディジタル信号再生装置に
関するものである。

【０００２】

【従来の技術】例えば、磁気テープ等からディジタルデ
ータを再生するにあたり、伝送路の歪及び磁気変換特性
等の影響による波形歪を除去する必要があり、通常再生
信号に対して波形等化処理を施して、その等化信号から
再生クロックを生成し、その再生クロックに同期して再
生データは復号される。

【０００３】図６に従来のディジタル信号再生装置の構
成の一例を示す。

【０００４】図６において、ＡＤ変換器（アナログデジ
タル変換器）１は、入力される信号をサンプリングクロ
ックとなる再生クロックにてサンプリングしてディジタ
ルデータとして出力する。固定等化器１１は固定等化係
数にてサンプリングされたデータを位相補正及び振幅補
正することにより前等化を施す。

【０００５】暫定判別回路１２は、前等化したディジタ
ルデータから暫定の３値判別を行ってその判別結果を出
力する。すなわち、入力されるのは微分信号であるから
そのディジタルデータが正値スレッシュレベルよりも大
きければ「＋１」と判別し、負値スレッシュレベルより
も小さければ「−１」と判別し、それ以外であれば「０
（ゼロ）」と３値の状態に判別する。

【０００６】位相誤差検出回路３は、暫定判別結果の時
系列パターンに従って、その判別に用いた元のデータを
用いて位相誤差を検出する。例えば再生時系列パターン
が（０、＋１或いは−１、０）の場合は「＋１」或いは
「−１」の両側の「０」と判別された元のデータの差分
が位相誤差となる。また、（＋１、０、−１）或いは
（−１、０、＋１）の場合には「０」と判別された元の
データと、ゼロリファレンスレベルとの差分が位相誤差
となる。

【０００７】ＤＡ変換器４は、位相誤差検出結果をアナ
ログ信号に変換する。

【０００８】電圧制御発振回路５は、入力する誤差検出
結果から発振の位相調整を行って再生クロックを生成し
出力する。すなわち、生成される再生クロックの周波数
は、入力される位相誤差結果が正の値であれば瞬時的に
大きく、負の値であれば瞬時的に小さくなる。そして、
この再生クロックは、ＡＤ変換器１、およびＡＤ変換以
降のディジタル回路にシステムクロックとして与えられ
る。

【０００９】適応型等化器２は、トランスバーサルフィ
ルタ２０、暫定判別器２１、等化誤差演算回路２２、等
化係数演算回路２３と係数器２４で構成され、その詳細
構成の一例を図７に示す。

【００１０】トランスバーサルフィルタ２０は、例えば
図７のように、遅延単位を１サンプリング期間とする２
Ｎ個の遅延器２００ａ〜２００ｄと、各タップ出力に後
述する係数器２４からの各タップ係数を乗算する乗算器
２０１〜２０１ｄと、各乗算器出力の総和をとる加算器
２０２とからなり、各タップ出力に好適な係数を乗算す
ることにより入力信号の符号間干渉を抑圧して等化を行
う。ここでは、タップ数を５としているが、タップ数は
システムに要求される性能によって任意に設定される。

【００１１】暫定判別回路２１は、暫定判別回路１２と
同様に働き、トランスバーサルフィルタ２０で適応等化
されたディジタルデータの暫定３値判別を行ってその判
別結果を出力する。

【００１２】等化誤差演算回路２２は、例えば図７に示
すように、減算器２２１と切り替え回路２２２からな
り、トランスバーサルフィルタ２０の出力に対してその
出力に相当する暫定判別回路２１の判別結果によるリフ
ァレンス値との差分をとる。すなわち、判別結果が「＋
１」であれば正値リファレンスレベル（図７中の正ｒｅ
ｆ）と、「−１」であれば負値リファレンスレベル（図
７中の負ｒｅｆ）とその判別結果に相当するディジタル
データとの差分値を、「０」であればその判別結果に相
当するディジタルデータを等化誤差として出力する。

【００１３】等化係数演算回路２３は、例えば図７に示
すように、トランスバーサルフィルタ２０の各タップ出
力に時間軸を合わせるための入力信号の遅延器２３２ａ
〜２３２ｄと、等化誤差演算回路２２からの等化誤差信
号を乗算する乗算器２３１〜２３１ｄと、各乗算器出力
を積算する積算器２３０〜２３０ｄとからなりタップ毎
に入力と等化誤差との相関を演算する。

【００１４】係数器２４は、例えば図７のように係数器
２４２〜２４２ｄからなり、積算器出力毎に重み付けを
行い、トランスバーサルフィルタ２０のタップ毎のタッ
プ係数を更新出力する。

【００１５】ビタビ回路６は、適応型等化器２からの波
形等化された信号を（１＋Ｄ）変換後信号系列パターン
の相関を用いる最尤検出を行ってディジタルの「１」ま
たは「０」の２値に判別し、後段の処理へと出力する。

【００１６】このように図６の例では位相制御のフィー
ドバックループと適応型等化のフィードバックループを
分離して、前等化のみで位相制御ループを構成するよう
にしている。

【００１７】図８は従来のディジタル信号再生装置の別
構成の一例を示す。

【００１８】固定等化器１３はＡＤ変換前に固定等化係
数にて入力信号を位相補正及び振幅補正することにより
アナログ処理で前等化を施す。

【００１９】暫定判別回路１４は、前等化したアナログ
信号からコンパレータによるレベル検出を行うことで暫
定３値判別を行う。すなわち、入力されるのは微分信号
であるからその信号が正値スレッシュレベルよりも大き
ければ「＋１」と判別し、負値スレッシュレベルよりも
小さければ「−１」と判別し、それ以外であれば「０
（ゼロ）」と判別する。

【００２０】位相誤差検出回路１５は、暫定判別結果の
時系列パターンに従って、その判別に用いた元のデータ
の差分を取ることで位相誤差をアナログ処理で検出す
る。例えば再生時系列パターンが（０、＋１或いは−
１、０）の場合は「＋１」或いは「−１」の両側の
「０」と判別された元のデータの差分を位相誤差とす
る。

【００２１】電圧制御発振回路５は、入力する誤差検出
結果から発振の位相調整を行って再生クロックを生成し
出力する。すなわち、生成される再生クロックの周波数
は、入力した位相誤差結果が正の値であれば瞬時的に大
きく、負の値であれば瞬時的に小さくなる。そして、こ
の再生クロックは、ＡＤ変換器１、およびＡＤ変換器以
降のディジタル回路のシステムクロックとして与えられ
る。

【００２２】ＡＤ変換器１以降、適応型等化器２、ビタ
ビ回路６は図６の例と同様の動作を行う。

【００２３】図８の例では、ＡＤ変換前にアナログで位
相誤差検出を行い、位相制御ループをフィードフォワー
ドタイプで構成することで、等化制御のフィードバック
ループとループ構成を分離し、図６と同様に前等化のみ
で位相制御ループを構成するようにしている。

【００２４】このように、図６、図８に示した従来の上
記構成のディジタル信号再生装置は、位相制御ループと
適応等化制御ループを分離してお互いのループが干渉し
ないようにしてクロック位相同期と波形等化を固有に制
御できるようにしている。

【００２５】

【発明が解決しようとする課題】しかしながら、図６、
及び図８に示した構成の従来のものでは以下の問題が発
生し得る。

【００２６】（１）磁気変換系の特性或いは伝送路歪み
によっては、入力信号について固定等化のみでは等化残
りがあるような場合では、位相検出精度が悪くなり生成
される再生クロックの位相が入力信号の位相からずれる
という現象が位相ジッタとなって現れる。これを図９を
用いて説明する。

【００２７】図９は固定等化による前等化後の入力波形
と再生クロックの関係を示すタイミングチャートであ
る。図９において、横軸の（ｔ−３）〜（ｔ＋３）は再
生クロックのタイミングとなる時間軸であり、縦軸は信
号レベルを表す。ここで「＋リファレンス」は＋スレッ
シュ以上の信号入力を波形等化で合わせるレベルであ
り、「−リファレンス」は−スレッシュ以下の信号入力
を波形等化で合わせるレベルである。また、＋スレッシ
ュから−スレッシュ間の信号入力については波形等化は
ゼロレベルに合わせるように作用する。

【００２８】図９の（ａ）は波形等化と再生クロック位
相が最適の場合で、各クロックタイミングで「０デー
タ」はゼロレベルに、「＋１データ」は＋リファレンス
レベルに等化されており、この場合の位相誤差は「＋
１」と検出された時間ｔの前後のデータである時間ｔ−
１と時間ｔ＋１のデータの差分で求められるので、位相
誤差はゼロとなる。

【００２９】図９の（ｂ）は等化残りがある場合の波形
とクロックタイミングとの関係を表す。この図において
実際には再生クロック位相は合致していて、固定等化に
よる等化残りは後段の適応型等化で等化されたとして
も、固定等化後の波形で行われる位相誤差は暫定判別で
（０、＋１、０）と判別される時間ｔのデータの両側の
時間ｔ−１と時間ｔ＋１のデータの差分となり、結果的
に正値となり、電圧制御発振器５の周波数を上げて再生
クロックの位相を早めるように作用してしまう。更にこ
のクロック位相変更は、固定等化及び適応型等化に少な
からず影響を与えることとなる。

【００３０】図９の（ｃ）は波形等化は最適ではある
が、再生クロック位相がずれた場合の波形とクロックタ
イミングとの関係を表す。ここでの入力波形自体は同図
（ａ）とまったく同じであり、波形等化だけを見れば固
定等化のみで最適となっている訳であるが、再生クロッ
ク位相が遅れてしまった場合には位相誤差検出は時間ｔ
−１のデータから時間ｔ＋１のデータの差分で検出され
て正値となり、電圧制御発振器の周波数を上げて再生ク
ロック位相を早くするように作用する。しかし、位相が
合うまでの再生クロックで取り出されるデータは図のよ
うにずれてしまい、結果的に適応型等化ではリファレン
スとの差分或いはゼロレベルとの差分を等化誤差として
検出し、それぞれ＋リファレンス以上の信号は＋リファ
レンスレベルへ、＋スレッシュレベルから−スレッシュ
レベルまでの信号はゼロレベルへと収束するように作用
してしまい、位相ずれは適応型等化の等化係数に影響を
与えることになる。更に、一般的に適応型等化はタップ
毎の等化係数は発散しないように可変幅制限を行うが、
この場合本来有り得ない等化係数に陥る可能性もあり、
通常よりこの可変幅制限を狭める必要性も有り得る。

【００３１】（２）位相制御ループ用の暫定判別回路と
等化制御ループ用の暫定判別回路と暫定判別回路が重複
してしまう。位相制御と等化制御に同じサンプリングデ
ータを用いる場合、これらのループを２重ループにする
とお互いに影響し合って、それぞれが発散する可能性が
あり、ループを分離することが一般的である。しかし、
ループを分離すると暫定判別回路をそれぞれのループに
持つ必要があり、回路的に冗長部分を持つこととなる。

【００３２】（３）アナログで前等化、及び位相誤差検
出を行った場合には回路バラツキにより、等化精度及び
位相検出精度が劣化する、或いはその回路バラツキを補
正するための調整内容が増加する。

【００３３】ディジタル信号の伝送または録再において
は、従来のアナログ信号に比べてその帯域はより広くな
っているため、特に波形等化、位相誤差検出の部分での
必要帯域も広くなっており、高周波での精度が必要とな
りアナログ構成では回路負担が大きく、そのためにバラ
ツキ調整内容が増加する可能性がある。

【００３４】本発明は、上記従来の（１）、（２）、
（３）の各問題点を解決するもので、位相制御ループと
等化制御ループを２重構成とし、適応型等化の後に正確
な位相誤差検出を行い、且つそれぞれ安定な収束が行え
るようにしたディジタル信号再生装置を提供することを
課題とする。

【００３５】

【課題を解決するための手段】上記の各課題を解決する
ために本発明のディジタル信号再生装置は、データブロ
ック毎に同期パターンが挿入された信号系列をサンプリ
ングして量子化する量子化手段と、前記量子化手段によ
り量子化された信号の複数の遅延出力に対して各々適応
的に制御されるタップ係数による乗算によって重み付け
を行って全加算することにより等化信号とする入力信号
の符号間干渉を抑圧するトランスバ−サル型フイルタを
用いた等化手段と、前記等化手段からの出力に対して所
定の閾値に基づいて基準値とを比較し暫定的に正値か零
値か負値かの判別を行う暫定判別手段と、前記等化手段
からの信号レベルと前記暫定判別手段からの判別結果に
よる所定レベルとの差分を等化誤差とする等化誤差演算
手段と、前記等化誤差演算手段からの等化誤差情報とそ
の時間遅延に見合う前記量子化手段からの信号との相関
を取ることにより前記等化手段の各タップ係数を演算す
る等化係数演算手段と、前記等化手段からの出力からサ
ンプリング位相誤差検出を行う位相誤差検出手段と、前
記位相誤差手段からの信号をアナログ信号へと変換する
ＤＡ変換手段と、前記ＤＡ変換手段からの出力により前
記量子化手段でのサンプリングクロック及び以降のディ
ジタル処理のシステムクロックとするクロック生成手段
と、前記等化手段からの等化信号から正値か零値か負値
かの判別を行い再生信号とする判別手段と、前記判別手
段からの判別信号系列から所定期間内の同期パターン数
を検出する同期パターン検出手段とを備え、前記同期パ
ターン検出手段からの検出情報により前記係数手段の重
み付けを制御するように構成されたことを特徴とする。

【００３６】これにより、位相制御ループと等化制御ル
ープが２重ループであってもお互いの制御ループからの
干渉を軽減でき、且つ適応等化後の波形にて位相ジッタ
の少ない再生クロックを生成できる。

【００３７】

【発明の実施の形態】本発明の請求項１〜５に記載のデ
ィジタル信号再生装置は、データブロック毎に同期パタ
ーンが挿入された信号系列をサンプリングして量子化す
る量子化手段と、前記量子化手段により量子化された信
号の複数の遅延出力に対して各々適応的に制御されるタ
ップ係数による乗算によって重み付けを行って全加算す
ることにより等化信号とする入力信号の符号間干渉を抑
圧するトランスバ−サル型フイルタを用いた等化手段
と、前記等化手段からの出力に対して所定の閾値に基づ
いて基準値とを比較し暫定的に正値か零値か負値かの判
別を行う暫定判別手段と、前記等化手段からの信号レベ
ルと前記暫定判別手段からの判別結果による所定レベル
との差分を等化誤差とする等化誤差演算手段と、前記等
化誤差演算手段からの等化誤差情報とその時間遅延に見
合う前記量子化手段からの信号との相関を取ることによ
り前記等化手段の各タップ係数を演算する等化係数演算
手段と、前記等化手段からの出力からサンプリング位相
誤差検出を行う位相誤差検出手段と、前記位相誤差手段
からの信号をアナログ信号へと変換するＤＡ変換手段
と、前記ＤＡ変換手段からの出力により前記量子化手段
でのサンプリングクロック及び以降のディジタル処理の
システムクロックとするクロック生成手段と、前記等化
手段からの等化信号から正値か零値か負値かの判別を行
い再生信号とする判別手段と、前記判別手段からの判別
信号系列から所定期間内の同期パターン数を検出する同
期パターン検出手段とを備え、前記同期パターン検出手
段からの検出情報により前記係数手段の重み付けを制御
するように構成されたものである。

【００３８】これらの構成によると、復号信号において
ディジタル信号系列に挿入されていたデータブロック毎
の同期パターンの取れ率に従って適応型等化における各
タップの重み付けを非線型にすることによって、適応型
等化制御ループと位相制御ループが２重ループで構成さ
れていてもそれぞれが影響しないようにでき、且つ適応
型の波形等化後の信号において誤差の少ない位相誤差検
出が行えることとなる。

【００３９】以下、本発明の実施の形態について、図面
を参照しながら説明する。

【００４０】（実施の形態１）図１は、本実施の形態１
のディジタル信号再生装置の構成を示すブロック図であ
る。図２は実施の形態１のディジタル信号再生装置にお
ける適応型等化器２の具体的な構成を示すブロック図で
ある。図３は実施の形態１のディジタル信号再生装置に
おける係数器２４の具体的な構成を示すブロック図で、
図４は実施の形態１のディジタル信号再生装置における
係数器２４の動作を示す説明図である。

【００４１】図１において、量子化手段であるＡＤ変換
器１は、入力される信号をサンプリングクロックとなる
再生クロックにてサンプリングしてディジタルデータと
して出力する。

【００４２】適応型等化手段である適応型等化器２は、
トランスバーサルフィルタ２０、暫定判別器２１、等化
誤差演算回路２２、等化係数演算回路２３と係数器２４
とで構成され、その詳細構成の一例を図２に示す。

【００４３】トランスバーサルフィルタ２０は、例えば
図２のように、遅延単位を１サンプリング期間とする２
Ｎ個の遅延器２００ａ〜２００ｄと、各タップ出力に後
述する係数器２４からの各タップ係数を乗算する乗算器
２０１〜２０１ｄと、各乗算器出力の総和をとる加算器
２０２とからなり、各タップ出力に好適な係数を乗算す
ることにより入力信号の符号間干渉を抑圧して等化を行
う。ここでは、タップ数を５としているが、タップ数は
システムに要求される性能によって任意に設定される。

【００４４】暫定判別手段である暫定判別回路２１は、
等化されたディジタルデータから暫定３値判別を行って
その判別結果を出力する。すなわち、入力されるのは微
分信号であるからそのディジタルデータが正値スレッシ
ュレベルよりも大きければ「＋１」と判別し、負値スレ
ッシュレベルよりも小さければ「−１」と判別し、それ
以外であれば「０（ゼロ）」と３値の状態に判別する。

【００４５】等化誤差演算手段である等化誤差演算回路
２２は、例えば図２に示すように、減算器２２１と切り
替え回路２２２とからなり、トランスバーサルフィルタ
２０の出力に対してその出力に相当する暫定判別回路２
１の判別結果によるリファレンス値との差分を行う。す
なわち、判別結果が「＋１」であれば正値リファレンス
レベル（図２中の正ｒｅｆ）と、「−１」であれば負値
リファレンスレベル（図２中の負ｒｅｆ）とその判別結
果に相当するディジタルデータとの差分値を、「０」で
あればその判別結果に相当するディジタルデータを等化
誤差として出力する。

【００４６】等化係数演算手段である等化係数演算回路
２３は、例えば図２に示すように、トランスバーサルフ
ィルタ２０の各タップ出力に時間軸を合わせるための入
力信号の遅延器２３２ａ〜２３２ｄと、等化誤差演算回
路２２からの等化誤差信号を乗算する乗算器２３１〜２
３１ｄと、各乗算器出力を積算する積算器２３０〜２３
０ｄとからなりタップ毎に入力と等化誤差との相関を演
算する。

【００４７】係数手段である係数器２４は、例えば図２
のようにトランスバーサルフィルタ２０のタップ数に相
当する係数器２４１〜２４１ｄからなり、タップ毎に後
述する同期パターン検出回路７の復号後の同期パターン
検出結果に基づいて重み付けを行い、タップ係数を更新
出力する。

【００４８】位相誤差検出手段である位相誤差検出回路
３は、暫定判別結果の時系列パターンに従って、その判
別に用いた元のデータを用いて位相誤差を検出する。例
えば再生時系列パターンが（０、＋１或いは−１、０）
の場合は「＋１」或いは「−１」の両側の「０」と判別
された元のデータの差分が位相誤差となる。また、（＋
１、０、−１）或いは（−１、０、＋１）の場合には
「０」と判別された元のデータと、ゼロリファレンスレ
ベルとの差分が位相誤差となる。

【００４９】ＤＡ変換手段であるＤＡ変換器４は、デジ
タル信号である位相誤差検出結果をアナログ信号に変換
する。

【００５０】クロック生成手段である電圧制御発振回路
５は、入力する誤差検出結果から発振の位相調整を行っ
て再生クロックを生成し出力する。すなわち、生成され
る再生クロックの周波数は、入力した位相誤差結果が正
の値であれば瞬時的に大きく、負の値であれば瞬時的に
小さくなる。そして、この再生クロックは、ＡＤ変換器
１、およびＡＤ変換以降のディジタル回路にシステムク
ロックとして与えられる。

【００５１】判別手段であるビタビ回路６は、適応型等
化器２からの波形等化された信号を（１＋Ｄ）変換後信
号系列パターンの相関を用いる最尤検出を行ってディジ
タルの「１」または「０」の２値に判別し、後段の処理
へと出力する。

【００５２】同期パターン検出手段である同期パターン
検出回路７は、ビタビ回路６における復号後のデータ系
列から、データブロック毎に挿入されていた同期パター
ンを検出し、所定期間毎の検出数を規定値と比較し、そ
の比較結果に基づいて係数器２４の重み付け係数を制御
する。この係数器２４の制御の一例を図３を用いて説明
する。

【００５３】図３において、タップ毎の係数器２４１は
例えば第１の係数値２４１０と、第１の係数器２４１０
より小さい値とする第２の係数値２４１１の２つの係数
値を具備し、同期パターン検出回路７で検出される所定
期間の検出パターン数が規定値以下なら第１の係数値２
４１０を、所定期間の検出パターン数が規定値を超える
数であれば第２の係数値２４１１を選択するよう選択回
路２４１２を制御するように構成する。他のタップの係
数器２４１ａ〜ｄについても係数値は異なるが同様の構
成とする。この時のタップ係数の係数変化のイメージ図
を図４に示す。

【００５４】上記のように本実施の形態によれば、各タ
ップへの係数はパターン検出数が規定値に達しない場合
には波形等化も位相制御も適切に行われていないという
ことから大きなステップでの係数制御を可能とし、パタ
ーン検出数が規定値に達した場合には波形等化及び位相
制御が適切に行われているということから波形等化の係
数変動が位相制御に影響しないように小さなステップで
の係数制御へと重み付けとなる２つの係数値を切替える
ように構成することによって、非線型の係数器として作
用することとなる。また、適応型等化後の等化後の波形
で位相誤差検出するため、位相ジッタとなる位相ずれの
影響を軽減できることとなる。

【００５５】（実施の形態２）図５は、実施の形態１の
構成からレベル検出回路８と積和論理ゲート９を付加し
た実施の形態２のディジタル信号再生装置の構成を示す
ブロック図である。

【００５６】図５において、レベル検出手段であるレベ
ル検出回路８は、ＡＤ変換器１から出力されるサンプリ
ングデータの信号レベルと規定レベル値を比較し、その
入力が規定レベル以下であればその比較結果を「０」と
して、また規定値を超える入力であればその比較結果を
「１」として積和論理ゲート９へと出力し、入力信号は
そのまま適応型等化回路２へとスルー出力する。

【００５７】積和論理ゲート９は、レベル検出回路８の
検出結果と同期パターン検出回路７の検出結果の積和を
係数器２４へと出力する。

【００５８】上記のような本実施の形態によれば、ドロ
ップアウト等の短期間の信号欠落に際しても、等化前に
信号レベルを検出し、同期パターン検出回路７から係数
器２４への制御を無効にし、各タップへの係数値を大き
なステップ幅に戻すことで、速やかな等化制御を可能に
し、位相制御ループへの影響を軽減することができる。

【００５９】なお、以上の本発明の実施の形態１及び２
の説明では、係数器２４の係数値を２つの切替えとした
が、検出同期パターン数によって３つ以上の係数値の切
替えも可能である。

【００６０】更に、以上の本発明の実施の形態１及び２
の説明では、適応型等化器のみによる波形等化としてい
るが、適応型等化器の前に固定型等化器を設置すること
も可能である。

【００６１】また、以上の本発明の実施の形態１及び２
の説明では、ＡＤ変換器１でのサンプリングをデータレ
ートとしたが、データレートの２倍以上サンプリングで
行う場合にも本構成は有効である。

【００６２】

【発明の効果】以上のように本発明によれば、再生デー
タから再生クロックを生成する位相制御ループと再生デ
ータを波形等化する適応型等化制御ループを２重に構成
するディジタル再生装置において、復号後の同期パター
ン数によって適応型等化のタップ係数の重み付けを切替
えるように制御することによって、位相制御ループへの
等化残りの影響を軽減でき、好適な位相誤差検出が行え
ると共に安定なループ制御を可能にする。

【００６３】更に、位相制御ループと等化制御ループを
２重構成とすることで、等化後のデータの暫定判別回路
を共用することが可能となる。

【００６４】また、すべての処理をＡＤ変換して処理す
るためアナログ回路にまつわるバラツキを排除し、調整
要素を不用とする。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるディジタル信号再
生装置の構成を示すブロック図

【図２】本発明の実施の形態１によるディジタル信号再
生装置の適応型等化手段の一構成を示すブロック図

【図３】本発明の実施の形態１によるディジタル信号再
生装置の係数手段の一構成を示すブロック図

【図４】本発明の実施の形態１によるディジタル信号再
生装置の係数手段の動作説明図

【図５】本発明の実施の形態２によるディジタル信号再
生装置の構成を示すブロック図

【図６】従来におけるディジタル信号再生装置の構成を
示すブロック図

【図７】従来におけるディジタル信号再生装置の適応型
等化器の一構成を示すブロック図

【図８】従来におけるディジタル信号再生装置の別構成
を示すブロック図

【図９】従来におけるディジタル信号再生装置の動作説
明図

【符号の説明】

１ ＡＤ変換器 ２ 適応型等化器 ３ 位相誤差検出回路 ４ ＤＡ変換器 ５ 電圧制御発振回路 ６ ビタビ回路 ７ 同期パターン検出回路 ８ レベル検出回路 ９ 積和論理ゲート ２０ トランスバーサルフィルタ ２１ 暫定判別回路 ２２ 等化誤差演算回路 ２３ 等化係数演算回路 ２４ 係数器

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D044 BC01 CC03 DE28 DE33 FG02 FG05 FG11 FG18 GK12 GL31 5K029 AA03 AA18 CC07 EE06 FF08 FF10 HH05 HH14 HH16 HH26 5K047 AA13 AA15 CC11 FF00 GG11 HH01 HH12 HH43 MM33 MM38 MM43 MM45 MM63

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データブロック毎に同期パターンが挿入
   された信号系列をサンプリングして量子化する量子化手
   段と、前記量子化手段により量子化された信号の複数の
   遅延出力に対して各々適応的に制御されるタップ係数に
   よる乗算によって重み付けを行って全加算することによ
   り等化信号とする入力信号の符号間干渉を抑圧するトラ
   ンスバ−サル型フィルタを用いた等化手段と、前記等化
   手段からの出力に対して所定の閾値に基づいて基準値と
   を比較し暫定的に正値か零値か負値かの判別を行う暫定
   判別手段と、前記等化手段からの信号レベルと前記暫定
   判別手段からの判別結果による所定レベルとの差分を等
   化誤差とする等化誤差演算手段と、前記等化誤差演算手
   段からの等化誤差情報とその時間遅延に見合う前記量子
   化手段からの信号との相関を取ることにより前記等化手
   段の各タップ係数を演算する等化係数演算手段と、前記
   等化手段からの出力からサンプリング位相誤差検出を行
   う位相誤差検出手段と、前記位相誤差手段からの信号を
   アナログ信号へと変換するＤＡ変換手段と、前記ＤＡ変
   換手段からの出力により前記量子化手段でのサンプリン
   グクロック及び以降のディジタル処理のシステムクロッ
   クとするクロック生成手段と、前記等化手段からの等化
   信号から正値か零値か負値かの判別を行い再生信号とす
   る判別手段と、前記判別手段からの判別信号系列から所
   定期間内の同期パターン数を検出する同期パターン検出
   手段とを備え、前記同期パターン検出手段からの検出情
   報により前記係数手段の重み付けを制御するように構成
   されたことを特徴とするディジタル信号再生装置。
2. 【請求項２】 係数手段は、同期パターン検出手段で検
   出される所定期間内の同期パターン数が規定値を超過す
   ると、各タップへの係数の重み付けを小さくするように
   制御することによって非線形制御を行うようにしたこと
   を特徴とする請求項１記載のディジタル信号再生装置。
3. 【請求項３】 位相誤差検出手段は、暫定判別手段の判
   別結果による時系列パターンに従って３つ以上サンプリ
   ングデータから演算するようにしたことを特徴とする請
   求項１記載のディジタル信号再生装置。
4. 【請求項４】 量子化手段の後に、入力レベルを検出す
   るレベル検出手段を設け、前記レベル検出手段からの検
   出結果と前記同期パターン検出結果との積和で係数手段
   の重み付け制御を行うようにしたことを特徴とする請求
   項１記載のディジタル信号再生装置。
5. 【請求項５】 入力信号は、符号間干渉を利用したパー
   シャルレスポンス方式により伝送された信号とすること
   を特徴とする請求項１記載のディジタル信号再生装置。