JP2002176138A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002176138A JP2002176138A JP2000373624A JP2000373624A JP2002176138A JP 2002176138 A JP2002176138 A JP 2002176138A JP 2000373624 A JP2000373624 A JP 2000373624A JP 2000373624 A JP2000373624 A JP 2000373624A JP 2002176138 A JP2002176138 A JP 2002176138A
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Abstract
(57)【要約】
【課題】
【解決手段】 ＵＳＢインターフェイスを備え接続元機
器から信号供給および電圧供給を受ける接続先機器に設
けられた半導体集積回路において、前記接続元機器から
信号供給を受ける信号供給部１から内部回路へ信号を供
給するようにするとともに、前記接続元機器から供給さ
れる供給信号と供給電圧とがショート状態のとき信号供
給部１から内部回路への過電圧印加を抑制するトランス
ミッションゲートからなる制御要素４を設けた。
器から信号供給および電圧供給を受ける接続先機器に設
けられた半導体集積回路において、前記接続元機器から
信号供給を受ける信号供給部１から内部回路へ信号を供
給するようにするとともに、前記接続元機器から供給さ
れる供給信号と供給電圧とがショート状態のとき信号供
給部１から内部回路への過電圧印加を抑制するトランス
ミッションゲートからなる制御要素４を設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回
路、特に、ＵＳＢインタフェースを内蔵する半導体集積
回路に関するものである。
路、特に、ＵＳＢインタフェースを内蔵する半導体集積
回路に関するものである。
【０００２】
【従来の技術】ＵＳＢインタフェースにおいて、電源供
給用のＶＢＵＳ電圧は接続元のパソコン（以下、ＰＣと
いう）などから供給され、５ｖ電位であることが規定さ
れている。また、データ信号供給用としてのＤ＋，Ｄ−
信号は接続元機器（例えば、ＰＣ）と接続先機器（例え
ば、プリンタ）間のデータのやりとりをする信号である
が、０〜３．３ｖ振幅であることが規定されている。
給用のＶＢＵＳ電圧は接続元のパソコン（以下、ＰＣと
いう）などから供給され、５ｖ電位であることが規定さ
れている。また、データ信号供給用としてのＤ＋，Ｄ−
信号は接続元機器（例えば、ＰＣ）と接続先機器（例え
ば、プリンタ）間のデータのやりとりをする信号である
が、０〜３．３ｖ振幅であることが規定されている。
【０００３】一方、半導体集積回路（以下、ＬＳＩとい
う）においては、特に昨今の微細プロセスの場合、トラ
ンジスタ（以下、Ｔｒという）の耐圧が５ｖ未満（例え
ば、３．３ｖ）の場合がある。その場合、Ｄ＋，Ｄ−信
号はそのまま使用しているが、ＶＢＵＳ電圧については
抵抗分割などにより、電圧降下させて使用している。
う）においては、特に昨今の微細プロセスの場合、トラ
ンジスタ（以下、Ｔｒという）の耐圧が５ｖ未満（例え
ば、３．３ｖ）の場合がある。その場合、Ｄ＋，Ｄ−信
号はそのまま使用しているが、ＶＢＵＳ電圧については
抵抗分割などにより、電圧降下させて使用している。
【０００４】デバイス間の接続はＵＳＢケーブルを介し
て行われ、このＵＳＢケーブルは一般的に電源供給用Ｖ
ＢＵＳ線，ＧＮＤ線、および、Ｄ＋，Ｄ−の２本の信号
線からなる合計４本のケーブル素線で構成されている。
ケーブル内の故障などにより、Ｄ＋，Ｄ−信号線とＶＢ
ＵＳ線とがショートし、Ｄ＋，Ｄ−端子を通して、直接
ＬＳＩにＶＢＵＳ電位が印加された場合、直接５ｖが印
加されることにより、Ｔｒが破壊される。
て行われ、このＵＳＢケーブルは一般的に電源供給用Ｖ
ＢＵＳ線，ＧＮＤ線、および、Ｄ＋，Ｄ−の２本の信号
線からなる合計４本のケーブル素線で構成されている。
ケーブル内の故障などにより、Ｄ＋，Ｄ−信号線とＶＢ
ＵＳ線とがショートし、Ｄ＋，Ｄ−端子を通して、直接
ＬＳＩにＶＢＵＳ電位が印加された場合、直接５ｖが印
加されることにより、Ｔｒが破壊される。
【０００５】また、図３に従来のＵＳＢインタフェース
回路、図４に素子Ａの断面図の例を示すが、一般的に信
号線と電源との間に寄生ダイオードが（信号線→電源方
向）形成される。ＵＳＢインタフェースにおいて、ＬＳ
Ｉの電源が未投入の場合でも、ＵＳＢケーブルを通して
Ｄ＋，Ｄ−端子に電位が印加される場合がある。その
際、前述の寄生ダイオードを通して、ＬＳＩ内に過電流
が流れ、ＬＳＩの故障の原因となる。
回路、図４に素子Ａの断面図の例を示すが、一般的に信
号線と電源との間に寄生ダイオードが（信号線→電源方
向）形成される。ＵＳＢインタフェースにおいて、ＬＳ
Ｉの電源が未投入の場合でも、ＵＳＢケーブルを通して
Ｄ＋，Ｄ−端子に電位が印加される場合がある。その
際、前述の寄生ダイオードを通して、ＬＳＩ内に過電流
が流れ、ＬＳＩの故障の原因となる。
【０００６】
【発明が解決しようとする課題】この発明は、供給信号
と供給電圧とのショート状態においても半導体集積回路
の破壊を適切に阻止できるＵＳＢインターフェイスを備
えた半導体集積回路を得ようとするものである。
と供給電圧とのショート状態においても半導体集積回路
の破壊を適切に阻止できるＵＳＢインターフェイスを備
えた半導体集積回路を得ようとするものである。
【０００７】
【課題を解決するための手段】第１の発明に係る半導体
集積回路では、ＵＳＢインターフェイスを備え接続元機
器から信号供給および電圧供給を受ける接続先機器に設
けられた半導体集積回路において、前記接続元機器から
信号供給を受ける信号供給部から内部回路へ信号を供給
するようにするとともに、前記接続元機器から供給され
る供給信号と供給電圧とがショート状態のとき前記信号
供給部から内部回路への過電圧印加を抑制する制御要素
を設けたものである。
集積回路では、ＵＳＢインターフェイスを備え接続元機
器から信号供給および電圧供給を受ける接続先機器に設
けられた半導体集積回路において、前記接続元機器から
信号供給を受ける信号供給部から内部回路へ信号を供給
するようにするとともに、前記接続元機器から供給され
る供給信号と供給電圧とがショート状態のとき前記信号
供給部から内部回路への過電圧印加を抑制する制御要素
を設けたものである。
【０００８】第２の発明に係る半導体集積回路では、前
記信号供給部から内部回路への過電圧印加を抑制する制
御要素としてトランスミッションゲートを設け、前記ト
ランスミッションゲートを構成するＰｃｈトランジスタ
のゲートに前記接続元機器から供給される供給信号と供
給電圧とのショート状態において前記信号供給部の電位
を供給して非導通状態とし、正常時に前記Ｐｃｈトラン
ジスタを前記信号供給部からの信号供給により導通状態
として前記内部回路へ信号を供給するための信号線に前
記信号供給部から電位を供給するともに、前記トランス
ミッションゲートを構成するＮｃｈトランジスタのゲー
トに前記電圧供給部の電圧を低減した低減電圧供給部か
らの電位を供給し、そのソースに前記内部回路へ信号を
供給するための信号線の電位を供給するようにしたもの
である。
記信号供給部から内部回路への過電圧印加を抑制する制
御要素としてトランスミッションゲートを設け、前記ト
ランスミッションゲートを構成するＰｃｈトランジスタ
のゲートに前記接続元機器から供給される供給信号と供
給電圧とのショート状態において前記信号供給部の電位
を供給して非導通状態とし、正常時に前記Ｐｃｈトラン
ジスタを前記信号供給部からの信号供給により導通状態
として前記内部回路へ信号を供給するための信号線に前
記信号供給部から電位を供給するともに、前記トランス
ミッションゲートを構成するＮｃｈトランジスタのゲー
トに前記電圧供給部の電圧を低減した低減電圧供給部か
らの電位を供給し、そのソースに前記内部回路へ信号を
供給するための信号線の電位を供給するようにしたもの
である。
【０００９】第３の発明に係る半導体集積回路では、Ｕ
ＳＢインターフェイスを備え接続元機器から信号供給お
よび電圧供給を受ける接続先機器に設けられた半導体集
積回路において、前記接続元機器から信号供給を受ける
信号供給部から内部回路へ信号を供給するようにすると
ともに、前記内部回路を構成するＰｃｈトランジスタの
ウエルに前記電圧供給部の電圧を低減した低減電圧供給
部から電位を供給し、前記接続元機器から供給される供
給信号と供給電圧とがショート状態のときは前記Ｐｃｈ
トランジスタのウエルに信号供給部からの電位を供給す
るようにしたものである。
ＳＢインターフェイスを備え接続元機器から信号供給お
よび電圧供給を受ける接続先機器に設けられた半導体集
積回路において、前記接続元機器から信号供給を受ける
信号供給部から内部回路へ信号を供給するようにすると
ともに、前記内部回路を構成するＰｃｈトランジスタの
ウエルに前記電圧供給部の電圧を低減した低減電圧供給
部から電位を供給し、前記接続元機器から供給される供
給信号と供給電圧とがショート状態のときは前記Ｐｃｈ
トランジスタのウエルに信号供給部からの電位を供給す
るようにしたものである。
【００１０】第４の発明に係る半導体集積回路では、前
記接続元機器から供給される供給信号と供給電圧とがシ
ョート状態のときに導通して前記信号供給部からウエル
電位を供給するウエル電位制御素子を設けたものであ
る。
記接続元機器から供給される供給信号と供給電圧とがシ
ョート状態のときに導通して前記信号供給部からウエル
電位を供給するウエル電位制御素子を設けたものであ
る。
【００１１】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を図１について説明する。図１は実施の形態
１における構成を示す接続図である。図１（ａ）は全体
構成を示し、図１（ｂ）は低減電圧供給部の構成を示し
ている。
施の形態１を図１について説明する。図１は実施の形態
１における構成を示す接続図である。図１（ａ）は全体
構成を示し、図１（ｂ）は低減電圧供給部の構成を示し
ている。
【００１２】図において、１はＤ＋，Ｄ−端子からなる
信号供給部、２はＶＢＵＳ端子からなる電圧供給部、３
は電圧供給部２からの電圧を低減し、ＬＳＩの内部回路
に供給する低減電圧供給部、４はトランスミッションゲ
ートからなる制御要素である。
信号供給部、２はＶＢＵＳ端子からなる電圧供給部、３
は電圧供給部２からの電圧を低減し、ＬＳＩの内部回路
に供給する低減電圧供給部、４はトランスミッションゲ
ートからなる制御要素である。
【００１３】信号供給部１および電圧供給部２は、ＵＳ
Ｂケーブル（図示せず）のケーブル側コネクタに対応す
る接続先機器側コネクタにより構成されている。ＵＳＢ
ケーブルは電源供給用ＶＢＵＳ線，ＧＮＤ線、および、
Ｄ＋，Ｄ−の２本の信号線からなる合計４本のケーブル
素線で構成される。信号供給部１はコネクタを介してＵ
ＳＢケーブルのＤ＋，Ｄ−信号線に接続され、電圧供給
部２はコネクタを介してＵＳＢケーブルの電源供給用Ｖ
ＢＵＳ線に接続される。
Ｂケーブル（図示せず）のケーブル側コネクタに対応す
る接続先機器側コネクタにより構成されている。ＵＳＢ
ケーブルは電源供給用ＶＢＵＳ線，ＧＮＤ線、および、
Ｄ＋，Ｄ−の２本の信号線からなる合計４本のケーブル
素線で構成される。信号供給部１はコネクタを介してＵ
ＳＢケーブルのＤ＋，Ｄ−信号線に接続され、電圧供給
部２はコネクタを介してＵＳＢケーブルの電源供給用Ｖ
ＢＵＳ線に接続される。
【００１４】ＶＢＵＳ３３端子からなる低減電圧供給部
３は、図１（ｂ）に示すように、ＶＢＵＳ端子からなる
電圧供給部２の５ｖ電圧を抵抗分圧により３．３ｖに低
減してＬＳＩの内部回路に供給するものである。トラン
スミッションゲートからなる制御要素４は、Ｐｃｈトラ
ンジスタ（以下、Ｐｃｈ＿Ｔｒという）からなる素子Ｋ
と、Ｎｃｈトランジスタ（以下、Ｎｃｈ＿Ｔｒという）
からなる素子Ｌとによって構成されている。
３は、図１（ｂ）に示すように、ＶＢＵＳ端子からなる
電圧供給部２の５ｖ電圧を抵抗分圧により３．３ｖに低
減してＬＳＩの内部回路に供給するものである。トラン
スミッションゲートからなる制御要素４は、Ｐｃｈトラ
ンジスタ（以下、Ｐｃｈ＿Ｔｒという）からなる素子Ｋ
と、Ｎｃｈトランジスタ（以下、Ｎｃｈ＿Ｔｒという）
からなる素子Ｌとによって構成されている。
【００１５】過電圧印加の解決策として、５ｖ電位がト
ランジスタに印加されるのを防止するための回路例を図
１に示す。ＵＳＢケーブルの内部などにおけるＶＢＵＳ
線とＤ＋（Ｄ−）信号線とのショートの有無、およびＬ
ＳＩ電源のオン／オフにより回路の振る舞いが変わる。
Ｄ＋（Ｄ−）端子と内部回路との間に素子Ｋおよび素子
Ｌで構成されたトランスミッションゲートを設け、ＶＢ
ＵＳ線とＤ＋（Ｄ−）信号線がショートした場合、素子
Ｋをオフすることにより、内部へ５ｖが伝わるのを防止
する。
ランジスタに印加されるのを防止するための回路例を図
１に示す。ＵＳＢケーブルの内部などにおけるＶＢＵＳ
線とＤ＋（Ｄ−）信号線とのショートの有無、およびＬ
ＳＩ電源のオン／オフにより回路の振る舞いが変わる。
Ｄ＋（Ｄ−）端子と内部回路との間に素子Ｋおよび素子
Ｌで構成されたトランスミッションゲートを設け、ＶＢ
ＵＳ線とＤ＋（Ｄ−）信号線がショートした場合、素子
Ｋをオフすることにより、内部へ５ｖが伝わるのを防止
する。
【００１６】以下にＶＢＵＳ線とＤ＋（Ｄ−）信号線と
のショート時と正常時の回路動作について説明する。 〔１〕ＶＢＵＳ線とＤ＋（Ｄ−）信号線とはショート、
ＬＳＩ電源オフ（０ｖ）時 ＶＢＵＳ３３は、外部からのＶＢＵＳ信号（５ｖ）を抵
抗分割により、３．３ｖに低下させた信号、また、素子
Ｅ、Ｆ（ダイオード）はＬＳＩ電源とＶＢＵＳの一方し
か電源投入されていない場合に、ＬＳＩ電源とＶＢＵＳ
３３間で電流が流れるのを防ぐためにある。
のショート時と正常時の回路動作について説明する。 〔１〕ＶＢＵＳ線とＤ＋（Ｄ−）信号線とはショート、
ＬＳＩ電源オフ（０ｖ）時 ＶＢＵＳ３３は、外部からのＶＢＵＳ信号（５ｖ）を抵
抗分割により、３．３ｖに低下させた信号、また、素子
Ｅ、Ｆ（ダイオード）はＬＳＩ電源とＶＢＵＳの一方し
か電源投入されていない場合に、ＬＳＩ電源とＶＢＵＳ
３３間で電流が流れるのを防ぐためにある。
【００１７】まず、素子Ｇ（Ｐｃｈ＿Ｔｒ）に着目する
と、ゲート電圧はＶＢＵＳ３３電圧が素子Ｆ（ダイオー
ド）のスレッショルド電圧（以下、Ｖｔｈという）分、
降下した電位になっている。それに対しソース電圧はＤ
＋（Ｄ−）端子電圧になるので、ＶＢＵＳ線とＤ＋（Ｄ
−）信号線とのショート時は５ｖになる。つまり、素子
Ｇのゲート−ソース間電圧は、次の通りとなる。 （ＶＢＵＳ電圧−素子ＦのＶｔｈ）−５ｖ ここで、ＶＢＵＳ３３電圧は３．３ｖであり、素子Ｆの
Ｖｔｈを無視してもゲート−ソース間電圧は−１．７Ｖ
以下である。通常Ｐｃｈ＿ＴｒのＶｔｈは−１．０ｖ以
上であり、素子Ｇは、ＯＮ状態になる。
と、ゲート電圧はＶＢＵＳ３３電圧が素子Ｆ（ダイオー
ド）のスレッショルド電圧（以下、Ｖｔｈという）分、
降下した電位になっている。それに対しソース電圧はＤ
＋（Ｄ−）端子電圧になるので、ＶＢＵＳ線とＤ＋（Ｄ
−）信号線とのショート時は５ｖになる。つまり、素子
Ｇのゲート−ソース間電圧は、次の通りとなる。 （ＶＢＵＳ電圧−素子ＦのＶｔｈ）−５ｖ ここで、ＶＢＵＳ３３電圧は３．３ｖであり、素子Ｆの
Ｖｔｈを無視してもゲート−ソース間電圧は−１．７Ｖ
以下である。通常Ｐｃｈ＿ＴｒのＶｔｈは−１．０ｖ以
上であり、素子Ｇは、ＯＮ状態になる。
【００１８】次に、素子Ｊ（Ｎｃｈ＿Ｔｒ）に着目する
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＬＳＩ電源オフのため、０ｖ ソース電圧：０ｖ ゲート−ソース間電圧：０ｖ これにより、ゲート−ソース間電圧が０ｖのため、素子
ＪはＯＦＦ状態になる。素子ＧがＯＮ、素子ＪがＯＦＦ
のため、信号線（イ）の電位はＤ＋（Ｄ−）端子電位、
すなわち５ｖになる。
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＬＳＩ電源オフのため、０ｖ ソース電圧：０ｖ ゲート−ソース間電圧：０ｖ これにより、ゲート−ソース間電圧が０ｖのため、素子
ＪはＯＦＦ状態になる。素子ＧがＯＮ、素子ＪがＯＦＦ
のため、信号線（イ）の電位はＤ＋（Ｄ−）端子電位、
すなわち５ｖになる。
【００１９】次に、素子Ｋ（Ｐｃｈ＿Ｔｒ）に着目する
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：信号線（イ）（５ｖ） ソース電圧：Ｄ＋（Ｄ−）端子電位（５ｖ） ゲート−ソース間電圧：０ｖ ゲート−ソース間電圧が０ｖのため、素子ＫはＯＦＦ状
態になる。
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：信号線（イ）（５ｖ） ソース電圧：Ｄ＋（Ｄ−）端子電位（５ｖ） ゲート−ソース間電圧：０ｖ ゲート−ソース間電圧が０ｖのため、素子ＫはＯＦＦ状
態になる。
【００２０】次に、素子Ｌ（Ｎｃｈ＿Ｔｒ）に着目する
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：信号線（ロ） ゲート−ソース間電圧：３．３ｖ−信号線（ロ）の電位 素子Ｌは、ゲート−ソース間電圧がＶｔｈ以上、すなわ
ち信号線（ロ）の電位が、（３．３ｖ−素子のＶｔｈ）
以下のときにＯＮ状態になる。つまり、内部へ入る信号
線（ロ）の電位は、（３．３ｖ−素子のＶｔｈ）にな
る。
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：信号線（ロ） ゲート−ソース間電圧：３．３ｖ−信号線（ロ）の電位 素子Ｌは、ゲート−ソース間電圧がＶｔｈ以上、すなわ
ち信号線（ロ）の電位が、（３．３ｖ−素子のＶｔｈ）
以下のときにＯＮ状態になる。つまり、内部へ入る信号
線（ロ）の電位は、（３．３ｖ−素子のＶｔｈ）にな
る。
【００２１】以上より、ＩＣ内部に伝わる電位は３．３
ｖ以下であり、５ｖ印加防止回路においても、３．３ｖ
以上の電位差がかかるＴｒはなく、Ｔｒ耐圧が５ｖ未満
であっても、Ｔｒ破壊等の問題は生じない。
ｖ以下であり、５ｖ印加防止回路においても、３．３ｖ
以上の電位差がかかるＴｒはなく、Ｔｒ耐圧が５ｖ未満
であっても、Ｔｒ破壊等の問題は生じない。
【００２２】〔２〕ＶＢＵＳ線とＤ＋（Ｄ−）信号線と
はショート、ＬＳＩ電源オン（３．３ｖ）時 まず、素子Ｇ（Ｐｃｈ＿Ｔｒ）に着目すると、ゲート電
圧はＶＢＵ３３電圧が素子Ｆ（ダイオード）のスレッシ
ョルド電圧（以下、Ｖｔｈという）分、降下した電位に
なっている。それに対しソース電圧はＤ＋（Ｄ−）端子
電圧になるので、ＶＢＵＳ線とＤ＋（Ｄ−）信号線との
ショート時は５ｖになる。つまり、素子Ｇのゲート−ソ
ース間電圧は、次の通りとなる。 （ＶＢＵＳ３３電圧−素子ＦのＶｔｈ）−５ｖ ここで、ＶＢＵＳ３３電圧は３．３ｖであり、素子Ｆの
Ｖｔｈを無視してもゲート−ソース間電圧は−１．７ｖ
以下である。通常Ｐｃｈ＿ＴｒのＶｔｈは−１．０ｖ以
上であり、素子Ｇは、ＯＮ状態になる。
はショート、ＬＳＩ電源オン（３．３ｖ）時 まず、素子Ｇ（Ｐｃｈ＿Ｔｒ）に着目すると、ゲート電
圧はＶＢＵ３３電圧が素子Ｆ（ダイオード）のスレッシ
ョルド電圧（以下、Ｖｔｈという）分、降下した電位に
なっている。それに対しソース電圧はＤ＋（Ｄ−）端子
電圧になるので、ＶＢＵＳ線とＤ＋（Ｄ−）信号線との
ショート時は５ｖになる。つまり、素子Ｇのゲート−ソ
ース間電圧は、次の通りとなる。 （ＶＢＵＳ３３電圧−素子ＦのＶｔｈ）−５ｖ ここで、ＶＢＵＳ３３電圧は３．３ｖであり、素子Ｆの
Ｖｔｈを無視してもゲート−ソース間電圧は−１．７ｖ
以下である。通常Ｐｃｈ＿ＴｒのＶｔｈは−１．０ｖ以
上であり、素子Ｇは、ＯＮ状態になる。
【００２３】次に、素子Ｈ（Ｎｃｈ＿Ｔｒ）に着目する
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：０ｖ ゲート−ソース間電圧：３．３ｖ ゲート−ソース間電圧が３．３ｖのため、素子ＨはＯＮ
状態になる。
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：０ｖ ゲート−ソース間電圧：３．３ｖ ゲート−ソース間電圧が３．３ｖのため、素子ＨはＯＮ
状態になる。
【００２４】次に、素子Ｊ（Ｎｃｈ＿Ｔｒ）に着目する
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＬＳＩ電源オンのため、３．３ｖ ソース電圧：０ｖ ゲート−ソース間電圧：３．３ｖ ゲート−ソース間電圧が３．３ｖのため、素子ＥはＯＮ
状態になる。ここで、素子Ｇ，Ｈ，ＪともにＯＮ状態の
ため、貫通電流が流れるが、素子Ｇ，Ｈに対し素子Ｊの
ＯＮ抵抗を十分大きくした場合、抵抗分圧により信号線
（ハ）の電位すなわち素子Ｈのソース電位は、Ｄ＋（Ｄ
−）電位に近づき、ゲート−ソース間電圧がＶｔｈより
小さくなるため、素子ＨはＯＦＦ状態になる。つまり、
素子ＪのＯＮ抵抗を十分大きくすることにより、素子Ｇ
がＯＮ、素子ＨがＯＦＦになり、信号線（イ）の電位は
Ｄ＋（Ｄ−）端子電位、すなわち５ｖになる。
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＬＳＩ電源オンのため、３．３ｖ ソース電圧：０ｖ ゲート−ソース間電圧：３．３ｖ ゲート−ソース間電圧が３．３ｖのため、素子ＥはＯＮ
状態になる。ここで、素子Ｇ，Ｈ，ＪともにＯＮ状態の
ため、貫通電流が流れるが、素子Ｇ，Ｈに対し素子Ｊの
ＯＮ抵抗を十分大きくした場合、抵抗分圧により信号線
（ハ）の電位すなわち素子Ｈのソース電位は、Ｄ＋（Ｄ
−）電位に近づき、ゲート−ソース間電圧がＶｔｈより
小さくなるため、素子ＨはＯＦＦ状態になる。つまり、
素子ＪのＯＮ抵抗を十分大きくすることにより、素子Ｇ
がＯＮ、素子ＨがＯＦＦになり、信号線（イ）の電位は
Ｄ＋（Ｄ−）端子電位、すなわち５ｖになる。
【００２５】次に、素子Ｋ（Ｐｃｈ＿Ｔｒ）に着目する
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：信号線（イ）（５ｖ） ソース電圧：Ｄ＋（−Ｄ）端子電位（５ｖ） ゲート−ソース電圧：０ｖ ゲート−ソース電圧が０ｖのため、素子ＫはＯＦＦ状態
になる。
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：信号線（イ）（５ｖ） ソース電圧：Ｄ＋（−Ｄ）端子電位（５ｖ） ゲート−ソース電圧：０ｖ ゲート−ソース電圧が０ｖのため、素子ＫはＯＦＦ状態
になる。
【００２６】次に、素子Ｌ（Ｎｃｈ＿Ｔｒ）に着目する
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３（３．３ｖ） ソース電圧：信号線（ロ） ゲート−ソース間電圧：３．３ｖ−信号線（ロ）の電位 素子Ｌは、ゲート−ソース間電圧がＶｔｈ以上、すなわ
ち信号線（ロ）の電位が、（３．３ｖ−素子のＶｔｈ）
以下のときにＯＮ状態になる。つまり、内部へ入る信号
線（ロ）の電位は、（３．３ｖ−素子のＶｔｈ）にな
る。
と、そのゲート電圧，ソース電圧およびゲート−ソース
間電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３（３．３ｖ） ソース電圧：信号線（ロ） ゲート−ソース間電圧：３．３ｖ−信号線（ロ）の電位 素子Ｌは、ゲート−ソース間電圧がＶｔｈ以上、すなわ
ち信号線（ロ）の電位が、（３．３ｖ−素子のＶｔｈ）
以下のときにＯＮ状態になる。つまり、内部へ入る信号
線（ロ）の電位は、（３．３ｖ−素子のＶｔｈ）にな
る。
【００２７】以上より、ＩＣ内部に伝わる電位は３．３
ｖ以下であり、５ｖ印加防止回路においても、３．３ｖ
以上の電位差がかかるＴｒはなく、Ｔｒ耐圧が５ｖ未満
であっても、Ｔｒ破壊等の問題は生じない。
ｖ以下であり、５ｖ印加防止回路においても、３．３ｖ
以上の電位差がかかるＴｒはなく、Ｔｒ耐圧が５ｖ未満
であっても、Ｔｒ破壊等の問題は生じない。
【００２８】〔３〕正常時 まず、素子Ｇ（Ｐｃｈ＿Ｔｒ）に着目すると、ゲート電
圧はＬＳＩ電源（３．３ｖ）が素子ＥまたはＦ（ダイオ
ード）のスレッショルド電圧（Ｖｔｈ）分、降下した電
位になっている。それに対しソース電圧はＤ＋（Ｄ−）
端子電圧になるので、３．３ｖ〜０ｖの範囲で変動す
る。つまり、素子Ｇのゲート−ソース間電圧は、次の通
りとなる。 （３．３ｖ−素子ＥまたはＦのＶｔｈ）−（３．３ｖ〜
０ｖ） Ｄ＋（−Ｄ）電圧が最大の３．３ｖのとき、素子Ｇのゲ
ート−ソース間電圧は最小で素子ＥまたはＦのＶｔｈに
なるので、素子サイズを調整して素子Ｅ，ＦのＶｔｈを
素子ＧのＶｔｈより大きくすることにより、素子ＧはＯ
ＦＦ状態になる。素子ＧがＯＦＦのため、信号線（イ）
の電位は、ＧＮＤ（０ｖ）になる。
圧はＬＳＩ電源（３．３ｖ）が素子ＥまたはＦ（ダイオ
ード）のスレッショルド電圧（Ｖｔｈ）分、降下した電
位になっている。それに対しソース電圧はＤ＋（Ｄ−）
端子電圧になるので、３．３ｖ〜０ｖの範囲で変動す
る。つまり、素子Ｇのゲート−ソース間電圧は、次の通
りとなる。 （３．３ｖ−素子ＥまたはＦのＶｔｈ）−（３．３ｖ〜
０ｖ） Ｄ＋（−Ｄ）電圧が最大の３．３ｖのとき、素子Ｇのゲ
ート−ソース間電圧は最小で素子ＥまたはＦのＶｔｈに
なるので、素子サイズを調整して素子Ｅ，ＦのＶｔｈを
素子ＧのＶｔｈより大きくすることにより、素子ＧはＯ
ＦＦ状態になる。素子ＧがＯＦＦのため、信号線（イ）
の電位は、ＧＮＤ（０ｖ）になる。
【００２９】次に、素子Ｋ（Ｐｃｈ＿Ｔｒ）に着目する
と、そのゲート電圧およびソース電圧は次の通りとな
る。 ゲート電圧：信号線（イ）（０ｖ） ソース電圧：Ｄ＋（Ｄ−）端子電位（Ｏ〜３．３ｖ） Ｄ＋（Ｄ−）端子電位が素子ＫのＶｔｈ以上のときに、
素子ＫはＯＮ状態になる。
と、そのゲート電圧およびソース電圧は次の通りとな
る。 ゲート電圧：信号線（イ）（０ｖ） ソース電圧：Ｄ＋（Ｄ−）端子電位（Ｏ〜３．３ｖ） Ｄ＋（Ｄ−）端子電位が素子ＫのＶｔｈ以上のときに、
素子ＫはＯＮ状態になる。
【００３０】次に素子Ｌ（Ｎｃｈ＿Ｔｒ）に着目する
と、そのゲート電圧およびソース電圧は次の通りとな
る。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：Ｄ＋（Ｄ−）端子電位 素子Ｌは、Ｄ＋（Ｄ−）の電位が、（３．３ｖ−素子Ｌ
のＶｔｈ）以下のときにＯＮ状態になる。つまり、Ｄ＋
（Ｄ−）の電位によらず、素子Ｆまたは素子Ｇのどちら
かがＯＮしているため、信号線（ロ）の電位はＤ＋（Ｄ
−）と同電位になる。
と、そのゲート電圧およびソース電圧は次の通りとな
る。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：Ｄ＋（Ｄ−）端子電位 素子Ｌは、Ｄ＋（Ｄ−）の電位が、（３．３ｖ−素子Ｌ
のＶｔｈ）以下のときにＯＮ状態になる。つまり、Ｄ＋
（Ｄ−）の電位によらず、素子Ｆまたは素子Ｇのどちら
かがＯＮしているため、信号線（ロ）の電位はＤ＋（Ｄ
−）と同電位になる。
【００３１】以上により、正常時はＩＣ内部（信号線
ロ）にＤ＋（Ｄ−）の電位をそのまま伝えることができ
る。
ロ）にＤ＋（Ｄ−）の電位をそのまま伝えることができ
る。
【００３２】この実施の形態１では、Ｄ＋（Ｄ−）端子
と内部回路との間にトランスミッションゲートを設け、
ＶＢＵＳ線とＤ＋（Ｄ−）信号線とがショートした場
合、Ｐｃｈ＿Ｔｒ側をオフすることにより、内部へ５ｖ
電圧が伝わるのを防止するためのコントロール回路を実
現している。
と内部回路との間にトランスミッションゲートを設け、
ＶＢＵＳ線とＤ＋（Ｄ−）信号線とがショートした場
合、Ｐｃｈ＿Ｔｒ側をオフすることにより、内部へ５ｖ
電圧が伝わるのを防止するためのコントロール回路を実
現している。
【００３３】この発明による実施の形態１によれば、Ｕ
ＳＢインターフェイスを備え接続元機器から信号供給お
よび電圧供給を受ける接続先機器に設けられた半導体集
積回路において、前記接続元機器から信号供給を受ける
信号供給部１から内部回路へ信号を供給するようにする
とともに、前記接続元機器から供給される供給信号と供
給電圧とがショート状態のとき前記信号供給部１から内
部回路への過電圧印加を抑制する制御要素を設けたもの
であって、前記信号供給部１から内部回路への過電圧印
加を抑制する制御要素としてトランスミッションゲート
４を設け、前記トランスミッションゲート４を構成する
Ｐｃｈトランジスタからなる素子Ｋのゲートに前記接続
元機器から供給される供給信号と供給電圧とのショート
状態において前記信号供給部１の電位を供給して非導通
状態とし、正常時に前記Ｐｃｈトランジスタからなる素
子Ｋを前記信号供給部１からの信号供給により導通状態
として前記内部回路へ信号を供給するための信号線
（ロ）に前記信号供給部１から電位を供給するともに、
前記トランスミッションゲート４を構成するＮｃｈトラ
ンジスタからなる素子Ｌのゲートに前記電圧供給部１の
電圧を低減した低減電圧供給部３からの電位を供給し、
そのソースに前記内部回路へ信号を供給するための信号
線（ロ）の電位を供給するようにしたので、信号供給部
１から内部回路への過電圧印加を抑制するトランスミッ
ションゲート４からなる制御要素により、供給信号と供
給電圧とのショート状態においても半導体集積回路の破
壊を適切に阻止できるＵＳＢインターフェイスを備えた
半導体集積回路が得られる。
ＳＢインターフェイスを備え接続元機器から信号供給お
よび電圧供給を受ける接続先機器に設けられた半導体集
積回路において、前記接続元機器から信号供給を受ける
信号供給部１から内部回路へ信号を供給するようにする
とともに、前記接続元機器から供給される供給信号と供
給電圧とがショート状態のとき前記信号供給部１から内
部回路への過電圧印加を抑制する制御要素を設けたもの
であって、前記信号供給部１から内部回路への過電圧印
加を抑制する制御要素としてトランスミッションゲート
４を設け、前記トランスミッションゲート４を構成する
Ｐｃｈトランジスタからなる素子Ｋのゲートに前記接続
元機器から供給される供給信号と供給電圧とのショート
状態において前記信号供給部１の電位を供給して非導通
状態とし、正常時に前記Ｐｃｈトランジスタからなる素
子Ｋを前記信号供給部１からの信号供給により導通状態
として前記内部回路へ信号を供給するための信号線
（ロ）に前記信号供給部１から電位を供給するともに、
前記トランスミッションゲート４を構成するＮｃｈトラ
ンジスタからなる素子Ｌのゲートに前記電圧供給部１の
電圧を低減した低減電圧供給部３からの電位を供給し、
そのソースに前記内部回路へ信号を供給するための信号
線（ロ）の電位を供給するようにしたので、信号供給部
１から内部回路への過電圧印加を抑制するトランスミッ
ションゲート４からなる制御要素により、供給信号と供
給電圧とのショート状態においても半導体集積回路の破
壊を適切に阻止できるＵＳＢインターフェイスを備えた
半導体集積回路が得られる。
【００３４】実施の形態２．この発明による実施の形態
２を図２について説明する。図２は実施の形態２におけ
るウエル電位生成回路の構成を示す接続図である。図２
に示すもの以外の全体構成は図１に示す実施の形態１の
ものと同様である。図において、１はＤ＋，Ｄ−端子か
らなる信号供給部、３はＶＢＵＳ３３端子からなる低減
電圧供給部、５はウエル電位供給部である。
２を図２について説明する。図２は実施の形態２におけ
るウエル電位生成回路の構成を示す接続図である。図２
に示すもの以外の全体構成は図１に示す実施の形態１の
ものと同様である。図において、１はＤ＋，Ｄ−端子か
らなる信号供給部、３はＶＢＵＳ３３端子からなる低減
電圧供給部、５はウエル電位供給部である。
【００３５】過電流流通の解決策について、以下に説明
する。図４に示すように、最終出力段のＰｃｈ＿Ｔｒに
おいて、ウエル（Ｎ−）とＤ＋（Ｄ−）電位（Ｐ＋）間
にダイオードが形成される。従来はＰｃｈ＿Ｔｒのウエ
ル電位はＬＳＩ電源から供給していた。このため、ＬＳ
Ｉ電源が未投入でＤ＋（Ｄ−）端子にダイオードのＶｔ
ｈ以上の正電位が印加された場合、ダイオードに過電流
が流れ、ＬＳＩの故障の原因となる。そこで、ウエル電
位をＶＢＵＳ３３電圧（３．３ｖ）またはＤ＋（Ｄ−）
端子から供給するようにしたのが図２に示した回路であ
る。
する。図４に示すように、最終出力段のＰｃｈ＿Ｔｒに
おいて、ウエル（Ｎ−）とＤ＋（Ｄ−）電位（Ｐ＋）間
にダイオードが形成される。従来はＰｃｈ＿Ｔｒのウエ
ル電位はＬＳＩ電源から供給していた。このため、ＬＳ
Ｉ電源が未投入でＤ＋（Ｄ−）端子にダイオードのＶｔ
ｈ以上の正電位が印加された場合、ダイオードに過電流
が流れ、ＬＳＩの故障の原因となる。そこで、ウエル電
位をＶＢＵＳ３３電圧（３．３ｖ）またはＤ＋（Ｄ−）
端子から供給するようにしたのが図２に示した回路であ
る。
【００３６】通常時は、ウエル電位供給部５を介してＶ
ＢＵＳ３３電圧（３．３ｖ）が供給されるが、ＶＢＵＳ
線とＤ＋（Ｄ−）信号線とがショートした場合、Ｄ＋
（Ｄ−）端子に５ｖが印加されるため、ウエル電位がＶ
ＢＵＳ３３電圧（３．３ｖ）では、ダイオードが順バイ
アスになり電流が流れてしまう。そのため、ＶＢＵＳ線
とＤ＋（Ｄ−）信号線がショートしたときのみ、ウエル
電位をＤ＋（Ｄ−）端子から供給するようにした。
ＢＵＳ３３電圧（３．３ｖ）が供給されるが、ＶＢＵＳ
線とＤ＋（Ｄ−）信号線とがショートした場合、Ｄ＋
（Ｄ−）端子に５ｖが印加されるため、ウエル電位がＶ
ＢＵＳ３３電圧（３．３ｖ）では、ダイオードが順バイ
アスになり電流が流れてしまう。そのため、ＶＢＵＳ線
とＤ＋（Ｄ−）信号線がショートしたときのみ、ウエル
電位をＤ＋（Ｄ−）端子から供給するようにした。
【００３７】以下にＶＢＵＳ線とＤ＋（Ｄ−）信号線と
のショート時とオープン時（通常時）の回路動作につい
て説明する。 〔１〕ＶＢＵＳ線とＤ＋（Ｄ−）信号線はショート時 Ｄ＋（Ｄ−）信号線にはＶＢＵＳ線とショートしている
ため、５ｖが印加される。素子Ｎ（Ｐｃｈ＿Ｔｒ）に着
目すると、そのゲート電圧，ソース電圧およびゲート−
ソース間電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：Ｄ＋（Ｄ−）端子＝５．０ｖ ゲート−ソース間電圧：３．３ｖ−５．０ｖ＝−１．７
ｖ これにより、素子ＮはＯＮ状態になる。
のショート時とオープン時（通常時）の回路動作につい
て説明する。 〔１〕ＶＢＵＳ線とＤ＋（Ｄ−）信号線はショート時 Ｄ＋（Ｄ−）信号線にはＶＢＵＳ線とショートしている
ため、５ｖが印加される。素子Ｎ（Ｐｃｈ＿Ｔｒ）に着
目すると、そのゲート電圧，ソース電圧およびゲート−
ソース間電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：Ｄ＋（Ｄ−）端子＝５．０ｖ ゲート−ソース間電圧：３．３ｖ−５．０ｖ＝−１．７
ｖ これにより、素子ＮはＯＮ状態になる。
【００３８】また、素子Ｍに着目すると、そのゲート電
圧，ソース電圧およびゲート−ソース間電圧は次の通り
となる。 ゲート電圧：Ｄ＋（Ｄ−）端子＝５．０ｖ ソース電圧：ＶＢＵＳ３３電圧（３．３ｖ） ゲート−ソース間電圧：５．０ｖ−３．３ｖ＝１．７ｖ これにより、素子ＭはＯＦＦ状態になる。
圧，ソース電圧およびゲート−ソース間電圧は次の通り
となる。 ゲート電圧：Ｄ＋（Ｄ−）端子＝５．０ｖ ソース電圧：ＶＢＵＳ３３電圧（３．３ｖ） ゲート−ソース間電圧：５．０ｖ−３．３ｖ＝１．７ｖ これにより、素子ＭはＯＦＦ状態になる。
【００３９】素子ＮがＯＮ、素子ＭがＯＦＦのため、ウ
エル電位はＤ＋（Ｄ−）電位（５ｖ）になる。そのた
め、ウエル（Ｎ−）と、Ｄ＋（Ｄ−）電位（Ｐ＋）間の
ダイオードは逆バイアスになり、電流は流れない。
エル電位はＤ＋（Ｄ−）電位（５ｖ）になる。そのた
め、ウエル（Ｎ−）と、Ｄ＋（Ｄ−）電位（Ｐ＋）間の
ダイオードは逆バイアスになり、電流は流れない。
【００４０】〔２〕ＶＢＵＳ線とＤ＋（Ｄ−）信号線が
オープン時（正常時） Ｄ＋（Ｄ−）端子には、０〜３．３ｖが印加される。素
子Ｎ（Ｐｃｈ＿Ｔｒ）に着目すると、そのゲート電圧お
よびソース電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：Ｄ＋（Ｄ−）端子＝０〜３．３ｖ これにより、ゲート−ソース間電圧は０ｖ以上になるた
め、素子ＮはＯＦＦ状態になる。
オープン時（正常時） Ｄ＋（Ｄ−）端子には、０〜３．３ｖが印加される。素
子Ｎ（Ｐｃｈ＿Ｔｒ）に着目すると、そのゲート電圧お
よびソース電圧は次の通りとなる。 ゲート電圧：ＶＢＵＳ３３電圧（３．３ｖ） ソース電圧：Ｄ＋（Ｄ−）端子＝０〜３．３ｖ これにより、ゲート−ソース間電圧は０ｖ以上になるた
め、素子ＮはＯＦＦ状態になる。
【００４１】一方、素子Ｍに着目すると、そのゲート電
圧およびソース電圧は次の通りとなる。 ゲート電圧：Ｄ＋（Ｄ−）端子＝０〜３．３ｖ ソース電圧：ＶＢＵＳ３３（３．３ｖ） となり、Ｄ＋（Ｄ−）端子電位が３．３ｖ−（素子Ｍの
Ｖｔｈ）以下のときは素子ＪはＯＮ状態になり、ウエル
電位はＶＢＵＳ３３電圧（３．３ｖ）になる。また、Ｄ
＋（Ｄ−）端子電位が３．３ｖ−（素子ＭのＶｔｈ）以
上のときは素子ＪはＯＦＦ状態になり、素子Ｍ，Ｎとも
ＯＦＦになるが、ウエル（Ｎ−）とＤ＋（Ｄ−）電位
（Ｐ＋）間のダイオードを通して、Ｄ＋（Ｄ−）端子電
位−（ダイオードのＶｔｈ）の電位が供給される。
圧およびソース電圧は次の通りとなる。 ゲート電圧：Ｄ＋（Ｄ−）端子＝０〜３．３ｖ ソース電圧：ＶＢＵＳ３３（３．３ｖ） となり、Ｄ＋（Ｄ−）端子電位が３．３ｖ−（素子Ｍの
Ｖｔｈ）以下のときは素子ＪはＯＮ状態になり、ウエル
電位はＶＢＵＳ３３電圧（３．３ｖ）になる。また、Ｄ
＋（Ｄ−）端子電位が３．３ｖ−（素子ＭのＶｔｈ）以
上のときは素子ＪはＯＦＦ状態になり、素子Ｍ，Ｎとも
ＯＦＦになるが、ウエル（Ｎ−）とＤ＋（Ｄ−）電位
（Ｐ＋）間のダイオードを通して、Ｄ＋（Ｄ−）端子電
位−（ダイオードのＶｔｈ）の電位が供給される。
【００４２】以上より、通常時にもウエルに十分な電位
が供給され、正常動作が可能になる。
が供給され、正常動作が可能になる。
【００４３】この実施の形態２では、出力段のＰｃｈ＿
Ｔｒのウエル電位をＶＢＵＳ線とＤ＋（Ｄ−）信号線と
がショート時とオープン時（正常時）とで切替える回路
を実現している。
Ｔｒのウエル電位をＶＢＵＳ線とＤ＋（Ｄ−）信号線と
がショート時とオープン時（正常時）とで切替える回路
を実現している。
【００４４】この発明による実施の形態２によれば、Ｕ
ＳＢインターフェイスを備え接続元機器から信号供給お
よび電圧供給を受ける接続先機器に設けられた半導体集
積回路において、前記接続元機器から信号供給を受ける
信号供給部１から内部回路へ信号を供給するようにする
とともに、前記内部回路を構成するＰｃｈトランジスタ
のウエルに前記電圧供給部２の電圧を低減した低減電圧
供給部３から電位を供給し、前記接続元機器から供給さ
れる供給信号と供給電圧とがショート状態のときは前記
Ｐｃｈトランジスタのウエルに信号供給部１からの電位
を供給するようにしたものであって、前記接続元機器か
ら供給される供給信号と供給電圧とがショート状態のと
きに導通して前記信号供給部１からウエル電位を供給す
る素子Ｎからなるウエル電位制御素子を設けたので、供
給信号と供給電圧とのショート状態においてもウエル電
位を確保し半導体集積回路の破壊を適切に阻止できるＵ
ＳＢインターフェイスを備えた半導体集積回路が得られ
る。
ＳＢインターフェイスを備え接続元機器から信号供給お
よび電圧供給を受ける接続先機器に設けられた半導体集
積回路において、前記接続元機器から信号供給を受ける
信号供給部１から内部回路へ信号を供給するようにする
とともに、前記内部回路を構成するＰｃｈトランジスタ
のウエルに前記電圧供給部２の電圧を低減した低減電圧
供給部３から電位を供給し、前記接続元機器から供給さ
れる供給信号と供給電圧とがショート状態のときは前記
Ｐｃｈトランジスタのウエルに信号供給部１からの電位
を供給するようにしたものであって、前記接続元機器か
ら供給される供給信号と供給電圧とがショート状態のと
きに導通して前記信号供給部１からウエル電位を供給す
る素子Ｎからなるウエル電位制御素子を設けたので、供
給信号と供給電圧とのショート状態においてもウエル電
位を確保し半導体集積回路の破壊を適切に阻止できるＵ
ＳＢインターフェイスを備えた半導体集積回路が得られ
る。
【００４５】
【発明の効果】第１の発明によれば、ＵＳＢインターフ
ェイスを備え接続元機器から信号供給および電圧供給を
受ける接続先機器に設けられた半導体集積回路におい
て、前記接続元機器から信号供給を受ける信号供給部か
ら内部回路へ信号を供給するようにするとともに、前記
接続元機器から供給される供給信号と供給電圧とがショ
ート状態のとき前記信号供給部から内部回路への過電圧
印加を抑制する制御要素を設けたので、供給信号と供給
電圧とのショート状態においても半導体集積回路の破壊
を適切に阻止できるＵＳＢインターフェイスを備えた半
導体集積回路を得ることができる。
ェイスを備え接続元機器から信号供給および電圧供給を
受ける接続先機器に設けられた半導体集積回路におい
て、前記接続元機器から信号供給を受ける信号供給部か
ら内部回路へ信号を供給するようにするとともに、前記
接続元機器から供給される供給信号と供給電圧とがショ
ート状態のとき前記信号供給部から内部回路への過電圧
印加を抑制する制御要素を設けたので、供給信号と供給
電圧とのショート状態においても半導体集積回路の破壊
を適切に阻止できるＵＳＢインターフェイスを備えた半
導体集積回路を得ることができる。
【００４６】第２の発明によれば、前記信号供給部から
内部回路への過電圧印加を抑制する制御要素としてトラ
ンスミッションゲートを設け、前記トランスミッション
ゲートを構成するＰｃｈトランジスタのゲートに前記接
続元機器から供給される供給信号と供給電圧とのショー
ト状態において前記信号供給部の電位を供給して非導通
状態とし、正常時に前記Ｐｃｈトランジスタを前記信号
供給部からの信号供給により導通状態として前記内部回
路へ信号を供給するための信号線に前記信号供給部から
電位を供給するともに、前記トランスミッションゲート
を構成するＮｃｈトランジスタのゲートに前記電圧供給
部の電圧を低減した低減電圧供給部からの電位を供給
し、そのソースに前記内部回路へ信号を供給するための
信号線の電位を供給するようにしたので、供給信号と供
給電圧とのショート状態においてもトランスミッション
ゲートからなる制御要素により半導体集積回路の破壊を
適切に阻止できるＵＳＢインターフェイスを備えた半導
体集積回路を得ることができる。
内部回路への過電圧印加を抑制する制御要素としてトラ
ンスミッションゲートを設け、前記トランスミッション
ゲートを構成するＰｃｈトランジスタのゲートに前記接
続元機器から供給される供給信号と供給電圧とのショー
ト状態において前記信号供給部の電位を供給して非導通
状態とし、正常時に前記Ｐｃｈトランジスタを前記信号
供給部からの信号供給により導通状態として前記内部回
路へ信号を供給するための信号線に前記信号供給部から
電位を供給するともに、前記トランスミッションゲート
を構成するＮｃｈトランジスタのゲートに前記電圧供給
部の電圧を低減した低減電圧供給部からの電位を供給
し、そのソースに前記内部回路へ信号を供給するための
信号線の電位を供給するようにしたので、供給信号と供
給電圧とのショート状態においてもトランスミッション
ゲートからなる制御要素により半導体集積回路の破壊を
適切に阻止できるＵＳＢインターフェイスを備えた半導
体集積回路を得ることができる。
【００４７】第３の発明によれば、ＵＳＢインターフェ
イスを備え接続元機器から信号供給および電圧供給を受
ける接続先機器に設けられた半導体集積回路において、
前記接続元機器から信号供給を受ける信号供給部から内
部回路へ信号を供給するようにするとともに、前記内部
回路を構成するＰｃｈトランジスタのウエルに前記電圧
供給部の電圧を低減した低減電圧供給部から電位を供給
し、前記接続元機器から供給される供給信号と供給電圧
とがショート状態のときは前記Ｐｃｈトランジスタのウ
エルに信号供給部からの電位を供給するようにしたの
で、供給信号と供給電圧とのショート状態においてもウ
エル電位を確保し半導体集積回路の破壊を適切に阻止で
きるＵＳＢインターフェイスを備えた半導体集積回路を
得ることができる。
イスを備え接続元機器から信号供給および電圧供給を受
ける接続先機器に設けられた半導体集積回路において、
前記接続元機器から信号供給を受ける信号供給部から内
部回路へ信号を供給するようにするとともに、前記内部
回路を構成するＰｃｈトランジスタのウエルに前記電圧
供給部の電圧を低減した低減電圧供給部から電位を供給
し、前記接続元機器から供給される供給信号と供給電圧
とがショート状態のときは前記Ｐｃｈトランジスタのウ
エルに信号供給部からの電位を供給するようにしたの
で、供給信号と供給電圧とのショート状態においてもウ
エル電位を確保し半導体集積回路の破壊を適切に阻止で
きるＵＳＢインターフェイスを備えた半導体集積回路を
得ることができる。
【００４８】第４の発明によれば、前記接続元機器から
供給される供給信号と供給電圧とがショート状態のとき
に導通して前記信号供給部からウエル電位を供給するウ
エル電位制御素子を設けたので、供給信号と供給電圧と
のショート状態においてもウエル電位制御素子によりウ
エル電位を確保し半導体集積回路の破壊を適切に阻止で
きるＵＳＢインターフェイスを備えた半導体集積回路を
得ることができる。
供給される供給信号と供給電圧とがショート状態のとき
に導通して前記信号供給部からウエル電位を供給するウ
エル電位制御素子を設けたので、供給信号と供給電圧と
のショート状態においてもウエル電位制御素子によりウ
エル電位を確保し半導体集積回路の破壊を適切に阻止で
きるＵＳＢインターフェイスを備えた半導体集積回路を
得ることができる。
【図１】 この発明による実施の形態１における回路構
成を示す接続図である。
成を示す接続図である。
【図２】 この発明による実施の形態２における回路構
成を示す接続図である。
成を示す接続図である。
【図３】 従来技術における回路構成を示す接続図であ
る。
る。
【図４】 一般的な素子の構成を示す断面図である。
【符号の説明】 １ Ｄ＋，Ｄ−端子からなる信号供給部、２ ＶＢＵＳ
端子からなる電圧供給部、３ 低減電圧供給部、４はト
ランスミッションゲートからなる制御要素、５ウエル電
位供給部。
端子からなる電圧供給部、３ 低減電圧供給部、４はト
ランスミッションゲートからなる制御要素、５ウエル電
位供給部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒木 雅宏 兵庫県伊丹市中央三丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 Ｆターム(参考） 5F038 BB05 BH04 BH11 EZ20
Claims (4)
- 【請求項１】 ＵＳＢインターフェイスを備え接続元機
器から信号供給および電圧供給を受ける接続先機器に設
けられた半導体集積回路において、前記接続元機器から
信号供給を受ける信号供給部から内部回路へ信号を供給
するようにするとともに、前記接続元機器から供給され
る供給信号と供給電圧とがショート状態のとき前記信号
供給部から内部回路への過電圧印加を抑制する制御要素
を設けたことを特徴とする半導体集積回路。 - 【請求項２】 前記信号供給部から内部回路への過電圧
印加を抑制する制御要素としてトランスミッションゲー
トを設け、前記トランスミッションゲートを構成するＰ
ｃｈトランジスタのゲートに前記接続元機器から供給さ
れる供給信号と供給電圧とのショート状態において前記
信号供給部の電位を供給して非導通状態とし、正常時に
前記Ｐｃｈトランジスタを前記信号供給部からの信号供
給により導通状態として前記内部回路へ信号を供給する
ための信号線に前記信号供給部から電位を供給するとも
に、前記トランスミッションゲートを構成するＮｃｈト
ランジスタのゲートに前記電圧供給部の電圧を低減した
低減電圧供給部からの電位を供給し、そのソースに前記
内部回路へ信号を供給するための信号線の電位を供給す
るようにしたことを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】 ＵＳＢインターフェイスを備え接続元機
器から信号供給および電圧供給を受ける接続先機器に設
けられた半導体集積回路において、前記接続元機器から
信号供給を受ける信号供給部から内部回路へ信号を供給
するようにするとともに、前記内部回路を構成するＰｃ
ｈトランジスタのウエルに前記電圧供給部の電圧を低減
した低減電圧供給部から電位を供給し、前記接続元機器
から供給される供給信号と供給電圧とがショート状態の
ときは前記Ｐｃｈトランジスタのウエルに信号供給部か
らの電位を供給するようにしたことを特徴とする半導体
集積回路。 - 【請求項４】 前記接続元機器から供給される供給信号
と供給電圧とがショート状態のときに導通して前記信号
供給部からウエル電位を供給するウエル電位制御素子を
設けたことを特徴とする請求項３に記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000373624A JP2002176138A (ja) | 2000-12-08 | 2000-12-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000373624A JP2002176138A (ja) | 2000-12-08 | 2000-12-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176138A true JP2002176138A (ja) | 2002-06-21 |
Family
ID=18842974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000373624A Pending JP2002176138A (ja) | 2000-12-08 | 2000-12-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002176138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018110470A (ja) * | 2016-12-28 | 2018-07-12 | キヤノン株式会社 | 電子機器 |
-
2000
- 2000-12-08 JP JP2000373624A patent/JP2002176138A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018110470A (ja) * | 2016-12-28 | 2018-07-12 | キヤノン株式会社 | 電子機器 |
| US10756539B2 (en) | 2016-12-28 | 2020-08-25 | Canon Kabushiki Kaisha | Electronic apparatus and control method thereof |
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