JP2002175183A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2002175183A JP2000371299A JP2000371299A JP2002175183A JP 2002175183 A JP2002175183 A JP 2002175183A JP 2000371299 A JP2000371299 A JP 2000371299A JP 2000371299 A JP2000371299 A JP 2000371299A JP 2002175183 A JP2002175183 A JP 2002175183A
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Katsuyuki Imamura
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Junichi Mori
淳一 森
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Abstract

(57)【要約】 【課題】 プログラマブルデバイスを配置した半導体集
積回路の処理効率を向上させる。 【解決手段】 半導体集積回路１０は、コンフィギュレ
ーションメモリ１１と信号の授受が可能になっている。
半導体集積回路１０の内部には、命令メモリ１１と、予
約命令をＦ命令として記憶し、このＦ命令と同じ処理内
容をＣＰＵで行なうための代替命令として記憶している
命令記憶部１２と、プリフェッチ部１４と、履歴記憶部
１５と、命令の種類を判別するための判別部１６と、命
令を書き換えるための書き換え制御部１７と、ＣＰＵ１
８と、ＦＰＧＡ１９と、構成データメモリ２０と、内蔵
メモリ２１と、構成データタグ２２とを備えている。Ｆ
命令の構成データがＦＰＧＡ１９内に存在しない場合に
は、代替命令を使用することで、ＣＰＵ１８によりＦＰ
ＧＡ１９と同じ処理が行なわれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵとプログラ
マブルデバイスとを混載した半導体集積回路に係わり、
特にその処理性能向上対策に関する。
【０００２】
【従来の技術】従来より、ＰＬＤ（Programmable Logic
Device）もしくはＦＰＧＡ(Field Programmable Gate
Array)と呼ばれるプログラマブルデバイスが広く知られ
ている（以下、本明細書ではＦＰＧＡと記載する）。Ｆ
ＰＧＡはユーザーがその回路構成をプログラミングする
ことが可能であるデバイスであって、ユーザーが設計し
た回路を即座に構成し、その動作を実現することができ
るというメリットがある。特に回路構成を繰り返し再構
成することができるＦＰＧＡの場合には、その時々に必
要な回路構成に柔軟に変更して処理性能が上げられると
いうメリットもある。
【０００３】さらに、近年、このＦＰＧＡとＣＰＵとを
１つの半導体集積回路上に混載したものが提案されてき
ている。このような半導体集積回路においては、従来の
ＣＰＵのプログラムの変更に加えて、ＦＰＧＡで構成さ
れた部分の回路構成が変更可能となったため、システム
の変更により柔軟に対応することができることになる。
【０００４】従来のＣＰＵとＦＰＧＡを混載した半導体
集積回路の例として、例えば特開平05-242050 号公報に
開示されるようなものがあり、ＣＰＵとＦＰＧＡとを備
え、処理すべき演算の一部をＦＰＧＡ部に構成される回
路によって行う方法が知られている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＣＰＵとＦＰＧＡを混載した半導体集積回路におい
ては、ＦＰＧＡで処理する命令が来た場合にＦＰＧＡに
その処理を行う回路が構成されていなければ未実装命令
（undefined operation）として扱われ処理がストップ
するという問題があった。
【０００６】また、上記従来のＣＰＵとＦＰＧＡを混載
した半導体集積回路においてはＦＰＧＡに構成される回
路を固定した場合には、回路構成がダイナミックに変更
することができるというＦＰＧＡの特徴を生かしておら
ず、その時々に必要な回路に柔軟に対応できず、処理性
能向上に限界があった。
【０００７】また、ＦＰＧＡに構成される回路をダイナ
ミックに変更するようにした場合にも、回路構成変更の
タイミングはあらかじめユーザーが指定する必要があ
り、自動的に回路構成の変更ができなかった。また、異
なるユーザーが異なる処理を同じ半導体集積回路に行わ
せる場合にはＦＰＧＡの回路構成や回路構成を変更する
タイミングを再検討しなくてはならないことになる。
【０００８】すなわち、従来のＣＰＵとＦＰＧＡを混載
した半導体集積回路においては、ＦＰＧＡによる処理性
能向上は自動的に行われないという問題があった。
【０００９】本発明の目的は、ＦＰＧＡに構成される回
路を自動的にダイナミックに変更でき、処理性能の高い
ＣＰＵとＦＰＧＡを混載した半導体集積回路を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、ＣＰＵと、回路構成が書き換え可能であるプログラ
マブルデバイスで構成される上記ＣＰＵの補助演算装置
と、命令あるいは複数の命令からなる命令列を受けて、
上記命令あるいは命令列が上記補助演算装置で処理が可
能な予約命令か否かを判別する第１の判別手段と、上記
予約命令の処理を行う回路構成データを上記補助演算装
置に書き込むための構成データ書き込み手段とを備えて
いる。
【００１１】これにより、プログラマブルデバイスによ
って構成される回路を自動的にダイナミックに変更する
ことができ、処理性能の高いＣＰＵとプログラマブルデ
バイスとを混載した半導体集積回路を提供することが可
能になった。
【００１２】上記第１の判別手段の結果を受けて、上記
命令が上記予約命令であるときには、上記予約命令の処
理を行う回路が上記補助演算装置内に存在するか否かを
判断する第２の判別手段と、上記第１の判別手段および
第２の判別手段の判断結果を受けて、上記命令が上記予
約命令であるときには、上記補助演算装置を用いて上記
予約命令の処理を行うか否かを判断する第３の判別手段
とをさらに備えることが好ましい。
【００１３】上記第２の判別手段の判断結果を受けて、
上記予約命令の処理を行う回路が上記補助演算装置内に
存在する場合に、上記予約命令の処理を上記補助演算装
置で行わせるように指示し、上記予約命令の処理を行う
回路が上記補助演算装置内に存在しない場合に、上記予
約命令の処理を上記ＣＰＵで行うように指示する命令切
り替え手段をさらに備えることにより、プログラマブル
デバイス内に予約命令の構成データがない場合でも、未
実装命令として扱われてＣＰＵが停止するような事態は
発生しない。
【００１４】上記予約命令はＣＰＵで実行され得ない命
令であり、上記予約命令と同等の処理をＣＰＵで行うた
めの代替命令を供給する代替命令供給手段とをさらに備
え、上記命令切り替え手段は、上記代替命令供給手段か
ら上記代替命令を取得する機能を有していることによ
り、予約命令がない場合には、代替命令を送ることによ
り、ＣＰＵによって予約命令による処理と同等の処理が
行なわれる。したがって、プログラマブルデバイス内に
予約命令の構成データがない場合でも、未実装命令とし
て扱われてＣＰＵが停止するような事態は発生しない。
【００１５】上記予約命令はＣＰＵで実行され得ない命
令であり、上記命令又は命令列と、上記予約命令と同等
の処理をＣＰＵで行うための代替命令とを供給する機能
を有する命令供給手段をさらに備え、上記命令切り替え
手段は上記命令供給手段から上記予約命令または上記代
替命令を選択して取得する機能を有していることによ
り、予約命令又は代替命令を迅速に実行することが可能
になる。
【００１６】上記予約命令はＣＰＵで実行され得る命令
であり、上記命令切り替え手段は、上記予約命令の処理
を上記補助演算装置で行わせる場合は上記予約命令の処
理を上記補助演算装置で行わせるように上記命令を変更
し、上記予約命令の処理を上記ＣＰＵで行わせる場合は
上記予約命令を変更しない機能をさらに有していること
が好ましい。
【００１７】上記構成データ書き込み手段は、上記予約
命令を受けたときに、当該予約命令の処理を行う回路が
上記補助演算装置に存在しない場合に、上記補助演算装
置に上記予約命令の回路構成データを書き込む機能を有
していることにより、プログラムが変更された場合で
も、その変更に応じたプログラマブルデバイスの利用が
可能になる。したがって、プログラマブルデバイスを利
用したＨＷ／ＳＷの切り換えなどのダイナミックな書き
換えにより、処理能率の向上を図ることができる。
【００１８】上記予約命令の使用頻度を記憶する履歴記
憶手段をさらに備え、上記構成データ書き込み手段は、
上記履歴記憶手段を参照して、使用頻度がより高い予約
命令の処理を行う回路構成データを優先的に上記補助演
算装置に書き込むことにより、頻度を指標とするプログ
ラマブルデバイスの使用の最適化を図ることができる。
【００１９】メモリをさらに備え、上記構成データ書き
込み手段は、上記履歴記憶手段を参照して、上記予約命
令の回路構成データを、使用頻度の高い順に、上記補助
演算装置と上記メモリとに書き込むことが好ましい。
【００２０】メモリをさらに備え、上記構成データ書き
込み手段は、上記履歴記憶手段を参照して、上記予約命
令の回路構成データを、上記補助演算装置に上記予約命
令の回路構成データよりも空き容量が多ければ書込み、
空き容量が少なければ上記予約命令の回路構成データよ
りも空き容量が多くなるまで上記予約命令よりも使用頻
度の低い予約命令を上記補助演算装置から解放し、上記
解放された予約命令を、上記メモリの上記メモリに書き
込む第４の判別手段をさらに備えていることがより好ま
しい。
【００２１】上記予約命令を複数回受けたときの予約命
令の遷移パターンを記憶する履歴記憶手段をさらに備
え、上記構成データ書き込み手段は、上記履歴記憶手段
を参照して、現在受けている予約命令から遷移する確率
がより高い予約命令の回路構成データを優先的に上記補
助演算装置に書き込むことにより、特定の遷移パターン
を示す種類のデバイスに特に適合した回路が得られるこ
とになる。
【００２２】その場合、上記予約命令を複数回受けたと
き、第１の予約命令の次に実行される第２の予約命令の
頻度を各予約命令ごとに記憶する履歴記憶手段をさらに
備え、上記構成データ書き込み手段は、上記履歴記憶手
段を参照して、現在受けている第１の予約命令の次に実
行される頻度が高い第２の予約命令の回路構成データを
優先的に上記補助演算装置に書き込むことが好ましい。
【００２３】また、上記予約命令を２回受けたときの予
約命令の遷移パターンと、上記２つの予約命令を受ける
時間間隔とを記憶する履歴記憶手段をさらに備え、上記
構成データ書き込み手段は、上記履歴記憶手段を参照し
て、現在受けている予約命令から遷移する確率がより高
い予約命令の回路構成データを、上記時間間隔が回路構
成データの書き込みに要する時間よりも長いときに限り
上記補助演算装置に書き込むことにより、処理能力の向
上を図ることができる。
【００２４】上記予約命令を２回受けたときの予約命令
の遷移パターンと、上記２つの予約命令を受ける時間間
隔とを記憶する履歴記憶手段をさらに備え、上記構成デ
ータ書き込み手段は、上記履歴記憶手段を参照して、現
在受けている第１の予約命令の次に実行される頻度が高
い第２の予約命令の回路構成データを、上記時間間隔が
回路構成データの書き込みに要する時間よりも長いとき
に限り上記補助演算装置に書き込むことによっても、処
理能力の向上を図ることができる。
【００２５】上記構成データ書き込み手段は、上記補助
演算装置の空き容量が上記予約命令の構成データの容量
よりも大きければ上記予約命令の構成データの書き込み
を行い、空き容量が少なければ上記予約命令の回路構成
データの容量よりも空き容量が多くなるまで上記予約命
令よりも使用頻度の低い予約命令を上記補助演算装置か
ら解放することにより、処理能力の向上を図ることがで
きる。
【００２６】上記補助演算装置はバンク構成を有してお
り、上記構成データ書き込み手段は、上記補助演算装置
の空きバンクが上記予約命令の構成データの必要バンク
よりも大きければ上記予約命令の構成データの書き込み
を行い、空きバンクが少なければ上記予約命令の回路構
成データの必要バンクよりも空きバンクの方が多くなる
まで上記予約命令よりも使用頻度の低い予約命令を上記
補助演算装置から解放することにより、より確実に処理
能力の向上を図ることができる。
【００２７】
【発明の実施の形態】（第１の実施形態） −システムの概略構成− 図１は、本発明の第１の実施形態における半導体集積回
路のブロック回路図である。同図に示すように、本実施
形態の半導体集積回路１０は、外付けされたコンフィギ
ュレーションメモリ１１と信号の授受が可能になってい
る。そして、半導体集積回路１０の内部には、データ等
を処理するためのプログラムを記憶している命令メモリ
１２と、ＦＰＧＡで処理する予約命令（以下“Ｆ命
令”）と同じ処理をＣＰＵで行なうための代替命令を記
憶している代替命令記憶部１３と、命令メモリ１２及び
代替命令記憶部１３から命令を取り込むためのプリフェ
ッチ部１４と、命令メモリ１２から入力されたＦ命令の
履歴を記憶するための履歴記憶部１５と、履歴記憶部１
５の出力を受けてＦＰＧＡ１９に構成する回路を判断す
る判別部１６と、判別部１６の出力を受けてＦＰＧＡ１
９に構成する回路を書き換えるための書き換え制御部１
７と、プリフェッチ部１４から供給される命令に応じて
動作するＣＰＵ１８と、ＦＰＧＡ１９と、内蔵メモリ２
１と、構成データタグ２２とを備えている。ＦＰＧＡ１
９内にはＦＰＧＡ１９に構成する回路の構成データを記
憶するための構成データメモリ２０が含まれている。命
令はＣＰＵ１８内でデータ処理が完結する基本命令とＣ
ＰＵ１８外の回路によりデータ処理を行う拡張命令から
なり、Ｆ命令は拡張命令に相当し、代替命令は基本命令
に相当する。
【００２８】なお、図示しないが、半導体集積回路１０
内には、ＣＰＵ１８やＦＰＧＡ１９以外の論理回路やア
ナログ回路があってもよく、それらによっても各種の処
理が行われるが、これらの処理については、従来と同様
の制御で行なうことができる。
【００２９】−記憶部全般の構成− まず、命令メモリ１２、代替命令記憶部１３、ＦＰＧＡ
１９、構成データタグ２２、コンフィギュレーションメ
モリ１１及び履歴記憶部１５などの記憶部全般の構成に
ついて説明する。
【００３０】命令メモリ１２には、ＣＰＵ１８で実行す
るプログラムが格納されている。このプログラム内にＦ
命令が含むことがある。Ｆ命令は、各Ｆ命令を識別する
ためのＩＤコードが付される。代替命令記憶部１３に
は、各Ｆ命令と同じ処理をＣＰＵ１８で行うための代替
命令が格納されている。
【００３１】図４は、命令メモリ１２に格納されるプロ
グラムの例を示す図である。符号＃よりも左側の「ＡＤ
Ｄ Ｄ１，Ｄ２」は命令メモリに格納される命令であ
り、符号＃よりも右側に記載されている内容は命令の動
作を説明するコメントで命令メモリには格納されない。
この例では、Ｄ１，Ｄ２，Ｄ３という３つのレジスタが
あり、１行目の命令はＤ１とＤ２とを加算してその加算
結果をＤ２に代入する命令で、２行目の命令は、Ｄ２の
データをＤ３の値だけ右にシフトしてＤ２に代入する命
令である。
【００３２】構成データタグ２２は、ＦＰＧＡのバンク
の数だけのレジスタ（又はメモリ）によって構成されて
おり、この各レジスタ（又はメモリ）には、構成データ
のＩＤコードが格納されている。
【００３３】図５は、バンク数が８で（バンク０〜バン
ク７）、構成データ数が４（ＩＤ＝１〜４）の場合の構
成データタグ２２のデータ構造を示す図である。ただ
し、同図において、ＩＤ＝０とは何も入っていないこと
を示している。同図に示すように、この例では、バンク
０〜１にＩＤ１のＦ命令の構成データが入っており、バ
ンク２〜４には、ＩＤ４のＦ命令の構成データが入って
おり、バンク５〜７には構成データが入っていないこと
を示している。構成データタグ２２は、プリフェッチ部
１４などからの“あるＩＤで特定される構成データがあ
るか？”という問い合わせに対して回答する機構を有し
ている。たとえば、“ＩＤ＝４の構成データがあるか
？”という問いに対しては、“バンク２〜４にある”と
回答する。また、“空きがあるか”という問い合わせに
対しても、回答する機構を備えており、図５に示す場合
には、上記問い合わせに対して“バンク５〜７が空いて
いる”と回答することになる。
【００３４】図６（ａ），（ｂ）は、それぞれ代替命令
記憶部１３，命令メモリ１２に格納されるプログラムの
うちＦ命令の例を示す図である。図６（ｂ）に示す例で
は、Ｆ命令であることを示すＦＰＧＡという文字列の後
に、ＩＤコードである１と、この命令で使用される３つ
のレジスタＤ１、Ｄ２、Ｄ３が指定されている。そし
て、このＦ命令で実行される処理は、ここでは図４で示
されるプログラムと同じである。
【００３５】図６（ｂ）に示す例では、図６（ａ）のＦ
命令に対する代替命令の例を示している。すなわち、Ｃ
ＰＵ１８で、図６（ａ）のＦ命令と同じ処理を行うプロ
グラムが格納されている。
【００３６】すなわち、代替命令記憶部１３には、Ｆ命
令をＦＰＧＡ１９で処理せずにＣＰＵ１８で処理する場
合に、Ｆ命令と同じ処理を実現するための代替命令が格
納されている。つまり、ここでいう代替命令とは、ＦＰ
ＧＡ１９によって処理する拡張命令がきても、その処理
を行う回路がＦＰＧＡ１９に構成されていない場合に、
ＣＰＵ１８によって同じ処理を行わせるための基本命令
である。
【００３７】Ｆ命令がプリフェッチ部１４によりフェッ
チされ、かつ、代替命令を実行することになると、プリ
フェッチ部１４は代替命令記憶部１３に対して当該Ｆ命
令の代わりとなる代替命令をフェッチするようアクセス
する。このとき、当該Ｆ命令のＩＤコードを代替命令記
憶部１３に送ると、代替命令記憶部１３は、ＩＤコード
に対応する代替命令を供給する。そして、終了コードＦ
ＰＧＡend を検知すると、代替命令の終了信号プリフェ
ッチ部１４に供給する。プリフェッチ部１４は、代替命
令の終了信号を受けると、再び命令メモリ１２から命令
をフェッチするように動作する。
【００３８】一般的に、ＦＰＧＡは回路構成データが与
えられることによって、その回路構成が決定される。回
路構成データは、一般的にチップ外部に備えられた不揮
発性メモリであるコンフィギュレーションメモリに記憶
されており、コンフィギュレーションメモリから回路構
成データがＦＰＧＡに与えられる。また、ＦＰＧＡ内で
は、回路構成データがＦＰＧＡ内に構成された構成デー
タメモリに保持され、回路構成データに基づき回路の最
小単位であるロジックモジュールの論理動作とロジック
モジュール間の接続関係が決まり、これによりＦＰＧＡ
の回路構成が確定する。
【００３９】本実施形態においては、ＦＰＧＡ１９は、
図１に示すように、複数のバンクに区画されており、各
バンクに対応する構成データメモリ２０が付設されてい
る。構成データメモリ２０へのコンフィギュレーション
（構成データの書き込み）は、このバンク単位で、ＣＰ
Ｕの動作とは独立して行なうことができる。また、ＣＰ
Ｕ１８とＦＰＧＡ１９との間はバスによって接続されて
おり、Ｆ命令で必要なだけのデータのやりとりが可能に
構成されている。
【００４０】履歴記憶部１５は、各Ｆ命令の頻度をカウ
ントするものであり、Ｆ命令の数と同じ数のレジスタ
と、カウンタとによって構成されている。プリフェッチ
部１４がＦ命令を検知すると、そのＦ命令のＩＤコード
が履歴記憶部１５に送られ、履歴記憶部１５は送られた
ＩＤコードに対応するレジスタの値を１増やす。
【００４１】−プリフェッチ部の処理− プリフェッチ部１４は、命令メモリ１２から命令をフェ
ッチする機能と、代替命令記憶部１３から代替命令をフ
ェッチする機能と、フェッチしてきた命令がＦ命令か否
かを判断する機能とを有する。図２は、プリフェッチ部
１４の処理の流れを示すフローチャートである。すなわ
ち、ステップＳＴ１１で、命令を命令メモリ１２からフ
ェッチして、ステップＳＴ１２で、命令がＦ命令か否か
を判断する。そして、Ｆ命令でない場合には、ステップ
１６でＣＰＵ１８にそのまま命令を送る一方、Ｆ命令で
ある場合には、ステップＳＴ１３に進んで、構成データ
タグ２２の内容を参照して、Ｆ命令のＩＤ番号に基づい
てＦＰＧＡ１９にそのＩＤのＦ命令の回路が構成されて
いるかどうかを判断する。そして、ＦＰＧＡ１９にその
ＩＤのＦ命令の回路が構成されている場合には、ステッ
プＳＴ１４に進んで、Ｆ命令をそのままＣＰＵ１８に送
り、ＦＰＧＡ１９にそのＩＤのＦ命令の回路が構成され
ていない場合には、ステップＳＴ１５に移行して、代替
命令を代替命令記憶部１３からフェッチして、ＣＰＵ１
８に送る。代替命令列が終了するまでは、プリフェッチ
部１４は、命令メモリ１２からではなく、代替命令記憶
部１３から代替命令をフェッチしてくる。
【００４２】このように、Ｆ命令の処理を行う回路がＦ
ＰＧＡ１９に構成されていない場合には、代替命令をＣ
ＰＵ１８に送ることにより、Ｆ命令による処理と同じ処
理が行なわれる。すなわち、ＦＰＧＡ内にＦ命令の処理
を行う回路が構成されていない場合でも、従来のように
未実装命令として扱われてＣＰＵが停止するような事態
は発生しない。
【００４３】−判別部及び書き換え制御部の処理− 判別部１６は、主として、コンフィギュレーションメモ
リ１１、ＦＰＧＡ１９内の構成データメモリ２０及び内
蔵メモリ２１間の構成データの移動を決定するものであ
る。入力として、履歴記憶部１５からの履歴情報、構成
データタグ２２からの構成データ情報、コンフィギュレ
ーションメモリ１１からのバンク数情報などがある。こ
れらの情報を用いて、どのＦ命令の構成データを構成デ
ータメモリ２０のどこのバンクにローディングするかを
決定する。そして、書き換え制御部１７により、構成デ
ータのローディングを制御する。
【００４４】従来のＣＰＵとＦＰＧＡを混載した半導体
集積回路では、どのＦ命令の構成データをいつＦＰＧＡ
のどこにローディングすれば処理性能が高くなるかをあ
らかじめ考える必要があった。これに対して、本実施形
態では、以下のアルゴリズムでＦＰＧＡ１９の構成デー
タの更新を行なうことにより、どのＦ命令の構成データ
をいつＦＰＧＡのどこにローディングすれば処理性能が
高くなるかを自動的に判断し、構成データの更新を自動
的に行うことができる。
【００４５】図３は、判別部１６及び書き換え制御部１
７における処理の流れを示すフローチャートである。ま
ず、ステップＳＴ２１で、当該Ｆ命令Ａを構成するのに
必要なバンク数をコンフィギュレーションメモリ１１か
ら読み出す。次に、ステップＳＴ２２で、ＦＰＧＡ１９
の空きバンク数ＮN がＦ命令Ａの必要バンク数ＮA 以上
か否かを判別し、ＮN ≧ＮA （ＹＥＳ）であれば、ＳＴ
２３でＦＰＧＡ１９中の空きバンクの構成データメモリ
にＦ命令Ａの構成データをローディングする。このと
き、構成データが内蔵メモリ２１にあればそちらからロ
ーディングし、終了する。
【００４６】一方、ステップＳＴ２２の判別で、ＮN ＜
ＮA （ＮＯ）のときには、ＦＰＧＡ１９に構成されたＦ
命令のうちで使用頻度の低いＦ命令との置き換えを図る
ための処理を行う。そこで、ステップＳＴ２４に移行し
て、まず、ＦＰＧＡ１９に構成されているＦ命令のうち
使用頻度のもっとも低いものを選択して、これを置換用
のＦ命令Ｂとする。
【００４７】そして、ステップＳＴ２５で、Ｆ命令Ａの
使用頻度ＵA がＦ命令Ｂの使用頻度ＵＢ よりも大きい
か否かを判断し、ＵA ≦ＵB （ＮＯ）のときには、置き
換えるべきでないと判断して、何もせずに終了する。
【００４８】一方、ＵA ＞ＵB （ＹＥＳ）のときには、
ステップＳＴ２７で、内蔵メモリ２１にＦ命令Ｂの構成
データを記憶することができるだけの空間があるかを調
べる。そして、内蔵メモリ２１にＦ命令Ｂの構成データ
を記憶することができるだけの空間がある（ＹＥＳ）場
合には、ステップＳＴ２８で、Ｆ命令ＢをＦＰＧＡ１９
の構成データメモリ２０から内蔵メモリ２１に移動させ
た後、ステップＳＴ２９で、ＦＰＧＡ１９の構成データ
メモリ２０中のＦ命令Ｂが格納されているバンクを空き
バンクとして、ステップＳＴ２２に戻る。このとき、空
きバンク数ＮNがＦ命令Ｂの分だけ増えるので、ステッ
プＳＴ２２の判別結果がＹＥＳ（ＮN ≧ＮA ）になる確
率が高くなるが、ＮＯ（ＮN ＜ＮA ）のときには、別の
Ｆ命令が置換用のＦ命令Ｂに指定されて、ステップＳＴ
２４以降の処理が行われる。
【００４９】また、ステップＳＴ２７の判別で、内蔵メ
モリ２１にＦ命令Ｂの構成データを記憶することができ
るだけの空間がない（ＮＯ）場合には、ステップＳＴ３
０に移行して、内蔵メモリ２１に記憶されているＦ命令
の構成データがあるか否かを判別する。そして、内蔵メ
モリ２１に記憶されているＦ命令の構成データがあれ
ば、ステップＳＴ３１に進んで、内蔵メモリ２１につい
て、ＦＰＧＡ１９中の構成データメモリ２０について行
なったステップＳＴ２４、ＳＴ２５と同様の処理を行な
う。すなわち、ステップＳＴ３１で、内蔵メモリ２１に
格納されているＦ命令のうち使用頻度がもっとも低い命
令を置換用のＦ命令Ｃとする。そして、ステップＳＴ３
２で、Ｆ命令Ｂの使用頻度ＵB がＦ命令Ｃの使用頻度Ｕ
C よりも大きいか否かを判断し、ＵB ＞ＵC であれば、
ステップＳＴ３３で、内蔵メモリ２１中のＦ命令Ｃが格
納されている領域を空き空間として、ステップＳＴ２７
の処理に戻る。
【００５０】一方、ステップＳＴ３０の判別において内
蔵メモリ２１中にＦ命令が存在していない場合や、ステ
ップＳＴ３２の判別においてＵB ≦ＵC （ＮＯ）のとき
には、ステップＳＴ２９に移行して、Ｆ命令Bの構成情
報が格納されたバンクを空きとしてＳＴ２２へと戻る。
【００５１】以上のような処理の結果、最終的に、Ｆ命
令の構成データは使用頻度の高い順番に構成データメモ
リ２０、内蔵メモリ２１に格納される。
【００５２】以上の処理において、Ｆ命令Ｂ、Ｆ命令Ｃ
は置換用のＦ命令を意味するもので、特定の１つのＦ命
令を指すものではない。
【００５３】なお、リセット時には、ＦＰＧＡ１９内の
構成データメモリ２０に対してＦ命令の構成データの初
期コンフィギュレーションが行なわれる。この初期コン
フィギュレーションは、構成データメモリ２０に任意の
Ｆ命令の構成データをローディングする方法と、履歴記
憶部１５の履歴データからより使用頻度の高いＦ命令の
構成データを構成データメモリ２０に優先的にローディ
ングする方法とがある。後者の場合には、リセットによ
って履歴記憶部１５の情報が消去されないようにする必
要がある。パワーオンリセット時も同様の動作が必要な
場合には、履歴記憶部１５の記憶情報が不揮発性を有し
ている必要がある。
【００５４】本実施形態によると、“使用頻度Ｕ”とい
うパラメータをＦＰＧＡ１９中の構成データメモリ２０
の構成データを決定する際に用いることにより、使用頻
度の高いものから順に構成データメモリ２０、内蔵メモ
リ２１に格納されることになる。
【００５５】したがって、どのＦ命令の構成データをい
つどこにローディングするかを予め考えることなく、使
用頻度をパラメータとしてＦＰＧＡの構成を自動的に変
更させることが可能になる。その結果、より使用頻度の
高いＦ命令をＦＰＧＡに自動的に構成することが可能と
なり、処理性能の向上を図ることができる。
【００５６】なお、履歴記憶部で記憶することができる
使用頻度Ｕの数値には上限があるので、上限以上の頻度
の更新結果が正しく反映されないおそれがある。そこ
で、あるＩＤのＦ命令の使用頻度Ｕが上限に達したと
き、適正化が終了したものと見なし以降の更新を停止す
るか、全てのＦ命令の使用頻度Ｕを一律に減少させて更
新を継続する方法をとることにより、使用頻度の高いＦ
命令をＦＰＧＡに保持することができる。
【００５７】（第２の実施形態）次に、Ｆ命令と代替命
令とが併記されたデータ構造を有する命令メモリを有す
る場合の制御方法に関する第２の実施形態について説明
する。本実施形態においては、図１に示す構成におい
て、代替命令記憶部１３を備えていないことが前提であ
る。
【００５８】図７は、命令メモリ１２中のプログラムに
Ｆ命令と代替命令が併記されている場合の具体例を示す
図である。図７においては、図６（ａ）に示すＦ命令お
よび図６（ｂ）に示すＦ命令と、それらの代替命令とが
併記されている場合を例にとっている。
【００５９】図７に示すように、プリフェッチ部１４が
Ｆ命令を受けて、Ｆ命令をＦＰＧＡ１９で処理する場合
には、プリフェッチ部はＦ命令をＣＰＵ１８に送った
後、Ｆ命令に記述されているアドレスａｄｄｒまでジャ
ンプする。したがって、代替命令は実行されず、次の命
令が実行されることになる。一方、Ｆ命令をＦＰＧＡ１
８で処理せず代替命令を実行する場合には、プリフェッ
チ部１４はＦ命令を無視し、Ｆ命令に続いて記述された
代替命令をフェッチし、ＣＰＵ１８に送る。したがっ
て、この場合には代替命令がＣＰＵ１８で実行されるこ
とになる。
【００６０】本実施形態においては、プリフェッチ部１
４が命令メモリ１２からフェッチした命令がＦ命令であ
り、かつ、そのＦ命令の回路がＦＰＧＡ１９内に構成さ
れていない場合には、Ｆ命令を行なうことなく代替命令
を行なう。
【００６１】本実施形態においては、上記第１の実施形
態に比べて、Ｆ命令と代替命令とを切り換えるための切
り換え機構が不要になり、代替命令を記憶するためのハ
ードウェアも必要でないという利点がある。ただし、第
１の実施形態では、Ｆ命令と代替命令とを並列にフェッ
チすることができるので、本実施形態のごとく、スキッ
プなどのときに生じる待ち時間が少ないという利点があ
る。
【００６２】本実施形態においても、構成データタグ２
２を利用したＦ命令の存在の確認や、判別部１６、書き
換え制御部１７を利用したＦ命令の構成データのローデ
ィングなどの制御は、第１の実施形態と同様に行なうこ
とができ、第１の実施形態と同じ効果を発揮することが
できる。
【００６３】（第３の実施形態）上記第１、第２の実施
形態においては、命令メモリ内のプログラムにＦ命令が
含まれ、そのＦ命令を検知することによってＦ命令の処
理をＦＰＧＡで行なうかどうかを判断するように構成さ
れている。したがって、Ｆ命令を使用していないプログ
ラムを使用した場合には、混載されたＦＰＧＡを使用し
た処理ができないため、ＦＰＧＡによる処理能力の向上
を図ることができない。そこで、本実施形態において
は、命令メモリには、Ｆ命令を使用していないプログラ
ムを格納し、かつＦＰＧＡを使用した処理を実現し、こ
のような場合でも処理能力の向上を図りうるようにす
る。
【００６４】図１１は、本実施形態における半導体集積
回路のブロック回路図である。同図に示すように、本実
施形態においては、代替命令記憶部が設けられていな
い。そして、本実施形態においては、命令メモリ１２内
のプログラムには、Ｆ命令が含まれていない。そして、
ＦＰＧＡ１９で行う処理として、Ｆ命令以外の命令から
成る命令列と同等の処理を行う回路の構成データを用意
して、その命令列、構成データおよびＩＤコードを、予
めコンフィギュレーションメモリ１１に格納しておく。
【００６５】図８は、本実施形態において、命令メモリ
１２から供給される命令列の例を示す図である。この例
では、レジスタに格納されたＤ１、Ｄ２、Ｄ３という３
つのデータがあり、１行目の命令でデータＤ１とデータ
Ｄ２とを加算してその加算結果をＤ２に代入し、２行目
の命令で、データＤ２の値をデータＤ３の値だけ右にシ
フトしてデータＤ２に代入する。
【００６６】図９は、本実施形態におけるコンフィギュ
レーションメモリのデータ構造を示す図である。同図に
示すように、コンフィギュレーションメモリのデータ
は、ＩＤコード、命令列、対応する構成データとバンク
数とを含んでいる。
【００６７】図１０は、図８に示す命令列の例に対する
コンフィギュレーションメモリのデータ構造の例を示す
図である。具体的にはＩＤコードは１で、命令列は「Ａ
ＤＤＤ１、Ｄ２・ＬＳＲ Ｄ３、Ｄ２」で、バンク数は
１で対応する構成データ（図では項目のみ）となってい
る。
【００６８】構成データタグ２２の構造は上記第１の実
施形態で説明したとおりである。
【００６９】そして、本実施形態においては、プリフェ
ッチ部１４が命令メモリ１２から命令列をフェッチした
ときに、コンフィギュレーションメモリ１１内の命令列
部を参照して、フェッチした命令列と一致するものがコ
ンフィギュレーションメモリ１１内の命令列中に存在し
ているか否かを判別部で判別し、一致するものがある場
合には、第１、第２の実施形態のＦ命令をフェッチした
ときと同様に、以下の動作を行う。本実施形態では、命
令メモリ１２からフェッチされた命令列と一致するもの
がコンフィギュレーションメモリ１１内の命令列中に存
在しており、かつその処理をＦＰＧＡ１９で行わないと
判定された命令列が第１、第２の実施形態における代替
命令に相当することになる。また、本実施形態では、命
令メモリ１２からフェッチされた命令列と一致するもの
がコンフィギュレーションメモリ１１内の命令列中に存
在しており、かつ、その処理をＦＰＧＡ１９で行うと判
断した場合には、プリフェッチ部は図８で示す命令列を
図６（ａ）に示すＦ命令に書き換えてＣＰＵ１８に送
る。これにより、その処理はＦＰＧＡ１９で行われるこ
とになる。
【００７０】なお、リセット時やパワーオンリセット時
に、コンフィギュレーションメモリ１１内の命令列デー
タをプリフェッチ部に取り込むことも可能であり、その
場合には、コンフィギュレーションメモリに命令列の参
照を行う必要がないため、処理の迅速化が可能である。
【００７１】本実施形態においても、構成データタグ２
２を利用した構成データの存在の確認や、判別部１６、
書き換え制御部１７を利用した構成データのローディン
グなどの制御は、第１の実施形態と同様に行なうことが
できる。
【００７２】本実施形態によると、Ｆ命令が含まれない
プログラムに対しても、ＦＰＧＡを使用した処理を可能
とし、処理能力の向上を図ることができる。
【００７３】（第４の実施形態）次に、図１、図１１に
示す履歴記憶部１５に１つのＦ命令だけでなく複数のＦ
命令の履歴を記憶する機能を持たせるようにした第４の
実施形態について説明する。
【００７４】本実施形態においては、上記図１又は図１
１に示す半導体集積回路を前提とし、履歴記憶部１５の
構成が上記第１〜第３の実施形態とは異なっている場合
について説明する。
【００７５】図１２は、本実施形態における履歴記憶部
の主要部の構成を示す図である。同図に示すように、履
歴記憶部１５ａには、構成データ数の２乗分のレジスタ
と、、前回Ｆ命令ＩＤ記憶部と、インクリメンタとが設
けられている。本実施形態においては、構成データ数が
５つの場合を例にとっている。履歴記憶部１５ａには、
前回のＦ命令から今回のＦ命令への遷移パターン、つま
りＩＤ番号１、２、３、４、５の遷移パターンに対応し
て、５×５＝２５の頻度のレジスタが設けられており、
各頻度のレジスタには、その遷移パターンが生じた頻度
が登録されている。同図には、一部のレジスタについて
のみ頻度値が例示されている。この遷移頻度の登録方法
は、以下の通りである。
【００７６】履歴記憶部１５ａに、図１，図１１に示す
プリフェッチ部１４からＦ命令のＩＤが入力されると、
次のＦ命令が入力されるまでの間、前回Ｆ命令ＩＤ記憶
部にそのＩＤ番号が保持される。そして、履歴記憶部１
５ａに次のＦ命令のＩＤが入力されると、前回のＦ命令
と次のＦ命令とのＩＤ番号の遷移パターンが分かるの
で、インクリメンタがその遷移パターンに対応するレジ
スタから現在の頻度を取り出して、その値に１を加算し
てレジスタに戻し、次のＦ命令は前回Ｆ命令ＩＤ記憶部
に保持される。これにより、各レジスタには、各遷移パ
ターンの頻度が更新されながら登録される。
【００７７】一方、図１又は図１１に示す判別部１６で
は、履歴記憶部１５ａの頻度のレジスタに登録されてい
る頻度を参照して、現在実行されているＦ命令のＩＤ番
号から次にどのＦ命令の構成データを構成データメモリ
２０にローディングしておくかを決定する。例えば、頻
度のレジスタには図１２に例示されている頻度値が登録
されている場合、現在実行されているＦ命令のＩＤ番号
が１であるとすると、そのＦ命令が終了した後に、遷移
する確率がもっとも高いＩＤ番号３のＦ命令の構成デー
タをＦＰＧＡ１９の構成データメモリ２０にローディン
グしておく。
【００７８】上記第１、第２の実施形態におけるＦ命令
の構成データのローディングの制御は、入力される頻度
がもっとも高いＦ命令の構成データを優先的にＦＰＧＡ
１９の構成データメモリ２０に格納したが、本実施形態
においては、現在のＦ命令から予想される遷移の確率が
もっとも高いＦ命令の構成データを優先的にＦＰＧＡ１
９の構成データメモリ２０に格納する。言い換えると、
本実施形態では、遷移パターンの発生頻度を指標とし
て、Ｆ命令の構成データのローディングの制御を行なう
ことになる。具体的には、図３に示すフローチャートに
おいて、ステップＳＴ２４、ＳＴ３１においては遷移す
る確率が低いＦ命令をＦ命令Ｂ、Ｆ命令Ｃとし、ステッ
プＳＴ２５、ＳＴ３２における判別において、使用頻度
Ｕに代えて遷移頻度Ｔの大小を比較する。
【００７９】本実施形態によると、現在のＦ命令から遷
移する確率がもっとも高いＦ命令の構成データを予めＦ
ＰＧＡの構成データメモリにローディングしておくこと
により、新Ｆ命令が入力されたときに、新Ｆ命令の構成
データがＦＰＧＡ１９の構成データメモリ中に存在しな
いために代替命令を使用せざるを得ない，という事態を
できるだけ回避することができる。したがって、特定の
遷移パターンが現れやすいプログラムでは処理能力の向
上が期待できる。
【００８０】なお、上記第４の実施形態においては、２
つのＦ命令間の遷移パターンを履歴記憶部に記憶させる
場合について説明したが、３つ以上のＦ命令の遷移パタ
ーンを履歴記憶部に記憶させる場合についても適用する
ことができる。
【００８１】（第５の実施形態）次に、上記第４の実施
形態に加えて、Ｆ命令の遷移に要するインターバルも記
憶するようにした例である第５の実施形態について説明
する。
【００８２】本実施形態においても、上記図１又は図１
１に示す半導体集積回路を前提とし、履歴記憶部の構成
が上記第１〜第４の実施形態とは異なっている場合につ
いて説明する。
【００８３】図１３は、本実施形態における履歴記憶部
の主要部の構成を示す図である。同図に示すように、履
歴記憶部１５ｂには、構成データ数の２乗の２倍分のレ
ジスタと、前回Ｆ命令ＩＤ記憶部と、インクリメンタ
と、インターバル検出部（カウンタ）と、インターバル
更新部とが設けられている。本実施形態においては、構
成データ数が５つの場合を例に採っている。履歴記憶部
１５ｂには、前回のＦ命令から今回のＦ命令への遷移パ
ターン、つまりＩＤ番号１、２、３、４、５の遷移パタ
ーンに対応して、５×５×２＝５０のレジスタが設けら
れており、これらのレジスタには、その遷移パターンが
生じた頻度が登録されている頻度のレジスタと、その遷
移に要した時間であるインターバルの平均値が登録され
ているインターバルのレジスタとがある。同図には、一
部のレジスタについてのみ頻度値及びインターバルの平
均値が例示されている。この遷移頻度やインターバルの
平均値の登録方法は、以下の通りである。
【００８４】履歴記憶部１５ｂにプリフェッチ部１４か
らＦ命令のＩＤが入力されると、第４の実施形態と同様
の動作によって、頻度のレジスタに各遷移パターンが発
生した頻度が登録される。また、インターバル検出部に
より、前回のＦ命令が入力されたときからの経過時間が
カウントされており、前回のＦ命令が入力されたときか
ら次のＦ命令が入力されるまでのインターバルが検出さ
れる。そこで、インターバル更新部により、インターバ
ルのレジスタから前回までのインターバルの平均値を取
り出して、以下の計算式 新平均値＝（前回までの平均値×前回までの遷移頻度＋
今回のインターバル値）／（前回までの遷移頻度＋１） に基づいて、インターバルの平均値を更新する。
【００８５】これにより、頻度、インターバルのレジス
タには、システムの動作中における各遷移パターンの頻
度、インターバルが更新されながら登録される。
【００８６】一方、図１又は図１１に示す判別部１６で
は、履歴記憶部１５ａの頻度のレジスタに登録されてい
る頻度及びインターバルのレジスタに登録されているイ
ンターバルの平均値を参照して、現在実行されているＦ
命令のＩＤ番号から次にどのＦ命令をＦＰＧＡにローデ
ィングするかを決定する。例えば、頻度のレジスタに
は、図１３に例示されている頻度値、インターバル値が
登録されている場合、現在ＩＤ番号が１であるＦ命令が
実行されているとすると、そのＦ命令が終了した後は、
現在遷移する確率がもっとも高いのはＩＤ番号が３のＦ
命令である。しかし、ＩＤ番号が１のＦ命令からＩＤ番
号が３のＦ命令に遷移するインターバルの平均値は３０
０（クロックサイクル）しかないが、この時間はＩＤ番
号３の構成データをコンフィギュレーションメモリから
ＦＰＧＡへのローディングに要する時間（例えば５００
クロックサイクル）よりも短いので、構成データの書き
換えを行なう時間がない。そこで、図１３に示す頻度、
インターバルのレジスタの値を参照すると、ＩＤ番号１
→３の次にＩＤ番号１→４の遷移確率が高く、かつ、Ｉ
Ｄ番号１→４へのインターバルの平均値は１１００（ク
ロックサイクル）であり、ＩＤ番号が４の構成データを
ローディングする時間（例えば５００クロックサイク
ル）よりも大きいので、構成データの書き換えを行なう
時間がある。そこで、ＩＤ番号が４のＦ命令の構成デー
タをＦＰＧＡ１９の構成データメモリ２０にローディン
グしておく。
【００８７】上記第１、第２の実施形態におけるＦ命令
の構成データのローディングの制御は、入力される頻度
がもっとも高いＦ命令の構成データを優先的にＦＰＧＡ
１９の構成データメモリ２０に格納したが、本実施形態
においては、現在のＦ命令から予想される遷移の確率が
もっとも高く、かつ、書き換える時間のあるＦ命令の構
成データを優先的にＦＰＧＡ１９の構成データメモリ２
０に格納する。言い換えると、本実施形態では、遷移の
インターバルを考慮しつつ遷移パターンの発生頻度を指
標として、Ｆ命令の構成データのローディングの制御を
行なうことになる。具体的には、図３に示すフローチャ
ートにおいて、ステップＳＴ２４、ＳＴ３１においては
遷移する確率が低くインターバルの平均値がローディン
グに要する時間よりも長いＦ命令をＦ命令Ｂ、Ｆ命令Ｃ
とし、ステップＳＴ２５、ＳＴ３２における判別におい
て、使用頻度Ｕに代えてインターバルの平均値がローデ
ィングに要する時間よりも長いという条件下で遷移頻度
Ｔの大小を比較する。
【００８８】本実施形態によると、現在のＦ命令から遷
移する確率がもっとも高いＦ命令の構成データを予めＦ
ＰＧＡの構成データメモリにローディングしておくこと
により、新Ｆ命令が入力されたときに、新Ｆ命令の構成
データがＦＰＧＡ１９の構成データメモリ中に存在しな
いために、代替命令を使用せざるを得ないという事態を
インターバルも考慮しながら回避することができる。し
たがって処理能力の向上を期待することができる。
【００８９】（その他の実施形態）なお、上記第１〜第
４の実施形態において、命令メモリ１２が内蔵されてお
らずに外付けでもよい。また、プリフェッチ部１４はＣ
ＰＵ１８と一体化されていてもよい。ＦＰＧＡ１９はバ
ンク構成になっている必要はない。内蔵メモリ２１はな
くてもよい。また、コンフィギュレーションメモリ１１
は、外付けでなく内蔵されていてもよい。
【００９０】また、上記第１〜第３の実施形態におい
て、Ｆ命令の使用頻度の代わりに（使用頻度）×（その
Ｆ命令をＦＰＧＡで処理することによって短縮される処
理時間）を構成データのローディングの制御の指標とす
ることもできる。つまり、当該Ｆ命令の使用頻度が大き
くても、そのＦ命令についてＦＰＧＡを使用したことに
よる処理性能の向上が低ければ、当該Ｆ命令を優先的に
使用してもトータルとして処理性能の向上が小さくなる
ためである。
【００９１】
【発明の効果】本発明によると、ＣＰＵとＦＰＧＡを混
載した半導体集積回路において、ＦＰＧＡに構成される
回路を処理性能が高くなるように自動的に書き換えるこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体集積回
路のブロック回路図である。
【図２】第１の実施形態におけるプリフェッチ部の処理
の流れを示すフローチャートである。
【図３】第１の実施形態における判別部及び書き換え制
御部における処理の流れを示すフローチャートである。
【図４】第１の実施形態において用いるプログラムの例
を示す図である。
【図５】第１の実施形態におけるバンク数が８で構成デ
ータ数が４の場合の構成データタグのデータ構造を示す
図である。
【図６】（ａ），（ｂ）は、それぞれ順に、第１の実施
形態におけるＦ命令，代替命令の具体例を示す図であ
る。
【図７】第２の実施形態における、プログラム中にＦ命
令と代替命令が併記されている場合の具体例を示す図で
ある。
【図８】第３の実施形態において命令メモリから供給さ
れる命令列の例を示す図である。
【図９】第３の実施形態におけるコンフィギュレーショ
ンメモリのデータ構造を示す図である。
【図１０】図８に示す命令列の例に対するコンフィギュ
レーションメモリのデータ構造の例を示す図である。
【図１１】第３の実施形態における半導体集積回路のブ
ロック回路図である。
【図１２】第４の実施形態における履歴記憶部の主要部
の構成を示す図である。
【図１３】第５の実施形態における履歴記憶部の主要部
の構成を示す図である。
【符号の説明】
１０ 半導体集積回路 １１ コンフィギュレーションメモリ １２ 命令メモリ １３ 代替命令記憶部 １４ プリフェッチ部 １５ 履歴記憶部 １６ 判別部 １７ 書き換え制御部 １８ ＣＰＵ １９ ＦＰＧＡ ２０ 構成データメモリ ２１ 内蔵メモリ ２２ 構成データタグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 (72)発明者 饗庭 侯彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 今村 勝幸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 森 淳一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山本 淳也 大阪府門真市大字門真1006番地 松下シス テムテクノ株式会社内 Ｆターム(参考） 5B013 DD03 5B062 AA03 CC01 DD03 DD09 5B076 BA10 EA17 EB02 5F038 DF04 DF05 DF06 DF11 EZ20

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵと、 回路構成が書き換え可能であるプログラマブルデバイス
    で構成される上記ＣＰＵの補助演算装置と、 命令あるいは複数の命令からなる命令列を受けて、上記
    命令あるいは命令列が上記補助演算装置で処理が可能な
    予約命令か否かを判別する第１の判別手段と、 上記予約命令の処理を行う回路構成データを上記補助演
    算装置に書き込むための構成データ書き込み手段とを備
    えている半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、 上記第１の判別手段の結果を受けて、上記命令が上記予
    約命令であるときには、上記予約命令の処理を行う回路
    が上記補助演算装置内に存在するか否かを判断する第２
    の判別手段と、 上記第１の判別手段および第２の判別手段の判断結果を
    受けて、上記命令が上記予約命令であるときには、上記
    補助演算装置を用いて上記予約命令の処理を行うか否か
    を判断する第３の判別手段とをさらに備えている半導体
    集積回路。
  3. 【請求項３】 請求項２記載の半導体集積回路におい
    て、 上記第２の判別手段の判断結果を受けて、上記予約命令
    の処理を行う回路が上記補助演算装置内に存在する場合
    に、上記予約命令の処理を上記補助演算装置で行わせる
    ように指示し、上記予約命令の処理を行う回路が上記補
    助演算装置内に存在しない場合に、上記予約命令の処理
    を上記ＣＰＵで行うように指示する命令切り替え手段を
    さらに備えている半導体集積回路。
  4. 【請求項４】 請求項３記載の半導体集積回路におい
    て、 上記予約命令はＣＰＵで実行され得ない命令であり、 上記予約命令と同等の処理をＣＰＵで行うための代替命
    令を供給する代替命令供給手段とをさらに備え、 上記命令切り替え手段は、上記代替命令供給手段から上
    記代替命令を取得する機能を有していることを特徴とす
    る半導体集積回路。
  5. 【請求項５】 請求項３記載の半導体集積回路におい
    て、 上記予約命令はＣＰＵで実行され得ない命令であり、 上記命令又は命令列と、上記予約命令と同等の処理をＣ
    ＰＵで行うための代替命令とを供給する機能を有する命
    令供給手段をさらに備え、 上記命令切り替え手段は上記命令供給手段から上記予約
    命令または上記代替命令を選択して取得する機能を有し
    ていることを特徴とする半導体集積回路。
  6. 【請求項６】 請求項３記載の半導体集積回路におい
    て、 上記予約命令はＣＰＵで実行され得る命令であり、 上記命令切り替え手段は、上記予約命令の処理を上記補
    助演算装置で行わせる場合は上記予約命令の処理を上記
    補助演算装置で行わせるように上記命令を変更し、上記
    予約命令の処理を上記ＣＰＵで行わせる場合は上記予約
    命令を変更しない機能をさらに有していることを特徴と
    する半導体集積回路。
  7. 【請求項７】 請求項１〜６のうちいずれか１つに記載
    の半導体集積回路において、 上記構成データ書き込み手段は、上記予約命令を受けた
    ときに、当該予約命令の処理を行う回路が上記補助演算
    装置に存在しない場合に、上記補助演算装置に上記予約
    命令の回路構成データを書き込む機能を有していること
    を特徴とする半導体集積回路。
  8. 【請求項８】 請求項１〜７のうちいずれか１つに記載
    の半導体集積回路において、 上記予約命令の使用頻度を記憶する履歴記憶手段をさら
    に備え、 上記構成データ書き込み手段は、上記履歴記憶手段を参
    照して、使用頻度がより高い予約命令の処理を行う回路
    構成データを優先的に上記補助演算装置に書き込むこと
    を特徴とする半導体集積回路。
  9. 【請求項９】 請求項８記載の半導体集積回路におい
    て、 メモリをさらに備え、 上記構成データ書き込み手段は、上記履歴記憶手段を参
    照して、上記予約命令の回路構成データを、使用頻度の
    高い順に、上記補助演算装置と上記メモリとに書き込む
    ことを特徴とする半導体集積回路。
  10. 【請求項１０】 請求項８記載の半導体集積回路におい
    て、 メモリをさらに備え、 上記構成データ書き込み手段は、上記履歴記憶手段を参
    照して、上記予約命令の回路構成データを、上記補助演
    算装置に上記予約命令の回路構成データよりも空き容量
    が多ければ書込み、空き容量が少なければ上記予約命令
    の回路構成データよりも空き容量が多くなるまで上記予
    約命令よりも使用頻度の低い予約命令を上記補助演算装
    置から解放し、上記解放された予約命令を、上記メモリ
    の上記メモリに書き込む第４の判別手段をさらに備えて
    いることを特徴とする半導体集積回路。
  11. 【請求項１１】 請求項１〜７のうちいずれか１つに記
    載の半導体集積回路において、 上記予約命令を複数回受けたときの予約命令の遷移パタ
    ーンを記憶する履歴記憶手段をさらに備え、 上記構成データ書き込み手段は、上記履歴記憶手段を参
    照して、現在受けている予約命令から遷移する確率がよ
    り高い予約命令の回路構成データを優先的に上記補助演
    算装置に書き込むことを特徴とする半導体集積回路。
  12. 【請求項１２】 請求項１〜７のうちいずれか１つに記
    載の半導体集積回路において、 上記予約命令を複数回受けたとき、第１の予約命令の次
    に実行される第２の予約命令の頻度を各予約命令ごとに
    記憶する履歴記憶手段をさらに備え、 上記構成データ書き込み手段は、上記履歴記憶手段を参
    照して、現在受けている第１の予約命令の次に実行され
    る頻度が高い第２の予約命令の回路構成データを優先的
    に上記補助演算装置に書き込むことを特徴とする半導体
    集積回路。
  13. 【請求項１３】 請求項１〜７のうちいずれか１つに記
    載の半導体集積回路において、 上記予約命令を２回受けたときの予約命令の遷移パター
    ンと、上記２つの予約命令を受ける時間間隔とを記憶す
    る履歴記憶手段をさらに備え、 上記構成データ書き込み手段は、上記履歴記憶手段を参
    照して、現在受けている予約命令から遷移する確率がよ
    り高い予約命令の回路構成データを、上記時間間隔が回
    路構成データの書き込みに要する時間よりも長いときに
    限り上記補助演算装置に書き込むことを特徴とする半導
    体集積回路。
  14. 【請求項１４】 請求項１〜７のうちいずれか１つに記
    載の半導体集積回路において、 上記予約命令を２回受けたときの予約命令の遷移パター
    ンと、上記２つの予約命令を受ける時間間隔とを記憶す
    る履歴記憶手段をさらに備え、 上記構成データ書き込み手段は、上記履歴記憶手段を参
    照して、現在受けている第１の予約命令の次に実行され
    る頻度が高い第２の予約命令の回路構成データを、上記
    時間間隔が回路構成データの書き込みに要する時間より
    も長いときに限り上記補助演算装置に書き込むことを特
    徴とする半導体集積回路。
  15. 【請求項１５】 請求項１〜１１のうちいずれか１つに
    記載の半導体集積回路において、 上記構成データ書き込み手段は、上記補助演算装置の空
    き容量が上記予約命令の構成データの容量よりも大きけ
    れば上記予約命令の構成データの書き込みを行い、空き
    容量が少なければ上記予約命令の回路構成データの容量
    よりも空き容量が多くなるまで上記予約命令よりも使用
    頻度の低い予約命令を上記補助演算装置から解放するこ
    とを特徴とする半導体集積回路。
  16. 【請求項１６】 請求項１〜１１のうちいずれか１つに
    記載の半導体集積回路において、 上記補助演算装置はバンク構成を有しており、 上記構成データ書き込み手段は、上記補助演算装置の空
    きバンクが上記予約命令の構成データの必要バンクより
    も大きければ上記予約命令の構成データの書き込みを行
    い、 空きバンクが少なければ上記予約命令の回路構成データ
    の必要バンクよりも空きバンクの方が多くなるまで上記
    予約命令よりも使用頻度の低い予約命令を上記補助演算
    装置から解放することを特徴とする半導体集積回路。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004025468A1 (ja) * 2002-09-13 2004-03-25 Hitachi, Ltd. 半導体装置
JP2007183726A (ja) * 2006-01-05 2007-07-19 Nec Corp データ処理装置及びデータ処理方法
JP2007207136A (ja) * 2006-02-06 2007-08-16 Nec Corp データ処理装置、データ処理方法、及びデータ処理プログラム
JP2008219806A (ja) * 2007-03-07 2008-09-18 Mitsubishi Electric Corp 電気機器
US7584345B2 (en) 2003-10-30 2009-09-01 International Business Machines Corporation System for using FPGA technology with a microprocessor for reconfigurable, instruction level hardware acceleration
JP2013251889A (ja) * 2012-04-30 2013-12-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014030500A (ja) * 2012-08-01 2014-02-20 Toshiba Corp 超音波診断装置
JP2014509106A (ja) * 2011-01-13 2014-04-10 ザイリンクス インコーポレイテッド 集積回路におけるプロセッサシステムの拡張
JP2017107489A (ja) * 2015-12-11 2017-06-15 富士通株式会社 処理装置及び処理装置の制御方法
JP2018101267A (ja) * 2016-12-20 2018-06-28 東芝デベロップメントエンジニアリング株式会社 管理装置
JP2018530025A (ja) * 2015-06-26 2018-10-11 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 高速で再構成可能な回路及び高帯域幅のメモリインタフェースを用いたコンピュータアーキテクチャ
WO2019087728A1 (ja) * 2017-10-30 2019-05-09 日立オートモティブシステムズ株式会社 電子制御装置
JP2022524663A (ja) * 2019-01-17 2022-05-10 インテル・コーポレーション シナリオプロファイルベースのパーティショニングおよびアプリケーションコードの管理

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
ATE243390T1 (de) 1996-12-27 2003-07-15 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen umladen von datenflussprozessoren (dfps) sowie bausteinen mit zwei- oder mehrdimensionalen programmierbaren zellstrukturen (fpgas, dpgas, o.dgl.)
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
WO2002013000A2 (de) 2000-06-13 2002-02-14 Pact Informationstechnologie Gmbh Pipeline ct-protokolle und -kommunikation
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
AU2002220600A1 (en) * 2000-10-06 2002-04-15 Pact Informationstechnologie Gmbh Cell system with segmented intermediate cell structure
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
WO2005045692A2 (en) 2003-08-28 2005-05-19 Pact Xpp Technologies Ag Data processing device and method
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
EP1402382B1 (de) 2001-06-20 2010-08-18 Richter, Thomas Verfahren zur bearbeitung von daten
US7996827B2 (en) * 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US7394823B2 (en) * 2001-11-20 2008-07-01 Broadcom Corporation System having configurable interfaces for flexible system configurations
US7577822B2 (en) * 2001-12-14 2009-08-18 Pact Xpp Technologies Ag Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization
EP1483682A2 (de) 2002-01-19 2004-12-08 PACT XPP Technologies AG Reconfigurierbarer prozessor
AU2003214003A1 (en) 2002-02-18 2003-09-09 Pact Xpp Technologies Ag Bus systems and method for reconfiguration
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US8090928B2 (en) * 2002-06-28 2012-01-03 Intellectual Ventures I Llc Methods and apparatus for processing scalar and vector instructions
JP3904493B2 (ja) * 2002-07-24 2007-04-11 株式会社ルネサステクノロジ 半導体装置
WO2004021176A2 (de) 2002-08-07 2004-03-11 Pact Xpp Technologies Ag Verfahren und vorrichtung zur datenverarbeitung
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
AU2003289844A1 (en) 2002-09-06 2004-05-13 Pact Xpp Technologies Ag Reconfigurable sequencer structure
US7340644B2 (en) * 2002-12-02 2008-03-04 Marvell World Trade Ltd. Self-reparable semiconductor and method thereof
US7185225B2 (en) 2002-12-02 2007-02-27 Marvell World Trade Ltd. Self-reparable semiconductor and method thereof
US20060001669A1 (en) * 2002-12-02 2006-01-05 Sehat Sutardja Self-reparable semiconductor and method thereof
EP1443418A1 (en) * 2003-01-31 2004-08-04 STMicroelectronics S.r.l. Architecture for reconfigurable digital signal processor
US7254800B1 (en) * 2004-02-26 2007-08-07 Xilinx, Inc. Methods of providing error correction in configuration bitstreams for programmable logic devices
JP2009524134A (ja) 2006-01-18 2009-06-25 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト ハードウェア定義方法
JP2007251329A (ja) * 2006-03-14 2007-09-27 Matsushita Electric Ind Co Ltd プログラマブルロジックデバイス
US20090024839A1 (en) * 2007-07-21 2009-01-22 Arssov Paul Plamen Variable instruction set microprocessor
US8718079B1 (en) 2010-06-07 2014-05-06 Marvell International Ltd. Physical layer devices for network switches
US8516466B2 (en) * 2010-06-30 2013-08-20 International Business Machines Corporation Optimization of automated system-managed storage operations
JP5786434B2 (ja) * 2011-04-28 2015-09-30 富士ゼロックス株式会社 画像データ処理装置及びプログラム
CN103150143A (zh) * 2013-02-06 2013-06-12 王鸿雁 一种基于fpga的五流水线数字信号处理器
JP5971214B2 (ja) * 2013-08-16 2016-08-17 富士ゼロックス株式会社 データ処理装置及びデータ処理プログラム
US11030147B2 (en) 2019-03-27 2021-06-08 International Business Machines Corporation Hardware acceleration using a self-programmable coprocessor architecture

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0383136A (ja) 1989-08-25 1991-04-09 Seiko Epson Corp 電子計算機
JPH05242050A (ja) 1992-03-02 1993-09-21 Mitsubishi Electric Corp プロセッサ装置
US5361373A (en) * 1992-12-11 1994-11-01 Gilson Kent L Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor
US6067615A (en) * 1993-11-30 2000-05-23 Trw Inc. Reconfigurable processor for executing successive function sequences in a processor operation
JPH07175631A (ja) 1993-12-16 1995-07-14 Dainippon Printing Co Ltd 演算処理装置
US5748979A (en) * 1995-04-05 1998-05-05 Xilinx Inc Reprogrammable instruction set accelerator using a plurality of programmable execution units and an instruction page table
US5996004A (en) * 1996-01-02 1999-11-30 Bp Microsystems, Inc. Concurrent programming apparatus and method for electronic devices
US6067815A (en) * 1996-11-05 2000-05-30 Tes Technology, Inc. Dual evaporator refrigeration unit and thermal energy storage unit therefore
US6134707A (en) * 1996-11-14 2000-10-17 Altera Corporation Apparatus and method for in-system programming of integrated circuits containing programmable elements
US6112317A (en) * 1997-03-10 2000-08-29 Digital Equipment Corporation Processor performance counter for sampling the execution frequency of individual instructions
WO2000049496A1 (en) 1999-02-15 2000-08-24 Koninklijke Philips Electronics N.V. Data processor with a configurable functional unit and method using such a data processor
JP2000235489A (ja) 1999-02-15 2000-08-29 Hitachi Ltd プロセッサ
WO2001095099A1 (fr) * 2000-06-06 2001-12-13 Tadahiro Ohmi Systeme et procede de gestion de circuits de traitement d'informations a fonction variable
US6912706B1 (en) * 2001-08-15 2005-06-28 Xilinx, Inc. Instruction processor and programmable logic device cooperative computing arrangement and method

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004025468A1 (ja) * 2002-09-13 2004-03-25 Hitachi, Ltd. 半導体装置
US7584345B2 (en) 2003-10-30 2009-09-01 International Business Machines Corporation System for using FPGA technology with a microprocessor for reconfigurable, instruction level hardware acceleration
US7603540B2 (en) 2003-10-30 2009-10-13 International Business Machines Corporation Using field programmable gate array (FPGA) technology with a microprocessor for reconfigurable, instruction level hardware acceleration
JP2007183726A (ja) * 2006-01-05 2007-07-19 Nec Corp データ処理装置及びデータ処理方法
JP2007207136A (ja) * 2006-02-06 2007-08-16 Nec Corp データ処理装置、データ処理方法、及びデータ処理プログラム
JP2008219806A (ja) * 2007-03-07 2008-09-18 Mitsubishi Electric Corp 電気機器
JP4659774B2 (ja) * 2007-03-07 2011-03-30 三菱電機株式会社 電気機器
JP2014509106A (ja) * 2011-01-13 2014-04-10 ザイリンクス インコーポレイテッド 集積回路におけるプロセッサシステムの拡張
JP2013251889A (ja) * 2012-04-30 2013-12-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014030500A (ja) * 2012-08-01 2014-02-20 Toshiba Corp 超音波診断装置
JP2018530025A (ja) * 2015-06-26 2018-10-11 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 高速で再構成可能な回路及び高帯域幅のメモリインタフェースを用いたコンピュータアーキテクチャ
JP2017107489A (ja) * 2015-12-11 2017-06-15 富士通株式会社 処理装置及び処理装置の制御方法
JP2018101267A (ja) * 2016-12-20 2018-06-28 東芝デベロップメントエンジニアリング株式会社 管理装置
WO2019087728A1 (ja) * 2017-10-30 2019-05-09 日立オートモティブシステムズ株式会社 電子制御装置
JP2019083404A (ja) * 2017-10-30 2019-05-30 日立オートモティブシステムズ株式会社 電子制御装置
JP2022524663A (ja) * 2019-01-17 2022-05-10 インテル・コーポレーション シナリオプロファイルベースのパーティショニングおよびアプリケーションコードの管理
JP7322345B2 (ja) 2019-01-17 2023-08-08 インテル・コーポレーション シナリオプロファイルベースのパーティショニングおよびアプリケーションコードの管理

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