JP2002164745A

JP2002164745A - レジスティブミキサ

Info

Publication number: JP2002164745A
Application number: JP2001275566A
Authority: JP
Inventors: Koji Takinami; 浩二滝波; Makoto Sakakura; 真坂倉; Toshiaki Nakamura; 俊昭中村; Hideki Nanba; 英樹難波
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-09-13
Filing date: 2001-09-11
Publication date: 2002-06-07

Abstract

(57)【要約】【課題】単一電源で動作し、変換損失が小さく、かつ
特性バラツキの小さい低歪みミキサを簡易な構成で実現
する。【解決手段】ミキサを構成するＦＥＴ１００のソース
をコンデンサ１０８，１０９を介して接続するとともに
バイアス端子１５４に接続し、またＦＥＴ１００のゲー
トを抵抗１０７を介して接地し、ＦＥＴ１００のゲート
バイアスを単電源でしきい値近傍にバイアス可能とする
バイアス回路を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＥＴを用いたミ
キサ、特に半導体集積回路に適した低歪みミキサである
レジスティブミキサ、そのレジスティブミキサにバイア
ス電源電圧を供給するバイアス回路、高周波増幅器、及
び通信機器に関する。

【０００２】

【従来の技術】ミキサは、二つの信号を入力して、それ
ら二つの周波数の和または差を発生する周波数変換回路
である。このような周波数変換は、素子の非線形性を積
極的に利用することによって実現されるが、不要な周波
数成分を発生させないために入出力特性には高い線形性
が要求される。高い線形性を有するミキサとして、ＦＥ
Ｔのドレイン・ソース間の抵抗値の変化を利用して周波
数変換を行う方法がある。この種のミキサは、レジステ
ィブミキサと呼ばれ、例えばＩＥＥＥＴｒａｎｓａｃ
ｔｉｏｎｓｏｎＭｉｃｒｏｗａｖｅＴｈｅｏｒｙ
ａｎｄＴｅｃｈｎｉｑｕｅｓ，Ｖｏｌ．ＭＴＴ−３
５，Ｎｏ．４，Ａｐｒｉｌ１９８７に記載されてい
る。

【０００３】まず、図１３を用いて、従来のレジスティ
ブミキサについて説明する。１０１はＲＦ信号入力端子
（ＲＦ：送信周波数または受信周波数）、１０２はＬＯ
信号入力端子（ＬＯ：局部発振周波数）、１０３はＩＦ
信号出力端子（ＩＦ：中間周波数）、１０７はバイアス
用抵抗、１５４はバイアス供給用端子、１００はミキサ
用ＦＥＴである。また、１０４、１０５、１０６は整合
回路であり、ＲＦ整合回路１０４はＨＰＦ（高域通過フ
ィルタ）、ＩＦ整合回路１０６はＬＰＦ（低域通過フィ
ルタ）型に設計されている。

【０００４】次に、図１３に示した従来のレジスティブ
ミキサの動作を説明する。図１４にドレインをバイアス
していないＦＥＴのゲート電圧対ドレイン・ソース間抵
抗の変化を示す。横軸がゲート・ソース間電圧Ｖｇｓ、
縦軸がドレイン・ソース間抵抗を示している。また、こ
の例でのＦＥＴのしきい値Ｖｔｈは約−０．３Ｖであ
る。

【０００５】このように、ドレインにバイアスされてい
ないＦＥＴはゲートバイアスによって制御される可変抵
抗として動作する。したがって、ＬＯ信号によってドレ
イン・ソース間の抵抗値を変動させれば、ＲＦ信号とＬ
Ｏ信号のミキシングが行われる。ＲＦ信号とＬＯ信号の
ミキシングによって発生した周波数成分からＬＰＦによ
ってＲＦ周波数とＬＯ周波数の差周波数成分のみを抽出
し、ＩＦ信号端子からＩＦ周波数成分を出力する。

【０００６】このとき、図１４、図１５に示すように、
ゲートバイアスをしきい値電圧付近に設定したほうが抵
抗値の変化率が大きくなり変換損失を低減できるので、
一般にゲートバイアスはしきい値近傍に設定される。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
たレジスティブミキサを実現する場合、高周波用トラン
ジスタとして用いられるＭＥＳＦＥＴ（ＭｅｔａｌＳ
ｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（ＨｉｇｈＥｌｅ
ｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏ
ｒ）は通常負のしきい値をもつ。従って、正電源のみを
用いている回路に従来のレジスティブミキサを組み込ん
だ場合には、レジスティブミキサのＦＥＴのゲート電圧
をしきい値付近に設定するために負電源がさらに必要に
なる。すなわち、レジスティブミキサのゲート電圧をし
きい値付近に設定するためには、負電源が必要となり回
路規模の増大を招く。

【０００８】また、製造工程のバラツキや温度によって
しきい値が変動するとミキサの変換損失が変動するとい
う問題もある。

【０００９】さらに、ＩＦ信号の整合回路には、大きな
インダクタンスとキャパシタンスを必要とするので、チ
ップ面積を広く取れない半導体集積回路上に内蔵するこ
とが困難である。

【００１０】本発明は、上記課題を解決するために、単
一電源で動作し、変換損失が小さく、また特性バラツキ
の小さい低歪みなミキサであるレジスティブミキサ、バ
イアス回路、高周波増幅器、及び通信機器を簡易な構成
で提供することを目的とする。

【００１１】

【課題を解決するための手段】上述した課題を解決する
ために、第１の本発明（請求項１に対応）は、少なくと
もディプレッション型（負のしきい値電圧を有する）の
ＦＥＴを備え、そのＦＥＴのゲートにはＬＯ信号が入力
され、前記ＦＥＴのドレインにはＲＦ信号またはＩＦ信
号が入力され、前記ＦＥＴのドレインからＩＦ信号また
はＲＦ信号が取り出されるレジスティブミキサであっ
て、一方が前記ＦＥＴのゲートと接続されており、他方
が接地されている接地手段と、一方が前記ＦＥＴのソー
スと接続されており、他方が接地されているコンデンサ
と、前記ＦＥＴのソースまたはドレインと接続されてお
り、正の電圧が印加されるバイアス供給用端子とをさら
に備え、前記ＦＥＴのゲート電位がソース電位に対して
負電位にバイアスされるレジスティブミキサである。

【００１２】このように、第１の本発明の一例としての
ミキサは、ミキサを構成するＦＥＴのソースをコンデン
サを介して接続するとともにバイアス端子に接続して、
ＦＥＴのゲートバイアスを単電源でしきい値近傍にバイ
アス可能とする構成を備えたものである。

【００１３】また、第２の本発明（請求項２に対応）
は、前記コンデンサは２個存在し、一方がＲＦ信号およ
びＬＯ信号に対する第１の接地用コンデンサであり、他
方がＩＦ信号に対する第２の接地用コンデンサであっ
て、前記第１の接地用コンデンサが半導体集積回路内部
に形成されており、前記第２の接地用コンデンサが半導
体集積回路外部に形成されている第１の本発明のレジス
ティブミキサである。

【００１４】また、第３の本発明（請求項３に対応）
は、前記ＦＥＴの前記ＲＦ信号入出力側にはＲＦ整合回
路が設けられており、また、前記ＦＥＴの前記ＩＦ信号
入出力側にはＩＦ整合回路が設けられており、前記ＦＥ
Ｔのドレインと前記ＲＦ整合回路との間に設けられた、
ＤＣカット用の第３のコンデンサと、前記ＦＥＴのドレ
インと前記ＩＦ整合回路との間に設けられた、ＤＣカッ
ト用の第４のコンデンサとをさらに備えた第１または２
の本発明のレジスティブミキサである。

【００１５】また、第４の本発明（請求項４に対応）
は、少なくとも第１のＦＥＴおよび第２のＦＥＴを備
え、前記第１のＦＥＴおよび前記第２のＦＥＴがディプ
レッション型（負のしきい値電圧を有する）のＦＥＴで
あり、前記第１のＦＥＴおよび前記第２のＦＥＴのゲー
トにはＬＯ信号が入力され、前記第１のＦＥＴおよび前
記第２のＦＥＴのドレインにはＲＦ信号またはＩＦ信号
が入力され、前記第１のＦＥＴおよび前記第２のＦＥＴ
のドレインからＩＦ信号またはＲＦ信号が取り出される
シングルバランスレジスティブミキサであって、前記第
１のＦＥＴのソースと前記第２のＦＥＴのソースとが接
続されており、一方が前記第１のＦＥＴのゲートおよび
前記第２のＦＥＴのゲートと接続されており、他方が接
地されている接地手段と、前記第１のＦＥＴおよび前記
第２のＦＥＴのソースまたはドレインと接続されてお
り、正の電圧が印加されるバイアス供給用端子とをさら
に備え、前記第１のＦＥＴおよび前記第２のＦＥＴのゲ
ート電位がそれぞれのソース電位に対して負電位にバイ
アスされるレジスティブミキサである。

【００１６】また、第５の本発明（請求項５に対応）
は、少なくとも第１から第４のＦＥＴを備え、前記第１
から第４のＦＥＴがディプレッション型（負のしきい値
電圧を有する）のＦＥＴであり、前記第１から第４のＦ
ＥＴがリング状に接続されており、さらに対向する２組
の前記ＦＥＴのゲート同士が接続され、その接続された
２組のゲートにはＬＯ信号が入力され、前記第１から第
４のＦＥＴの対向する一組のＦＥＴの一方のドレインま
たはソースの接続点にはＲＦ信号が入力され、他方のド
レインまたはソースの接続点からＩＦ信号が取り出され
るダブルバランスレジスティブミキサであって、一方が
前記第１から第４のＦＥＴのゲートと接続されており、
他方が接地されている接地手段と、前記第１から第４の
ＦＥＴのドレインまたはソースと接続されており、正の
電圧が印加されるバイアス供給用端子とをさらに備え、
前記第１から第４のＦＥＴのゲート電位がそれぞれのソ
ース電位に対して負電位にバイアスされるレジスティブ
ミキサである。

【００１７】また、第６の本発明（請求項６に対応）
は、前記接地手段は、抵抗体及び／またはインダクタで
ある第１、４、５の本発明のいずれかのレジスティブミ
キサである。

【００１８】また、第７の本発明（請求項７に対応）
は、同一半導体基板上に増幅回路とともに形成されてい
る第１、４、５の本発明のいずれかのレジスティブミキ
サである。

【００１９】また、第８の本発明（請求項８に対応）
は、少なくともＦＥＴを備え、そのＦＥＴのゲートには
ＬＯ信号が入力され、前記ＦＥＴのドレインにはＲＦ信
号またはＩＦ信号が入力され、前記ＦＥＴのドレインか
らＩＦ信号またはＲＦ信号が取り出されるレジスティブ
ミキサであって、一方が前記ＦＥＴのゲートまたはソー
スまたはドレインと接続されており、電圧が印加される
バイアス供給用端子をさらに備え、ＲＦ信号入出力側に
はＩＦ信号を遮断する回路が設けられており、ＩＦ信号
入出力側にはＲＦ信号を遮断する回路が設けられてお
り、さらに前記ＦＥＴのドレイン端からみた入力インピ
ーダンスが、ＩＦ周波数においてＩＦポートの入力イン
ピーダンスと実質上等しく設定されるレジスティブミキ
サである。

【００２０】また、第９の本発明（請求項９に対応）
は、少なくとも第１のＦＥＴおよび第２のＦＥＴを備
え、前記第１のＦＥＴおよび前記第２のＦＥＴのゲート
にはＬＯ信号が入力され、前記第１のＦＥＴおよび前記
第２のＦＥＴのドレインにはＲＦ信号またはＩＦ信号が
入力され、前記第１のＦＥＴおよび前記第２のＦＥＴの
ドレインからＩＦ信号またはＲＦ信号が取り出されるシ
ングルバランスレジスティブミキサであって、前記第１
のＦＥＴのソースと前記第２のＦＥＴのソースとが接続
されており、前記第１のＦＥＴおよび前記第２のＦＥＴ
のゲートまたはソースまたはドレインと接続され、かつ
電圧が印加されるバイアス供給用端子をさらに備え、Ｒ
Ｆ信号入出力側にはＩＦ信号を遮断する回路が設けられ
ており、ＩＦ信号入出力側にはＲＦ信号を遮断する回路
が設けられており、さらに前記第１のＦＥＴおよび前記
第２のＦＥＴのドレイン端からみた入力インピーダンス
が、ＩＦ周波数においてＩＦポートの入力インピーダン
スと実質上等しく設定されるレジスティブミキサであ
る。

【００２１】また、第１０の本発明（請求項１０に対
応）は、少なくとも第１から第４のＦＥＴを備え、前記
第１から第４のＦＥＴがリング状に接続されており、さ
らに対向する２組の前記ＦＥＴのゲート同士が接続さ
れ、その接続された２組のゲートにはＬＯ信号が入力さ
れ、前記第１から第４のＦＥＴの対向する一組のＦＥＴ
の一方のドレインまたはソースの接続点にはＲＦ信号が
入力され、他方のドレインまたはソースの接続点からＩ
Ｆ信号が取り出されるダブルバランスレジスティブミキ
サであって、前記第１から第４のＦＥＴのゲートまたは
ドレインまたはソースと接続され、かつ電圧が印加され
るバイアス供給用端子をさらに備え、ＲＦ信号入出力側
にはＩＦ信号を遮断する回路が設けられており、ＩＦ信
号入出力側にはＲＦ信号を遮断する回路が設けられてお
り、さらに前記第１から第４のＦＥＴのドレイン端から
みた入力インピーダンスが、ＩＦ周波数においてＩＦポ
ートの入力インピーダンスと実質上等しく設定されるレ
ジスティブミキサである。

【００２２】また、第１１の本発明（請求項１１に対
応）は、第１、２、４、５、８、９、１０の本発明のい
ずれかのレジスティブミキサの前記ＦＥＴの温度に依存
したしきい値の変動にともなって、そのＦＥＴのドレイ
ンとソースとの間の電位差を調整するためのバイアス回
路であって、第５のＦＥＴと、一方がその第５のＦＥＴ
のソースに直接または間接的に接続され、他方が接地さ
れている第２の抵抗体とを備え、前記第５のＦＥＴのド
レインには電源電圧が供給され、前記第５のＦＥＴのゲ
ートは、前記第２の抵抗体の一方に直接または間接的に
接続されているとともに、前記第２の抵抗体の一方に前
記レジスティブミキサのバイアス供給用端子が接続され
るバイアス回路である。

【００２３】また、第１２の本発明（請求項１２に対
応）は、前記第２の抵抗体の一方が前記第５のＦＥＴの
ソースに間接的に接続されている場合であって、一方が
前記第２の抵抗体の一方に接続され、他方が前記第５の
ＦＥＴのソースに接続されている第３の抵抗体を備えた
第１１の本発明のバイアス回路である。

【００２４】また、第１３の本発明（請求項１３に対
応）は、前記第５のＦＥＴは、前記レジスティブミキサ
のＦＥＴと同一の半導体基板上に形成されている第１１
の本発明のバイアス回路である。

【００２５】また、第１４の本発明（請求項１４に対
応）は、第１、２、４、５、８、９、１０の本発明のい
ずれかのレジスティブミキサの前記ＦＥＴの温度に依存
したしきい値の変動にともなって、そのＦＥＴのドレイ
ンとソースとの間の電位差を調整するためのバイアス回
路であって、ダイオードと、一方がそのダイオードのカ
ソードに直接または間接的に接続され、他方が接地され
ている第２の抵抗体とを備え、前記ダイオードのアノー
ドには電源電圧が供給され、前記第２の抵抗体の一方に
前記レジスティブミキサのバイアス供給用端子が接続さ
れるバイアス回路である。

【００２６】また、第１５の本発明（請求項１５に対
応）は、前記ダイオードは、前記レジスティブミキサの
ＦＥＴと同一の半導体基板上に形成されている第１４の
本発明のバイアス回路である。

【００２７】また、第１６の本発明（請求項１６に対
応）は、前記バイアス供給用端子に印加される前記正の
電圧を変化させることによって、変換損失が調整される
第１、２、４、５、８、９、１０の本発明のいずれかの
レジスティブミキサである。

【００２８】また、第１７の本発明（請求項１７に対
応）は、第１６の本発明のレジスティブミキサの変換損
失を調整するためのバイアス回路であって、第５のＦＥ
Ｔと、一方がその第５のＦＥＴのソースと直接または間
接的に接続されており、他方が接地されている第２の抵
抗体とを備え、前記第５のＦＥＴのドレインには電源電
圧が供給され、前記第２の抵抗体の一方に前記レジステ
ィブミキサのバイアス供給用端子が接続され、前記第５
のＦＥＴのゲートには電圧を変化させることで前記変換
損失を可変にする利得制御用電圧が供給されるバイアス
回路である。

【００２９】また、第１８の本発明（請求項１８に対
応）は、第１、２、４、５、８、９、１０の本発明のい
ずれかのレジスティブミキサの前記ＦＥＴの温度に依存
したしきい値の変動にともなって、そのＦＥＴのドレイ
ンとソースとの間の電位差を調整することができる高周
波増幅器であって、第５のＦＥＴと、一方がその第５の
ＦＥＴのソースと直接または間接的に接続されており、
他方が接地されている第２の抵抗体とを少なくとも備
え、前記第５のＦＥＴのゲートに前記レジスティブミキ
サからのＩＦ信号が入力され、前記第２の抵抗体の一方
に、前記レジスティブミキサのバイアス供給用端子が接
続される高周波増幅器である。

【００３０】また、第１９の本発明（請求項１９に対
応）は、少なくともＦＥＴを備え、そのＦＥＴのゲート
にはＬＯ信号が入力され、前記ＦＥＴのドレインにはＲ
Ｆ信号が入力され、前記ＦＥＴのドレインからＩＦ信号
が取り出されるレジスティブミキサであって、一方が前
記ＦＥＴのソースと接続されており、他方が接地されて
いる共振回路をさらに備え、前記ＦＥＴのソース端のイ
ンピーダンスがＩＦ周波数の実質上半分の周波数におい
て高インピーダンスとなるレジスティブミキサである。

【００３１】また、第２０の本発明（請求項２０に対
応）は、少なくともＦＥＴを備え、そのＦＥＴのゲート
にはＬＯ信号が入力され、前記ＦＥＴのドレインにはＲ
Ｆ信号が入力され、前記ＦＥＴのドレインからＩＦ信号
が取り出されるレジスティブミキサであって、一方が前
記ＦＥＴのドレインと接続されており、他方が接地され
ている共振回路をさらに備え、前記ＦＥＴのドレイン端
のインピーダンスがＩＦ周波数の実質上半分の周波数に
おいて低インピーダンスとなるレジスティブミキサであ
る。

【００３２】また、第２１の本発明（請求項２１に対
応）は、送信信号を出力する送信回路と、受信信号を入
力する受信回路とを備え、前記送信回路及び／または前
記受信回路には、第１、２、４、５、８、９、１０、１
８、１９の本発明のいずれかに記載のレジスティブミキ
サが用いられている通信機器である。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００３４】（実施の形態１）図１は、本発明の実施の
形態１におけるレジスティブミキサの構成を示したもの
であり、１００はミキサ用ＦＥＴ、１０１はＲＦ端子、
１０２はＬＯ端子、１０３はＩＦ端子、１０４はＲＦ整
合回路、１０５はＬＯ整合回路、１０６はＩＦ整合回路
である。ミキサ用ＦＥＴ１００のゲートはバイアス用抵
抗１０７を介して接地されている。また、ミキサ用ＦＥ
Ｔ１００は、ディプレッション型（負のしきい値電圧を
有する）のＦＥＴである。

【００３５】また、１０８はＲＦ周波数およびＬＯ周波
数に対してインピーダンスが十分小さくなるような容量
値をもつ高周波用バイパスコンデンサであり、１０９は
ＩＦ周波数に対してインピーダンスが十分小さくなるよ
うな容量値をもつＩＦ用バイパスコンデンサである。

【００３６】また、１１０、１１１はＤＣカット用コン
デンサ、１１２はバイアス用抵抗、１５４はバイアス供
給用端子である。図１において、一点破線１６１で囲ま
れた部分がミキサを構成している。また、バイアス供給
用端子１５４は、バイアス回路用ＦＥＴ１５０、ドレイ
ンバイアス端子１５１、ソース抵抗１５２，１５３から
構成されるバイアス回路に接続されている。

【００３７】図１において破線１６０で囲まれた部分が
半導体プロセスによって集積化されており、ＩＦ用バイ
パスコンデンサ１０９およびＩＦ用のＤＣカット用コン
デンサ１１１、整合回路１０６のみ外付けチップ部品に
よって形成されている。波線１６０で囲まれた部分は、
半導体基板上に形成されている。

【００３８】実施の形態１におけるレジスティブミキサ
の基本的な動作原理は従来のレジスティブミキサと同様
であり、ミキサ用ＦＥＴ１００のドレイン・ソース間抵
抗をゲート端子より入力するＬＯ信号によって変化させ
ＲＦ信号とミキシングを行い、ＬＰＦ型に設計したＩＦ
整合回路によって周波数の低いＩＦ周波数をＩＦ端子よ
り抽出する。

【００３９】しかしながら、実施の形態１では従来例と
は異なり、ミキサ用ＦＥＴ１００のゲートをバイアス用
抵抗１０７を介して接地するとともに、ミキサ用ＦＥＴ
１００のソースをバイパス用コンデンサ１０８，１０９
を介して接地し、さらにバイアス回路によって、ミキサ
用ＦＥＴ１００のソースと接続されているバイアス供給
用端子１５４を正にバイアスすることで、ミキサ用ＦＥ
Ｔ１００のゲートバイアスを負電圧に設定する。つま
り、ミキサ用ＦＥＴ１００のゲート電位をソース電位に
対して負電位にバイアスする。

【００４０】その結果、単一電源でミキサ用ＦＥＴ１０
０のゲートバイアスをしきい値電圧近傍でバイアスし、
ＦＥＴの動作点をドレイン・ソース間抵抗の変化率が大
きな領域に設定できるので変換損失を低減できる。ま
た、ＲＦおよびＬＯ周波数に対するバイパスコンデンサ
１０８を半導体集積回路内部で形成する一方で、ＩＦ周
波数に対するバイパスコンデンサ１０９を半導体集積回
路外部で形成することによって、チップ面積に制約のあ
る半導体集積化を容易に得られる。

【００４１】一例として、ＲＦ周波数５２５０ＭＨｚ、
ＬＯ周波数４６８０ＭＨｚ、ＩＦ周波数５７０ＭＨｚと
すれば、高周波用バイパスコンデンサは３０ｐＦ、ＩＦ
用バイパスコンデンサは１０００ｐＦで実現できる。高
周波用バイパスコンデンサ３０ｐＦは半導体集積回路に
内蔵可能な容量値である。

【００４２】なお、本実施の形態では、ミキサ用ＦＥＴ
１００のソースにバイアス供給用端子１５４を接続して
いるが、ドレイン側に接続しても同様の効果が得られ
る。また、図１において、ＤＣカット用コンデンサ１１
０、１１１をそれぞれＲＦ整合回路１０４、ＩＦ整合回
路１１１の一部に取り込んでも良いことは言うまでもな
い。

【００４３】次に、バイアス回路部分の動作原理を説明
する。一般にＦＥＴのゲート電圧対ドレイン電流特性は
図２の実線に示すような特性を有しており、ＦＥＴが飽
和領域でバイアスされていれば、ドレインバイアスが変
化してもドレイン電流の変化は小さく無視できる。した
がって、バイアス回路用ＦＥＴ１５０のドレイン電流を
Ｉｄｓ、ゲートとソースとの間の電圧をＶｇｓ、バイア
ス供給用端子の電位をＶｂｉａｓ、バイアス回路を構成
するバイアス用抵抗１５２、１５３の抵抗値をそれぞれ
Ｒａ、Ｒｂとおくと、Ｖｇｓは（数１）で表され、Ｖｂ
ｉａｓは（数２）で表され、ＦＥＴ１００のゲート電圧
対ドレイン電流特性と（数１）との交点Ａがバイアス点
になる。

【００４４】

【数１】Ｖｇｓ＝−Ｒａ・Ｉｄｓ

【００４５】

【数２】Ｖｂｉａｓ＝Ｒｂ・Ｉｄｓしたがって、Ｖｂｉａｓ≒ＶｔｈになるようにＲｂを選
べば、ＶｂｉａｓをＶｔｈ近傍に設定できる。本バイア
ス回路を用いることにより、例えばＦＥＴのしきい値が
浅くなった場合、図２に示すように動作点がＢ点に移動
してＩｄｓが減少し、その結果Ｖｂｉａｓも小さくな
る。逆に、ＦＥＴのしきい値が深くなった場合はバイア
ス点はＣ点に移動するのでＩｄｓは増加し、その結果Ｖ
ｂｉａｓは大きくなる。

【００４６】したがって、しきい値の変化に伴ってレジ
スティブミキサのゲートバイアスもしきい値の変化によ
り生じるレジスティブミキサの特性の変動を抑制するよ
うに変動するので、しきい値バラツキによるミキサの特
性偏差を抑えることができる。

【００４７】すなわち、バイアス回路用ＦＥＴ１５０と
ミキサ用ＦＥＴ１００とは同一基板上に形成されている
ので、同じ温度特性を持つ。従って、上記のような動作
を行えば、ミキサ用ＦＥＴ１００の温度によるしきい値
変動を抑えることが出来る。

【００４８】なお、バイアス回路部分については、図１
で示した回路に限らず、図３に示すような回路であって
もよい。すなわち、図３の（ａ）は、バイアス回路用Ｆ
ＥＴ１５０のゲートとバイアス供給用端子１５４とを抵
抗１７１を介して接続したものである。また、図３の
（ｂ）は、バイアス回路用ＦＥＴ１５０のドレインとド
レインバイアス端子１５１とを抵抗１７２を介して接続
したものである。また、図３の（ｃ）は、バイアス回路
用ＦＥＴ１５０のゲートとバイアス供給用端子１５４と
を抵抗１７１を介して接続し、バイアス回路用ＦＥＴ１
５０のドレインとドレインバイアス端子１５１とを抵抗
１７２を介して接続したものである。また、図３の
（ｄ）は、バイアス回路用ＦＥＴ１５０のゲートとソー
スとを直接接続したものである。また、抵抗１７１の代
わりにインダクタを用いてもよく、また、抵抗１７２の
代わりにインダクタを用いてもよい。

【００４９】また、図４に示すような回路であってもよ
い。図４の回路は、図１のバイアス回路部分でバイアス
回路用ＦＥＴ１５０の代わりにダイオード１７３を用い
た回路である。すなわち、ダイオード１７３のカソード
は抵抗１５２の一端に接続されており、ダイオード１７
３のアノードはドレインバイアス端子１５１に接続され
ている。さらに、図４の回路で、ダイオード１７３とド
レインバイアス端子１５１との間に抵抗及び／またはイ
ンダクタを挿入してもよい。

【００５０】図５は、図１におけるレジスティブミキサ
１６１をシングルバランス型にした場合の構成例を示し
ており、前述の回路と同一ないしは同様の部分には同一
の符号を付しており説明は省略する。同図において、２
つのミキサ用ＦＥＴ１００ａ、１００ｂのソースは共通
接続されるとともにバイアス用抵抗１１２を介してバイ
アス供給用端子１５４に接続される。

【００５１】本構成では、ミキサ用ＦＥＴ１００ａ、１
００ｂのソースの接続点が仮想的な接地となって動作す
るので接地用コンデンサは不要であるが、接地用コンデ
ンサを介して実際に接地しても良い。本構成によれば、
図１に示したレジスティブミキサと同様の効果に加え、
シングルバランスミキサの特徴を有するレジスティブミ
キサを実現できる。

【００５２】すなわち、ＲＦ端子１０１ａ、１０１ｂに
入力される信号の位相差をθ１、ＬＯ端子１０２ａ、１
０２ｂに入力される信号の位相差をθ２とし、ＩＦ端子
１０３ａ、１０４ｂにてθ３の位相差を与えられて合成
されるとすると、２つのミキサ用ＦＥＴ１００ａ、１０
０ｂで発生する（ｍ，ｎ）次の高調波信号は、ＩＦ端に
おいて（数３）で表される位相差Δθ（ｍ，ｎ）をもっ
て合成される。

【００５３】

【数３】Δθ（ｍ，ｎ）＝ｍθ１＋ｎθ２＋θ３ここで、ｍはＲＦ信号に対する次数、ｎはＬＯ信号に対
する次数を表す。（数３）より、所望の次数に対しては
Δθ（ｍ，ｎ）＝０、不要の次数に対してはΔθ（ｍ，
ｎ）＝πとすれば、不要な周波数成分を除去できる。例
えば、θ１＝θ２＝π、θ３＝０とすれば、ＩＦ端にＬ
Ｏ、ＲＦ信号は漏れ込まず、次段に必要とされるフィル
タを実現し易くなる。また、θ１＝０、θ２＝θ３＝π
／２とすればイメージ周波数がＩＦ周波数に変換させる
ことを防ぐイメージ抑圧型ミキサを構成できる。

【００５４】図６は、図１におけるレジスティブミキサ
１６１をダブルバランス型にした場合の構成例を示して
おり、前述の回路と同一ないしは同様の部分には同一の
符号を付しており、説明は省略する。同図において、Ｒ
Ｆ端子１０１ａ、１０１ｂ、ＬＯ端子１０２ａ、１０２
ｂには互いに１８０度位相の異なるバランス信号が入力
され、ＩＦ端子１０３ａ、１０３ｂからバランス信号が
出力される。また、４つのミキサ用ＦＥＴ１００ａ、１
００ｂ、１００ｃ、１００ｄはリング状に接続され、ド
レインまたはソースのいずれか一ヶ所の接続点がバイア
ス用抵抗１１２を介してバイアス供給用端子１５４に接
続される。

【００５５】このような構成により、図１に示したレジ
スティブミキサと同様の効果に加え。ダブルバランスミ
キサの特徴を有するレジスティブミキサを実現できる。
すなわち、ＬＯポート、ＲＦポート、ＩＦポート間のア
イソレーションが確保できるので、ポート間の信号の回
り込みを抑えることができる。

【００５６】なお、以上の説明は、ダウンミキサの例を
用いて行っているが、ＩＦ信号を入力してＲＦ信号を出
力するアップミキサの場合も同様の構成によって実現で
きる。

【００５７】さらに、本実施の形態では、ＦＥＴ１００
のゲートをバイアス用抵抗１０７を介して接地するとし
て説明したが、これに限らず、ＦＥＴ１００のゲートを
インダクタを介して接地しても構わない。また、ＦＥＴ
１００のゲートをバイアス用抵抗１０７及びインダクタ
を直列に接続した回路を介して接地しても構わない。ま
た、ＦＥＴ１００のゲートをバイアス用抵抗１０７及び
インダクタを並列に接続した回路を介して接地しても構
わない。また、複数のバイアス抵抗及び／または複数の
インダクタを直列及び／または並列に接続した回路を介
して接地しても構わない。要するに、ＦＥＴ１００のゲ
ートを、ＦＥＴ１００のゲートのバイアス電圧として適
正な電圧とすることが出来る回路を介して接地しさえす
ればよい。なおこの場合の適正な電圧とは、例えばＦＥ
Ｔ１００のしきい値付近の電圧または本実施の形態のレ
ジスティブミキサ１６１が動作可能な電圧を意味する。

【００５８】同様に、図５に示したシングルバランス型
のレジスティブミキサのバイアス用抵抗１０７ａ、１０
７ｂの代わりにそれぞれ上記の回路を用いても構わな
い。また、図６に示したダブルバランス型のレジスティ
ブミキサのバイアス抵抗１０７ａ、１９７ｂの代わりに
それぞれ上記の回路を用いても構わない。

【００５９】（実施の形態２）図７は、本発明の実施の
形態２における構成を示しており、前述の回路と同一ま
たは同様の部分には同一の符号を付しており説明は省略
する。同図において、２００は共振回路であり、ＩＦ周
波数およびＬＯ周波数およびＲＦ周波数においては低イ
ンピーダンス特性を示し、ＩＦ周波数の半分の周波数用
においては高インピーダンス特性を示す。

【００６０】一般に、ローカル周波数ｆＬＯ、ＩＦ周波
数をｆＩＦとした場合に、（数４）で表される妨害波ｆ
ＵＤは２分の１ＩＦスプリアスと呼ばれ、ＩＦ周波数に
妨害波が落ち込んでくるため受信特性の劣化要因とな
る。

【００６１】

【数４】｜ｆＵＤ−ｆＬＯ｜＝１／２ｆＩＦ本構成によれば、共振回路のインピーダンスが１／２Ｉ
Ｆ周波数に対して高インピーダンスとなっているのでミ
キサ用ＦＥＴ１００で１／２ｆＩＦ成分は抑圧される。
したがって、１／２ＩＦ周波数成分自身および他の信号
成分とのミキシングによってＩＦ周波数に落ち込んでく
る妨害波が減少するので、受信特性を向上できる。

【００６２】図８に共振回路の構成例を示す。同図にお
いて、１０８は高周波用バイパスコンデンサ、２０１は
ＩＦ用バイパスコンデンサ、２００は共振回路用コンデ
ンサ、２０２は共振回路用インダクタである。いま、共
振回路用インダクタ２０２のインダクタンスをＬ１、共
振回路用コンデンサのキャパシタンスをＣ１、高周波用
バイパスコンデンサ１０８のキャパシタンスをＣ２、Ｉ
Ｆ用バイパスコンデンサ２０１のキャパシタンスをＣ３
とおく。

【００６３】また、高周波用バイパスコンデンサ１０８
とＩＦ用バイパスコンデンサ２０１は並列接続されてい
るので、これらの合成キャパシタンスをＣ４＝Ｃ２＋Ｃ
３とおくと、図８に示す共振回路の入力インピーダンス
Ｚｒは、（数５）で表される。

【００６４】

【数５】Ｚｒ＝（ｊωＬ１＋１／ｊωＣ１）／ｊωＣ４
／（ｊωＬ１＋１／ｊωＣ１＋１／ｊωＣ４）ここで、ＩＦ周波数ωＩＦ＝２π・ｆＩＦに対して、
（数６）が満たされるようにＬ１、Ｃ１、Ｃ４を設定す
ると、共振回路のインピーダンスＺｒは、１／２ＩＦ周
波数に対しては開放となる。

【００６５】

【数６】ｊωＩＦ・Ｌ１／２＋２／（ｊωＩＦ・Ｃ１）
＋２／（ｊωＩＦ・Ｃ４）≒０一方、ＩＦ周波数およびＲＦ周波数およびＬＯ周波数に
対する共振回路のインピーダンスＺｒは、（数６）を満
足するＬ１、Ｃ１、Ｃ４の組み合わせを適当に選ぶこと
により、低インピーダンスに設定可能である。

【００６６】一例として、ＲＦ周波数５２５０ＭＨｚ、
ＬＯ周波数４６８０ＭＨｚ、ＩＦ周波数５７０ＭＨｚと
すれば、Ｌ１＝３．４ｎＨ、Ｃ１＝１００ｐＦ、Ｃ２＝
３０ｐＦ、Ｃ３＝１０００ｐＦ、Ｃ４＝１１００ｐＦで
前述した特性を満足する。

【００６７】なお、図９に示すように共振回路をミキサ
用ＦＥＴ１００のドレイン側に接続し、共振回路のイン
ピーダンスをＩＦ周波数に対して高インピーダンス、１
／２ＩＦ周波数に対して低インピーダンスとなるように
構成しても同様の効果を得ることができる。

【００６８】また、本実施の形態では、共振回路を直列
ＬＣ共振回路と並列コンデンサから構成しているが、Ｉ
Ｆ周波数と１／２ＩＦ周波数に対して前述したインピー
ダンス特性を有していれば良く、他の構成の共振回路を
用いても同様の効果が得られることは言うまでもない。

【００６９】（実施の形態３）図１０は、本発明の実施
の形態３における構成を示しており、前述の回路と同一
または同様の部分には同一の符号を付しており説明は省
略する。同図において、３０１はソース抵抗、３０２は
利得制御端子、３０３ａ、３０３ｂはバイアス用抵抗を
示している。

【００７０】ここで、バイアス用抵抗３０３ａ、３０３
ｂの抵抗値をＲａ、Ｒｂ、ソース抵抗３０１の抵抗値を
Ｒｃとし、バイアス回路用ＦＥＴ１５０のドレイン電流
をＩｄｓ、ドレインバイアス端子１５１ｂの電位をＶｄ
ｄとすると、ミキサ用ＦＥＴのゲートバイアスＶｂｉａ
ｓは、（数７）と表せる。

【００７１】

【数７】Ｖｂｉａｓ＝Ｖｄｄ・Ｒｂ／（Ｒａ＋Ｒｂ）−
Ｒｃ・Ｉｄｓしたがって、ＲａおよびＲｂおよびＲｃを適当な値に設
定すれば、利得制御端子３０２の電位Ｖｃｔｒｌを制御
することによって、Ｉｄｓを変化させることができる。
その結果、（数７）より、Ｖｂｉａｓを任意の電圧範囲
で設定することができる。

【００７２】本構成によれば、ミキサに可変減衰器ある
いはスイッチの機能を付加することができ、回路規模を
縮小できる。

【００７３】（実施の形態４）図１１は、本発明の実施
の形態４における構成を示しており、前述の回路と同一
または同様の部分には同一の符号を付しており説明は省
略する。同図において、４００はＩＦブロッキング用コ
ンデンサでありＩＦ周波数に対して高インピーダンス特
性を示し、ＩＦ信号の漏洩を阻止する。一方、４０１は
ＲＦブロッキング用インダクタでありＲＦ周波数に対し
て高インピーダンス特性を示し、ＲＦ信号の漏洩を阻止
する。

【００７４】ここで、ＩＦポートの入力インピーダンス
を５０Ωと仮定する。このとき、ミキサ用ＦＥＴ１００
のゲートバイアスは、ＩＦ周波数に対するドレイン・ソ
ース間抵抗が５０Ω近傍になるようにバイアスされる。
図１１において、ＲＦおよびＩＦポートは互いの周波数
に対して高インピーダンス特性を有しているので、各ポ
ートのインピーダンスはミキサ用ＦＥＴ１００の入力イ
ンピーダンスと等しくなる。

【００７５】本構成によれば、ミキサ用ＦＥＴ１００の
ゲートバイアスをしきい値近傍にバイアスした場合に比
べ変換損失は増加するものの、通常、占有面積が大きく
なり内蔵できないＩＦ整合回路を半導体集積回路に内蔵
できる。また、ＦＥＴの入力インピーダンスが各ポート
のインピーダンスに近いので、広帯域整合のとれたレジ
スティブミキサを実現できる。

【００７６】ＩＦブロッキング用コンデンサ４００およ
びＲＦブロッキングインダクタ４０１の例として、ＲＦ
周波数５２５０ＭＨｚ、ＬＯ周波数４６８０ＭＨｚ、Ｉ
Ｆ周波数５７０ＭＨｚとすれば、ＩＦブロッキング用コ
ンデンサ４ｐＦ、ＲＦブロッキング用インダクタ２．５
ｎＨ程度で実現でき、これらは半導体集積回路に内蔵可
能な値である。

【００７７】なお、本実施の形態では、ＩＦブロッキン
グ用に一つのコンデンサをＲＦブロッキング用に一つの
インダクタを用いているが、互いの周波数に対して十分
大きなインピーダンスを有していれば良く、他の構成の
回路を用いても同様の効果が得られることは言うまでも
ない。

【００７８】（実施の形態５）図１２は、本発明の実施
の形態５における構成を示しており、前述の回路と同一
または同様の部分には同一の符号を付しており説明は省
略する。同図において、５００は高周波用増幅器、５０
１はソース抵抗、５０２はバイパス用コンデンサ、５０
３はチョークインダクタ、５０４はＩＦ整合回路、５０
６はバイアス用抵抗であり、一点鎖線で囲まれた部分５
０５が自己バイアス型高周波増幅器を構成している。

【００７９】本構成の基本的な動作は実施の形態１にお
いてＲａ＝０とした場合と同様である。本構成によれ
ば、通常、自己バイアス型の増幅器で実現される低雑音
増幅器など他の回路ブロックをバイアス回路として利用
するので、バイアス回路を付加すること無く実施の形態
１と同様の効果を得ることができる。

【００８０】なお、送信信号を出力する送信回路と、受
信信号を入力する受信回路とを備え、前記送信回路及び
／または前記受信回路には、本発明のレジスティブミキ
サが用いられている通信機器も本発明に属する。

【００８１】なお、本発明の通信機器とは、例えば携帯
電話端末、携帯電話端末の基地局装置、ＰＨＳ端末、Ｐ
ＨＳ端末の基地局装置、及び自動車電話端末等を含む。

【００８２】

【発明の効果】以上説明したところから明らかなよう
に、本発明は、単一電源でミキサを構成するＦＥＴのゲ
ートをしきい値近傍でバイアス可能とし、さらに、ＦＥ
Ｔのしきい値バラツキを吸収するバイアス回路を備える
ことにより、変換損失が小さく、また特性バラツキの小
さい低歪みなレジスティブミキサ、バイアス回路、高周
波増幅器、及び通信機器を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるレジスティブミ
キサの構成を示す回路図

【図２】本発明の実施の形態１におけるバイアス回路の
動作原理を説明する説明図

【図３】（ａ）本発明の実施の形態１におけるバイアス
回路の他の構成を示す回路図（ｂ）本発明の実施の形態１におけるバイアス回路の他
の構成を示す回路図（ｃ）本発明の実施の形態１におけるバイアス回路の他
の構成を示す回路図（ｄ）本発明の実施の形態１におけるバイアス回路の他
の構成を示す回路図

【図４】本発明の実施の形態１におけるＦＥＴの代わり
にダイオードを用いたバイアス回路の回路図

【図５】本発明の実施の形態１におけるシングルバラン
スレジスティブミキサの構成を示す回路図

【図６】本発明の実施の形態１におけるダブルバランス
レジスティブミキサの構成を示す回路図

【図７】本発明の実施の形態２におけるレジスティブミ
キサの構成を示す回路図

【図８】本発明の実施の形態２における共振回路の構成
を示す回路図

【図９】本発明の実施の形態２におけるレジスティブミ
キサの構成を示す回路図

【図１０】本発明の実施の形態３におけるレジスティブ
ミキサの構成を示す回路図

【図１１】本発明の実施の形態４におけるレジスティブ
ミキサの構成を示す回路図

【図１２】本発明の実施の形態５におけるレジスティブ
ミキサの構成を示す回路図

【図１３】従来のレジスティブミキサの構成を示す回路
図

【図１４】ＦＥＴのゲートバイアスに対するドレイン・
ソース間抵抗の変化を示す特性図

【図１５】レジスティブミキサのゲートバイアスに対す
る変換損失の変化を示す特性図

【符号の説明】

１００ミキサ用ＦＥＴ１０１ＲＦ端子１０２ＬＯ端子１０３ＩＦ端子１０４ＲＦ整合回路１０５ＬＯ整合回路１０６ＩＦ整合回路１０７バイアス用抵抗１０８高周波用バイパスコンデンサ１０９ＩＦ用バイパスコンデンサ１１０、１１１ＤＣカット用コンデンサ１１２バイアス用コンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村俊昭京都府京田辺市大住浜55番12 松下日東電器株式会社内 (72)発明者難波英樹京都府京田辺市大住浜55番12 松下日東電器株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくともディプレッション型（負のし
きい値電圧を有する）のＦＥＴを備え、そのＦＥＴのゲ
ートにはＬＯ信号が入力され、前記ＦＥＴのドレインに
はＲＦ信号またはＩＦ信号が入力され、前記ＦＥＴのド
レインからＩＦ信号またはＲＦ信号が取り出されるレジ
スティブミキサであって、一方が前記ＦＥＴのゲートと接続されており、他方が接
地されている接地手段と、一方が前記ＦＥＴのソースと接続されており、他方が接
地されているコンデンサと、前記ＦＥＴのソースまたはドレインと接続されており、
正の電圧が印加されるバイアス供給用端子とをさらに備
え、前記ＦＥＴのゲート電位がソース電位に対して負電位に
バイアスされるレジスティブミキサ。
【請求項２】前記コンデンサは２個存在し、一方がＲ
Ｆ信号およびＬＯ信号に対する第１の接地用コンデンサ
であり、他方がＩＦ信号に対する第２の接地用コンデン
サであって、前記第１の接地用コンデンサが半導体集積回路内部に形
成されており、前記第２の接地用コンデンサが半導体集
積回路外部に形成されている請求項１に記載のレジステ
ィブミキサ。
【請求項３】前記ＦＥＴの前記ＲＦ信号入出力側には
ＲＦ整合回路が設けられており、また、前記ＦＥＴの前
記ＩＦ信号入出力側にはＩＦ整合回路が設けられてお
り、前記ＦＥＴのドレインと前記ＲＦ整合回路との間に設け
られた、ＤＣカット用の第３のコンデンサと、前記ＦＥＴのドレインと前記ＩＦ整合回路との間に設け
られた、ＤＣカット用の第４のコンデンサとをさらに備
えた請求項１または２に記載のレジスティブミキサ。
【請求項４】少なくとも第１のＦＥＴおよび第２のＦ
ＥＴを備え、前記第１のＦＥＴおよび前記第２のＦＥＴ
がディプレッション型（負のしきい値電圧を有する）の
ＦＥＴであり、前記第１のＦＥＴおよび前記第２のＦＥ
ＴのゲートにはＬＯ信号が入力され、前記第１のＦＥＴ
および前記第２のＦＥＴのドレインにはＲＦ信号または
ＩＦ信号が入力され、前記第１のＦＥＴおよび前記第２
のＦＥＴのドレインからＩＦ信号またはＲＦ信号が取り
出されるシングルバランスレジスティブミキサであっ
て、前記第１のＦＥＴのソースと前記第２のＦＥＴのソース
とが接続されており、一方が前記第１のＦＥＴのゲートおよび前記第２のＦＥ
Ｔのゲートと接続されており、他方が接地されている接
地手段と、前記第１のＦＥＴおよび前記第２のＦＥＴのソースまた
はドレインと接続されており、正の電圧が印加されるバ
イアス供給用端子とをさらに備え、前記第１のＦＥＴおよび前記第２のＦＥＴのゲート電位
がそれぞれのソース電位に対して負電位にバイアスされ
るレジスティブミキサ。
【請求項５】少なくとも第１から第４のＦＥＴを備
え、前記第１から第４のＦＥＴがディプレッション型
（負のしきい値電圧を有する）のＦＥＴであり、前記第
１から第４のＦＥＴがリング状に接続されており、さら
に対向する２組の前記ＦＥＴのゲート同士が接続され、
その接続された２組のゲートにはＬＯ信号が入力され、
前記第１から第４のＦＥＴの対向する一組のＦＥＴの一
方のドレインまたはソースの接続点にはＲＦ信号が入力
され、他方のドレインまたはソースの接続点からＩＦ信
号が取り出されるダブルバランスレジスティブミキサで
あって、一方が前記第１から第４のＦＥＴのゲートと接続されて
おり、他方が接地されている接地手段と、前記第１から第４のＦＥＴのドレインまたはソースと接
続されており、正の電圧が印加されるバイアス供給用端
子とをさらに備え、前記第１から第４のＦＥＴのゲート電位がそれぞれのソ
ース電位に対して負電位にバイアスされるレジスティブ
ミキサ。
【請求項６】前記接地手段は、抵抗体及び／またはイ
ンダクタである請求項１、４、５のいずれかに記載のレ
ジスティブミキサ。
【請求項７】同一半導体基板上に増幅回路とともに形
成されている請求項１、４、５のいずれかに記載のレジ
スティブミキサ。
【請求項８】少なくともＦＥＴを備え、そのＦＥＴの
ゲートにはＬＯ信号が入力され、前記ＦＥＴのドレイン
にはＲＦ信号またはＩＦ信号が入力され、前記ＦＥＴの
ドレインからＩＦ信号またはＲＦ信号が取り出されるレ
ジスティブミキサであって、一方が前記ＦＥＴのゲートまたはソースまたはドレイン
と接続されており、電圧が印加されるバイアス供給用端
子をさらに備え、ＲＦ信号入出力側にはＩＦ信号を遮断する回路が設けら
れており、ＩＦ信号入出力側にはＲＦ信号を遮断する回
路が設けられており、さらに前記ＦＥＴのドレイン端か
らみた入力インピーダンスが、ＩＦ周波数においてＩＦ
ポートの入力インピーダンスと実質上等しく設定される
レジスティブミキサ。
【請求項９】少なくとも第１のＦＥＴおよび第２のＦ
ＥＴを備え、前記第１のＦＥＴおよび前記第２のＦＥＴ
のゲートにはＬＯ信号が入力され、前記第１のＦＥＴお
よび前記第２のＦＥＴのドレインにはＲＦ信号またはＩ
Ｆ信号が入力され、前記第１のＦＥＴおよび前記第２の
ＦＥＴのドレインからＩＦ信号またはＲＦ信号が取り出
されるシングルバランスレジスティブミキサであって、前記第１のＦＥＴのソースと前記第２のＦＥＴのソース
とが接続されており、前記第１のＦＥＴおよび前記第２のＦＥＴのゲートまた
はソースまたはドレインと接続され、かつ電圧が印加さ
れるバイアス供給用端子をさらに備え、ＲＦ信号入出力側にはＩＦ信号を遮断する回路が設けら
れており、ＩＦ信号入出力側にはＲＦ信号を遮断する回
路が設けられており、さらに前記第１のＦＥＴおよび前
記第２のＦＥＴのドレイン端からみた入力インピーダン
スが、ＩＦ周波数においてＩＦポートの入力インピーダ
ンスと実質上等しく設定されるレジスティブミキサ。
【請求項１０】少なくとも第１から第４のＦＥＴを備
え、前記第１から第４のＦＥＴがリング状に接続されて
おり、さらに対向する２組の前記ＦＥＴのゲート同士が
接続され、その接続された２組のゲートにはＬＯ信号が
入力され、前記第１から第４のＦＥＴの対向する一組の
ＦＥＴの一方のドレインまたはソースの接続点にはＲＦ
信号が入力され、他方のドレインまたはソースの接続点
からＩＦ信号が取り出されるダブルバランスレジスティ
ブミキサであって、前記第１から第４のＦＥＴのゲートまたはドレインまた
はソースと接続され、かつ電圧が印加されるバイアス供
給用端子をさらに備え、ＲＦ信号入出力側にはＩＦ信号を遮断する回路が設けら
れており、ＩＦ信号入出力側にはＲＦ信号を遮断する回
路が設けられており、さらに前記第１から第４のＦＥＴ
のドレイン端からみた入力インピーダンスが、ＩＦ周波
数においてＩＦポートの入力インピーダンスと実質上等
しく設定されるレジスティブミキサ。
【請求項１１】請求項１、２、４、５、８、９、１０
のいずれかに記載のレジスティブミキサの前記ＦＥＴの
温度に依存したしきい値の変動にともなって、そのＦＥ
Ｔのドレインとソースとの間の電位差を調整するための
バイアス回路であって、第５のＦＥＴと、一方がその第５のＦＥＴのソースに直
接または間接的に接続され、他方が接地されている第２
の抵抗体とを備え、前記第５のＦＥＴのドレインには電源電圧が供給され、前記第５のＦＥＴのゲートは、前記第２の抵抗体の一方
に直接または間接的に接続されているとともに、前記第
２の抵抗体の一方に前記レジスティブミキサのバイアス
供給用端子が接続されるバイアス回路。
【請求項１２】前記第２の抵抗体の一方が前記第５の
ＦＥＴのソースに間接的に接続されている場合であっ
て、一方が前記第２の抵抗体の一方に接続され、他方が
前記第５のＦＥＴのソースに接続されている第３の抵抗
体を備えた請求項１１記載のバイアス回路。
【請求項１３】前記第５のＦＥＴは、前記レジスティ
ブミキサのＦＥＴと同一の半導体基板上に形成されてい
る請求項１１記載のバイアス回路。
【請求項１４】請求項１、２、４、５、８、９、１０
のいずれかに記載のレジスティブミキサの前記ＦＥＴの
温度に依存したしきい値の変動にともなって、そのＦＥ
Ｔのドレインとソースとの間の電位差を調整するための
バイアス回路であって、ダイオードと、一方がそのダイオードのカソードに直接
または間接的に接続され、他方が接地されている第２の
抵抗体とを備え、前記ダイオードのアノードには電源電圧が供給され、前記第２の抵抗体の一方に前記レジスティブミキサのバ
イアス供給用端子が接続されるバイアス回路。
【請求項１５】前記ダイオードは、前記レジスティブ
ミキサのＦＥＴと同一の半導体基板上に形成されている
請求項１４記載のバイアス回路。
【請求項１６】前記バイアス供給用端子に印加される
前記正の電圧を変化させることによって、変換損失が調
整される請求項１、２、４、５、８、９、１０のいずれ
かに記載のレジスティブミキサ。
【請求項１７】請求項１６記載のレジスティブミキサ
の変換損失を調整するためのバイアス回路であって、第５のＦＥＴと、一方がその第５のＦＥＴのソースと直
接または間接的に接続されており、他方が接地されてい
る第２の抵抗体とを備え、前記第５のＦＥＴのドレインには電源電圧が供給され、前記第２の抵抗体の一方に前記レジスティブミキサのバ
イアス供給用端子が接続され、前記第５のＦＥＴのゲートには電圧を変化させることで
前記変換損失を可変にする利得制御用電圧が供給される
バイアス回路。
【請求項１８】請求項１、２、４、５、８、９、１０
のいずれかに記載のレジスティブミキサの前記ＦＥＴの
温度に依存したしきい値の変動にともなって、そのＦＥ
Ｔのドレインとソースとの間の電位差を調整することが
できる高周波増幅器であって、第５のＦＥＴと、一方がその第５のＦＥＴのソースと直
接または間接的に接続されており、他方が接地されてい
る第２の抵抗体とを少なくとも備え、前記第５のＦＥＴのゲートに前記レジスティブミキサか
らのＩＦ信号が入力され、前記第２の抵抗体の一方に、前記レジスティブミキサの
バイアス供給用端子が接続される高周波増幅器。
【請求項１９】少なくともＦＥＴを備え、そのＦＥＴ
のゲートにはＬＯ信号が入力され、前記ＦＥＴのドレイ
ンにはＲＦ信号が入力され、前記ＦＥＴのドレインから
ＩＦ信号が取り出されるレジスティブミキサであって、一方が前記ＦＥＴのソースと接続されており、他方が接
地されている共振回路をさらに備え、前記ＦＥＴのソース端のインピーダンスがＩＦ周波数の
実質上半分の周波数において高インピーダンスとなるレ
ジスティブミキサ。
【請求項２０】少なくともＦＥＴを備え、そのＦＥＴ
のゲートにはＬＯ信号が入力され、前記ＦＥＴのドレイ
ンにはＲＦ信号が入力され、前記ＦＥＴのドレインから
ＩＦ信号が取り出されるレジスティブミキサであって、一方が前記ＦＥＴのドレインと接続されており、他方が
接地されている共振回路をさらに備え、前記ＦＥＴのドレイン端のインピーダンスがＩＦ周波数
の実質上半分の周波数において低インピーダンスとなる
レジスティブミキサ。
【請求項２１】送信信号を出力する送信回路と、受信信号を入力する受信回路とを備え、前記送信回路及び／または前記受信回路には、請求項
１、２、４、５、８、９、１０、１８、１９のいずれか
に記載のレジスティブミキサが用いられている通信機
器。