JP2002152284A - 適応的な等化機能を有するシリアル・データ通信受信機 - Google Patents
適応的な等化機能を有するシリアル・データ通信受信機Info
- Publication number
- JP2002152284A JP2002152284A JP2001265389A JP2001265389A JP2002152284A JP 2002152284 A JP2002152284 A JP 2002152284A JP 2001265389 A JP2001265389 A JP 2001265389A JP 2001265389 A JP2001265389 A JP 2001265389A JP 2002152284 A JP2002152284 A JP 2002152284A
- Authority
- JP
- Japan
- Prior art keywords
- serial data
- frequency response
- equalizer
- data
- values
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03159—Arrangements for removing intersymbol interference operating in the frequency domain
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
- H04L1/203—Details of error rate determination, e.g. BER, FER or WER
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0058—Detection of the synchronisation error by features other than the received signal transition detection of error based on equalizer tap values
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/03592—Adaptation methods
- H04L2025/03738—Manual adaptation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Power Engineering (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 伝送媒体からのデータ・ストリームのデータ
・アイ・サイズを最大化すること。 【解決手段】 シリアル・データ入力と、第１及び第２
のイコライザ（１００）と、第１及び第２のデシリアラ
イザと、等化制御回路とを含むシリアル・データ通信受
信機である。各イコライザは、シリアル・データ入力に
結合され、第１及び第２の等化されたシリアル・データ
出力を有し、その周波数応答は可変である。各デシリア
ライザは、第１及び第２の等化されたシリアル・データ
出力に結合され、第１及び第２の回復されたデータ出力
を有する。等化制御回路は、第２の等化されたシリアル
・データ出力でのデータ・アイ・サイズを、第２のイコ
ライザの周波数応答設定の範囲で測定し、第１のイコラ
イザの周波数応答を、測定されたデータ・アイ・サイズ
に基づいて、周波数応答設定の１つに設定する。
・アイ・サイズを最大化すること。 【解決手段】 シリアル・データ入力と、第１及び第２
のイコライザ（１００）と、第１及び第２のデシリアラ
イザと、等化制御回路とを含むシリアル・データ通信受
信機である。各イコライザは、シリアル・データ入力に
結合され、第１及び第２の等化されたシリアル・データ
出力を有し、その周波数応答は可変である。各デシリア
ライザは、第１及び第２の等化されたシリアル・データ
出力に結合され、第１及び第２の回復されたデータ出力
を有する。等化制御回路は、第２の等化されたシリアル
・データ出力でのデータ・アイ・サイズを、第２のイコ
ライザの周波数応答設定の範囲で測定し、第１のイコラ
イザの周波数応答を、測定されたデータ・アイ・サイズ
に基づいて、周波数応答設定の１つに設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ・キャプチ
ャとクロック回復とのためのシリアル・データ通信受信
機に関し、更に詳しくは、シリアル・データ信号を等化
する受信機及び方法に関する。
ャとクロック回復とのためのシリアル・データ通信受信
機に関し、更に詳しくは、シリアル・データ信号を等化
する受信機及び方法に関する。
【０００２】
【従来の技術】シリアル通信受信機は、特定用途向き集
積回路（ＡＳＩＣ）などの集積回路において、クロック
の同期や、伝送チャネルからのシリアル・データ・スト
リームの回復のために用いられる。クロック信号とデー
タとは、シリアル・データ・ストリームにおける変化
（transition）とこれらの変化が生じる間の有効なデー
タとを検出することによって回復される。ストリームに
おける各サイクル内でデータが有効である時間及び電圧
範囲は、データの「アイ」（眼、eye）と称されてい
る。回復されたデータにおけるビット・エラーを最小化
するためには、シリアル・データ・ストリームをこのア
イの中心近くでサンプリングすることが好ましい。しか
し、伝送チャネルの帯域幅が制限されているという性質
の結果として、時間及び電圧領域において、データ・ア
イの歪み（distortion）や閉鎖（closure）が生じる。
積回路（ＡＳＩＣ）などの集積回路において、クロック
の同期や、伝送チャネルからのシリアル・データ・スト
リームの回復のために用いられる。クロック信号とデー
タとは、シリアル・データ・ストリームにおける変化
（transition）とこれらの変化が生じる間の有効なデー
タとを検出することによって回復される。ストリームに
おける各サイクル内でデータが有効である時間及び電圧
範囲は、データの「アイ」（眼、eye）と称されてい
る。回復されたデータにおけるビット・エラーを最小化
するためには、シリアル・データ・ストリームをこのア
イの中心近くでサンプリングすることが好ましい。しか
し、伝送チャネルの帯域幅が制限されているという性質
の結果として、時間及び電圧領域において、データ・ア
イの歪み（distortion）や閉鎖（closure）が生じる。
【０００３】
【発明が解決しようとする課題】現時点では、データ・
アイの歪み及び閉鎖を制限する１つの方法として、オン
ボード又はオンチップのいずれかに配置されたイコライ
ザを用いて、入来データ信号の固定的な等化を提供する
ものがある。このイコライザは、伝送媒体の周波数応答
に起因する入来データの減衰がロール・オフする周波数
における受信機の電圧感度を上昇させる。正味の効果
は、送信機と伝送媒体と受信機との組合せの周波数応答
の平坦な領域が拡張されることである。しかし、伝送媒
体の周波数応答は、応用例ごとに変動しうる。従って、
イコライザの固定された周波数応答は、ある特定の応用
例には最適でない可能性がある。
アイの歪み及び閉鎖を制限する１つの方法として、オン
ボード又はオンチップのいずれかに配置されたイコライ
ザを用いて、入来データ信号の固定的な等化を提供する
ものがある。このイコライザは、伝送媒体の周波数応答
に起因する入来データの減衰がロール・オフする周波数
における受信機の電圧感度を上昇させる。正味の効果
は、送信機と伝送媒体と受信機との組合せの周波数応答
の平坦な領域が拡張されることである。しかし、伝送媒
体の周波数応答は、応用例ごとに変動しうる。従って、
イコライザの固定された周波数応答は、ある特定の応用
例には最適でない可能性がある。
【０００４】別の方法では、２つの受信機チャネルを用
いて、データ・アイの中のサンプル点を、変化点に対し
て最適化する。それぞれの受信機チャネルは、同じデー
タ・ストリームを見ているのであるが、特定の電圧及び
位相でデータ・ストリームをサンプリングするように調
節することができる。受信機チャネルの出力は、各チャ
ネルの電圧及び位相に関する情報を収集するのに用いら
れる。例えば、一方のチャネルをきれいなデータを集め
ているデータ・アイの中心に配置し、他方のチャネルを
電圧及び位相の両方での走査に用いることが可能であ
る。厳密に同じ点では、これら２つのチャネルは相互に
一致する。しかし、一方のチャネルがデータ・アイの中
心から遠ざかる方向に移動し始めると、データ・アイの
中心においてサンプリングしているチャネルとは一致し
ないデータ・ストリームからの結果を取得し始めるよう
なデータ・アイの領域に到達することになる。この方法
は、データ・アイの内部を走査してその中心を近似する
のに用いることができる。この方法はデータ・アイの中
のサンプル点を最適化するのに用いることができるが、
チャネルの帯域幅が制限されていることの結果として、
依然として、データ・アイの歪みや閉鎖を生じ、従っ
て、受信機の性能が制限されることがある。
いて、データ・アイの中のサンプル点を、変化点に対し
て最適化する。それぞれの受信機チャネルは、同じデー
タ・ストリームを見ているのであるが、特定の電圧及び
位相でデータ・ストリームをサンプリングするように調
節することができる。受信機チャネルの出力は、各チャ
ネルの電圧及び位相に関する情報を収集するのに用いら
れる。例えば、一方のチャネルをきれいなデータを集め
ているデータ・アイの中心に配置し、他方のチャネルを
電圧及び位相の両方での走査に用いることが可能であ
る。厳密に同じ点では、これら２つのチャネルは相互に
一致する。しかし、一方のチャネルがデータ・アイの中
心から遠ざかる方向に移動し始めると、データ・アイの
中心においてサンプリングしているチャネルとは一致し
ないデータ・ストリームからの結果を取得し始めるよう
なデータ・アイの領域に到達することになる。この方法
は、データ・アイの内部を走査してその中心を近似する
のに用いることができる。この方法はデータ・アイの中
のサンプル点を最適化するのに用いることができるが、
チャネルの帯域幅が制限されていることの結果として、
依然として、データ・アイの歪みや閉鎖を生じ、従っ
て、受信機の性能が制限されることがある。
【０００５】従って、伝送媒体の性能を評価して受信機
自体の周波数応答を調節し、この性能を補償して入来デ
ータ・ストリームのアイを開放（オープン）することが
できるようなシリアル・データ通信受信機が望まれてい
る。
自体の周波数応答を調節し、この性能を補償して入来デ
ータ・ストリームのアイを開放（オープン）することが
できるようなシリアル・データ通信受信機が望まれてい
る。
【０００６】
【課題を解決するための手段】本発明の１つの特徴は、
シリアル・データ通信受信機に関係する。このシリアル
・データ通信受信機は、シリアル・データ入力と、第１
及び第２のイコライザと、第１及び第２のデシリアライ
ザと、等化制御回路とを含む。第１及び第２のイコライ
ザは、シリアル・データ入力に結合されており、第１及
び第２の等化されたシリアル・データ出力をそれぞれが
有している。各イコライザは、ある周波数応答設定の範
囲で可変である周波数応答を有する。第１及び第２のデ
シリアライザは、第１及び第２の等化されたシリアル・
データ出力にそれぞれが結合されており、第１及び第２
の回復されたデータ出力をそれぞれが有する。等化制御
回路は、第２の等化されたシリアル・データ出力におけ
るデータ・アイ・サイズを、第２のイコライザの周波数
応答設定の範囲で測定し、第１のイコライザの周波数応
答を、測定されたデータ・アイ・サイズに基づいて、周
波数応答設定の１つに設定する。
シリアル・データ通信受信機に関係する。このシリアル
・データ通信受信機は、シリアル・データ入力と、第１
及び第２のイコライザと、第１及び第２のデシリアライ
ザと、等化制御回路とを含む。第１及び第２のイコライ
ザは、シリアル・データ入力に結合されており、第１及
び第２の等化されたシリアル・データ出力をそれぞれが
有している。各イコライザは、ある周波数応答設定の範
囲で可変である周波数応答を有する。第１及び第２のデ
シリアライザは、第１及び第２の等化されたシリアル・
データ出力にそれぞれが結合されており、第１及び第２
の回復されたデータ出力をそれぞれが有する。等化制御
回路は、第２の等化されたシリアル・データ出力におけ
るデータ・アイ・サイズを、第２のイコライザの周波数
応答設定の範囲で測定し、第１のイコライザの周波数応
答を、測定されたデータ・アイ・サイズに基づいて、周
波数応答設定の１つに設定する。
【０００７】本発明の別の特徴は、シリアル・データ通
信受信機に関する。このシリアル・データ通信受信機
は、シリアル・データ入力と、第１及び第２のイコライ
ザと、第１及び第２のデシリアライザと、コンパレータ
と、周波数応答制御フィードバック回路とを含んでい
る。第１及び第２のイコライザは、シリアル・データ入
力に結合されており、周波数応答をそれぞれが有し、こ
の周波数応答は周波数応答制御入力に基づいてある周波
数応答設定の範囲で可変である、第１及び第２のデシリ
アライザは、第１及び第２のイコライザにそれぞれが結
合されており、第１及び第２の回復されたデータ出力を
それぞれが有する。コンパレータは、第１及び第２の回
復されたデータ出力にそれぞれが結合された第１及び第
２のコンパレータ入力と、エラー出力とを有する。周波
数応答制御フィードバック回路は、エラー出力と前記第
１及び第２のイコライザの少なくとも一方の周波数応答
制御入力との間に結合されており、エラー出力に基づい
てイコライザの周波数応答を調節するように構成されて
いる。
信受信機に関する。このシリアル・データ通信受信機
は、シリアル・データ入力と、第１及び第２のイコライ
ザと、第１及び第２のデシリアライザと、コンパレータ
と、周波数応答制御フィードバック回路とを含んでい
る。第１及び第２のイコライザは、シリアル・データ入
力に結合されており、周波数応答をそれぞれが有し、こ
の周波数応答は周波数応答制御入力に基づいてある周波
数応答設定の範囲で可変である、第１及び第２のデシリ
アライザは、第１及び第２のイコライザにそれぞれが結
合されており、第１及び第２の回復されたデータ出力を
それぞれが有する。コンパレータは、第１及び第２の回
復されたデータ出力にそれぞれが結合された第１及び第
２のコンパレータ入力と、エラー出力とを有する。周波
数応答制御フィードバック回路は、エラー出力と前記第
１及び第２のイコライザの少なくとも一方の周波数応答
制御入力との間に結合されており、エラー出力に基づい
てイコライザの周波数応答を調節するように構成されて
いる。
【０００８】本発明の更に別の特徴は、シリアル・デー
タ信号を適応的に等化する方法である。この方法は、第
１及び第２のイコライザを用いてシリアル・データ信号
を等化して、第１及び第２の等化されたシリアル・デー
タ信号をそれぞれが生じるようにする。次に、第１及び
第２の等化されたシリアル・データ信号はデシリアル化
され、第１及び第２の回復されたデータ信号を生じさせ
る。第２のイコライザの周波数応答は、等化及びデシリ
アル化のステップの間に、周波数応答設定の範囲で変動
される。第２の等化されたシリアル・データ信号におけ
るデータ・アイ・サイズは、周波数応答設定のそれぞれ
に対して測定され、第１のイコライザの周波数応答は、
測定されたデータ・アイ・サイズに基づいて、周波数応
答設定の１つに設定される。
タ信号を適応的に等化する方法である。この方法は、第
１及び第２のイコライザを用いてシリアル・データ信号
を等化して、第１及び第２の等化されたシリアル・デー
タ信号をそれぞれが生じるようにする。次に、第１及び
第２の等化されたシリアル・データ信号はデシリアル化
され、第１及び第２の回復されたデータ信号を生じさせ
る。第２のイコライザの周波数応答は、等化及びデシリ
アル化のステップの間に、周波数応答設定の範囲で変動
される。第２の等化されたシリアル・データ信号におけ
るデータ・アイ・サイズは、周波数応答設定のそれぞれ
に対して測定され、第１のイコライザの周波数応答は、
測定されたデータ・アイ・サイズに基づいて、周波数応
答設定の１つに設定される。
【０００９】
【発明の実施の形態】図１は、入来シリアル差動データ
・ストリームを本発明のある実施例に従って適応的に等
化するのに用いることができる差動プログラマブル・イ
コライザの一例を図解する回路図である。図１には差動
イコライザが示されているが、別の実施例では、シング
ルエンディド・イコライザを用いることもできる。イコ
ライザ１００は、差動端部１０１及び１０２と、差動入
力端子ＩＮＰ及びＩＮＭと、差動出力端子ＯＵＴＰ及び
ＯＵＴＭと、電圧バイアス端子ＯＦＦＳＥＴＰ及びＯＦ
ＦＳＥＴＭとを含む。端部１０１及び１０２は、それぞ
れが、可変抵抗Ｒ１及びＲ２と、コンデンサＣとを含
む。コンデンサＣは、対応する差動入力端子ＩＮＰ及び
ＩＮＭと対応する差動出力端子ＯＵＴＰ及びＯＵＴＭと
の間に直列に結合されている。抵抗Ｒ１は、複数のコン
デンサＣの対応する１つと並列に結合されている。抵抗
Ｒ１は、対応する出力端子ＯＵＴＰ及びＯＵＴＭと対応
する電圧バイアス端子ＯＦＦＳＥＴＰ及びＯＦＦＳＥＴ
Ｍとの間に結合されている。
・ストリームを本発明のある実施例に従って適応的に等
化するのに用いることができる差動プログラマブル・イ
コライザの一例を図解する回路図である。図１には差動
イコライザが示されているが、別の実施例では、シング
ルエンディド・イコライザを用いることもできる。イコ
ライザ１００は、差動端部１０１及び１０２と、差動入
力端子ＩＮＰ及びＩＮＭと、差動出力端子ＯＵＴＰ及び
ＯＵＴＭと、電圧バイアス端子ＯＦＦＳＥＴＰ及びＯＦ
ＦＳＥＴＭとを含む。端部１０１及び１０２は、それぞ
れが、可変抵抗Ｒ１及びＲ２と、コンデンサＣとを含
む。コンデンサＣは、対応する差動入力端子ＩＮＰ及び
ＩＮＭと対応する差動出力端子ＯＵＴＰ及びＯＵＴＭと
の間に直列に結合されている。抵抗Ｒ１は、複数のコン
デンサＣの対応する１つと並列に結合されている。抵抗
Ｒ１は、対応する出力端子ＯＵＴＰ及びＯＵＴＭと対応
する電圧バイアス端子ＯＦＦＳＥＴＰ及びＯＦＦＳＥＴ
Ｍとの間に結合されている。
【００１０】抵抗Ｒ１は抵抗制御端子Ｒ１Ｐ及びＲ１Ｍ
を有し、抵抗Ｒ２は抵抗制御端子Ｒ２Ｐ及びＲ２Ｍを有
する。抵抗Ｒ１及びＲ２の抵抗値は、抵抗制御入力Ｒ１
Ｐ、Ｒ１Ｍ、Ｒ２Ｐ及びＲ２Ｍのそれぞれに与えられる
制御信号によって、ある選択された抵抗値の範囲で変動
する。例えば、ある実施例では、抵抗Ｒ１及びＲ２は、
それぞれが、切替可能な抵抗のアレイを含み、これらの
切替可能な抵抗は、抵抗制御入力Ｒ１Ｐ、Ｒ１Ｍ、Ｒ２
Ｐ及びＲ２Ｍに与えられる制御信号に応答して、回路へ
の及び回路からの結合が可能である。しかし、他の実施
例では、任意の他のタイプの可変抵抗を用いることがで
きる。
を有し、抵抗Ｒ２は抵抗制御端子Ｒ２Ｐ及びＲ２Ｍを有
する。抵抗Ｒ１及びＲ２の抵抗値は、抵抗制御入力Ｒ１
Ｐ、Ｒ１Ｍ、Ｒ２Ｐ及びＲ２Ｍのそれぞれに与えられる
制御信号によって、ある選択された抵抗値の範囲で変動
する。例えば、ある実施例では、抵抗Ｒ１及びＲ２は、
それぞれが、切替可能な抵抗のアレイを含み、これらの
切替可能な抵抗は、抵抗制御入力Ｒ１Ｐ、Ｒ１Ｍ、Ｒ２
Ｐ及びＲ２Ｍに与えられる制御信号に応答して、回路へ
の及び回路からの結合が可能である。しかし、他の実施
例では、任意の他のタイプの可変抵抗を用いることがで
きる。
【００１１】抵抗Ｒ１及びＲ２の抵抗値はイコライザ１
００の周波数応答に影響するから、周波数応答は、これ
らの抵抗値を調節することによって、アドレス周波数応
答設定の範囲で変動しうる。更に、差動電圧を電圧バイ
アス端子ＯＦＦＳＥＴＰ及びＯＦＦＳＥＴＭに与えるこ
とにより、イコライザ１００の差動出力ＯＵＴＰ及びＯ
ＵＴＭの間にオフセット電圧が生じることがありうる。
別の実施例（図示せず）では、適切な制御入力を介して
コンデンサＣのキャパシタンスを変動させることによ
り、イコライザ１００の周波数応答を調節することがで
きる。
００の周波数応答に影響するから、周波数応答は、これ
らの抵抗値を調節することによって、アドレス周波数応
答設定の範囲で変動しうる。更に、差動電圧を電圧バイ
アス端子ＯＦＦＳＥＴＰ及びＯＦＦＳＥＴＭに与えるこ
とにより、イコライザ１００の差動出力ＯＵＴＰ及びＯ
ＵＴＭの間にオフセット電圧が生じることがありうる。
別の実施例（図示せず）では、適切な制御入力を介して
コンデンサＣのキャパシタンスを変動させることによ
り、イコライザ１００の周波数応答を調節することがで
きる。
【００１２】図２は、本発明のある実施例によるシリア
ル・データ通信受信機のブロック図である。この受信機
は、イコライザ１００の周波数応答を最適化することに
よって、等化されたシリアル・データ・ストリームが時
間及び電圧領域において可能な限り最大のデータ・アイ
・サイズを有するようにすることができる。受信機２０
０は、差動シリアル・データ入力２０２と、可変終端抵
抗２０４と、イコライザ１００Ａ及び１００Ｂと、クロ
ック回復及びデシリアライザ回路２０６Ａ及び２０６Ｂ
と、可変遅延要素２０８Ａ及び２０８Ｂと、コンパレー
タ２１０と、イコライザ最適化制御回路２１２と、回復
されたクロック出力２１４Ａ及び２１４Ｂと、回復され
たデータ出力２１６Ａ及び２１６Ｂとを含んでいる。
ル・データ通信受信機のブロック図である。この受信機
は、イコライザ１００の周波数応答を最適化することに
よって、等化されたシリアル・データ・ストリームが時
間及び電圧領域において可能な限り最大のデータ・アイ
・サイズを有するようにすることができる。受信機２０
０は、差動シリアル・データ入力２０２と、可変終端抵
抗２０４と、イコライザ１００Ａ及び１００Ｂと、クロ
ック回復及びデシリアライザ回路２０６Ａ及び２０６Ｂ
と、可変遅延要素２０８Ａ及び２０８Ｂと、コンパレー
タ２１０と、イコライザ最適化制御回路２１２と、回復
されたクロック出力２１４Ａ及び２１４Ｂと、回復され
たデータ出力２１６Ａ及び２１６Ｂとを含んでいる。
【００１３】可変終端抵抗２０４は、差動シリアル・デ
ータ入力２０２と電圧バイアス端子ＶＤＤとの間に結合
されている。抵抗２０４は抵抗制御入力２２４を有し、
この入力はイコライザ最適化制御回路２１２に結合され
ている。抵抗２０４は、可変抵抗を１つ含んでいること
もあるし、又は、複数の切替可能な抵抗で構成されるア
レイを含み、それぞれの抵抗が異なる抵抗値を有してい
る場合もある。個々の抵抗は、抵抗制御入力２２４によ
って、終端回路に対して及び終端回路から切り替えるこ
とができる。
ータ入力２０２と電圧バイアス端子ＶＤＤとの間に結合
されている。抵抗２０４は抵抗制御入力２２４を有し、
この入力はイコライザ最適化制御回路２１２に結合され
ている。抵抗２０４は、可変抵抗を１つ含んでいること
もあるし、又は、複数の切替可能な抵抗で構成されるア
レイを含み、それぞれの抵抗が異なる抵抗値を有してい
る場合もある。個々の抵抗は、抵抗制御入力２２４によ
って、終端回路に対して及び終端回路から切り替えるこ
とができる。
【００１４】イコライザ１００Ａとクロック回復及びデ
シリアライザ回路２０６Ａとは、矢印２２０Ａで示され
ている第１の受信機チャネルＡを形成し、イコライザ１
００Ｂとクロック回復及びデシリアライザ回路２０６Ｂ
とは、矢印２２０Ｂで示されている第２の受信機チャネ
ルＢを形成する。イコライザ１００Ａ及び１００Ｂは、
差動シリアル・データ入力２０２とクロック回復及びデ
シリアライザ回路２０６Ａ及び２０６Ｂとの間に、それ
ぞれが直列に結合されている。イコライザ１００Ａ及び
１００Ｂは、図１を参照して既に述べたように、調節可
能な周波数応答を有する。これらの周波数応答は、抵抗
制御入力Ｒ２Ｐ、Ｒ１Ｐ、Ｒ２Ｍ及びＲ１Ｍを介して調
整することができる。図２では、これらの抵抗制御入力
は、集合的に制御入力２２６Ａ及び２２６Ｂとラベリン
グされている。周波数応答制御入力２２６Ａ及び２２６
Ｂは、等化最適化制御回路２１２に結合されている。
シリアライザ回路２０６Ａとは、矢印２２０Ａで示され
ている第１の受信機チャネルＡを形成し、イコライザ１
００Ｂとクロック回復及びデシリアライザ回路２０６Ｂ
とは、矢印２２０Ｂで示されている第２の受信機チャネ
ルＢを形成する。イコライザ１００Ａ及び１００Ｂは、
差動シリアル・データ入力２０２とクロック回復及びデ
シリアライザ回路２０６Ａ及び２０６Ｂとの間に、それ
ぞれが直列に結合されている。イコライザ１００Ａ及び
１００Ｂは、図１を参照して既に述べたように、調節可
能な周波数応答を有する。これらの周波数応答は、抵抗
制御入力Ｒ２Ｐ、Ｒ１Ｐ、Ｒ２Ｍ及びＲ１Ｍを介して調
整することができる。図２では、これらの抵抗制御入力
は、集合的に制御入力２２６Ａ及び２２６Ｂとラベリン
グされている。周波数応答制御入力２２６Ａ及び２２６
Ｂは、等化最適化制御回路２１２に結合されている。
【００１５】クロック回復及びデシリアライザ回路２０
６Ａ及び２０６Ｂは、等化された入来シリアル・データ
・ストリームからクロック信号とデータとを回復し、回
復された信号を出力２１４Ａ、２１４Ｂ、２１６Ａ及び
２１６Ｂに提供するように構成されている。どのような
タイプのクロック回復及びデシリアライザ回路であって
も、ほとんどが、本発明と共に用いることができる。例
えば、適切なクロック回復及びデシリアライザ回路の１
つが、"Phase Locked Loop for High Speed Data Captu
re of a Serial Data Stream"と題し、１９９７年５月
２７日に発行されたFiedler他への米国特許第５，６３
３，８９９号に開示されている。他の例には、ファイバ
・チャネル及びギガビット・イーサネット（登録商標）
標準などのトランシーバ標準を実現している回路を含む
ものがある。これらの回路の例は、アプライド・マイク
ロサーケッツ・コーポレーション、ビッテス・セミコン
ダクタ・コーポレーション、モトローラ・インク、テキ
サス・インスツルメンツ・インク、インターナショナル
・ビジネス・マシン・コーポレーション、ＬＳＩロジッ
ク・コーポレーションなどによって製造されている。こ
れ以外のクロック回復及びデシリアライザ回路を用いる
ことも可能である。
６Ａ及び２０６Ｂは、等化された入来シリアル・データ
・ストリームからクロック信号とデータとを回復し、回
復された信号を出力２１４Ａ、２１４Ｂ、２１６Ａ及び
２１６Ｂに提供するように構成されている。どのような
タイプのクロック回復及びデシリアライザ回路であって
も、ほとんどが、本発明と共に用いることができる。例
えば、適切なクロック回復及びデシリアライザ回路の１
つが、"Phase Locked Loop for High Speed Data Captu
re of a Serial Data Stream"と題し、１９９７年５月
２７日に発行されたFiedler他への米国特許第５，６３
３，８９９号に開示されている。他の例には、ファイバ
・チャネル及びギガビット・イーサネット（登録商標）
標準などのトランシーバ標準を実現している回路を含む
ものがある。これらの回路の例は、アプライド・マイク
ロサーケッツ・コーポレーション、ビッテス・セミコン
ダクタ・コーポレーション、モトローラ・インク、テキ
サス・インスツルメンツ・インク、インターナショナル
・ビジネス・マシン・コーポレーション、ＬＳＩロジッ
ク・コーポレーションなどによって製造されている。こ
れ以外のクロック回復及びデシリアライザ回路を用いる
ことも可能である。
【００１６】ある実施例では、回路２０６Ａ及び２０６
Ｂは、それぞれが、シリアル入力データ・ストリームを
サンプリングする複数ビット・ラッチを有する位相ロッ
ク・ループを含む。それぞれのラッチ要素は、そのラッ
チ要素が入来シリアル・データ・ストリームをサンプリ
ングする時間を制御するサンプル・クロックを含む。こ
の位相ロック・ループは、入来シリアル・データ・スト
リームの位相及び周波数をオンチップのクロックの位相
及び周波数と比較して、オンチップのクロックが入来シ
リアル・データ・ストリームと一致するまで、オンチッ
プのクロックにあらゆる調節を行う。これにより、この
位相ロック・ループは、データ・ストリームに「固定」
（ロック）される。次に、オンチップのクロックを、キ
ャプチャ・ラッチを用いて適切な時間間隔でデータ・ス
トリームをサンプリングすることにより、データ・スト
リームをデシリアル化（デシリアライズ、シリアル化の
解除）するのに用いることができる。それぞれのチャネ
ルからの回復されたオンチップのクロック信号は回復さ
れたクロック出力２１４Ａ及び２１４Ｂに与えられ、そ
れぞれのチャネルからの回復されたパラレル・データは
回復されたデータ出力２１６Ａ及び２１６Ｂに与えられ
る。
Ｂは、それぞれが、シリアル入力データ・ストリームを
サンプリングする複数ビット・ラッチを有する位相ロッ
ク・ループを含む。それぞれのラッチ要素は、そのラッ
チ要素が入来シリアル・データ・ストリームをサンプリ
ングする時間を制御するサンプル・クロックを含む。こ
の位相ロック・ループは、入来シリアル・データ・スト
リームの位相及び周波数をオンチップのクロックの位相
及び周波数と比較して、オンチップのクロックが入来シ
リアル・データ・ストリームと一致するまで、オンチッ
プのクロックにあらゆる調節を行う。これにより、この
位相ロック・ループは、データ・ストリームに「固定」
（ロック）される。次に、オンチップのクロックを、キ
ャプチャ・ラッチを用いて適切な時間間隔でデータ・ス
トリームをサンプリングすることにより、データ・スト
リームをデシリアル化（デシリアライズ、シリアル化の
解除）するのに用いることができる。それぞれのチャネ
ルからの回復されたオンチップのクロック信号は回復さ
れたクロック出力２１４Ａ及び２１４Ｂに与えられ、そ
れぞれのチャネルからの回復されたパラレル・データは
回復されたデータ出力２１６Ａ及び２１６Ｂに与えられ
る。
【００１７】チャネルＡ及びＢは、それぞれが、「メイ
ン」チャネルとして、又は、「テスト」チャネルとし
て、動作させることができる。特定のチャネルがメイン
・チャネルとして動作するときには、対応するクロック
回復及びデシリアライザ回路２０６Ａ又は２０６Ｂは、
それ自身の回復されたクロック出力を用いて、入来シリ
アル・データ・ストリームをサンプリングし、対応する
回復されたデータ出力２１６Ａ又は２１６Ｂ上に回復さ
れたデータを発生させる。特定のチャネルがテスト・チ
ャネルとして動作するときには、対応するクロック回復
及びデシリアライザ回路２０６Ａ又は２０６Ｂは、他方
の回路２０６Ａ又は２０６Ｂからの回復されたクロック
出力に遅延が加えられたものを用いて、入来シリアル・
データ・ストリームをサンプリングし、対応する回復さ
れたデータ出力２１６Ａ又は２１６Ｂ上に回復されたデ
ータを発生させる。
ン」チャネルとして、又は、「テスト」チャネルとし
て、動作させることができる。特定のチャネルがメイン
・チャネルとして動作するときには、対応するクロック
回復及びデシリアライザ回路２０６Ａ又は２０６Ｂは、
それ自身の回復されたクロック出力を用いて、入来シリ
アル・データ・ストリームをサンプリングし、対応する
回復されたデータ出力２１６Ａ又は２１６Ｂ上に回復さ
れたデータを発生させる。特定のチャネルがテスト・チ
ャネルとして動作するときには、対応するクロック回復
及びデシリアライザ回路２０６Ａ又は２０６Ｂは、他方
の回路２０６Ａ又は２０６Ｂからの回復されたクロック
出力に遅延が加えられたものを用いて、入来シリアル・
データ・ストリームをサンプリングし、対応する回復さ
れたデータ出力２１６Ａ又は２１６Ｂ上に回復されたデ
ータを発生させる。
【００１８】これらの遅延されたサンプル・クロック信
号は、可変の遅延された要素２０８Ａ及び２０８Ｂによ
って発生される。可変の遅延要素２０８Ａは、回復され
たクロック出力２１４Ａとクロック回復及びデシリアラ
イザ回路２０６Ｂのサンプル・クロック入力２３０Ｂと
の間に結合されている。可変の遅延要素２０８Ｂは、回
復されたクロック出力２１４Ｂとクロック回復及びデシ
リアライザ回路２０６Ａのサンプル・クロック入力２３
０Ａとの間に結合されている。可変遅延を調節すること
によって、回路２０６Ａ及び２０６Ｂの一方のサンプル
時間を回路２０６Ａ及び２０６Ｂの他方のサンプル時間
に対して変動させることが可能になり、それによって、
回路２０６Ａ及び２０６Ｂの入力におけるデータ・アイ
のサイズを時間領域において見つけることが可能にな
る。
号は、可変の遅延された要素２０８Ａ及び２０８Ｂによ
って発生される。可変の遅延要素２０８Ａは、回復され
たクロック出力２１４Ａとクロック回復及びデシリアラ
イザ回路２０６Ｂのサンプル・クロック入力２３０Ｂと
の間に結合されている。可変の遅延要素２０８Ｂは、回
復されたクロック出力２１４Ｂとクロック回復及びデシ
リアライザ回路２０６Ａのサンプル・クロック入力２３
０Ａとの間に結合されている。可変遅延を調節すること
によって、回路２０６Ａ及び２０６Ｂの一方のサンプル
時間を回路２０６Ａ及び２０６Ｂの他方のサンプル時間
に対して変動させることが可能になり、それによって、
回路２０６Ａ及び２０６Ｂの入力におけるデータ・アイ
のサイズを時間領域において見つけることが可能にな
る。
【００１９】コンパレータ２１０は比較入力２４０及び
２４２を含み、これらの入力は、回復されたデータ出力
２１６Ａ及び２１６Ｂと比較出力２４４とに結合され
る。比較出力２４４は、回復されたデータ出力２１６Ａ
と回復されたデータ出力２１６Ｂとの間の差異すなわち
エラーを表している。比較出力２４４は、イコライザ最
適化制御回路２１２の入力２４６に結合される。
２４２を含み、これらの入力は、回復されたデータ出力
２１６Ａ及び２１６Ｂと比較出力２４４とに結合され
る。比較出力２４４は、回復されたデータ出力２１６Ａ
と回復されたデータ出力２１６Ｂとの間の差異すなわち
エラーを表している。比較出力２４４は、イコライザ最
適化制御回路２１２の入力２４６に結合される。
【００２０】イコライザ最適化制御回路２１２は、終端
抵抗２０４の抵抗値と、イコライザ１００Ａ及び１００
Ｂの周波数応答と、可変遅延要素２０８Ａ及び２０８Ｂ
によって導入された遅延と、回路２０６Ａ及び２０６Ｂ
の動作状態とを、所定のテスト・シーケンスに従って調
節し、クロック回復及びデシリアライザ回路２０６Ａ及
び２０６Ｂから見てデータ・アイにおける可能な最大限
の開口を結果的に生じるイコライザの周波数応答設定と
終端抵抗とを見つける。このテスト・シーケンスは、プ
ログラムされたコンピュータによって実現することがで
き、例えば、ステート・マシンに縮小することもでき
る。回路２１２の個々の成分又は回路２１２によって実
行される機能は、ハードウェアでも、ソフトウェアで
も、あるいはその両者の組合せによっても、実現するこ
とができる。
抵抗２０４の抵抗値と、イコライザ１００Ａ及び１００
Ｂの周波数応答と、可変遅延要素２０８Ａ及び２０８Ｂ
によって導入された遅延と、回路２０６Ａ及び２０６Ｂ
の動作状態とを、所定のテスト・シーケンスに従って調
節し、クロック回復及びデシリアライザ回路２０６Ａ及
び２０６Ｂから見てデータ・アイにおける可能な最大限
の開口を結果的に生じるイコライザの周波数応答設定と
終端抵抗とを見つける。このテスト・シーケンスは、プ
ログラムされたコンピュータによって実現することがで
き、例えば、ステート・マシンに縮小することもでき
る。回路２１２の個々の成分又は回路２１２によって実
行される機能は、ハードウェアでも、ソフトウェアで
も、あるいはその両者の組合せによっても、実現するこ
とができる。
【００２１】図３は、本発明のある実施例に従ってシリ
アル・データ・ストリームを適応的に等化するテスト・
シーケンスの例を図解している流れ図である。ステップ
３０１では、制御回路２１２は、一方のチャネルをメイ
ン・チャネルとして動作するように設定し、他方のチャ
ネルをテスト・チャネルとして動作するように設定す
る。制御回路２１２は、次に、電圧オフセット（ＯＦＦ
ＳＥＴＰ、ＯＦＦＳＥＴＭ）とＲ１及びＲ２の値とを、
デフォルトに設定する。例えば、電圧オフセットはゼロ
に設定され、Ｒ１及びＲ２の値は、メイン・チャネルの
イコライザが典型的なチャネル応用例に対して最適化さ
れている周波数応答を有するように、設定することがで
きる。ステップ３０２においては、制御回路２１２は、
テスト・チャネル・イコライザにおけるＲ１及びＲ２の
値を、初期値Ｒ１i及びＲ２jに設定する。テスト・チャ
ネル・イコライザにおける各抵抗Ｒ１は同一でなければ
ならず、テスト・チャネル・イコライザにおける各抵抗
Ｒ２も同一でなければならない。しかし、Ｒ１iの値は
Ｒ２jの値と必ずしも同じではない。
アル・データ・ストリームを適応的に等化するテスト・
シーケンスの例を図解している流れ図である。ステップ
３０１では、制御回路２１２は、一方のチャネルをメイ
ン・チャネルとして動作するように設定し、他方のチャ
ネルをテスト・チャネルとして動作するように設定す
る。制御回路２１２は、次に、電圧オフセット（ＯＦＦ
ＳＥＴＰ、ＯＦＦＳＥＴＭ）とＲ１及びＲ２の値とを、
デフォルトに設定する。例えば、電圧オフセットはゼロ
に設定され、Ｒ１及びＲ２の値は、メイン・チャネルの
イコライザが典型的なチャネル応用例に対して最適化さ
れている周波数応答を有するように、設定することがで
きる。ステップ３０２においては、制御回路２１２は、
テスト・チャネル・イコライザにおけるＲ１及びＲ２の
値を、初期値Ｒ１i及びＲ２jに設定する。テスト・チャ
ネル・イコライザにおける各抵抗Ｒ１は同一でなければ
ならず、テスト・チャネル・イコライザにおける各抵抗
Ｒ２も同一でなければならない。しかし、Ｒ１iの値は
Ｒ２jの値と必ずしも同じではない。
【００２２】Ｒ１i及びＲ２jの現在の設定に対しては、
ステップ３０３において、制御回路２１２（図２を参
照）が、比較出力２４４（図２を参照）におけるエラー
・レートをモニタしながら、テスト・チャネル・イコラ
イザにおけるオフセット電圧を異なるオフセット設定の
範囲で掃引する。イコライザ１００Ｂに与えられる電圧
オフセットの大きさが増加するにつれて、出力２１６Ａ
及び２１６Ｂの一方での回復されたデータは、出力２１
６Ａ及び２１６Ｂの他方での回復されたデータとの間に
差異を生じ始める。ステップ３０４では、それぞれの電
圧オフセット設定でビット・エラーが生じるレートが、
制御回路２１２によって、レジスタ又はそれ以外のコン
ピュータ読取可能なメモリに記憶される。記憶されたエ
ラー・レートは、Ｒ１i及びＲ２jの現在の設定に対する
電圧領域におけるデータ・アイのサイズを反映する。
ステップ３０３において、制御回路２１２（図２を参
照）が、比較出力２４４（図２を参照）におけるエラー
・レートをモニタしながら、テスト・チャネル・イコラ
イザにおけるオフセット電圧を異なるオフセット設定の
範囲で掃引する。イコライザ１００Ｂに与えられる電圧
オフセットの大きさが増加するにつれて、出力２１６Ａ
及び２１６Ｂの一方での回復されたデータは、出力２１
６Ａ及び２１６Ｂの他方での回復されたデータとの間に
差異を生じ始める。ステップ３０４では、それぞれの電
圧オフセット設定でビット・エラーが生じるレートが、
制御回路２１２によって、レジスタ又はそれ以外のコン
ピュータ読取可能なメモリに記憶される。記憶されたエ
ラー・レートは、Ｒ１i及びＲ２jの現在の設定に対する
電圧領域におけるデータ・アイのサイズを反映する。
【００２３】ステップ３０５では、制御回路２１２が、
テスト・チャネル・イコライザにおける電圧オフセット
をゼロに戻し、それぞれの設定でのエラー・レートをモ
ニタしながら、テスト・チャネルのデシリアライザにお
けるサンプル・レートをある遅延設定の範囲で制御する
可変遅延要素２０８Ａ又は２０８Ｂによって遅延を掃引
する。ステップ３０６では、制御回路２１２が、それぞ
れの設定に対するエラー・レートを記憶する。記憶され
たエラー・レートは、Ｒ１i及びＲ２jの現在の設定に対
する時間領域におけるデータ・アイのサイズを反映す
る。
テスト・チャネル・イコライザにおける電圧オフセット
をゼロに戻し、それぞれの設定でのエラー・レートをモ
ニタしながら、テスト・チャネルのデシリアライザにお
けるサンプル・レートをある遅延設定の範囲で制御する
可変遅延要素２０８Ａ又は２０８Ｂによって遅延を掃引
する。ステップ３０６では、制御回路２１２が、それぞ
れの設定に対するエラー・レートを記憶する。記憶され
たエラー・レートは、Ｒ１i及びＲ２jの現在の設定に対
する時間領域におけるデータ・アイのサイズを反映す
る。
【００２４】ステップ３０７では、制御回路２１２が、
Ｒ１i及びＲ２jのそれぞれの組合せに対して、ステップ
３０２から３０６までを反復する。Ｒ１i及びＲ２jのそ
れぞれの組合せに対して、データ・アイのサイズが、ス
テップ３０３でオフセット電圧を掃引し、ステップ３０
５で可変遅延を掃引することによって、電圧領域と時間
領域とにおいて、見いだされる。Ｒ１i及びＲ２jのそれ
ぞれの設定に対してデータ・アイのサイズが見いだされ
ると、制御回路２１２は、ステップ３０８で、電圧領域
と時間領域とにおいて結果的に最大のデータ・アイ・サ
イズを生じさせるＲ１及びＲ２の設定の組合せを見つけ
る。これは、ステップ３０４及び３０６で記憶されたビ
ット・エラー・レートを評価することによって、達成さ
れる。制御回路２１２は、ステップ３０４及び３０６で
記憶されたビット・エラー・レートによって表される測
定されたデータ・アイのサイズを、イコライザにおける
Ｒ１及びＲ２に対する設定の全範囲に対して比較する。
これらのデータ・アイ・サイズに基づき、制御回路２１
２は、可能な最大限のデータ・アイ・サイズを与えるＲ
１及びＲ２に対する最適な設定を決定する。
Ｒ１i及びＲ２jのそれぞれの組合せに対して、ステップ
３０２から３０６までを反復する。Ｒ１i及びＲ２jのそ
れぞれの組合せに対して、データ・アイのサイズが、ス
テップ３０３でオフセット電圧を掃引し、ステップ３０
５で可変遅延を掃引することによって、電圧領域と時間
領域とにおいて、見いだされる。Ｒ１i及びＲ２jのそれ
ぞれの設定に対してデータ・アイのサイズが見いだされ
ると、制御回路２１２は、ステップ３０８で、電圧領域
と時間領域とにおいて結果的に最大のデータ・アイ・サ
イズを生じさせるＲ１及びＲ２の設定の組合せを見つけ
る。これは、ステップ３０４及び３０６で記憶されたビ
ット・エラー・レートを評価することによって、達成さ
れる。制御回路２１２は、ステップ３０４及び３０６で
記憶されたビット・エラー・レートによって表される測
定されたデータ・アイのサイズを、イコライザにおける
Ｒ１及びＲ２に対する設定の全範囲に対して比較する。
これらのデータ・アイ・サイズに基づき、制御回路２１
２は、可能な最大限のデータ・アイ・サイズを与えるＲ
１及びＲ２に対する最適な設定を決定する。
【００２５】ステップ３０９では、制御回路２１２は、
メイン・チャネル・イコライザにおけるＲ１及びＲ２を
ステップ３０８で決定された最適な設定に設定する。そ
して、ステップ３１０で、テスト・チャネルにおけるオ
フセット電圧及び遅延はゼロに戻される。シリアル通信
受信機２００（図２を参照）は、これで、ジッタ公差が
最大の状態で、メイン・チャネルを介してデータを受信
する用意ができたことになる。
メイン・チャネル・イコライザにおけるＲ１及びＲ２を
ステップ３０８で決定された最適な設定に設定する。そ
して、ステップ３１０で、テスト・チャネルにおけるオ
フセット電圧及び遅延はゼロに戻される。シリアル通信
受信機２００（図２を参照）は、これで、ジッタ公差が
最大の状態で、メイン・チャネルを介してデータを受信
する用意ができたことになる。
【００２６】次に、Ｒ１及びＲ２の設定が適切であるか
どうかを、図３に示されている手順を連続的又は周期的
にたどることによって、動作の間にモニタすることがで
きる。いずれのチャネルを、メイン・チャネル又はテス
ト・チャネルとして用いることができ、これら２つのチ
ャネルの動作モードは、交互にメイン・チャネルとして
及びテスト・チャネルとして動作するように、相互にピ
ンポンのように交代させることができる。それぞれのモ
ードにおいて、メイン・チャネル・イコライザにおける
Ｒ１及びＲ２の設定は、ステップ３０９で更新されるま
で、一定に保たれる。
どうかを、図３に示されている手順を連続的又は周期的
にたどることによって、動作の間にモニタすることがで
きる。いずれのチャネルを、メイン・チャネル又はテス
ト・チャネルとして用いることができ、これら２つのチ
ャネルの動作モードは、交互にメイン・チャネルとして
及びテスト・チャネルとして動作するように、相互にピ
ンポンのように交代させることができる。それぞれのモ
ードにおいて、メイン・チャネル・イコライザにおける
Ｒ１及びＲ２の設定は、ステップ３０９で更新されるま
で、一定に保たれる。
【００２７】図３に示されているテスト手順によって、
イコライザの周波数応答は、どのような応用例に対して
も最適化することが可能となる。テスト・チャネルにお
けるオフセット電圧と可変遅延とは、Ｒ１及びＲ２のそ
れぞれの設定に対するデータ・アイのサイズを走査する
のに用いられる調整「ノブ」として用いられる。最適化
が完了すると、これらの「ノブ」は、ゼロなどのデフォ
ルト値に戻される。
イコライザの周波数応答は、どのような応用例に対して
も最適化することが可能となる。テスト・チャネルにお
けるオフセット電圧と可変遅延とは、Ｒ１及びＲ２のそ
れぞれの設定に対するデータ・アイのサイズを走査する
のに用いられる調整「ノブ」として用いられる。最適化
が完了すると、これらの「ノブ」は、ゼロなどのデフォ
ルト値に戻される。
【００２８】それぞれのイコライザにおけるコンデンサ
が可変であるような他の実施例では、制御回路２１２
は、それぞれのキャパシタンスの設定に対してテスト・
チャネルにおけるオフセット電圧と可変遅延とを掃引し
て最適なキャパシタンスを決定し、その結果として、最
大のデータ・アイ・サイズを得る。この動作は、図３を
参照して示したものと類似している。
が可変であるような他の実施例では、制御回路２１２
は、それぞれのキャパシタンスの設定に対してテスト・
チャネルにおけるオフセット電圧と可変遅延とを掃引し
て最適なキャパシタンスを決定し、その結果として、最
大のデータ・アイ・サイズを得る。この動作は、図３を
参照して示したものと類似している。
【００２９】イコライザの周波数応答がいったん設定さ
れると、終端抵抗２０４の値は、クロック回復及びデシ
リアライザ回路２０６Ａ及び２０６Ｂから見たデータ・
アイのサイズを更に最大化するように設定することもで
きる。図４は、本発明のある実施例によるこの手順を図
解している流れ図である。ステップ４０１では、制御回
路２１２が、終端抵抗２０４を通常の設定に設定する。
ステップ４０２では、制御回路２１２は、コンパレータ
出力２４４でのビット・エラー・レートをモニタしなが
ら、テスト・チャネル・イコライザにおけるオフセット
電圧を掃引する。ステップ４０３では、それぞれのオフ
セット電圧の設定に対して、制御回路２１２が、ビット
・エラー・レートを記憶する。ステップ４０４では、制
御回路２１２は、比較出力２４４でのビット・エラー・
レートをモニタしながら、遅延要素によってテスト・チ
ャネル・デシリアライザに与えられる可変遅延を掃引す
る。ここで再び、それぞれの遅延設定に対して、制御回
路２１２は、結果的に得られるビット・エラー・レート
を記憶する。ステップ４０６では、それぞれの終端抵抗
設定に対して、ステップ４０２ないし４０５を、ある設
定の範囲で反復する。ステップ４０７では、制御回路２
１２が、最大のデータ・アイ・サイズを結果的に生じさ
せる終端抵抗設定を見つけ、ステップ４０８で、終端抵
抗２０４を最適な設定に設定する。ステップ４０９で
は、オフセット電圧と遅延とが、ゼロ又はそれ以外の何
らかのデフォルト値に戻される。
れると、終端抵抗２０４の値は、クロック回復及びデシ
リアライザ回路２０６Ａ及び２０６Ｂから見たデータ・
アイのサイズを更に最大化するように設定することもで
きる。図４は、本発明のある実施例によるこの手順を図
解している流れ図である。ステップ４０１では、制御回
路２１２が、終端抵抗２０４を通常の設定に設定する。
ステップ４０２では、制御回路２１２は、コンパレータ
出力２４４でのビット・エラー・レートをモニタしなが
ら、テスト・チャネル・イコライザにおけるオフセット
電圧を掃引する。ステップ４０３では、それぞれのオフ
セット電圧の設定に対して、制御回路２１２が、ビット
・エラー・レートを記憶する。ステップ４０４では、制
御回路２１２は、比較出力２４４でのビット・エラー・
レートをモニタしながら、遅延要素によってテスト・チ
ャネル・デシリアライザに与えられる可変遅延を掃引す
る。ここで再び、それぞれの遅延設定に対して、制御回
路２１２は、結果的に得られるビット・エラー・レート
を記憶する。ステップ４０６では、それぞれの終端抵抗
設定に対して、ステップ４０２ないし４０５を、ある設
定の範囲で反復する。ステップ４０７では、制御回路２
１２が、最大のデータ・アイ・サイズを結果的に生じさ
せる終端抵抗設定を見つけ、ステップ４０８で、終端抵
抗２０４を最適な設定に設定する。ステップ４０９で
は、オフセット電圧と遅延とが、ゼロ又はそれ以外の何
らかのデフォルト値に戻される。
【００３０】次に、イコライザと終端抵抗との周波数応
答を、シリアル・データ通信受信機が実現されるそれぞ
れの応用例に対して最適化することができる。伝送媒体
の周波数応答は応用例ごとに変動するので、本発明によ
るシリアル・データ通信受信機は、動作中に伝送媒体の
パフォーマンスを評価し、終端抵抗とイコライザとを用
いて受信機のパフォーマンスを調節し、入来データの
「アイ」を開いてビット・エラーを縮小させることがで
きる。このようにして、受信機のパフォーマンスとジッ
タの公差とを、どのような応用例に対してでも自動的に
最大化することができる。
答を、シリアル・データ通信受信機が実現されるそれぞ
れの応用例に対して最適化することができる。伝送媒体
の周波数応答は応用例ごとに変動するので、本発明によ
るシリアル・データ通信受信機は、動作中に伝送媒体の
パフォーマンスを評価し、終端抵抗とイコライザとを用
いて受信機のパフォーマンスを調節し、入来データの
「アイ」を開いてビット・エラーを縮小させることがで
きる。このようにして、受信機のパフォーマンスとジッ
タの公差とを、どのような応用例に対してでも自動的に
最大化することができる。
【００３１】以上では本発明を好適実施例を参照しなが
ら説明したが、この技術分野の当業者であれば、本発明
の精神及び範囲から逸脱することなく、その形態及び詳
細において変更を行うことができることを認識するはず
である。例えば、上述した受信機装置では、広範囲のデ
シリアライザ回路を用いることができる。また、本発明
によると、広範囲のテスト手順とテスト・シーケンスと
を用いて、シリアル・データ・ストリームを適応的に等
化することができる。これらの手順及びシーケンスは、
例えば、組合せ論理、有限ステート・マシン、プログラ
マブル・コンピュータなど、ハードウェア又はソフトウ
ェアにおいて実現することができる。更に、この出願に
おいて用いられている「結合」という用語は、様々なタ
イプの接続や結合を含むのであって、直接的な接続や、
１つ又は複数の中間的な成分を介した接続を含みうる。
ら説明したが、この技術分野の当業者であれば、本発明
の精神及び範囲から逸脱することなく、その形態及び詳
細において変更を行うことができることを認識するはず
である。例えば、上述した受信機装置では、広範囲のデ
シリアライザ回路を用いることができる。また、本発明
によると、広範囲のテスト手順とテスト・シーケンスと
を用いて、シリアル・データ・ストリームを適応的に等
化することができる。これらの手順及びシーケンスは、
例えば、組合せ論理、有限ステート・マシン、プログラ
マブル・コンピュータなど、ハードウェア又はソフトウ
ェアにおいて実現することができる。更に、この出願に
おいて用いられている「結合」という用語は、様々なタ
イプの接続や結合を含むのであって、直接的な接続や、
１つ又は複数の中間的な成分を介した接続を含みうる。
【図１】入来シリアル差動データ・ストリームを本発明
のある実施例に従って適応的に等化するのに用いること
ができる差動プログラマブル・イコライザを図解してい
る回路図である。
のある実施例に従って適応的に等化するのに用いること
ができる差動プログラマブル・イコライザを図解してい
る回路図である。
【図２】本発明のある実施例によるシリアル・データ通
信受信機のブロック図であり、この受信機では図１に示
されているイコライザが用いられている。
信受信機のブロック図であり、この受信機では図１に示
されているイコライザが用いられている。
【図３】本発明のある実施例に従ってシリアル・データ
・ストリームを適応的に等化するためのテスト・シーケ
ンスの例を図解する流れ図である。
・ストリームを適応的に等化するためのテスト・シーケ
ンスの例を図解する流れ図である。
【図４】本発明のある実施例に従って終端抵抗を適応的
に設定するためのテスト・シーケンスの例を図解する流
れ図である。
に設定するためのテスト・シーケンスの例を図解する流
れ図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブレット・ディー・ハーディ アメリカ合衆国ミネソタ州55318，チャス カ，フェアウェイ・ドライブ 2920 (72)発明者 マイケル・ジェンキンス アメリカ合衆国カリフォルニア州95125, サン・ホセ，エルダーベリー・ウェイ 1647 Ｆターム(参考） 5K029 AA03 HH05 KK01 KK25 5K046 AA01 BB05 CC08 DD02 DD12 EE02 EE15 EE49 EE50
Claims (19)
- 【請求項１】 シリアル・データ信号を適応的に等化す
る方法であって、 （ａ）第１及び第２のイコライザを用いてシリアル・デ
ータ信号を等化して、 それぞれ第１及び第２の等化されたシリアル・データ信
号を生じさせるステップと、 （ｂ）前記第１及び第２の等化されたシリアル・データ
信号をデシリアル化して、第１及び第２の回復されたデ
ータ信号を生じさせるステップと、 （ｃ）ステップ（ａ）及び（ｂ）の間に、前記第２のイ
コライザの周波数応答を周波数応答設定の範囲で変動さ
せるステップと、 （ｄ）前記周波数応答設定のそれぞれに対して、前記第
２の等化されたシリアル・データ信号におけるデータ・
アイ・サイズを測定するステップと、 （ｅ）ステップ（ｄ）において測定されたデータ・アイ
・サイズに基づいて、前記第１のイコライザの周波数応
答を前記周波数応答設定の１つに設定するステップと、 を含むことを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、 ステップ（ｃ）は、前記第２のイコライザにおける抵抗
値をある抵抗値の範囲で変動させるステップを含み、 ステップ（ｅ）は、前記第１のイコライザにおける抵抗
値を、前記抵抗値の範囲に含まれる抵抗値の１つに設定
するステップを含むことを特徴とする方法。 - 【請求項３】 請求項１記載の方法において、 ステップ（ｃ）は、前記第２のイコライザにおけるキャ
パシタンス値をあるキャパシタンス値の範囲で変動させ
るステップを含み、 ステップ（ｅ）は、前記第１のイコライザにおけるキャ
パシタンス値を、前記キャパシタンス値の範囲に含まれ
るキャパシタンス値の１つに設定するステップを含むこ
とを特徴とする方法。 - 【請求項４】 請求項１記載の方法において、前記第２
の等化されたシリアル・データ信号は第１のサンプル・
クロック信号を用いてステップ（ｂ）でデシリアル化さ
れ、ステップ（ｄ）は、 （ｄ）（１）前記第１のサンプル・クロックを、前記第
２の等化されたシリアル・データ信号に対してある可変
な遅延だけ遅延させるステップと、 （ｄ）（２）ステップ（ｃ）におけるそれぞれの周波数
応答設定に対して、前記可変遅延をある遅延値の範囲で
変動させるステップと、 （ｄ）（３）前記遅延値のそれぞれに対して、前記第２
の回復されたデータ信号におけるエラーを検出するステ
ップと、 （ｄ）（４）前記周波数応答設定のそれぞれに対して、
ステップ（ｄ）（３）において検出されたエラーに基づ
いて、前記データ・アイ・サイズを測定するステップ
と、 を含むことを特徴とする方法。 - 【請求項５】 請求項４記載の方法において、ステップ
（ｄ）（３）は、 前記第１及び第２の回復されたデータ信号をある時間に
わたって相互に比較して、前記遅延値のそれぞれに対
し、前記第２の回復されたデータ信号に対するビット・
エラー・レートを取得するステップと、 前記周波数応答設定のそれぞれに対して、前記遅延値の
それぞれに対する前記ビット・エラー・レートをコンピ
ュータ読み取り可能なメモリに記憶するステップと、 を含むことを特徴とする方法。 - 【請求項６】 請求項４記載の方法において、 （ｆ）前記第１の等化されたシリアル・データ信号をデ
シリアル化する際に、前記第１のサンプル・クロックを
前記第１の等化されたシリアル・データ信号から回復す
るステップを更に含むことを特徴とする方法。 - 【請求項７】 請求項１記載の方法において、ステップ
（ｄ）は、 （ｄ）（１）ステップ（ｃ）におけるそれぞれの周波数
応答設定に対して、前記第２の等化されたシリアル・デ
ータ信号の電圧オフセットをある電圧オフセット値の範
囲で変動させるステップと、 （ｄ）（２）前記電圧オフセット値のそれぞれに対し
て、前記第２の回復されたデータ信号におけるエラーを
検出するステップと、 （ｄ）（３）前記周波数応答設定のそれぞれに対して、
ステップ（ｄ）（２）において検出されたエラーに基づ
いて、前記データ・アイ・サイズを測定するステップ
と、 を含むことを特徴とする方法。 - 【請求項８】 請求項７記載の方法において、ステップ
（ｄ）（３）は、 前記第１及び第２の回復されたデータ信号をある時間に
わたって相互に比較して、前記電圧オフセット値のそれ
ぞれに対し、前記第２の回復されたデータ信号に対する
ビット・エラー・レートを取得するステップと、 前記周波数応答設定のそれぞれに対して、前記電圧オフ
セット値のそれぞれに対する前記ビット・エラー・レー
トをコンピュータ読み取り可能なメモリに記憶するステ
ップと、 を含むことを特徴とする方法。 - 【請求項９】 請求項１記載の方法において、 （ｆ）ステップ（ｂ）の間に、前記第１のイコライザの
周波数応答を、前記周波数応答設定の範囲で変動させる
ステップと、 （ｇ）ステップ（ｆ）における前記周波数応答設定のそ
れぞれに対して、前記第１の等化されたシリアル・デー
タ信号におけるデータ・アイ・サイズを測定するステッ
プと、 （ｈ）ステップ（ｇ）において測定されたデータ・アイ
・サイズに基づいて、前記第２のイコライザの周波数応
答を、ステップ（ｆ）における前記周波数応答設定の１
つに設定するステップと、 （ｊ）ステップ（ｃ）ないし（ｅ）のパフォーマンスと
ステップ（ｆ）ないし（ｈ）のパフォーマンスとの間で
交代するステップと、 を更に含むことを特徴とする方法。 - 【請求項１０】 請求項１記載の方法において、 （ｆ）受信されたシリアル・データ信号を可変終端抵抗
を用いて終端するステップと、 （ｇ）ステップ（ｂ）及び（ｃ）の間に、前記終端抵抗
をある終端抵抗値の範囲で変動させるステップと、 （ｈ）ステップ（ｇ）における前記終端抵抗値のそれぞ
れに対して、前記第２の等化されたシリアル・データ信
号におけるデータ・アイ・サイズを測定するステップ
と、 （ｉ）ステップ（ｈ）において測定されたデータ・アイ
・サイズに基づいて、前記終端抵抗を前記終端抵抗値の
１つに設定するステップと、 を更に含むことを特徴とする方法。 - 【請求項１１】 請求項１０記載の方法において、ステ
ップ（ｈ）は、 （ｊ）ステップ（ｂ）において前記第２の等化されたシ
リアル・データ信号をデシリアル化するのに用いられる
サンプル・クロックを、前記第２の等化されたシリアル
・データ信号に対して可変遅延だけ遅延させるステップ
と、 （ｋ）ステップ（ｈ）におけるそれぞれの終端抵抗値に
対して、前記可変遅延をある遅延値の範囲で変動させる
ステップと、 （ｌ）ステップ（ｋ）における前記遅延値のそれぞれに
対して、前記第２の回復されたデータ信号におけるエラ
ーを検出するステップと、 （ｍ）前記遅延値のそれぞれに対して、ステップ（ｌ）
において検出されたエラーに基づいて、前記データ・ア
イ・サイズを測定するステップと、 を含むことを特徴とする方法。 - 【請求項１２】 請求項１０記載の方法において、ステ
ップ（ｈ）は、 （ｉ）ステップ（ｈ）におけるそれぞれの終端抵抗値に
対して、前記第２の等化されたシリアル・データ信号の
電圧オフセットをある電圧オフセット値の範囲で変動さ
せるステップと、 （ｊ）ステップ（ｉ）における前記電圧オフセット値の
それぞれに対して、前記第２の回復されたデータ信号に
おけるエラーを検出するステップと、 （ｋ）前記終端抵抗値のそれぞれに対して、ステップ
（ｊ）において検出されたエラーに基づいて、前記デー
タ・アイ・サイズを測定するステップと、 を含むことを特徴とする方法。 - 【請求項１３】 シリアル・データ通信受信機であっ
て、 シリアル・データ入力と、 前記シリアル・データ入力に結合されており、第１及び
第２の等化されたシリアル・データ出力をそれぞれが有
する第１及び第２のイコライザであって、ある周波数応
答設定の範囲で可変である周波数応答をそれぞれが有す
る第１及び第２のイコライザと、 前記第１及び第２の等化されたシリアル・データ出力に
それぞれが結合されており、第１及び第２の回復された
データ出力をそれぞれが有する第１及び第２のデシリア
ライザと、 前記第２の等化されたシリアル・データ出力におけるデ
ータ・アイ・サイズを、前記第２のイコライザの前記周
波数応答設定の範囲で測定し、前記第１のイコライザの
周波数応答を、前記測定されたデータ・アイ・サイズに
基づいて、前記周波数応答設定の１つに設定する等化制
御手段と、 を備えていることを特徴とするシリアル・データ通信受
信機。 - 【請求項１４】 請求項１３記載のシリアル・データ通
信受信機において、 前記第１及び第２のイコライザはそれぞれが可変抵抗を
備えており、前記可変抵抗は、前記イコライザの周波数
応答に影響し、ある抵抗値の範囲で可変であり、 前記等化制御手段は、前記第２のイコライザの可変抵抗
を前記抵抗値の範囲で変動させ、前記第２の等化された
シリアル・データ出力におけるデータ・アイ・サイズを
前記抵抗値の範囲で測定し、前記第１のイコライザの抵
抗を前記測定されたデータ・アイ・サイズに基づいて前
記抵抗値の１つに設定する手段を備えていることを特徴
とするシリアル・データ通信受信機。 - 【請求項１５】 請求項１３記載のシリアル・データ通
信受信機において、 前記第１及び第２のイコライザはそれぞれが可変キャパ
シタンスを備えており、前記可変キャパシタンスは、前
記イコライザの周波数応答に影響し、あるキャパシタン
ス値の範囲で可変であり、 前記等化制御手段は、前記第２のイコライザの可変キャ
パシタンスを前記キャパシタンス値の範囲で変動させ、
前記第２の等化されたシリアル・データ出力におけるデ
ータ・アイ・サイズを前記キャパシタンス値の範囲で測
定し、前記第１のイコライザのキャパシタンスを前記測
定されたデータ・アイ・サイズに基づいて前記キャパシ
タンス値の１つに設定する手段を備えていることを特徴
とするシリアル・データ通信受信機。 - 【請求項１６】 請求項１３記載のシリアル・データ通
信受信機において、 前記第２のデシリアライザはサンプル・クロック入力を
備えており、このサンプル・クロック入力は前記第２の
等化されたシリアル・データ出力のサンプリングを制御
し、 前記等化制御手段は、 前記サンプル・クロック入力と直列に結合されており、
ある遅延値の範囲で可変である可変遅延と、 前記第１及び第２の回復されたデータ出力にそれぞれが
結合された第１及び第２の比較入力と比較出力とを有す
るコンパレータと、 前記遅延値のそれぞれに対する前記第２の回復されたデ
ータ信号に対して前記比較出力からのビット・エラー・
レートをある時間にわたって測定する際に、それぞれの
周波数応答設定に対して前記可変遅延を前記遅延値の範
囲で変動させるように構成されている制御回路と、 を備えていることを特徴とするシリアル・データ通信受
信機。 - 【請求項１７】 請求項１３記載のシリアル・データ通
信受信機において、 前記第２のイコライザは電圧オフセットを備えており、
この電圧オフセットはある電圧オフセット値の範囲で可
変であり、 前記等化制御手段は、 前記第１及び第２の回復されたデータ出力にそれぞれが
結合された第１及び第２の比較入力と比較出力とを有す
るコンパレータと、 前記電圧オフセット値のそれぞれに対する前記第２の回
復されたデータ信号に対して前記比較出力からのビット
・エラー・レートをある時間にわたって測定する際に、
それぞれの周波数応答設定に対して前記電圧オフセット
を前記電圧オフセット値の範囲で変動させるように構成
されている制御回路と、 を備えていることを特徴とするシリアル・データ通信受
信機。 - 【請求項１８】 請求項１３記載のシリアル・データ通
信受信機において、 前記シリアル・データ入力に結合されており、ある終端
抵抗値の範囲で可変である終端抵抗を更に備えており、 前記等化制御手段は、前記第２の等化されたシリアル・
データ出力におけるデータ・アイ・サイズを前記終端抵
抗値の範囲で測定し、前記終端抵抗値を前記測定された
データ・アイ・サイズに基づいて前記終端抵抗値の１つ
に設定する手段を備えていることを特徴とするシリアル
・データ通信受信機。 - 【請求項１９】 シリアル・データ通信受信機であっ
て、 シリアル・データ入力と、 前記シリアル・データ入力に結合されており、周波数応
答をそれぞれが有する第１及び第２のイコライザであっ
て、この周波数応答は周波数応答制御入力に基づいてあ
る周波数応答設定の範囲で可変である、第１及び第２の
イコライザと、 前記第１及び第２のイコライザにそれぞれが結合されて
おり、第１及び第２の回復されたデータ出力をそれぞれ
が有する第１及び第２のデシリアライザと、 前記第１及び第２の回復されたデータ出力にそれぞれが
結合された第１及び第２のコンパレータ入力とエラー出
力とを有するコンパレータと、 前記エラー出力と前記第１及び第２のイコライザの少な
くとも一方の周波数応答制御入力との間に結合されてお
り、前記エラー出力に基づいて前記イコライザの周波数
応答を調節するように構成された周波数応答制御フィー
ドバック回路と、 を備えていることを特徴とするシリアル・データ通信受
信機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/677,269 US6731683B1 (en) | 2000-10-02 | 2000-10-02 | Serial data communication receiver having adaptive equalization |
| US09/677269 | 2000-10-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002152284A true JP2002152284A (ja) | 2002-05-24 |
| JP5079194B2 JP5079194B2 (ja) | 2012-11-21 |
Family
ID=24718016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001265389A Expired - Fee Related JP5079194B2 (ja) | 2000-10-02 | 2001-09-03 | 適応的な等化機能を有するシリアル・データ通信受信機 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6731683B1 (ja) |
| EP (1) | EP1193931A3 (ja) |
| JP (1) | JP5079194B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004051950A1 (ja) * | 2002-12-05 | 2004-06-17 | Fujitsu Limited | ディジタル信号受信装置、該ディジタル信号受信装置を有する光伝送装置及び識別点制御方法 |
| KR100751501B1 (ko) * | 2002-11-05 | 2007-08-23 | 피니사 코포레이숀 | 다수의 선택가능한 등화기를 사용하여 광 데이터스트림에서의 간섭을 감소시키는 시스템 및 방법 |
| JP2009159257A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Ltd | 伝送特性調整装置、回路基板、及び伝送特性調整方法 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1371200B1 (en) * | 2001-03-01 | 2011-10-12 | Broadcom Corporation | Compensation of distortion due to channel and to receiver, in a parallel transmission system |
| US6928572B2 (en) * | 2001-06-29 | 2005-08-09 | Intel Corporation | Multistage clock delay circuit and method |
| US6981204B2 (en) * | 2002-07-19 | 2005-12-27 | Texas Instruments Incorporated | Programmable glitch filter for an asynchronous data communication interface |
| US20050149791A1 (en) * | 2002-12-05 | 2005-07-07 | Fujitsu Limited | Digital signal receiving apparatus, an optical transmission apparatus therewith, and a discriminating point control method |
| US7447278B2 (en) * | 2003-05-21 | 2008-11-04 | International Business Machines Corporation | Apparatus for transmitting and receiving data |
| US7352815B2 (en) * | 2003-06-23 | 2008-04-01 | International Business Machines Corporation | Data transceiver and method for equalizing the data eye of a differential input data signal |
| US7639736B2 (en) | 2004-05-21 | 2009-12-29 | Rambus Inc. | Adaptive receive-side equalization |
| US7274242B2 (en) * | 2004-11-02 | 2007-09-25 | Rambus Inc. | Pass transistors with minimized capacitive loading |
| US7271623B2 (en) * | 2004-12-17 | 2007-09-18 | Rambus Inc. | Low-power receiver equalization in a clocked sense amplifier |
| EP2375662B1 (en) | 2005-01-20 | 2018-09-26 | Rambus Inc. | High-speed signaling systems with adaptable pre-emphasis and equalization |
| US7167410B2 (en) * | 2005-04-26 | 2007-01-23 | Magnalynx | Memory system and memory device having a serial interface |
| US7599396B2 (en) * | 2005-07-11 | 2009-10-06 | Magnalynx, Inc. | Method of encoding and synchronizing a serial interface |
| KR100795724B1 (ko) * | 2005-08-24 | 2008-01-17 | 삼성전자주식회사 | 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법 |
| US7639737B2 (en) | 2006-04-27 | 2009-12-29 | Rambus Inc. | Adaptive equalization using correlation of edge samples with data patterns |
| US7640463B2 (en) * | 2006-06-30 | 2009-12-29 | Lsi Corporation | On-chip receiver eye finder circuit for high-speed serial link |
| WO2008085964A2 (en) | 2007-01-08 | 2008-07-17 | Rambus Inc. | Adaptive continuous-time line equalizer for correcting the first post-cursor isi |
| KR101300659B1 (ko) * | 2007-01-19 | 2013-08-30 | 삼성전자주식회사 | 등화기를 갖는 수신기 및 그것의 등화방법 |
| WO2009003129A2 (en) * | 2007-06-27 | 2008-12-31 | Rambus Inc. | Methods and circuits for adaptive equalization and channel characterization using live data |
| JP2009159256A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Ltd | 伝送特性調整装置、回路基板、及び伝送特性調整方法 |
| US8167429B1 (en) | 2008-06-10 | 2012-05-01 | M&S Technologies, Inc. | Ophthalmic examination system wireless interface device |
| US8419184B1 (en) | 2008-06-10 | 2013-04-16 | M+S Technologies, Inc. | Ophthalmic examination system interface device |
| US20100097087A1 (en) * | 2008-10-20 | 2010-04-22 | Stmicroelectronics, Inc. | Eye mapping built-in self test (bist) method and apparatus |
| JP5542413B2 (ja) * | 2008-11-12 | 2014-07-09 | 東京応化工業株式会社 | レジスト組成物及びレジストパターン形成方法 |
| US9222972B1 (en) | 2010-09-17 | 2015-12-29 | Altera Corporation | On-die jitter generator |
| US8433958B2 (en) * | 2010-09-17 | 2013-04-30 | Altera Corporation | Bit error rate checker receiving serial data signal from an eye viewer |
| US9008196B2 (en) * | 2011-04-28 | 2015-04-14 | International Business Machines Corporation | Updating interface settings for an interface |
| US11228418B2 (en) | 2018-11-30 | 2022-01-18 | International Business Machines Corporation | Real-time eye diagram optimization in a high speed IO receiver |
| CN112187256B (zh) * | 2019-07-04 | 2023-08-25 | 智原微电子(苏州)有限公司 | 时钟数据恢复装置及其操作方法 |
| US11005688B2 (en) | 2019-08-21 | 2021-05-11 | Analog Bits Inc. | Common-mode control for AC-coupled receivers |
| US10944602B1 (en) * | 2019-09-11 | 2021-03-09 | Analog Bits Inc. | Passive linear equalizer for serial wireline receivers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE793458A (fr) * | 1971-12-30 | 1973-06-28 | Philips Nv | Dispositif d'egalisation automatique |
| US3824501A (en) * | 1973-07-12 | 1974-07-16 | Bell Telephone Labor Inc | Automatic cable equalizer |
| JPH0687540B2 (ja) * | 1988-11-10 | 1994-11-02 | 日本電気株式会社 | 復調装置 |
| JP2944895B2 (ja) * | 1994-09-02 | 1999-09-06 | 株式会社日立製作所 | 情報再生装置及び情報記録方法 |
| US5633899A (en) | 1996-02-02 | 1997-05-27 | Lsi Logic Corporation | Phase locked loop for high speed data capture of a serial data stream |
-
2000
- 2000-10-02 US US09/677,269 patent/US6731683B1/en not_active Expired - Lifetime
-
2001
- 2001-09-03 JP JP2001265389A patent/JP5079194B2/ja not_active Expired - Fee Related
- 2001-09-19 EP EP01121756A patent/EP1193931A3/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100751501B1 (ko) * | 2002-11-05 | 2007-08-23 | 피니사 코포레이숀 | 다수의 선택가능한 등화기를 사용하여 광 데이터스트림에서의 간섭을 감소시키는 시스템 및 방법 |
| US7546042B2 (en) | 2002-11-05 | 2009-06-09 | Finisar Corporation | System and method for reducing interference in an optical data stream using multiple, selectable equalizers |
| WO2004051950A1 (ja) * | 2002-12-05 | 2004-06-17 | Fujitsu Limited | ディジタル信号受信装置、該ディジタル信号受信装置を有する光伝送装置及び識別点制御方法 |
| JP2009159257A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Ltd | 伝送特性調整装置、回路基板、及び伝送特性調整方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6731683B1 (en) | 2004-05-04 |
| JP5079194B2 (ja) | 2012-11-21 |
| EP1193931A3 (en) | 2009-06-03 |
| EP1193931A2 (en) | 2002-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5079194B2 (ja) | 適応的な等化機能を有するシリアル・データ通信受信機 | |
| US11121893B2 (en) | Equalizing transmitter and method of operation | |
| US10367636B2 (en) | Phase calibration of clock signals | |
| US6757327B1 (en) | Serial data communication receiver having adaptive termination resistors | |
| US9628304B2 (en) | Digital equalizer adaptation using on-die instrument | |
| US8243782B2 (en) | Statistically-adapted receiver and transmitter equalization | |
| JP5511091B2 (ja) | 埋め込み電力制御を有するプログラマブル高速ケーブル | |
| US8300684B2 (en) | Real-time eye monitor for statistical filter parameter calibration | |
| KR102443822B1 (ko) | 다중와이어 스큐를 교정하기 위한 방법 및 시스템 | |
| US10797683B1 (en) | Calibration circuit and associated calibrating method capable of precisely adjusting clocks with distorted duty cycles and phases | |
| US8446940B2 (en) | Adaptive receive-side equalization | |
| US6701466B1 (en) | Serial data communication receiver having adaptively minimized capture latch offset voltage | |
| US7493095B2 (en) | PMA RX in coarse loop for high speed sampling | |
| US20150023398A1 (en) | Voltage regulator for a serializer/deserializer communication application | |
| US20100238993A1 (en) | An integrated equalization and cdr adaptation engine with single error monitor circuit | |
| US20180076985A1 (en) | Equalizer circuit optimization using coarse frequency detection | |
| EP2451129A2 (en) | Tracking data eye operating margin for steady state adaptation | |
| WO2013081572A2 (en) | Methods and circuits for reducing clock jitter | |
| US9325546B1 (en) | Data rate and PVT adaptation with programmable bias control in a SerDes receiver | |
| US20160072650A1 (en) | Adaptive termination tuning with biased phase detector in a serdes receiver | |
| KR101203457B1 (ko) | 중앙제어장치를 사용한 다중채널수신기 | |
| US6995618B1 (en) | VCO feedback loop to reduce phase noise | |
| Mandal et al. | A 2.68 mW/Gbps, 1.62-8.1 Gb/s Receiver for Embedded DisplayPort Version1. 4b to Support 14dB Channel Loss | |
| Suttorp et al. | A 10-Gb/s CMOS serial-link receiver using eye-opening monitoring for adaptive equalization and for clock and data recovery | |
| US20190207788A1 (en) | Method and system for calibrating equalizers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080903 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110701 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111003 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120413 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120713 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120731 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120829 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150907 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| LAPS | Cancellation because of no payment of annual fees |