JP2002151592A - 自動レイアウト方法及びその装置 - Google Patents

Abstract

(57)【要約】 【課題】チップ面積の増加によるコストの上昇を最低限
に抑えつつ、ビアホールのエレクトロマイグレーション
耐性を必要十分なだけ向上する。 【解決手段】指定ネットのセル配置を行うセル配置ステ
ップＳ１と、セル配置結果を検証する検証ステップＳ２
と、セル配置後に配線を行う配線ステップＳ３と、配置
配線後のレイアウトデータに対してビアホール毎に電流
値を検索するととともにこの検索結果に基づき配置が必
要となった多ビアホールを構成する単位ビアホールの並
列配置数を決めるビアホール配置数決定ステップＳ４
と、多ビアホールの配置に伴い修正が必要な配線を修正
する配線修正ステップＳ５と、配線修正結果を検証する
検証ステップＳ６と、指定ネットの動作率を計算する動
作率計算ステップＳ７とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は自動レイアウト方法
及びその装置に関し、特に半導体集積回路（ＬＳＩ）の
セルベース自動レイアウトにおけるビアホールの自動配
置を行う自動レイアウト方法及びその装置に関する。

【０００２】

【従来の技術】近年の半導体集積回路は製造プロセスの
向上によって微細化及び高集積化が進み、配線の幅やピ
ッチが狭くなってきているため、各配線に流れる電流の
電流密度が増加する傾向にある。また、半導体素子の高
速化が進み、高周波で動作する半導体集積回路が増えて
きている。

【０００３】このような高速で動作する半導体素子から
なる任意の機能を有する機能ブロック（論理回路等）に
電源を供給するために設けられた電源配線等は電流密度
が特に大きくなるため、エレクトロマイグレーションに
よって断線するおそれがある。従って、エレクトロマイ
グレーションによる断線を防止するため、半導体集積回
路の配線パターンを設計する際には各配線等に流れる電
流の電流密度を断線しない所定の規格値内に収める必要
がある。特に、複数の配線層間を接続するためのビアホ
ール（中継スルーホール）は、後述するように、実効的
な配線膜圧が平坦部の配線膜圧より小さくなっているた
め配線における弱点とあり、このビアホールに対してエ
レクトロマイグレーション耐性を向上することが重要な
要素の一つとなっている。

【０００４】エレクトロマイグレーションとは、金属配
線に高密度の電流を長時間流すことによる、配線の金属
原子の移動現象のことである。配線の金属原子が移動す
ることにより、配線寿命が短くなる。

【０００５】配線寿命と電流密度の関係式を以下に示
す。

【０００６】出典：アイ・イー・イー・イー・トランサ
クションズ・オン・エレクトロン・デバイスズ（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｏｒｏ
ｎＤｅｖｉｃｅｓ）、第ＥＤ−４巻、第３８８−３４７
頁、１９６９年、Ｊ．Ｒ．ブラック「エレクトロマイグ
レーション、概説及び最近の成果」（Ｊ．Ｒ．Ｂｌａｃ
ｋ ”Ｅｌｅｃｔｏｒｍｉｇｒａｔｉｏｎ Ａ ｂｒｉ
ｅｆ ｓｕｒｖｅｙａｎｄ ｓｏｍｅ ｒｅｃｅｎｔ
ｒｅｓｕｌｔｓ”） すなわち、経験的に配線寿命（エレクトロマイグレーシ
ョン耐性）は電流密度のｎ乗に反比例する。経験的には
ｎ＝２であり、従って、エレクトロマイグレーション耐
性は電流密度の２乗に反比例する。

【０００７】信号配線のエレクトロマイグレーションの
概念を示す図９を参照すると、信号配線のエレクトロマ
イグレーションには、貫通電流ＩＴによる直流成分のエ
レクトロマイグレーションと、配線の負荷容量ＣＬを充
放電することによる充放電電流ＩＣによる交流成分のエ
レクトロマイグレーションがある。直流成分のエレクト
ロマイグレーションは自動レイアウトではセル内で管理
すべき問題であるので、ここでは取り上げない。従っ
て、以下の説明では、交流成分のエレクトロマイグレー
ションについて取り上げる。

【０００８】また、近年のプロセスで形成される一般的
なビアホールの構造を断面図で示す図１０を参照する
と、この図に示すビアホールＢは、第１層配線Ｗ１と第
２層配線Ｗ２との間の層間絶縁層Ｄに形成され、これら
配線層Ｗ１，Ｗ２を電気的に接続する。典型的な例で
は、ビアホールＢの内面の配線膜圧ｔ２は、平坦部の金
属配線Ｗ１，Ｗ２の膜厚ｔ１の約２０％であり、一方、
ビアホールＢの周囲長は金属配線Ｗ１，Ｗ２の最小幅の
約４倍である。この結果、ビアホールＢにおける電流密
度は金属配線Ｗ１，Ｗ２の約１．３倍となる。前記した
電流密度とエレクトロマイグレーション耐性との関係か
ら、ビアホールＢのエレクトロマイグレーション耐性
は、平坦部の金属配線と比較して約０．６倍となってい
る。よって、ビアホールでの配線寿命劣化が著しいた
め、ビアホールにエレクトロマイグレーション対策を講
じる必要がある。

【０００９】ビアホールにエレクトロマイグレーション
対策を講じた特許第２７８５８６１号公報記載の従来の
自動レイアウト方法は、負荷が重いネットに対してビア
ホールを複数個配置するものである。

【００１０】従来の自動レイアウト方法をフローチャー
トで示す図１１を参照すると、この従来の自動レイアウ
ト方法は、ネットリストファイルＦ１１と、レイアウト
ライブラリＦ１２と、レイアウトルールファイルＦ１３
と、ネット情報ファイルＦ３１とを備えており、ネット
情報ファイルＦ３１は、ビアホールを複数個並列接続し
た多ビアホールを配置するネット情報を格納している。

【００１１】自動レイアウト装置は、まず、レイアウト
ライブラリ及びレイアウトルールに基づいてセル配置を
行い（ステップＳ１）、セル配置を検証して（ステップ
Ｓ２）、検証の結果が了（ＯＫ）であれば、次に、ネッ
トリスト、レイアウトライブラリ、レイアウトルール、
及びネット情報に基づいて指定ネットの配線を行う（ス
テップＰ３）。そして、自動配線の際、ネット情報で指
定されたネットにおいて配線層の乗せ換えが生じるとビ
アホールを複数個並列接続した多ビアホールを配置す
る。つまり、複数個のビアホールから成る多ビアホール
を配置すべき指定ネットの配線を行う。その後、自動レ
イアウト装置は、ネットリスト、レイアウトライブラ
リ、及びレイアウトルールに基づいて通常ネット配線を
行う（指定ネット以外のネットの配線を行う：ステップ
Ｐ４）。そして、自動配線について検証する（ステップ
Ｐ５）。検証の結果がＯＫであれば、レイアウトデータ
としてファイルＦ１４に格納する。

【００１２】この従来の自動レイアウト方法は、負荷許
容値情報からエレクトロマイグレーション耐性の向上が
必要な負荷が重いネットを特定し、多ビアホールを配置
することで、一応の効果を奏している。

【００１３】しかしながら、例えば、図３に示すクロッ
クツリーのネットのように分岐が多いネットでは、ネッ
トに含まれるビアホールを全て複数個にした場合、ネッ
トが配線されたグリッドに隣接するグリッドに他のネッ
トを配線することが実質的に不可能になる。

【００１４】クロックツリーをレイアウト図で示す図３
を参照すると、この図に示すクロックツリーのネット４
１は、Ｘ方向１５、Ｙ方向９、すなわち、１５×９＝１
３５個の配線格子（以下、格子）にレイアウトされた第
１層〜第３層の３つの配線層から成り、分岐点４２，４
３，４４，４５，４６，４７，４８を有する。これら分
岐点４２，４３，４４，４５，４６，４７，４８を含み
１５個のビアホールＢ１〜Ｂ１５を有する。この図で
は、第２の配線層５４に着目すると、この第２の配線層
５４の空きグリッド数は、１０１個となる。

【００１５】説明の便宜上、この従来の自動レイアウト
方法で、このネット４１が負荷が重いネットとして指定
し、この指定ネットではエレクトロマイグレーション耐
性向上のために多ビアホールを構成する単位ビアホール
の複数配置数を４個とする。

【００１６】従来の自動レイアウト方法により上記クロ
ックツリーのネット４１をレイアウトした結果（レイア
ウトデータ）の一例を示す図１２を参照すると、全ての
ビアホール、すなわち、末端部分のビアホールＢ１４，
Ｂ１５まで単位ビアホールを４個ずつ接続した多ビアホ
ールＭＢ１〜ＭＢ１５を配置してしまう。その結果、ク
ロックネット４１に隣接する配線グリッドは他ネットで
使用できなくなるので、図１３に示すように、空きグリ
ッド数は３３個に減少してしまう。

【００１７】なお、説明の便宜上、図３、図１２及び図
１３に示すレイアウト図では第２層を中心として表示
し、従って多ビアホールＭＢ１〜ＭＢ１５等、他の第１
層又は第３層と重畳している部分は第２層のみを示す。

【００１８】実際のデザインでは、多少のずれがあるも
のの、クロックネットがデザインの全てのネットを占め
る割合は１割程度である。

【００１９】近年、プロセスでは、チップの総配線長で
チップ面積がほぼ決定されるため、配線混雑度がチップ
面積に与える影響が大きい。

【００２０】あるデザインでは、クロックネットの配線
長と総信号配線長の比はおよそ１：１０であり、クロッ
クネットが占める面積とチップ面積の比もほぼ１：１０
であると予測される。この比は、他の一般的なデザイン
でも同様であると考えられる。

【００２１】上述した従来の自動レイアウト方法による
クロックネットのエレクトロマイグレーション耐性向上
の例では、クロックネットの占める面積とチップ面積の
比はおよそ３：１２になり、チップ面積が約１７％大き
くなってしまい、コストが増えてしまう。

【００２２】また、空きグリッド数の減少により配線混
雑度が悪化する。

【００２３】

【発明が解決しようとする課題】上述した従来の自動レ
イアウト方法は、クロックツリーのネットのように分岐
が多いネットをエレクトロマイグレーション耐性の向上
が必要な負荷が重いネットと指定し、このネットに含ま
れるビアホールを全て複数個並列接続した多ビアホール
にした場合、ネットが配線されたグリッドに隣接するグ
リッドに他のネットを配線することが実質的に不可能に
なるため、空きグリッド数が減少して配線混雑度が悪化
することにより、所要のチップ面積が大きくなりコスト
が増大するという欠点があった。

【００２４】本発明の目的は、チップ面積の増加による
コストの上昇を最低限に抑えつつ、ビアホールのエレク
トロマイグレーション耐性を必要十分なだけ向上する自
動レイアウト方法及びその装置を提供することにある。

【００２５】

【課題を解決するための手段】請求項１記載の発明の自
動レイアウト方法は、半導体集積回路（ＬＳＩ）のセル
ベース自動レイアウトを行う場合に前記ＬＳＩのレイア
ウト対象回路を構成する信号線の充放電電流による複数
の配線層間接続用のビアホールのエレクトロマイグレー
ション耐性を向上させるため、前記充放電電流の電流値
が大きい前記ビアホールでは１個のビアホールである単
位ビアホールを複数個並列接続して成る多ビアホールを
配置する自動レイアウト方法において、前記単位ビアホ
ールの電流許容値と前記ビアホールに流れる電流値であ
るビアホール電流値とから前記多ビアホールの配置箇所
と前記単位ビアホールの並列接続数とを決定して前記多
ビアホールを配置することを特徴とするものである。

【００２６】また、請求項２記載の発明は、請求項１記
載の自動レイアウト方法において、前記ビアホール電流
値を、前記レイアウト対象回路のネットリストとレイア
ウト対象回路の外部入力端子への入力信号のパターンか
ら論理シミュレーションにより計算したレイアウト対象
のネットの動作率と、前記ネットリストに基づき配置配
線したレイアウトデータから求めた前記ネットの前記ビ
アホールを含む電流経路であるセグメント毎の負荷容量
と、電源電圧とから求めることを特徴とするものであ
る。

【００２７】請求項３記載の発明の自動レイアウト方法
は、半導体集積回路（ＬＳＩ）のセルベース自動レイア
ウトを行う場合に前記ＬＳＩのレイアウト対象回路を構
成する信号線の充放電電流による複数の配線層間接続用
のビアホールのエレクトロマイグレーション耐性を向上
させるため、前記充放電電流の電流値が大きい前記ビア
ホールでは１個のビアホールである単位ビアホールを複
数個並列接続して成る多ビアホールを配置する自動レイ
アウト方法において、レイアウトルールとレイアウト情
報とネットリストとに基づき前記レイアウト対象回路を
構成するレイアウト対象のネットである指定ネットのセ
ル配置を行うセル配置ステップと、前記セル配置結果を
検証し、良の場合は次の配線ステップへ進み、否の場合
は再度配置ステップに戻る第１の検証ステップと、前記
セル配置後に前記レイアウトルールと前記レイアウト情
報と前記ネットリストとに基づき前記指定ネットの配線
を行う前記配線ステップと、前記指定ネットの配置配線
後の第１のレイアウトデータに対して前記ビアホール毎
に後述する動作率を用いて前記電流値を検索するととと
もにこの検索結果に基づき配置が必要となった前記多ビ
アホールを構成する前記単位ビアホールの並列配置数を
決めるビアホール配置数決定ステップと、前記多ビアホ
ールの配置に伴い修正が必要な配線を修正する配線修正
ステップと、配線修正結果を検証し良ならば配線配置完
了した第２のレイアウトデータを出力し、否ならば前記
配線修正ステップに戻る第２の検証ステップと、前記ビ
アホールを含むネットの前記動作率を計算する動作率計
算ステップとを有することを特徴とするものである。

【００２８】また、請求項４記載の発明は、請求項３記
載の自動レイアウト方法において、前記ビアホール配置
数決定ステップが、前記指定ネットの配置配線後の前記
第１のレイアウトデータに対して前記指定ネットを図形
情報から前記ビアホールを含む電流経路毎のセグメント
に分割するセグメント分割処理ステップと、前記セグメ
ント毎に前記電流経路の負荷容量を算出する負荷容量算
出ステップと、前記指定ネットの動作率と前記負荷容量
とに基づき前記セグメントの各々のビアホールの電流値
を計算するビアホール電流値計算ステップと、許容値を
超えた電流値の前記ビアホールに対してのみ必要数の前
記単位ビアホールから成る前記多ビアホールを配置する
ビアホール配置ステップとを有することを特徴とするも
のである。

【００２９】また、請求項５記載の発明は、請求項３記
載の自動レイアウト方法において、前記動作率計算ステ
ップが、前記レイアウト対象回路の外部入力端子への入
力信号のパターンと前記ネットリストを入力し、論理シ
ミュレーションにより前記指定ネットをドライブする論
理ゲートを動作させ、この論理ゲートの動作パタンの１
周期分のレベル変化数を１周期分のクロック数で除算し
た値を動作率として求めることを特徴とするものであ
る。

【００３０】また、請求項６記載の発明は、請求項３記
載の自動レイアウト方法において、前記動作率計算ステ
ップが、前記レイアウト対象回路の外部入力端子の動作
率を前記指定ネットに伝播させて静的に動作率を求める
ことを特徴とするものである。

【００３１】また、請求項７記載の発明は、請求項３記
載の自動レイアウト方法において、前記動作率計算ステ
ップが、前記レイアウト対象回路のクロックネットの動
作率を入力し、このクロックネットの動作率に一定の係
数を乗算して前記クロックネット以外のネットの動作率
を計算することを特徴とするものである。

【００３２】請求項８記載の発明の自動レイアウト装置
は、半導体集積回路（ＬＳＩ）のセルベース自動レイア
ウトを行う場合に前記ＬＳＩのレイアウト対象回路を構
成する信号線の充放電電流による複数の配線層間接続用
のビアホールのエレクトロマイグレーション耐性を向上
させるため、前記充放電電流の電流値が大きい前記ビア
ホールでは１個のビアホールである単位ビアホールを複
数個並列接続して成る多ビアホールを配置する自動レイ
アウト装置において、レイアウトルールとレイアウト情
報とネットリストとに基づき前記レイアウト対象回路を
構成するレイアウト対象のネットである指定ネットのセ
ル配置を行うセル配置手段と、前記セル配置結果を検証
する第１の検証手段と、前記セル配置後に前記レイアウ
トルールと前記レイアウト情報と前記ネットリストとに
基づき前記指定ネットの配線を行う配線手段と、配置配
線後の第１のレイアウトデータに対して前記ビアホール
毎に後述する動作率を用いて前記電流値を検索するとと
ともにこの検索結果に基づき配置が必要となった前記多
ビアホールを構成する前記単位ビアホールの並列配置数
を決めるビアホール配置数決定手段と、前記多ビアホー
ルの配置に伴い修正が必要な配線を修正する配線修正手
段と、配線修正結果を検証し良ならば配線配置完了した
第２のレイアウトデータを出力する第２の検証手段と、
前記ビアホールを含む前記指定ネットの前記動作率を計
算する動作率計算手段とを備えて構成されている。

【００３３】また、請求項９記載の発明は、請求項８記
載の自動レイアウト装置において、前記ビアホール配置
数決定手段が、前記指定ネットを前記ビアホールを含む
電流経路毎のセグメントに分割するセグメント分割手段
と、前記セグメント毎に前記電流経路の負荷容量を算出
する負荷容量算出手段と、前記指定ネットの動作率と前
記負荷容量とに基づき前記セグメントの各々のビアホー
ルの電流値を計算するビアホール電流値計算手段と、許
容値を超えた電流値の前記ビアホールに対してのみ必要
数の前記単位ビアホールから成る前記多ビアホールを配
置するビアホール配置手段とを備えて構成されている。

【００３４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３５】本実施の形態の自動レイアウト方法は、半
導体集積回路（ＬＳＩ）のセルベース自動レイアウトを
行う場合にこのＬＳＩのレイアウト対象回路を構成する
信号線の充放電電流による複数の配線層間接続用のビア
ホールのエレクトロマイグレーション耐性を向上させる
ため、充放電電流の電流値が大きいビアホールでは１個
のビアホールである単位ビアホールを複数個並列接続し
て成る多ビアホールを配置する自動レイアウト方法にお
いて、上記単位ビアホールの電流許容値と上記ビアホー
ルに流れる電流値であるビアホール電流値とから上記多
ビアホールの配置箇所と上記単位ビアホールの並列接続
数とを決定して上記多ビアホールを配置することを特徴
とする。

【００３６】これにより、多ビアホールの配置によるチ
ップ面積増加を最小限に抑制することができる。従っ
て、ビアホールのエレクトロマイグレーション耐性を向
上した品質の高いチップの設計ができ、かつチップ面積
増加によるコスト上昇を最小限に抑えることができると
いう効果が得られる。

【００３７】次に、本発明の第１の実施の形態の自動レ
イアウト方法を実行する本実施の形態の自動レイアウト
装置をブロックで示す図１を参照すると、この図に示す
本実施の形態の自動レイアウト装置は、ネットリストを
格納したネットリストファイルＦ１１と、レイアウト情
報を格納したレイアウトライブラリＦ１２と、レイアウ
トルールを格納したレイアウトルールファイルＦ１３
と、単位ビアホールの電流許容値情報を格納したビアホ
ール電流許容値ファイルＦ３２と、設計対象回路へのプ
ライマリ入力に対するパターン情報を格納したパターン
ファイルＦ３３と、各ネットの動作率（デューテイサイ
クル）情報を格納した動作率ファイルＦ３４と、レイア
ウト完了ファイルＦ１４と、レイアウトルールとレイア
ウト情報とネットリストとに基づきレイアウト対象回路
を構成するレイアウト対象ネットである指定ネットのセ
ル配置を行うセル配置手段１と、セル配置結果を検証す
る検証手段２と、セル配置後にレイアウトルールとレイ
アウト情報とネットリストとに基づき配線を行う配線手
段３と、配置配線後のレイアウトデータに対してビアホ
ール毎に電流値を検索するととともにこの検索結果に基
づき配置が必要となった多ビアホールを構成する単位ビ
アホールの並列配置数を決めるビアホール配置数決定手
段４と、多ビアホールの配置に伴い修正が必要な配線を
修正する配線修正手段５と、配線修正結果を検証し良な
らば配線配置完了データを出力しレイアウト完了ファイ
ルＦ１４に格納する検証手段６と、レイアウトルールと
パターン情報を入力し論理シミュレーションで指定ネッ
トの動作率を計算し動作率ファイルＦ４４に格納する動
作率計算手段７とを備える。

【００３８】ビアホール配置数決定手段４は、指定ネッ
トをビアホール毎のセグメントに分割するセグメント分
割手段４０１と、セグメント毎にビアホールを含む電流
経路の負荷容量を算出する負荷容量算出手段４０２と、
指定ネットの動作率と負荷容量とに基づきセグメント毎
のビアホールの電流値を計算するビアホール電流値計算
手段４０３と、許容値を超えた電流値のビアホールに対
してのみ必要数の単位ビアホールを並列接続した多ビア
ホールを配置するビアホール配置手段４０４とを備え
る。

【００３９】図１及び本実施の形態の自動レイアウト方
法をフローチャートで示す図２を参照して、本実施の形
態の動作について説明すると、まず、セル配置手段１
は、ネットリストファイルＦ１１からのネットリスト、
レイアウトライブラリＦ１２からのレイアウトライブラ
リ及びレイアウトルールファイルＦ１３からのレイアウ
トルールに基づいて指定ネットのセル配置を行う（ステ
ップＳ１）。

【００４０】検証手段２はセル配置を検証して（ステッ
プＳ２）、検証の結果が良（ＯＫ）であれば、配線手段
３に結果のセル配置データを出力する。検証の結果が否
（ＮＧ）であれば、再度ステップＳ１に戻りセル配置を
行う。

【００４１】次に、配線手段３は、セル配置データに対
し、ネットリスト、レイアウトライブラリ、及びレイア
ウトルールに基づいて指定ネットの配線を行う（ステッ
プＳ３）。

【００４２】次に、ビアホール配置数決定手段４は、指
定ネットの配置配線済レイアウトデータにおけるビアホ
ール毎に電流値を求め多ビアホールを構成する単位ビア
ホールの並列配置数を決定するビアホールの複数配置数
決定処理を行う（ステップＳ４）。

【００４３】まず、セグメント分割手段４０１は、指定
ネットの配置配線後のレイアウトデータに対してこの指
定ネットを図形情報からビアホール毎のセグメントに分
割するセグメント分割処理（ステップＳ４１）を行う。

【００４４】ここで、セグメントとは、ネットの図形情
報をネットを流れる電流経路を１つのビアホールを含む
電流経路単位に分割したものである。

【００４５】本実施の形態の自動レイアウト方法を適用
するレイアウト対象回路の一例をレイアウト図で示す図
３及び図３の回路を電流経路と負荷容量で表した等価回
路である図４を参照してセグメントについて説明する
と、この図に示す対象回路は従来技術の説明で用いたク
ロックツリーであり、この図に示すクロックツリーのネ
ット４１は、Ｘ方向１５、Ｙ方向９、すなわち、１５×
９＝１３５個の配線格子（以下、格子）にレイアウトさ
れた第１配線層５６，５７と、第３配線層５５と、第２
配線層５４との３つの配線層と、第２配線層５４に設け
た分岐点４２，４３，４４，４５，４６，４７，４８
と、出力用のセル５１の第１配線層である出力端子５７
を有するセル５１と、それぞれ第１配線層である入力端
子５６を有する８個のセル５２とを有する。なお、説明
の便宜上、この図では、後述のように、第２層を中心に
表示している。

【００４６】第２配線層５４は、分岐点４２，４３，４
５を有する第２配線層５４Ａと、分岐点４６を有する第
２配線層５４Ｂと、分岐点４４，４７を有する第２配線
層５４Ｃと、分岐点４８を有する第２配線層５４Ｄとか
ら成る。

【００４７】第３配線層５５は、第２配線層５４Ａ，５
４Ｂ間、５４Ａ，５４Ｃ間及び５４Ｂ，５４Ｄ間をそれ
ぞれ接続する。

【００４８】これら第１配線層である入力端子５６及び
出力端子５７と第２配線層５４との接続点及び第３配線
層５５と第２配線層５４との接続点である分岐点４２，
４３，４４，４５，４６，４７，４８の各々は１５個の
ビアホールＢ１〜Ｂ１５の各々により接続されている。
すなわち、出力端子５７と第２配線層５４との接続点は
ビアホールＢ１により、分岐点４２，４３，４４，４
５，４６，４７，４８の各々はビアホールＢ２，Ｂ３，
Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８の各々により、その他の
７箇所の接続点はビアホールＢ９〜Ｂ１５によりそれぞ
れ接続される。この段階では、ビアホールＢ１〜Ｂ１５
の各々は、全て１個のビアホール、すなわち、単位ビア
ホールとする。

【００４９】ネット４１に対してセグメント分割処理
（ステップＳ４１）を行う場合、まずネット４１を流れ
る電流経路を図形情報とネットリストとから求める。電
圧が０レベルから電源電圧レベルへと遷移する場合の電
流経路は、ネット４１をドライブするセル５１の出力端
子５７から始まり、ビアホールＢ１を経由し、分岐点４
２、４３、４４、４５、４６、４７、４８、すなわち、
ビアホールＢ２〜Ｂ８を経由して分岐し、セル５２の入
力端子５６へと流れていく。

【００５０】次に、負荷容量算出手段４０２は、配線後
の図形情報から後述する各セグメント６１，６２、・・
・の各々の負荷容量値を抽出し、ネットリストと図形情
報とから電流経路の分岐点を求める。図３に示すレイア
ウトは、図４に示すように、電流ｉが流れる電流経路と
容量ｃの負荷（寄生）容量で置き換えた等価回路で表す
ことができる。なお、この図では、冗長を避けるため、
分岐点４２に接続する第２配線層５４Ｃ，５４Ｄの等価
回路を省略してある。

【００５１】この例では、各セグメントは、セル５１の
出力端子５７（ビアホールＢ１）から分岐点４２（ビア
ホールＢ２）までの電流経路がセグメント６１、分岐点
４２（ビアホールＢ２），４３（ビアホールＢ３）間の
電流経路がセグメント６２、分岐点４３（ビアホールＢ
３），４５（ビアホールＢ５）間の電流経路がセグメン
ト６３、・・・、となる。

【００５２】次に、図４のような電流経路と負荷容量の
情報とから分割された各セグメントの負荷容量値を求め
る（ステップＳ４２）。

【００５３】この例では、各セグメントの負荷容量値
は、セル５１の出力端子５７、すなわち、ビアホールＢ
１から分岐点４２（ビアホールＢ２）までのセグメント
６１の負荷容量ｃ１、分岐点４２，４３間のセグメント
の負荷容量ｃ２、分岐点４３，４５間の電流経路の負荷
容量ｃ３、・・・となる。

【００５４】一方、動作率計算手段７は、レイアウト対
象回路の外部入力端子への入力信号のパターンファイル
Ｆ３３とネットリストファイルＦ１１とから入力信号の
パターンとネットリストを入力し、論理シミュレーショ
ンにより指定ネットをドライブする論理ゲートを動作さ
せ、この論理ゲートの動作パタンの１周期分のレベル変
化数を１周期分のクロック数で除算した値を動作率とし
て求める（ステップＳ７）。ここで、動作率は、デュー
テイサイクルのことであり、一定期間（１周期）におけ
る電流が流れる期間の比率で表す。

【００５５】例えば、０を電圧の０Ｖレベル、１を電源
電圧レベル、１周期を４クロックとすると、１周期の間
に０１１０と変化した論理ゲートの動作率は５０％とな
る。

【００５６】なお、以下の説明ではこの動作率にクロッ
ク周波数を乗算した動作周波数を動作率として用いる。

【００５７】次に、ビアホール電流値計算手段４０３
は、ステップＳ７で求めた動作率（動作周波数）と、ス
テップＳ４２で求めた負荷容量値と、電源電圧とから、
ビアホールＢ１〜Ｂ５，・・・Ｂｊ（ｊは整数）・・
・，Ｂ１５の各々を流れる電流値であるビアホール電流
値ｉｊを以下に示す方法で求める（ステップＳ４３）。

【００５８】公知の技術として、次式１のように、周波
数Ｆ（Ｈｚ）と電圧Ｖ（Ｖ）と負荷容量値Ｃ（Ｆ）の積
で電流値Ｉを簡易的に求める方法が知られている。

【００５９】 Ｉ＝Ｆ×Ｖ×Ｃ ・・・・・・・・・・・・・・・・・・・（１） ネット４１の全容量をｃａ、動作率をｄ、クロック周波
数ｆ、電圧ｖとすると、ビアホールＢ１の電流値ｉ１
は、次式で表される。

【００６０】 ｉ１＝ｄｆ×ｖ×ｃａ・・・・・・・・・・・・・・・・・（２） 次に、セグメント６１の負荷容量をｃ１とすると、ビア
ホールＢ２の電流値ｉ２は、次式で表される。

【００６１】 ｉ２＝ｉ１−ｄｆ×ｖ×ｃ１・・・・・・・・・・・・・・（３） 分岐点４２から分岐点４３の方向に流れる電流ｉ２１
は、セグメント６２以降に接続している全てのセル５２
までの全てのセグメントの負荷容量と全てのセル５２の
入力端子容量の合計をｃ６２ａとすると、電流ｉ２１
は、次式で表される。

【００６２】 ｉ２１＝ｄｆ×ｖ×ｃ６２ａ・・・・・・・・・・・・・・（４） 同様に、分岐点４２から分岐点４４の方向に流れる電流
ｉ２２は、セグメント６３以降に接続している全てのセ
ル５２までの全てのセグメントの負荷容量と全てのセル
５２の入力端子容量の合計をｃ６３ａとすると、電流ｉ
２２は、次式で表される。

【００６３】 ｉ２２＝ｄｆ×ｖ×ｃ６３ａ・・・・・・・・・・・・・・（５） セグメント６２の負荷容量をｃ６２とすると、ビアホー
ルＢ３の電流値ｉ３は、次式で表される。

【００６４】 ｉ３＝ｉ２２−ｄｆ×ｖ×ｃ６２・・・・・・・・・・・・（６） 以下同様にして、ビアホールＢ４〜Ｂ１５の電流値ｉ４
〜ｉ１５を計算する。

【００６５】例えば、周波数Ｆ＝１２０ＭＨｚ、電圧ｖ
＝５Ｖ、動作率ｄ＝０．５、ネット４１の全容量ｃａ＝
１００ｐＦとすると、ビアホールＢ１の電流値ｉ１は、
ｄＦ×Ｖ×ｃａ＝６０×１０⁶×５×１００×１０^-12＝
３０ｍＡとなる。

【００６６】次に、ビアホール配置手段４０４は、ビア
ホール電流値に対してエレクトロマイグレーション耐性
を満足するよう単位ビアホールを並列接続した多ビアホ
ールを設定し、この多ビアホールの単位ビアホール並列
接続数であるビアホール並列数Ｎを求める。ビアホール
並列数Ｎは、ステップＳ４３で求めたビアホール電流値
をビアホール電流許容値ファイルＦ３２から求めたビア
ホール電流許容値で除算した商（小数は四捨五入）に１
を加算した数である。ビアホール並列数Ｎ＞１の場合は
合計でＮ個となるように、単位ビアホールを複数配置し
て多ビアホールを生成する（ステップＳ４４）。

【００６７】例えば、上記の例で、ビアホール電流許容
値が１０ｍＡとすると、ビアホールＢ１の単位ビアホー
ル並列数Ｎ＝Ｒ（３０／１０）＋１＝４となる（Ｒは小
数の四捨五入による丸めを表す）。

【００６８】なお、Ｎ＝１の場合は、既に１個の（単
位）ビアホールが存在するため、何もしないでよい。

【００６９】次に、配線修正手段５は、ステップＳ４４
で生成した多ビアホールの配置により、レイアウトルー
ルファイルＦ１３により定義されているレイアウトルー
ルを違反する可能性があるため、配線を修正する（ステ
ップＳ５）。

【００７０】次に、検証手段６は、検証を行い（ステッ
プＳ６）、良ならば、配置配線が完了したレイアウトを
出力し、レイアウト完了ファイル１４に格納する。否な
らば、ステップＳ５に戻り、再度配線修正を行う。

【００７１】説明の便宜上、図３の出力端子５７接続用
のビアホールＢ１，分岐点４２，４３，４４のビアホー
ルＢ２，Ｂ３，Ｂ４、及び第２配線層５４Ｃと第２層配
線層５５との接続点５３ＤのビアホールＢ１２の５箇所
のビアホールを流れるビアホール電流値が、ビアホール
電流許容値を超えているものとし、従って多ビアホール
の配置が必要であり、また、そのビアホール並列数Ｎ＝
４であるものとする。

【００７２】本実施の形態の自動レイアウト方法を図３
のクロックツリーに適用した結果のレイアウトの一例を
レイアウト図で示す図５を参照すると、上述の仮定によ
り、ビアホールＢ１，Ｂ２，Ｂ３，Ｂ４，及びＢ１２の
５箇所のビアホールは、ビアホール電流値がビアホール
電流許容値を超えており、ビアホール並列数Ｎが４の多
ビアホールＭＢ１，ＭＢ２，ＭＢ３，ＭＢ４及びＭＢ５
を配置する。その他のビアホールＢ５〜Ｂ１１，Ｂ１２
〜Ｂ１５はビアホール電流値がビアホール電流許容値以
内であるため、多ビアホールとする必要がなく、単位ビ
アホールのままで良い。

【００７３】本実施の形態のレイアウト結果における空
きグリッド数の一例を従来と同様にレイアウト図で示す
図６を参照し、従来と同様に第２の配線層５４に着目す
ると、この第２の配線層５４の空きグリッド数は、全て
のビアホールＢ１〜Ｂ１５が単位ビアホールである場合
は１０１個であったが、この図でＸ印で示した多ビアホ
ール隣接グリッドは他のネットに使用できないので使用
グリッドとして除外すると、空きグリッド数は７５箇所
となる。一方、上述した従来の空きグリッド数は３３箇
所であったので、本実施の形態では従来技術に対し空き
グリッド数が大幅に向上している。

【００７４】なお、説明の便宜上、図３、図５及び図６
に示すレイアウト図では第２層を中心として表示し、従
ってビアホールＢ１〜Ｂ１５や多ビアホールＭＢ１〜Ｍ
Ｂ４，ＭＢ１２等、他の第１層又は第３層と重畳してい
る部分は第２層のみを示す。

【００７５】しかも、クロックネットのように、分岐が
多く、負荷容量が大きいネットの場合には、分岐により
単位ビアホールを複数並列配置する多ビアホールの数が
減る割合が大きいので、さらに大きな効果が期待でき
る。

【００７６】すなわち、従来の技術で説明したように、
配線混雑度の悪化は、空きグリッド数の減少が原因であ
るため、空きグリッド数の減少を抑制することで、配線
混雑度の悪化によるチップ面積増加を抑制することがで
き、チップのコスト上昇を抑圧できるという効果が得ら
れる。

【００７７】また、本実施の形態の自動レイアウト方法
では、論理シミュレーションにより指定ネットの動作率
を求めているため、従来のように回路シミュレーション
を用いた手法よりも処理時間が短くなる。

【００７８】その理由は、論理シミュレーションでは単
純な論理演算と４則演算で動作率を計算するのに対し、
回路シミュレーションでは論理演算と４則演算よりはる
かに演算時間を要する積分手法を用いて電流値を計算す
るからである。

【００７９】次に、本発明の第２の実施の形態を図２と
共通の構成要素には共通の参照文字／数字を付して同様
にフローチャートで示す図７を参照すると、この図に示
す本実施の形態の前述の第１の実施の形態との相違点
は、第１の実施の形態のパターンファイルＦ３４の代わ
りに入力端子動作率ファイルＦ３５を備え、ステップＳ
７の代わりに入力端子動作率ファイルＦ３５から回路の
入力端子の動作率を指定ネットに伝播させて静的に動作
率を計算するステップＳ７Ａを有することである。

【００８０】第１の実施の形態では指定ネットの動作率
を求める方法として論理シミュレーションを用いたが、
本実施の形態では公知の技術であるレイアウト対象回路
の外部入力端子の動作率を指定ネットに伝播させて静的
に動作率を求める手法を用いる。その他の構成、動作に
ついては第１の実施の形態と同様である。

【００８１】次に、本発明の第３の実施の形態を図２と
共通の構成要素には共通の参照文字／数字を付して同様
にフローチャートで示す図８を参照すると、この図に示
す本実施の形態の前述の第１の実施の形態との相違点
は、第１の実施の形態のパターンファイルＦ３４の代わ
りにクロックネットの動作率を格納したクロック動作率
ファイルＦ３６を備え、ステップＳ７の代わりにレイア
ウト対象回路のクロックネットの動作率を入力し、クロ
ックネットの動作率に一定の係数を乗算してクロックネ
ット以外のネットの動作率を計算するステップＳ７Ｂを
有することである。

【００８２】本実施の形態では、ステップＳ７Ｂで、ネ
ットリストとクロック動作率を入力し、クロックネット
の動作率に一定の係数（例えば一律５０％）をかけた値
を回路全体の動作率として求める。その他の構成、動作
については第１の実施の形態と同様である。

【００８３】

【発明の効果】以上説明したように、本発明の自動レイ
アウト方法及びその装置は、単位ビアホールの電流許容
値とビアホール電流値とから多ビアホールの配置箇所と
単位ビアホールの並列接続数とを決定して多ビアホール
を配置するため、ビアホールのエレクトロマイグレーシ
ョン耐性を必要十分なだけ向上するとともに、空きグリ
ッド数の減少を大幅に抑制することにより、配線混雑度
の悪化によるチップ面積増加を抑制することができ、チ
ップのコスト上昇を抑圧できるという効果がある。

【００８４】また、単純な論理演算と４則演算を用いる
論理シミュレーションにより動作率を求めるため、積分
計算を必要とする回路シミュレーションを用いる従来手
法より処理時間を短縮できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の自動レイアウト方
法を行う自動レイアウト装置を示すブロック図である。

【図２】本実施の形態の自動レイアウト方法における動
作の一例を示すフローチャートである。

【図３】本実施の形態の自動レイアウト方法を適用する
レイアウト対象回路の一例を示すレイアウト図である。

【図４】図３の回路を電流経路と負荷容量で表した説明
図である。

【図５】図３の回路に本実施の形態の自動レイアウト方
法を適用したレイアウトの一例を示すレイアウト図であ
る。

【図６】本実施の形態の自動レイアウト方法によるレイ
アウトにおける空きグリッド数の一例を示すレイアウト
図である。

【図７】本発明の第２の実施の形態の自動レイアウト方
法を示すフローチャートである。

【図８】本発明の第３の実施の形態の自動レイアウト方
法を示すフローチャートである。

【図９】信号配線のエレクトロマイグレーションを説明
する説明図である。

【図１０】ビアホールの断面の一例を示す断面図であ
る。

【図１１】従来の自動レイアウト方法の一例を示すフロ
ーチャートである。

【図１２】従来の自動レイアウト方法を適用したレイア
ウトの一例を示すレイアウト図である。

【図１３】従来の自動レイアウト方法によるレイアウト
における空きグリッド数の一例を示すレイアウト図であ
る。

【符号の説明】

１ セル配置手段 ２，６ 検証手段 ３ 配線手段 ４ ビアホール配置数決定手段 ５ 配線修正手段 ７ 動作率計算手段 ４０１ セグメント分割手段 ４０２ 負荷容量算出手段 ４０３ ビアホール電流値計算手段 ４０４ ビアホール配置手段 ４１ ネット ４２，４３，４４，４５，４６，４７，４８ 分岐点 ５１，５２ セル ５４ 第２配線層 ５５ 第３配線層 ５６ 入力端子 ５７ 出力端子 ６１，６２ セグメント Ｂ１〜Ｂ１５ ビアホール ＭＢ１〜ＭＢ１５ 多ビアホール Ｆ１１ ネットリストファイル Ｆ１２ レイアウトライブラリ Ｆ１３ レイアウトルールファイル Ｆ１４ レイアウト完了ファイル Ｆ３１ ネット情報ファイル Ｆ３２ ビアホール電流許容値ファイル Ｆ３３ パターンファイル Ｆ３４ 動作率ファイル

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路（ＬＳＩ）のセルベース
   自動レイアウトを行う場合に前記ＬＳＩのレイアウト対
   象回路を構成する信号線の充放電電流による複数の配線
   層間接続用のビアホールのエレクトロマイグレーション
   耐性を向上させるため、前記充放電電流の電流値が大き
   い前記ビアホールでは１個のビアホールである単位ビア
   ホールを複数個並列接続して成る多ビアホールを配置す
   る自動レイアウト方法において、 前記単位ビアホールの電流許容値と前記ビアホールに流
   れる電流値であるビアホール電流値とから前記多ビアホ
   ールの配置箇所と前記単位ビアホールの並列接続数とを
   決定して前記多ビアホールを配置することを特徴とする
   自動レイアウト方法。
2. 【請求項２】 前記ビアホール電流値を、前記レイアウ
   ト対象回路のネットリストとレイアウト対象回路の外部
   入力端子への入力信号のパターンから論理シミュレーシ
   ョンにより計算したレイアウト対象のネットの動作率
   と、前記ネットリストに基づき配置配線したレイアウト
   データから求めた前記ネットの前記ビアホールを含む電
   流経路であるセグメント毎の負荷容量と、電源電圧とか
   ら求めることを特徴とする請求項１記載の自動レイアウ
   ト方法。
3. 【請求項３】 半導体集積回路（ＬＳＩ）のセルベース
   自動レイアウトを行う場合に前記ＬＳＩのレイアウト対
   象回路を構成する信号線の充放電電流による複数の配線
   層間接続用のビアホールのエレクトロマイグレーション
   耐性を向上させるため、前記充放電電流の電流値が大き
   い前記ビアホールでは１個のビアホールである単位ビア
   ホールを複数個並列接続して成る多ビアホールを配置す
   る自動レイアウト方法において、 レイアウトルールとレイアウト情報とネットリストとに
   基づき前記レイアウト対象回路を構成するレイアウト対
   象のネットである指定ネットのセル配置を行うセル配置
   ステップと、 前記セル配置結果を検証し、良の場合は次の配線ステッ
   プへ進み、否の場合は再度配置ステップに戻る第１の検
   証ステップと、 前記セル配置後に前記レイアウトルールと前記レイアウ
   ト情報と前記ネットリストとに基づき前記指定ネットの
   配線を行う前記配線ステップと、 前記指定ネットの配置配線後の第１のレイアウトデータ
   に対して前記ビアホール毎に後述する動作率を用いて前
   記電流値を検索するととともにこの検索結果に基づき配
   置が必要となった前記多ビアホールを構成する前記単位
   ビアホールの並列配置数を決めるビアホール配置数決定
   ステップと、 前記多ビアホールの配置に伴い修正が必要な配線を修正
   する配線修正ステップと、 配線修正結果を検証し良ならば配線配置完了した第２の
   レイアウトデータを出力し、否ならば前記配線修正ステ
   ップに戻る第２の検証ステップと、 前記ビアホールを含むネットの前記動作率を計算する動
   作率計算ステップとを有することを特徴とする自動レイ
   アウト方法。
4. 【請求項４】 前記ビアホール配置数決定ステップが、
   前記指定ネットの配置配線後の前記第１のレイアウトデ
   ータに対して前記指定ネットを図形情報から前記ビアホ
   ールを含む電流経路毎のセグメントに分割するセグメン
   ト分割処理ステップと、 前記セグメント毎に前記電流経路の負荷容量を算出する
   負荷容量算出ステップと、 前記指定ネットの動作率と前記負荷容量とに基づき前記
   セグメントの各々のビアホールの電流値を計算するビア
   ホール電流値計算ステップと、 許容値を超えた電流値の前記ビアホールに対してのみ必
   要数の前記単位ビアホールから成る前記多ビアホールを
   配置するビアホール配置ステップとを有することを特徴
   とする請求項３記載の自動レイアウト方法。
5. 【請求項５】 前記動作率計算ステップが、前記レイア
   ウト対象回路の外部入力端子への入力信号のパターンと
   前記ネットリストを入力し、論理シミュレーションによ
   り前記指定ネットをドライブする論理ゲートを動作さ
   せ、この論理ゲートの動作パタンの１周期分のレベル変
   化数を１周期分のクロック数で除算した値を動作率とし
   て求めることを特徴とする請求項３記載の自動レイアウ
   ト方法。
6. 【請求項６】 前記動作率計算ステップが、前記レイア
   ウト対象回路の外部入力端子の動作率を前記指定ネット
   に伝播させて静的に動作率を求めることを特徴とする請
   求項３記載の自動レイアウト方法。
7. 【請求項７】 前記動作率計算ステップが、前記レイア
   ウト対象回路のクロックネットの動作率を入力し、この
   クロックネットの動作率に一定の係数を乗算して前記ク
   ロックネット以外のネットの動作率を計算することを特
   徴とする請求項３記載の自動レイアウト方法。
8. 【請求項８】 半導体集積回路（ＬＳＩ）のセルベース
   自動レイアウトを行う場合に前記ＬＳＩのレイアウト対
   象回路を構成する信号線の充放電電流による複数の配線
   層間接続用のビアホールのエレクトロマイグレーション
   耐性を向上させるため、前記充放電電流の電流値が大き
   い前記ビアホールでは１個のビアホールである単位ビア
   ホールを複数個並列接続して成る多ビアホールを配置す
   る自動レイアウト装置において、 レイアウトルールとレイアウト情報とネットリストとに
   基づき前記レイアウト対象回路を構成するレイアウト対
   象のネットである指定ネットのセル配置を行うセル配置
   手段と、 前記セル配置結果を検証する第１の検証手段と、 前記セル配置後に前記レイアウトルールと前記レイアウ
   ト情報と前記ネットリストとに基づき前記指定ネットの
   配線を行う配線手段と、 配置配線後の第１のレイアウトデータに対して前記ビア
   ホール毎に後述する動作率を用いて前記電流値を検索す
   るととともにこの検索結果に基づき配置が必要となった
   前記多ビアホールを構成する前記単位ビアホールの並列
   配置数を決めるビアホール配置数決定手段と、 前記多ビアホールの配置に伴い修正が必要な配線を修正
   する配線修正手段と、 配線修正結果を検証し良ならば配線配置完了した第２の
   レイアウトデータを出力する第２の検証手段と、 前記ビアホールを含む前記指定ネットの前記動作率を計
   算する動作率計算手段とを備えることを特徴とする自動
   レイアウト装置。
9. 【請求項９】 前記ビアホール配置数決定手段が、前記
   指定ネットを前記ビアホールを含む電流経路毎のセグメ
   ントに分割するセグメント分割手段と、 前記セグメント毎に前記電流経路の負荷容量を算出する
   負荷容量算出手段と、 前記指定ネットの動作率と前記負荷容量とに基づき前記
   セグメントの各々のビアホールの電流値を計算するビア
   ホール電流値計算手段と、 許容値を超えた電流値の前記ビアホールに対してのみ必
   要数の前記単位ビアホールから成る前記多ビアホールを
   配置するビアホール配置手段とを備えることを特徴とす
   る請求項８記載の自動レイアウト装置。