JP2002135780A - フィルタ処理装置及びその方法 - Google Patents

Abstract

(57)【要約】 【課題】 乗算と加算を行う演算ユニットを複数用い
て、フィルタ処理を行うことで、回路規模の増大を押さ
えると共に、回路の構造を簡単化すること。 【解決手段】 処理する画像データＹn+2，Ｙn+3，Ｙn+
4を読み出し（Ｓ２９０１）、３つの格子点データｄ’n
+1，Ｓ’n、ｄn-1の夫々を格納する、ラインバッファに
相当する配列Ｈ１，Ｈ２，Ｈ３から読み出す（Ｓ２９０
３）。そして、ｄ’n+3＝Ｙn+3＋α・（Ｙn+2＋Ｙn+4）
を演算し（Ｓ２９０５）、ｄ’n+3を配列Ｈ１に格納す
る（Ｓ２９０７）。次に、Ｓ'n+2＋β・（ｄ'n+1＋ｄ'n
+3）を演算し（Ｓ２９０９）、Ｓ'n+2を配列Ｈ２に格納
する（Ｓ２９１１）。次に、ｄ'n+1＝ｄ'n+1＋γ・
（Ｓ'n+2＋Ｓ'n）を演算し（Ｓ２９１３）、ｄn+1を配
列Ｈ３に格納する（Ｓ２９１５）。次に、Ｓn＝Ｓ'n＋
δ・（ｄn-1＋ｄn+1）を演算し（Ｓ２９１７）、Ｓnと
ｄn+1を次の処理ステージへ出力する（Ｓ２９１９）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部入力データに
対してフィルタ処理を行うフィルタ処理装置及びその方
法に関するものである。

【０００２】

【従来の技術】画像、特に多値画像は非常に多くの情報
を含んでおり、その画像を蓄積・伝送する際にはデータ
量が膨大になってしまうという問題がある。このため画
像の蓄積・伝送に際しては、画像の持つ冗長性を除く、
或いは画質の劣化が視覚的に認識し難い程度で画像の内
容を変更することによってデータ量を削減する高能率符
号化が用いられる。

【０００３】例えば、静止画像の国際標準符号化方式と
してＩＳＯとＩＴＵ−Ｔにより勧告されたＪＰＥＧで
は、画像データをブロックごと（８画素×８画素）に離
散コサイン変換（ＤＣＴ）でＤＣＴ係数に変換した後
に、各係数を各々量子化し、さらにエントロピー符号化
することにより画像データを圧縮している。ブロックご
とにＤＣＴ、量子化を行なっているので、復号画像の各
ブロックの境界で、所謂ブロック歪みが見える場合があ
る。

【０００４】一方、新しい静止画像の国際標準符号化方
式としてＪＰＥＧ２０００が検討されているが、ＪＰＥ
Ｇ２０００では、量子化の前に行う前処理の一つとし
て、ウェーブレット変換が提案されている。ウェーブレ
ット変換は、現行ＪＰＥＧのようにブロック単位で処理
を行うのではなく、入力データを連続的に処理するの
で、復号画像の劣化が視覚的に見えにくいという特徴が
ある。

【０００５】図１は、変換用メモリ１０１と離散ウェー
ブレット変換部１０２の動作を説明する図である。

【０００６】図２（ａ）は、離散ウェーブレット変換部
１０２の基本構成を示すブロックである。同図左は、順
方向の離散ウェーブレット変換（以下、ＤＷＴ）を行う
装置（離散ウェーブレット変換部１０２）の基本構成で
あり、Ｈ０は低域通過特性を持つフィルタ、Ｈ１は高域
通過特性を持つフィルタである。同図右は逆方向の離散
ウェーブレット変換（逆離散ウェーブレット変換）を行
う装置の基本構成を示す図である。フィルタの係数の一
例を図５に示す。以下、説明を簡略化するため、同図に
示す、５×３構成（低域５タップ・高域３タップ）の順
方向のフィルタ係数を元に説明を行う。

【０００７】図２（ｂ）に示す入力画像が、左上から主
走査方向に離散ウェーブレット変換部１０２に順次入力
されてくる場合を例にとり説明する。画像の大きさはＮ
×Ｍとする。

【０００８】図２（ａ）の左側より入力された画像デー
タは、低域通過特性を持つフィルタＨ０及び、高域通過
特性を持つフィルタＨ１によりフィルタリングされた
後、その各々の結果が２：１にダウンサンプリングさ
れ、最終的に入力と同数(Ｎ×Ｍ)のウェーブレット係数
として出力される。

【０００９】垂直方向に上述のフィルタリング処理をす
るために、画像データを変換用メモリ１０１に格納し、
垂直方向Ｍ画素に対して垂直フィルタリング処理を施し
ながら、水平方向にスキャンする。その結果、図２
（ｃ）に示すとおり、低域側のウェーブレット係数Ｌと
高域側のウェーブレット係数Ｈとの２つのサブバンドを
生成する。

【００１０】さらにサブバンドに分割し、水平方向のウ
ェーブレット係数を得るために、ウェーブレット係数
Ｌ、Ｈは変換用メモリ１０１にいったん全て格納され
る。

【００１１】変換用メモリ１０１に格納されたウェーブ
レット係数は水平方向に読み出され、離散ウェーブレッ
ト変換部１０２により、水平方向Ｎ個の係数に対してＨ
０及びＨ１によりフィルタリングを施し、結果は２：１
にダウンサンプリングされる。図２（ｄ）に示すよう
に、係数ＬにＨ０を施したものがＬＬ、Ｈ１を施したも
のがＬＨであり、ＨにＨ０を施したものがＨＬ、Ｈ１を
施したものがＨＨである。ＬＬ、ＬＨ、ＨＬ、ＨＨのそ
れぞれの大きさは（（Ｎ／２）×（Ｍ／２））である。

【００１２】以上説明した離散ウェーブレット変換方法
とは異なる構成方法である、Ｌｉｆｔｉｎｇ Ｓｃｈｅ
ｍｅと呼ばれる方法が知られている。図３に順方向のＬ
ｉｆｔｉｎｇ Ｓｃｈｅｍｅ，図４に逆方向のＬｉｆｔ
ｉｎｇ Ｓｃｈｅｍｅの基本構成を示す。図中のｐ，ｕ
はＬｉｆｔｉｎｇ係数と呼ばれるもので、図６に５×３
フィルターと同一の出力を生成するためのＬｉｆｔｉｎ
ｇ係数の例を示す。

【００１３】図６に示すＬｉｆｔｉｎｇ係数 ｐ＝（−１，−１）／２ ｕ＝（ １， １）／４ を元に、以下、図３に示した順方向のＬｉｆｔｉｎｇ
Ｓｃｈｅｍｅの動作について説明する。

【００１４】Ｘは入力画像であり、同図に示すように
（Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５．．．）であ
る。入力画像は各々、偶数番目の画素、奇数番目の画素
に分類される。入力画像のうち、偶数番目の画素をＸ
ｅ、奇数番目の画素をＸｏとする。分類された画素は、
Ｌｉｆｔｉｎｇ係数を乗ぜられた後に加算処理をなさ
れ、低域側の係数と、高域側の係数に変換される。具体
的に式で示すと、 （高域側の係数） Ｘ'ｏ＝Ｘｏ＋ｐ・Ｘｅ （低域側の係数） Ｘ'ｅ＝Ｘｅ＋ｕ・Ｘ'ｏ となる。なお、Ｘ'ｏ、Ｘ'ｅは、夫々低域側、高域側の
係数である。また図中のｋは、ウェーブレット係数を正
規化するものであるが、ここで説明する内容の趣旨から
外れるので、説明を省く。

【００１５】図４の逆方向のＬｉｆｔｉｎｇ Ｓｃｈｅ
ｍｅの出力である画素の生成を具体的に式で示すと、 （偶数番目の画素） Ｘｅ＝Ｘ'ｅ−ｕ・Ｘ'ｏ （奇数番目の画素） Ｘｏ＝Ｘ'ｏ−ｐ・Ｘｅ となる。

【００１６】図３，４より、フィルタの構成が変われ
ば、Ｌｉｆｔｉｎｇ係数、ならびに対象となる処理画素
が異なることになるが、同様にして、順方向、逆方向の
係数への変換を行うことができる。

【００１７】このＬｉｆｔｉｎｇ Ｓｃｈｅｍｅを用い
ると、量子化しない（あるいは量子化ステップ１で量子
化する）場合、量子化後の情報のロスが無ければ圧縮符
号化・復号化して復元されるデータが元のデータとまっ
たく同じになる可逆的な変換を行なうことが出来る。Ｊ
ＰＥＧ２０００では、Ｌｉｆｔｉｎｇ Ｓｃｈｅｍｅを
採用して可逆的変換を実現している。

【００１８】Ｌｉｆｔｉｎｇ Ｓｃｈｅｍｅには、その
他にフィルタ処理に要する演算量を少なくすることが出
来るという特徴もあり、ＪＰＥＧ２０００の９×７構成
（低域９タップ・高域７タップ）のフィルタにも用いら
れている。

【００１９】しかしながら、Ｌｉｆｔｉｎｇ Ｓｃｈｅ
ｍｅを用いてフィルタ処理の演算量を少なくすることが
出来るのは、フィルタの方向と処理のスキャン方向が同
じ場合、すなわち、画像データを水平方向にスキャンし
ながら水平方向のフィルタ処理を行なうといった場合で
ある。これは、前のサンプル点で高域と低域側の変換係
数を出力するために演算した途中の結果を、次のサンプ
ル点で再利用できるためである。

【００２０】図７に示したＬｉｆｔｉｎｇ Ｌａｔｔｉ
ｃｅを用いて、Ｌｉｆｔｉｎｇ Ｓｃｈｅｍｅにおける
処理について説明する。

【００２１】水平方向の画素の系列Ｘ０，Ｘ１，Ｘ２，
Ｘ３，Ｘ４．．．があり、これらの画素の系列に対して
水平方向のＤＷＴ変換を行うと共に、右方向にスキャン
する場合について考える。既に、黒丸で示した位置に対
応する変換係数ｓ４とｄ５が求められているものとす
る。

【００２２】ｓ４は９×７構成ＤＷＴフィルタの低域側
の変換係数で、ｄ５は高域側の変換係数である。このｓ
４とｄ５を求めるために、図７における灰色の丸で示し
た８つの変換データも既に計算されている。例えば、変
換データの１つであるｄ’１は以下のように計算され
る。

【００２３】ｄ’１＝Ｘ１＋α・（Ｘ０＋Ｘ２） 他の変換データも入力と乗算係数等が変わるだけで、演
算式は同じである。ちなみに、ＪＰＥＧ２０００では以
下のように係数が定義されている。

【００２４】 α ＝ −１．５８６１３４３４２ β ＝ −０．０５２９８０１１８ γ ＝ ０．８８２９１１０７５ δ ＝ ０．４４３５０６８５２ 同図において、灰色の丸が全部計算されている場合、次
に求めるべき変換係数はｓ６とｄ７であり、先に計算し
た変換データや変換係数を再利用すれば、新たに計算し
なければならないのは、変換データとしてｄ’９とｓ’
８の２つ、変換係数としてｓ６とｄ７の２つの計４つだ
けで済む。１変換係数当たりではわずか２つの計算で済
むことになる。

【００２５】１つの計算の内訳は、３つの入力の両端を
足し合わせる加算１回、該加算結果にα或いはβ、γ、
δ等の係数を掛ける乗算１回、該乗算結果を真中の入力
に加算する加算１回（２回目の加算演算）である。以下
ではこの計算を格子点演算と呼ぶことにする。

【００２６】再利用する変換係数・データは、ｄ５，
ｓ’６，ｄ’７の３つで、計算した値をレジスタに保持
するだけで特別な制御も必要なく、簡単に再利用できる
ことが図７のＬｉｆｔｉｎｇ Ｌａｔｔｉｃｅから容易
に理解できる。

【００２７】

【発明が解決しようとする課題】従来は、コーデックの
一部の処理として、ウェーブレット変換等のフィルタ処
理が必要な場合、順方向変換用のフィルタ処理部と逆方
向変換用のフィルタ処理部といった２種類のフィルタ処
理部を用意する必要があり、その結果回路規模が増大す
ることとなった。また、フィルタが階層設計に適した構
成になっておらず、回路の構造が複雑となり、開発やデ
バッグに要する時間もかかり、該機能を搭載した製品の
コストアップの要因にもなっていた。

【００２８】本発明は以上の問題点に対して鑑みてなさ
れたものであり、乗算と加算を行う演算ユニットを複数
用いて、フィルタ処理を行うことで、回路規模の増大を
押さえると共に、回路の構造を簡単化することを目的と
する。

【００２９】

【課題を解決するための手段】本発明の目的を達成する
ために、例えば本発明のフィルタ処理装置は以下の構成
を備える。すなわち、入力されたデータに対して所定の
係数を乗算する乗算手段と、前記乗算手段による乗算結
果と前記入力データの一部を含む複数のデータの加算を
行う加算手段と、与えられたデータ群を格納すると共
に、当該与えられたデータ群のうち、所望のデータを所
定データ分遅延した遅延データを出力する格納手段とを
備える演算ユニットを複数備え、前記複数の演算ユニッ
トを用いて、外部入力データに対してフィルタ処理を行
う。

【００３０】本発明の目的を達成するために、例えば本
発明のフィルタ処理装置は以下の構成を備える。すなわ
ち、入力されたデータに対して所定の係数を乗算する乗
算手段と、前記乗算手段による乗算結果と前記入力デー
タの一部を含む複数のデータの加算を行う加算手段とを
備える複数の演算ユニットと、各演算ユニットからのデ
ータを入力、格納すると共に、当該データに対して遅延
を行った遅延データを出力する格納手段とを備え、外部
入力データに対してフィルタ処理を行う。

【００３１】

【発明の実施の形態】以下添付図面に従って、本発明を
好適な実施形態に従って詳細に説明する。

【００３２】［第１の実施形態］前記従来例の説明で
は、水平方向の画素系列：Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ
４，．．．を図７のフィルタ処理への入力画素として説
明したが、以下の実施形態では、図８に示すとおり、９
ライン分のデータのうち、縦一列の９画素のデータ（Ｙ
０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，．．．，Ｙ８）を入力す
るものとする。

【００３３】以下では、垂直方向のフィルタ処理をしな
がら水平方向にスキャンをするといった処理についてま
ず考える。

【００３４】垂直方向のフィルタ処理をしながら水平方
向にスキャンをすると、９つの入力画素が次に処理する
列の９画素に全面的に切り替わるため、１列前の変換係
数を演算する時に計算した途中の演算結果を用いること
ができない。そのため、水平方向にスキャンして列が切
り替わるごとに、図８における灰色の丸に対応する変換
データをすべて計算する必要がある。黒丸に対応するの
は変換係数（低域側の変換係数と高域側の変換係数）で
あるため、これは元々計算する必要がある。

【００３５】よって、列が切り替わる度に１０回の計
算、１つの係数当たり５回の計算が必要になる。これは
途中の計算結果を再利用できる場合の２．５倍の演算量
になる。

【００３６】この問題を解決するために、図９に示す構
成を備えるフィルタ処理装置としての本実施形態におけ
る離散ウェーブレット変換を行う演算処理部について説
明する。

【００３７】図９において、９０１、９０３、９０５
は、ラインデータＹ８、Ｙ９、Ｙ１０を入力する端子、
９１１、９１３、９１５は、夫々のラインにおける変換
係数もしくは変換データを格納し、与えられた変換係数
もしくは変換データを遅延時間（遅延ライン分）遅延
し、遅延時間分前のラインで、同じ列の変換係数もしく
は変換データを出力するラインバッファ、９２１、９２
３、９２５、９２７は、演算された格子点データが得ら
れる端子（格子点とも言う）を表わす。例えば、格子点
９２１には以下の計算で求められる格子点データｄ’９
が得られる。

【００３８】ｄ’９＝Ｙ９＋α・（Ｙ８＋Ｙ１０）図９
において、上記の式に基づいて計算されたｄ’９をライ
ンバッファ９１１に格納し、格納したｄ’９をラインバ
ッファ９１１により２ライン分遅延し、２ライン前の同
じ列の変換データｄ’７を得る。このｄ’７とｄ’９を
用いてｓ’８を計算する。又、計算した変換データｓ’
８をラインバッファ９１３に格納する。以下、ｄ７，ｓ
６も同様にしてラインバッファ９１３、９１５を用いて
求める。そして、同様に、求めたｄ７をラインバッファ
９１５に格納する。

【００３９】各ラインバッファ９１１，９１３，９１５
は、水平方向にスキャンする長さに相当する容量を持
ち、遅延時間は２ラインとなる。これは、同じ列のデー
タを用いた垂直方向フィルタ処理が、タイミング上２ラ
イン毎に行なわれるからである。

【００４０】もう少し詳しく説明すると、夫々のライン
バッファから出力される変換係数ｄ５や変換データｓ’
６、ｄ’７を求めるには、Ｙ０からＹ８までの入力画素
で計算できたが、変換係数ｓ６，ｄ７を得るには、Ｙ１
０の入力を待たねばならないからである。

【００４１】そして、次の垂直フィルタ処理のサイクル
では、水平方向に１列シフトして同様の計算が行なわれ
計算結果が夫々のラインに応じたラインバッファに送ら
れる。

【００４２】このように、水平方向にスキャンしながら
垂直方向フィルタ処理をして変換係数や変換データを次
々とラインバッファに入力して蓄える。この時用いたラ
インデータ（入力画素）Ｙ８と新たなラインデータＹ
９、Ｙ１０を用いて次の水平スキャンを行なう。

【００４３】この時、上記ラインデータに加え、３つの
ラインバッファ９１５，９１３，９１１から出力される
ｄ５，ｓ’６，ｄ’７を用いることで、４回の格子点演
算を行なうことで、２つの変換係数ｓ６，ｄ７を求める
ことができる。もちろん、次の水平スキャンに備え、上
述の通り変換係数ｄ７と変換データｓ’８、ｄ’９を夫
々のラインバッファ９１５，９１３，９１１に再入力す
る。

【００４４】さらに次の水平スキャンでは、ラインデー
タＹ１０，Ｙ１１，Ｙ１２と、ラインバッファの出力ｄ
７，ｓ’８、ｄ’９を用いることで２つの変換係数ｓ
８，ｄ９を求めることができる。

【００４５】このようにして、垂直方向フィルタ処理を
しながら水平方向へスキャンする場合にも、格子点演算
２回につき１変換係数を求めることができる。

【００４６】以上説明した図９の構成はフィルタ処理後
の変換係数を元の値に戻すための逆変換処理にも用いる
ことができて、その場合の構成は図１０に示すものとな
る。これは、Ｌｉｆｔｉｎｇ Ｌａｔｔｉｃｅを用いた
フィルタ処理の類似性から明らかなことなので、ここで
の説明を省略する。

【００４７】上記図９の構成と同じ機能のものは、図１
１の構成でも実現できる。ラインデータＹ８を、新たに
設けたラインバッファ１１０１に蓄えて、次の水平スキ
ャンでは、新たなラインデータＹ９とＹ１０のみを外部
から入力し、既に入力済みのラインデータＹ８はライン
バッファ１１０１から、Ｙ１０を２ライン分遅延させる
ことで供給するようにしたものである。

【００４８】＜変形例１＞本変形例１では、図１２に示
す格子点データ演算ユニットを図１３のように複数接続
することによって、フィルタ演算処理部を形成し、前記
垂直方向のフィルタ処理を行なうものである。

【００４９】図１２に示す格子点データ演算ユニット
は、図１１において４つの格子点各々に対応するデータ
を演算する演算部の内、１つの格子点のデータを演算す
る部分と該演算に要するデータの入力元となるラインバ
ッファ１つを取り出したものである。よって、演算機能
等はすでに説明した内容と同様である。

【００５０】一方、図１３における、１３０１、１３０
３、１３０５、１３０７は、それぞれ図１２に示した格
子点データ演算ユニットであり、各ユニット毎に乗算係
数が異なるが、基本的な構成は同じである。図１３に示
したフィルタ演算処理部の構成は、前記図１１に示した
演算処理部の構成を上記ユニット４つに置き換えただけ
であるため、機能的には図１１とまったく同じである。

【００５１】逆変換用（逆方向のフィルタ処理）のフィ
ルタ演算処理部も同一ユニットを用いて、図１４のよう
に構成できる。図１３との違いは、各ユニット内の乗算
係数が上下で入れ替わって正負の符号が反転しているこ
とである。

【００５２】本変形例で示した格子点データ演算ユニッ
トを用いた上述のフィルタ演算処理部、及び逆変換のフ
ィルタ演算処理部は、夫々のパラメータ（α、β、γ、
δ）を調節した図１２に示した格子点データ演算ユニッ
トを用いて実現可能である。つまり、共通のハードウェ
ア（ソフトウェアでも良いが）である格子点データ演算
ユニットを用いることで、その両方のフィルタ処理（順
方向、逆方向のフィルタ処理）が実現できる。

【００５３】また、上述の格子点データ演算ユニット
は、遅延部がラインバッファに限定されるものではな
く、ｎ個のレジスタからなる遅延部であってもよい。

【００５４】一例として、図１５にｎ＝２の場合を示
す。

【００５５】一方、前記遅延部を格子点データ演算ユニ
ット内に持たず、外部に共通にアクセスできるメモリを
持ち、該メモリで遅延を実現することも可能である。そ
の場合の格子点データ演算ユニットの構成を図１６、図
１６に示した格子点データ演算ユニットを用いたフィル
タ演算処理部の構成を図１７に示す。

【００５６】これ以降の説明に用いる格子点データ演算
ユニットは、図の簡略化のため、該格子点データ演算ユ
ニット内に遅延部を持っているものとして話を進める
が、遅延部を外部に持つ場合にも適用できることは、こ
れまでの説明により明らかである。

【００５７】また、各格子点データ演算ユニット内の乗
算演算の係数は定数であるため、汎用の乗算器を用いる
必要は無く、被乗数の足し合わせ方が決まっている定数
乗算器を用いることができる。

【００５８】また、本変形例で示した上述のフィルタ演
算処理部の構成は、ウェーブレット変換などの特定のフ
ィルタ処理に限定されるものではなく、一般のフィルタ
処理にも適用可能であると同時に、以下の変形例におい
ても同様であることは後述の説明により明らかである。

【００５９】＜変形例２＞第１の実施形態における変形
例２は、前述の各格子点データ演算ユニットの入力側に
該ユニットへの入力を選択するセレクタを配し、該セレ
クタで選択するデータを順方向変換か逆方向変換かで切
り替えることにより、共通のユニットを使用して、順方
向と逆方向の両方の変換を実現するものである。

【００６０】本変形例におけるフィルタ演算処理部の構
成を図１８に示す。図１８において、１８００は、変換
の種類（順方向／逆方向）を指定する制御信号を入力す
る端子である。

【００６１】１８０１〜１８０４は、それぞれパラメー
タα、β、γ、δを有し、定数乗算器と該乗算結果を加
減算する機能を持つ格子点データ演算ユニットである。

【００６２】１８１１〜１８１４は、端子１８００を介
して入力される前記変換の種類を指定する制御信号に基
づいて、出力を入力画素データか変換係数（もしくは係
数データ）かを切り替える４入力２出力のセレクタであ
る。

【００６３】１８２１、１８２３は、変換前の画像デー
タを入力する端子、１８２５、１８２７は、変換後の係
数データを入力する端子 １８３１、１８３３は、順方向変換処理によって求めら
れたデータ（変換係数）を出力する端子、１８４１、１
８４３は、逆方向変換処理によって求められたデータ
（入力画素データ）を出力する端子、である。

【００６４】端子１８００から入力される変換の種類を
指定する制御信号に基づいて、各セレクタ１８１１〜１
８１４は選択出力するデータを切り替えると共に、各格
子点データ演算ユニット１８０１〜１８０４では順方向
変換時には加算、逆方向変換時には減算を行なう。

【００６５】そのため各格子点データ演算ユニット１８
０１〜１８０４は、定数を乗算した結果を加減算できる
ように図１９に示す構成に変更した。回路構成上の実質
的な違いは、加算器を加減算器１９０１に置き換えたこ
とである。

【００６６】端子１８００に順方向変換を指定する制御
信号が入力されると、各セレクタ１８１１〜１８１４は
左側の２入力（同図のセレクタ１８１１ではＹ９，Ｙ１
０）を選択して出力すると共に、各格子点データ演算ユ
ニット１８０１〜１８０４は、前記定数乗算結果を加算
するモード（各格子点データ演算ユニットの反転回路１
９０１が加算モード）となり、図１３と等価な構成とな
る。

【００６７】一方、端子１８００に逆方向変換を指定す
る制御信号が入力されると、各セレクタ１８１１〜１８
１４は右側の２入力（同図では一段下の格子点データ演
算ユニットの２出力。ただし、セレクタ１８１４に関し
ては、ｓ１０，ｄ１１の２入力）を選択して出力すると
共に、各格子点データ演算ユニット１８１１〜１８１４
は前記定数乗算結果を減算するモード（各格子点データ
演算ユニットの加減算器１９０１は減算モード）とな
り、図１４と等価な構成となる。

【００６８】図１０からも分かるとおり、Ｙ７はＣ＝−
αとなるときのユニット（１８０１）から、Ｙ８はＣ＝
−βとなるときのユニット（１８０２）から出力される
ので、端子１８４１の方からＹ７が、端子１８４３の方
からＹ８が出力されることになる。

【００６９】上記４入力２出力のセレクタ１８１１〜１
８１４では、順方向変換時と逆方向変換時では変換出力
が別々の端子になってしまうが、セレクタ１８１２、１
８１３を図２０（ａ），（ｂ）に示すクロススイッチ２
００１，２００３に置き換えると、図２１に示すとお
り、順方向変換時も逆方向変換時も同じ端子２１０１，
２１０３から変換出力を取り出せる。

【００７０】＜変形例３＞本変形例のフィルタ演算処理
部は、Ｌｉｆｔｉｎｇ Ｓｃｈｅｍｅによるフィルタ処
理の最後に行なうスケーリングのための乗算処理を、順
方向変換と逆方向変換とで同一の乗算器を用いて処理す
る構成に関する。

【００７１】スケーリングパラメータをＫとすると、Ｊ
ＰＥＧ２０００では、最終的な高域変換係数を得るため
に、前記Ｌｉｆｔｉｎｇ演算後の高域変換係数にＫを乗
算し、最終的な低域変換係数を得るために、前記Ｌｉｆ
ｔｉｎｇ演算後の低域変換係数に１／Ｋを乗算する。

【００７２】図１３に示したフィルタ演算処理部として
の本変形例の垂直９／７−ＤＷＴ演算処理部に、スケー
リングのための乗算器（２２０１，２２０３）を付加す
ると、図２２に示す構成となる。同図において２２０１
が高域変換データにＫを乗算する乗算器、２２０３が低
域変換データに１／Ｋを乗算する乗算器である。

【００７３】また、図１８に示した垂直９／７−ＤＷＴ
／ＩＤＷＴ演算処理部にスケーリングのための乗算器
（２３０１，２３０３、２３１１、２３１３）を付加す
ると、図２３に示す構成となる。図２３から分かるよう
に、ＤＷＴ演算スケーリング用に２個の乗算器２３０
１、２３０３、ＩＤＷＴ演算スケーリング用に２個の乗
算器２３１１、２３１３が必要である。

【００７４】同時に４つの乗算器を使うことは無く、あ
る時点で使用するのはどちらか一方の２個の乗算器だけ
である。

【００７５】本変形例は、前記変形例２の規則性をなる
べく踏襲して、両変換モードで同じ２つの乗算器を使う
ようにした。

【００７６】図２４に本変形例の垂直９／７−ＤＷＴ／
ＩＤＷＴ演算処理部の構成を示す。セレクタ２４０１を
格子点データ演算ユニット１８０４の出力段に設け、該
セレクタ２４０１の出力段に、共通に用いる２つの乗算
器２４１１、２４１３を設けた。その他の構成並びに構
成要素は前記変形例２で示した図１８と同じである。

【００７７】＜変形例４＞本変形例では、図９に示した
演算処理部の変形例として、図２５に示す演算処理部を
示す。図９に示した演算処理部では、ラインバッファ９
１５にはｄ７を入力していたが、変変形例では、ｄ７に
予めパラメータδが乗算されているδ・ｄ７を入力す
る。そしてδ・ｄ７を入力したラインバッファ９１５は
同様にパラメータδが乗算されている出力値δ・ｄ５を
出力する。それ以外の構成及び動作は、図９に示した演
算処理部と同じである。

【００７８】この構成で、図９に示した演算処理部が行
う演算の量に比べて演算量の増減はない。なお本変形例
ではｄ７を例として説明したが、これに限定されずに他
のｄ’９やｓ’８のうちのいくつか、もしくは全部であ
っても良い。その場合、ｄ’９を例に取り説明すると、
ラインバッファ９１１にはβ・ｄ’９が入力され、その
出力はβ・ｄ’７で、ｓ’８の演算の際には、このβ・
ｄ’７にβの乗算は行わない。

【００７９】＜変形例５＞本変形例では、図９に示した
演算処理部の変形例として、図２６に示す演算処理部を
示す。図９に示した演算処理部では、ラインバッファ９
１５にはｄ７を入力していたが、本変形例では（δ・ｄ
７＋ｓ’８）を入力し、更に、このラインバッファ９１
５に入力する（δ・ｄ７＋ｓ’８）を生成するために、
δ・ｄ７に、ｓ’８を加算する加算器２６０１が備わっ
ている。

【００８０】図２６では、加算器の数が増えてはいる
が、変換係数ｓ６の演算に必要な加算処理が、例えば変
形例４では３つの項の加算であったが、本変形例では２
つの項の加算になっており、全体としての演算量は、例
えば変形例４と同じである。

【００８１】＜変形例６＞上述の変形例では、１ライン
前の同一列データをから計算した３つの変換データをそ
れぞれ３つの遅延部で遅延させたが、本変形例では、１
ライン前の同一列データをから計算した１つの変換係数
と格子上の変換データを計算する途中の演算結果をそれ
ぞれ第１、第２の遅延部で遅延させ、新たな変換係数の
計算に用いる。

【００８２】本変形例の演算処理部の概略構成を図２７
に示す。図９に示した演算処理部において、遅延部９１
３，９１５の２つを用いている。ラインバッファ９１５
には、第１の実施形態と同様に、変換係数ｄ７を格納す
るが、ラインバッファ９１３には、β・（ｄ’７＋ｄ’
９）を格納し、このβ・（ｄ’７＋ｄ’９）を計算する
ために必要となるラインデータＹ６，Ｙ７，Ｙ８，Ｙ
９，Ｙ１０は、図２７の上部にある５つの端子から入力
し、変換係数ｄ７を計算するのに必要なその他のデータ
β・（ｄ’５＋ｄ’７）はラインバッファ９１３から与
えられる。水平方向にスキャンしながら垂直フィルタ処
理をするタイミング等は前記第１の実施形態とまったく
同じであるため、これ以上の細かい説明は省略する。

【００８３】本変形例では演算量が増えるが、遅延部の
数は前記第１の実施形態より少なくて済む。具体的に
は、１係数当たり３回の格子点演算が必要になり（前記
第１の実施形態では２回）、遅延部は第１、第２の２つ
で済む。Ｌｉｆｔｉｎｇ Ｓｃｈｅｍｅを用いた変換で
は、逆方向の変換は格子点演算で用いる係数の順序と負
号を逆に変換するだけで、まったく同様の構成で処理で
きる。すなわち、上述した各種実施形態を、図２８に示
すＬｉｆｔｉｎｇ Ｌａｔｔｉｃｅに適用した構成で、
逆変換処理が行なえる。

【００８４】［第２の実施形態］第１の実施形態及びそ
の変形例における離散ウェーブレット変換は、すべてハ
ードウェアに関するもののみであったが、演算処理をそ
のまま数式化し、ラインバッファとして配列を確保する
ことで、ほとんどそのままソフトウェア処理に応用でき
る。よって、ウェーブレット係数変換装置のみならずウ
ェーブレット係数変換方式としてもよい。

【００８５】以下、図２９のフローチャートを用いて説
明する。処理すべき画像データは不図示の入力デバイス
から入力され、このフローチャートに従ったプログラム
コードは不図示のＣＰＵがアクセス可能なメモリ上に格
納されているものとする。なお、以下で用いるインデッ
クスｎはｎ＞１とする。

【００８６】ステップＳ２９０１では、処理する画像デ
ータ３つ（Ｙn+2，Ｙn+3，Ｙn+4）を不図示のメモリか
ら読み出す。

【００８７】ステップＳ２９０３では、３つの格子点デ
ータｄ’n+1，Ｓ’n、ｄn-1の夫々を格納している、ラ
インバッファに相当する配列Ｈ１，Ｈ２，Ｈ３から読み
出す。

【００８８】ステップＳ２９０５では、ｄ’n+3＝Ｙn+3
＋α・（Ｙn+2＋Ｙn+4）を演算する。

【００８９】ステップＳ２９０７では、上記格子点デー
タｄ’n+3を配列Ｈ１に格納する。

【００９０】ステップＳ２９０９は、Ｓ'n+2＋β・
（ｄ'n+1＋ｄ'n+3）を演算するステップ、ステップＳ２
９１１では、上記格子点データＳ'n+2を配列Ｈ２に格納
する。

【００９１】ステップＳ２９１３では、ｄ'n+1＝ｄ'n+1
＋γ・（Ｓ'n+2＋Ｓ'n）を演算する。

【００９２】ステップＳ２９１５では、上記変換係数ｄ
n+1を配列Ｈ３に格納するステップ、ステップＳ２９１
７では、Ｓn＝Ｓ'n＋δ・（ｄn-1＋ｄn+1）を演算す
る。

【００９３】ステップＳ２９１９では、上記変換係数Ｓ
nとｄn+1を次の処理ステージへ出力する。

【００９４】各ステップの処理内容や全体の処理につい
ては、既に説明した実施形態から明白であるのでその説
明は省略する。また、演算した格子点データや変換係数
の格納先として、上記配列では無く、単なる変換あるい
はレジスタ等も考えられる。 ［他の実施形態］なお、本発明は、複数の機器（例えば
ホストコンピュータ、インタフェイス機器、リーダ、プ
リンタなど）から構成されるシステムに適用しても、一
つの機器からなる装置（例えば、複写機、ファクシミリ
装置など）に適用してもよい。

【００９５】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても、達成さ
れることは言うまでもない。この場合、記憶媒体から読
み出されたプログラムコード自体が前述した実施形態の
機能を実現することになり、そのプログラムコードを記
憶した記憶媒体は本発明を構成することになる。また、
コンピュータが読み出したプログラムコードを実行する
ことにより、前述した実施形態の機能が実現されるだけ
でなく、そのプログラムコードの指示に基づき、コンピ
ュータ上で稼働しているオペレーティングシステム(OS)
などが実際の処理の一部または全部を行い、その処理に
よって前述した実施形態の機能が実現される場合も含ま
れることは言うまでもない。

【００９６】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【００９７】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明した（図２９に示す）フロー
チャートに対応するプログラムコードが格納されること
になる。

【００９８】

【発明の効果】以上の説明により、本発明によれば、乗
算と加算を行う演算ユニットを複数用いて、フィルタ処
理を行うことで、回路規模の増大を押さえると共に、回
路の構造を簡単化することができた。

【図面の簡単な説明】

【図１】従来例における変換用メモリ１０１と離散ウェ
ーブレット変換部１０２の動作を説明する図である。

【図２】（ａ）は、離散ウェーブレット変換部１０２の
基本構成を示すブロック図、（ｂ）は入力画像を示す
図、（ｃ）は生成されたＬサブバンド、Ｈサブバンドを
示す図、（ｄ）はＨＨ、ＨＬ、ＬＨ、ＬＬサブバンドを
示す図である。

【図３】順方向のＬｉｆｔｉｎｇ Ｓｃｈｅｍｅの基本
構成を示す図である。

【図４】逆方向のＬｉｆｔｉｎｇ Ｓｃｈｅｍｅの基本
構成を示す図である。

【図５】フィルタ係数を示す図である。

【図６】Ｌｉｆｔｉｎｇ係数を示す図である。

【図７】Ｌｉｆｔｉｎｇ Ｌａｔｔｉｃｅの構成を示す
図である。

【図８】Ｌｉｆｔｉｎｇ Ｌａｔｔｉｃｅの構成を示す
図である。

【図９】本発明の第１の実施形態における順方向の演算
ユニットの構成を示す図である。

【図１０】本発明の第１の実施形態における逆方向の演
算ユニットの構成を示す図である。

【図１１】図９に示された演算ユニットと同じ機能を有
し、他の構成をとる演算ユニットの構成を示す図であ
る。

【図１２】本発明の第１の実施形態における変形例１で
用いる格子点データ演算ユニットの構成を示す図であ
る。

【図１３】図１２に示したユニットを複数接続すること
で形成されるフィルタ演算処理部の構成を示す図であ
る。

【図１４】本発明の第１の実施形態における変形例１で
用いる逆変換用のフィルタ演算処理部の構成を示す図で
ある。

【図１５】格子点データ演算ユニットをｎ個のレジスタ
からなる遅延部で構成した場合、一例として、ｎ＝２と
した場合の構成を示す。

【図１６】外部に共通にアクセスできるメモリを持ち、
該メモリで遅延を実現する場合の格子点データ演算ユニ
ットの構成を示す図である。

【図１７】図１６に示した格子点データ演算ユニットを
用いたフィルタ演算処理部の全体の構成を示す図であ
る。

【図１８】本発明の第１の実施形態における変形例２に
おけるフィルタ演算処理部の構成を示す図である。

【図１９】図１８に示した格子点データ演算ユニットを
変更した場合の構成を示す図である。

【図２０】クロススイッチを示す図である。

【図２１】本発明の第１の実施形態における変形例２の
フィルタ演算処理部の構成を示す図である。

【図２２】図１３に示した垂直９／７−ＤＷＴ演算処理
部にスケーリングのための乗算器を付加した構成を示す
図である。

【図２３】図１８に示した垂直９／７−ＤＷＴ／ＩＤＷ
Ｔ演算処理部にスケーリングのための乗算器を付加した
構成を示す図である。

【図２４】本発明の第１の実施形態における変形例３の
垂直９／７−ＤＷＴ／ＩＤＷＴ演算処理部の構成を示す
図である。

【図２５】本発明の第１の実施形態における変形例４の
演算ユニットの構成を示す図である。

【図２６】本発明の第１の実施形態における変形例５の
演算ユニットの構成を示す図である。

【図２７】本発明の第１の実施形態における変形例６の
演算ユニットの構成を示す図である。

【図２８】逆変換のＬｉｆｔｉｎｇ Ｌａｔｔｉｃｅを
示す図である。

【図２９】本発明の第２の実施形態である離散ウェーブ
レット変換処理方式のフローチャートである。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B022 AA01 BA00 CA01 CA03 DA02 FA03 5B057 CA08 CA16 CB08 CB16 CE06 CG05 CG07 CH02 CH09 CH11 CH18 5C059 KK07 MA00 MA24 SS06 SS11 UA11 UA38 UA39 5C078 AA04 BA53 CA25

Claims (17)

【特許請求の範囲】
1. 【請求項１】 入力されたデータに対して所定の係数を
   乗算する乗算手段と、 前記乗算手段による乗算結果と前記入力データの一部を
   含む複数のデータの加算を行う加算手段と、 与えられたデータ群を格納すると共に、当該与えられた
   データ群のうち、所望のデータを所定データ分遅延した
   遅延データを出力する格納手段とを備える演算ユニット
   を複数備え、 前記複数の演算ユニットを用いて、外部入力データに対
   してフィルタ処理を行うことを特徴とするフィルタ処理
   装置。
2. 【請求項２】 入力されたデータに対して所定の係数を
   乗算する乗算手段と、 前記乗算手段による乗算結果と前記入力データの一部を
   含む複数のデータの加算を行う加算手段とを備える複数
   の演算ユニットと、 各演算ユニットからのデータを入力、格納すると共に、
   当該データに対して遅延を行った遅延データを出力する
   格納手段とを備え、 外部入力データに対してフィルタ処理を行うことを特徴
   とするフィルタ処理装置。
3. 【請求項３】 更に、前記演算ユニットに入力されるデ
   ータの切り替えを行う切り替え手段を備え、 前記切り替え手段は外部からの制御信号により、前記演
   算ユニットに入力されるデータの切り替えを行うことを
   特徴とする請求項１又は２に記載のフィルタ処理装置。
4. 【請求項４】 前記切り替え手段の切り替えにより、前
   記演算ユニットは、順方向、逆方向のフィルタ処理の切
   り替えを行うことを特徴とする請求項３に記載のフィル
   タ処理装置。
5. 【請求項５】 前記外部からの制御信号は、前記所定の
   係数の正負の符号を制御することを特徴とする請求項３
   に記載のフィルタ処理装置。
6. 【請求項６】 更に、前記演算ユニットによるフィルタ
   処理結果に対してスケーリング処理を行うスケーリング
   手段を備えることを特徴とする請求項１又は２に記載の
   フィルタ処理装置。
7. 【請求項７】 前記入力されたデータは、前記外部入力
   データ、前記加算手段による加算結果、前記遅延データ
   を含むことを特徴とする請求項１乃至６のいずれか１項
   に記載のフィルタ処理装置。
8. 【請求項８】 前記複数のデータは更に、前記外部入力
   データ、前記遅延データを含むことを特徴とする請求項
   １乃至６のいずれか１項に記載のフィルタ処理装置。
9. 【請求項９】 前記外部入力データは、画像を構成する
   各画素データであることを特徴とする請求項１乃至８の
   いずれか１項に記載のフィルタ装置。
10. 【請求項１０】 前記フィルタ処理は離散ウェーブレッ
    ト変換を含むことを特徴とする請求項１又は２に記載の
    フィルタ処理装置。
11. 【請求項１１】 前記フィルタ処理は、Ｌｉｆｔｉｎｇ
    Ｓｃｈｅｍｅで示される方法に従うことを特徴とする
    請求項１０に記載のフィルタ装置。
12. 【請求項１２】 入力されたデータに対して所定の係数
    を乗算する乗算工程と、 前記乗算工程による乗算結果と前記入力データの一部を
    含む複数のデータの加算を行う加算工程と、 与えられたデータ群を所定の格納手段に格納すると共
    に、当該与えられたデータ群のうち、所望のデータを所
    定データ分遅延した遅延データを当該所定の格納手段か
    ら出力する格納工程とを備える演算ユニットの制御方法
    を複数備え、 前記複数の演算ユニットの制御方法を用いて、外部入力
    データに対してフィルタ処理を行うことを特徴とするフ
    ィルタ処理装置の制御方法。
13. 【請求項１３】 入力されたデータに対して所定の係数
    を乗算する乗算工程と、 前記乗算工程による乗算結果と前記入力データの一部を
    含む複数のデータの加算を行う加算工程とを備える複数
    の演算ユニットの制御方法と、 各演算ユニットからのデータを所定の格納手段に入力、
    格納すると共に、当該データに対して遅延を行った遅延
    データを当該所定の格納手段から出力する格納工程とを
    備え、 外部入力データに対してフィルタ処理を行うことを特徴
    とするフィルタ処理装置の制御方法。
14. 【請求項１４】 更に、前記演算ユニットに入力される
    データの切り替えを行う切り替え工程を備え、 前記切り替え工程は外部からの制御信号により、前記演
    算ユニットに入力されるデータの切り替えを行うことを
    特徴とする請求項１２又は１３に記載のフィルタ処理装
    置の制御方法。
15. 【請求項１５】 更に、前記演算ユニットによるフィル
    タ処理結果に対してスケーリング処理を行うスケーリン
    グ工程を備えることを特徴とする請求項１２又は１３に
    記載のフィルタ処理装置の制御方法。
16. 【請求項１６】 コンピュータに読み込ませることでフ
    ィルタ処理装置として機能するプログラムコードを格納
    する記憶媒体であって、 入力されたデータに対して所定の係数を乗算する乗算工
    程のプログラムコードと、 前記乗算工程による乗算結果と前記入力データの一部を
    含む複数のデータの加算を行う加算工程のプログラムコ
    ードと、 与えられたデータ群を所定の格納手段に格納すると共
    に、当該与えられたデータ群のうち、所望のデータを所
    定データ分遅延した遅延データを当該所定の格納手段か
    ら出力する格納工程のプログラムコードとを備える、演
    算ユニットとして機能するプログラムコードを備え、 前記演算ユニットとして機能するプログラムコードを複
    数回用いて、外部入力データに対してフィルタ処理を行
    うことを特徴とする記憶媒体。
17. 【請求項１７】 コンピュータに読み込ませることでフ
    ィルタ処理装置として機能するプログラムコードを格納
    する記憶媒体であって、 入力されたデータに対して所定の係数を乗算する乗算工
    程のプログラムコードと、 前記乗算工程による乗算結果と前記入力データの一部を
    含む複数のデータの加算を行う加算工程のプログラムコ
    ードとを備える、演算ユニットとして機能するプログラ
    ムコードと、 各演算ユニットからのデータを所定の格納手段に入力、
    格納すると共に、当該データに対して遅延を行った遅延
    データを所定の格納手段から出力する格納工程のプログ
    ラムコードとを備え、 外部入力データに対してフィルタ処理を行うことを特徴
    とする記憶媒体。