JP2002124099A

JP2002124099A - パケット式のメモリテスタ

Info

Publication number: JP2002124099A
Application number: JP2000316082A
Authority: JP
Inventors: M Atome Eriasu; エリアス・エム・アトメ
Original assignee: Schlumberger Technologies Inc
Current assignee: Schlumberger Technologies Inc
Priority date: 2000-10-17
Filing date: 2000-10-17
Publication date: 2002-04-26

Abstract

(57)【要約】【課題】従来のＡＰＧより高速で信号を入力する必
要があるメモリ素子のテストが可能なパケットジェネレ
ータを提供すること。【解決手段】データ転送速度でデータを供給してア
ドレス転送速度でアドレスを供給するアルゴリズムパタ
ーンジェネレータ（ＡＰＧ）と、そのＡＰＧの制御に基
づいてユーザの指定した命令を出力するパケット制御メ
モリ（ＰＣＭ）と、アドレス及びユーザの指定した命令
を受信してそれらを含むアドレスパケットをアドレス転
送速度より速く出力するアドレスジェネレータと、デー
タ及びユーザの指定した命令を受信してそれらを含むデ
ータパケットをデータ転送速度より速い速度で出力する
ＤＰＧデータパケットジェネレータとを含むをパケット
ジェネレータ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ素子（半導
体記憶素子）をテストするシステムに関連する。

【０００２】

【従来の技術】従来のＤＲＡＭ或いはＳＲＡＭなどの半
導体メモリの信頼性をテストするテストシステムはよく
知られている。従来のテストシステムは、通常はテスト
信号パターン（「テストベクトル（test vector）」と
呼ばれる）をテスト中の半導体素子に送り、テスト中の
素子からの出力信号と予想される信号とを比較してテス
ト中の素子の機能が正常であるかどうかを決定する。こ
のようなテストシステムの例は、Ｏｓａｗａ他による米
国特許第５，９４６，２４７号、Ｙａｍａｇｕｃｈｉに
よる米国特許第４，８６２，４６０号、Ｇａｒｃｉａ他
による米国特許第４，５０２，１２７号に記載されてい
る。またこれらの特許に言及することをもって本発明の
一部とする。

【０００３】近年発売されたメモリ素子、例えばＭｏｕ
ｎｔａｉｎＶｉｅｗ、ＣＡ．のＲＡＭＢＵＳ社のダイ
レクトＲＤＲＡＭ（ＤｉｒｅｃｔＲＤＲＡＭ^TM）は、
時間間隔を変えてパケット式でアドレスやデータを通信
する。このパケットは、並列に送信される複数のストリ
ームを含み、それぞれのストリームは８ビットを順に流
す直列８ビットである。ダイレクトＲＤＲＡＭの詳細に
ついては、ＲＡＭＢＵＳ社から入手可能なダイレクトＲ
ＤＲＡＭデータシートを参照のこと。またこのデータシ
ートに言及することをもって、本明細書の一部とする。
本明細書において「ダイレクトＲＤＲＡＭ」とは、Ｓｙ
ｎｃｌｉｎｋなどのダイレクトＲＤＲＡＭと互換性があ
る任意の素子を意味する。このようなアドレス及びデー
タパケット通信には、散在された命令が更に含まれる。
従って、このような近年のメモリシステムをテストする
には、テストシステムはこのように時間をずらすことが
でき、命令が散在されたパケット式の通信でなければな
らない。

【０００４】図１は、ダイレクトＲＤＲＡＭメモリ素子
１００のブロック図である。このダイレクトＲＤＲＡＭ
１００は、ＲＯＷ（行）及びＣＯＬＵＭＮ（列）、ＤＡ
ＴＡ０、ＤＡＴＡ１の名称のついた別個の端子を含む。
コマンド「ＲＯＷＡ」及びコマンド「ＲＯＷＲ」は端子
ＲＯＷに入力される。コマンド「ＣＯＬＣ／Ｍ」及びコ
マンド「ＣＯＬＣ／Ｘ」は端子ＣＯＬＵＭＮに入力され
る。コマンド「ＤＱＡ」及びコマンド「ＤＱＢ」はそれ
ぞれ、端子ＤＡＴＡ０及びＤＡＴＡ１に入力される。ダ
イレクトＲＤＲＡＭは、行の識別にはパケット式のコマ
ンド「ＲＯＷＡ」及び「ＲＯＷＲ」を用い、列の識別に
は「ＣＯＬＣ／Ｍ」及び「ＣＯＬＣ／Ｘ」を用い、デー
タ指定にはコマンド「ＤＱＡ」及び「ＤＱＢ」の組み合
わせを用いる。

【０００５】図２は、コマンド「ＲＯＷＡ」及び「ＲＯ
ＷＲ」、「ＣＯＬＣ」、「ＣＯＬＸ」、「ＣＯＬＭ」の
ビット指定を示す。コマンド「ＣＯＬＣ／Ｘ」はコマン
ド「ＣＯＬＣ」と「ＣＯＬＸ」の組み合わせであり、コ
マンド「ＣＯＬＣ／Ｍ」はコマンド「ＣＯＬＣ」と「Ｃ
ＯＬＭ」の組み合わせである。コマンド「ＲＯＷＡ」及
び「ＲＯＷＲ」のそれぞれは０から２の数字がついた３
つのストリームを含み、それぞれのストリームが直列８
ビットである。図に示されているように、コマンド「Ｒ
ＯＷＡ」は、１ビットの「ＤＲ４Ｔ」及び「ＤＲ４
Ｆ」、「ＤＲ０」から「ＤＲ３」、「ＢＲ０」から「Ｂ
Ｒ３」、２ビットの「ＲｓｖＢ」、２ビットの「Ｒｓｖ
Ｒ」、１ビットの「ＡＶ」及び「Ｒ０」から「Ｒ８」を
含む。ダイレクトＲＤＲＡＭでは、「ＤＲ４Ｔ」及び
「ＤＲ４Ｆ」がコマンド「ＲＯＷＡ」または「ＲＯＷ
Ｒ」を認識するためのビットであり、「ＤＲ０」から
「ＤＲ３」及び「ＤＲ４Ｔ」、「ＤＲ４Ｆ」はコマンド
「ＲＯＷＡ」及び「ＲＯＷＲ」のメモリ素子アドレス用
であり、「ＢＲ０」から「ＢＲ３」はコマンド「ＲＯＷ
Ａ」及び「ＲＯＷＲ」のバンクアドレス用であり、「Ａ
Ｖ」はコマンド「ＲＯＷＡ」及び「ＲＯＷＲ」のどちら
かを選択するためのビットであり、「Ｒ０」から「Ｒ
８」はコマンド「ＲＯＷＡ」及び「ＲＯＷＲ」の行アド
レス用である。２ビットの「ＲｓｖＢ」はバンクアドレ
スの拡張用に確保され、２ビットの「ＲｓｖＲ」は行ア
ドレスの拡張用に確保されている。

【０００６】コマンド「ＲＯＷＲ」は、次にアクセスさ
れる特定のメモリセルのアドレスをプリチャージするた
めに用いられる。コマンド「ＲＯＷＲ」のビット指定
は、１ビットのＡＶ＝０という点を除けばコマンド「Ｒ
ＯＷＡ」と同じである。

【０００７】図２に示されているように、コマンド「Ｃ
ＯＬＣ」は、１ビットの「Ｓ」及び「ＤＣ０」から「Ｄ
Ｃ４」、「Ｃ０」から「Ｃ５」、「ＲｓｖＣ」、「ＢＣ
０」から「ＢＣ３」、２ビットの「ＲｓｖＢ」、１ビッ
トの「ＣＯＰ０」から「ＣＯＰ３」を含む。ダイレクト
ＲＤＲＡＭでは、「Ｓ」はコマンド「ＣＯＬＣ」を認識
するためのビットであり、「ＤＣ０」から「ＤＣ４」は
コマンド「ＣＯＬＣ」のメモリ素子アドレス用であり、
「Ｃ０」から「Ｃ５」はコマンド「ＣＯＬＣ」の列アド
レス用であり、「ＲｓｖＣ」は、列アドレスの拡張用に
確保されたビットであり、「ＢＣ０」から「ＢＣ３」は
コマンド「ＣＯＬＣ」のバンクアドレスであり、１ビッ
トの「ＲｓｖＢ」２つは、バンクアドレスの拡張用に確
保されたビットであり、「ＣＯＰ０」から「ＣＯＰ３」
は読み出し及び書き込み、プリチャージ、節電機能の指
定に用いられる。

【０００８】図２に示されているように、コマンド「Ｃ
ＯＬＣ」は、アステリスクで示される決められていない
ビットを含む。コマンド「ＣＯＬＸ」及び「ＣＯＬＭ」
はコマンド「ＣＯＬＣ」の決められていない各ビットに
挿入され、それぞれコマンド「ＣＯＬＣ／Ｘ」及び「Ｃ
ＯＬＣ／Ｍ」を形成する。コマンド「ＣＯＬＣ／Ｘ」及
び「ＣＯＬＣ／Ｍ」はそれぞれ、０から４の数字のつい
た５個のストリームを含み、それぞれのストリームは直
列８ビットである。

【０００９】コマンド「ＣＯＬＣ／Ｘ」は、独立したプ
リチャージコマンドの指定、及びハウスキーピング及び
節電に用いられる。コマンド「ＣＯＬＣ／Ｘ」は、１ビ
ットの「Ｍ」及び「ＤＸ０」から「ＤＸ４」、「ＸＯＰ
０」から「ＸＯＰ４」、「ＢＸ０」から「ＢＸ３」、２
ビットの「ＲｓｖＢ」を含む。ダイレクトＲＤＲＡＭで
は、「Ｍ＝０」はコマンド「ＣＯＬＣ／Ｘ」の認識に用
いられ、「ＤＸ０」から「ＤＸ４」はコマンド「ＣＯＬ
Ｃ／Ｘ」のメモリ素子アドレスの指定に用いられ、「Ｘ
ＯＰ０」から「ＸＯＰ４」はプリチャージ及び節電機能
をコマンド「ＣＯＬＣ／Ｘ」が指定するためのオペコー
ド(opecode)フィールドとして用いられ、「ＢＸ０」か
ら「ＢＸ３」はコマンド「ＣＯＬＣ／Ｘ」のバンクアド
レスとして用いられ、２ビットの「ＲｓｖＢ」はバンク
アドレスの拡張用に確保されている。

【００１０】コマンド「ＣＯＬＣ／Ｍ」はバイトマスク
制御（byte mask control）を指定するために用いられ
る。コマンド「ＣＯＬＣ／Ｍ」は、１ビットの「Ｍ」、
及び「ＭＡ０」から「ＭＡ７」、「ＭＢ０」から「ＭＢ
７」を含む。ダイレクトＲＤＲＡＭでは、「Ｍ＝１」は
コマンド「ＣＯＬＣ／Ｍ」の認識に用いられ、「ＭＡ
Ｏ」から「ＭＡ７」がバイトマスク書き込み制御ビット
として用いられ、「ＭＢ０」から「ＭＢ７」はバイトマ
スク書き込み制御ビットとして用いられる。

【００１１】ダイレクトＲＤＲＡＭでは、データコマン
ド「ＤＱＡ」及び「ＤＱＢ」は０から８の数字がついた
９個のストリームであり、それぞれのストリームは直列
８ビットである。コマンド「ＤＱＡ」及び「ＤＱＢ」は
データのみを含む。

【００１２】図３は、パケット式のコマンド「ＲＯＷ
Ａ」及び「ＲＯＷＲ」、「ＣＯＬＣ／Ｍ」、「ＣＯＬＣ
／Ｘ」、「ＤＱＡ」、「ＤＱＢ」の順序を模式的に示し
ている。パケット式の一連のコマンドの開始から終了ま
での時間間隔を変更することができる。

【００１３】従来のあるテストシステムでは、複数の加
速式ＡＰＧ（アルゴリズムパターンジェネレータ）を用
いて、ダイレクトＲＤＲＡＭと互換性があるテストする
素子に必要な速度でアドレス及びデータコマンドを生成
する。このようなＡＰＧの例は、Ｏｓａｗａ他による米
国特許第５，９４６，２４７号及びＹａｍａｇｕｃｈｉ
による米国特許第４，８６２，４６０号、Ｇａｒｃｉａ
他による米国特許第４，５０２，１２７号に記載されて
いる。また、これらの特許に言及することをもって本明
細書の一部とする。しかしながら、このような加速式Ａ
ＰＧは高価である。更に、複数のＡＰＧからのアドレス
及びデータからコマンドを生成するためには複雑な論理
回路が必要であり、テスターとして用いるためにテスト
システムを製造するのは困難である。

【００１４】従って、複数の加速式ＡＰＧを用いず、時
間間隔を変更でき、パケット式で通信するメモリ素子の
テストシステムが必要である。

【００１５】

【発明が解決しようとする課題】本発明の一実施例は、
テストするメモリ素子へ送るパケット式のアドレス及び
データコマンドを発生するパケットジェネレータを含
む。一実施例では、このパケットジェネレータが、１つ
の加速式でない従来のアルゴリズムパターンジェネレー
タ（ＡＰＧ）から列アドレス及び行アドレス、データを
受信し、パケット式の列アドレス及び行アドレス、デー
タを生成して、メモリシステムなどのパケット式のメモ
リ素子との通信を可能とする。更にこのパケットジェネ
レータは、従来のタイミング／初期化回路を変更するこ
となく、列アドレス及び行アドレス、データパケットの
時間間隔を変えることができる。従って、このパケット
ジェネレータは、従来のＡＰＧより高速で信号を入力す
る必要があるメモリ素子のテストが可能である。

【００１６】従って、本発明の一実施例は、パケット式
のアドレス及びデータコマンドをテストするメモリ素子
に送る方法を含む。この方法は、データ転送速度でデー
タを供給する過程と、アドレス転送速度でアドレスを供
給する過程と、ユーザの指定した命令を供給する過程
と、アドレス転送速度より速い速度で、アドレス及びユ
ーザの指定した命令を含むアドレスパケットをテストす
るメモリ素子に供給する過程と、データ転送速度より速
い速度で、データ及びユーザの指定した命令を含むデー
タパケットをテストするメモリ素子に供給する過程とを
含む。

【００１７】以下に図を用いて説明する本発明の様々な
実施例によって発明の詳細がより明らかになるであろ
う。

【００１８】

【発明の実施の形態】図１及び図４、図８のそれぞれの
矢印の整合線路は、１ビット或いは複数のビットが送信
される信号経路を示している。また、異なった図に示さ
れている同じ参照符号は同じ要素或いは類似の要素を示
す。

【００１９】図４は、メモリテストシステムの例である
テストシステム４００のブロック図である。このテスト
システム４００は、本発明の一実施例に従ったパケット
ジェネレータ５００を含む。詳細は図３を用いて以下に
説明する。パケットジェネレータ５００を除く図２の全
ての要素は従来品である。このテストシステム４００を
用いて、散在された命令、アドレス、及び／またはデー
タを含むパケット式の通信に応答するダイレクトＲＤＲ
ＡＭ半導体メモリなどのメモリ素子４０２をテストす
る。本明細書における「１つ」は、任意の命令或いはデ
ータ、アドレスだけではなく、それらの組み合わせも含
まれる。

【００２０】パーソナルコンピュータなどの従来の制御
器４０４は、パケットジェネレータ５００の出力を制御
し、メモリ素子４０２の状態を表す。制御器４０４とパ
ケットジェネレータ５００との関係は以下に詳しく説明
する。

【００２１】タイミング／初期化回路４０６は、並列に
入力されたビットを直列のビットに変換する。タイミン
グ／初期化回路４０６の例は、以下に示すＨｅｒｌｅｉ
ｎ他による米国特許に示されている。米国特許第５，４
３０，４００号及び４，８４９，７０２号、４，８３
７，５２１号、４，８２０，９４４号、４，７８９，８
３５号、４，６７５，５６２号、４，６３５，２５６
号、４，５１１，８４６号、４，１６５，０９２号。ま
たこれらの特許に言及することをもって本明細書の一部
とする。

【００２２】ピン電子回路４０８は、タイミング／初期
化回路４０６からの２進数の値を電圧値に変換して、こ
の電圧値をテストするメモリ素子４０２のピン（端子）
に送る。また逆に、このピン電子回路４０８はテストす
るメモリ素子４０２からの電圧出力を２進数の値に変換
して、この２進数の値をタイミング／初期化回路４０６
に送る。制御器４０４はテストの結果を読み込んで、合
格若しくは不合格の情報をユーザに示す。

【００２３】パケットジェネレータ図５は、本発明の一実施例であるパケットジェネレータ
５００の詳細なブロック図である。このパケットジェネ
レータ５００は、パケット制御メモリ（ＰＣＭ）５０２
と、アルゴリズムパターンジェネレータ（ＡＰＧ）５０
４と、行パケットジェネレータ（ＲＰＧ）５０６と、列
パケットジェネレータ（ＣＰＧ）５０８と、データパケ
ットジェネレータ（ＤＰＧ）５１０とを含む。テストす
るメモリ素子４０２がダイレクトＲＤＲＡＭの場合は、
ＲＰＧ５０６及びＣＰＧ５０８、ＤＰＧ５１０の複数の
殆ど同じストリームを用いて、図２を用いて説明したダ
イレクトＲＤＲＡＭ用へのパケット式のコマンドを発生
させる。

【００２４】ＰＣＭ５０２は従来の命令メモリであり、
グループ命令をＲＰＧ５０６及びＣＰＧ５０８、ＤＰＧ
５１０に送信する。それぞれのグループ命令は、ＤＡＰ
ｒ及びＤＡＰｃ、ＤＡＰｄのそれぞれ異なったオフセッ
ト時間命令を決定し、アドレスパケットまたは列パケッ
ト、データパケットそれぞれが送信される前に遅延時間
を指定する。更に、それぞれのグループ命令によって、
命令「ＣＴＲＬｒ」及び「ＣＴＲＬｃ」、「ＴＹＰ−Ｓ
ＥＬｒ」、「ＴＹＰ−ＳＥＬＣ」が決まる。命令「ＣＴ
ＲＬｒ」及び「ＣＴＲＬｃ」、「ＴＹＰ−ＳＥＬｒ」、
「ＴＹＰ−ＳＥＬｃ」の使用例については後で詳述す
る。制御器４０４は、ＰＣＭ５０２にストアされるグル
ープ命令を供給する。

【００２５】命令「ＣＴＲＬｒ」及び「スクランブルし
た（ｓｃｒａｍｂｌｅｄ）Ｘ」は、コマンド「ＲＯＷ
Ａ」及び「ＲＯＷＲ」の中に散在させられる。命令「Ｃ
ＴＲＬｒ」は、１ビットの「ＡＶ」及び「ＤＲ４Ｔ」、
「ＤＲ４Ｆ」、「ＤＲ０」から「ＤＲ３」を含み、「ス
クランブルしたＸ」は１ビットの「Ｒ０」から「Ｒ
８」、「ＢＲ０」から「ＢＲ３」、「ＲｓｖＲ」、「Ｂ
Ｒ」を含む。

【００２６】命令「ＣＴＲＬｃ」及び「スクランブした
Ｙ」はコマンド「ＣＯＬＣ／Ｍ」の中に散在させられ
る。命令「ＣＴＲＬｃ」は、１ビットの「Ｓ」及び「Ｄ
Ｃ０」から「ＤＣ４」、「Ｍ」、「ＭＡ０」から「ＭＡ
７」、「ＭＢ０」から「ＭＢ７」を含み、「スクランブ
ルしたＹ」は１ビットの「Ｃ０」から「Ｃ５」及び「Ｂ
Ｃ０」から「ＢＣ３」、「ＣＯＰ０」から「ＣＯＰ
３」、２ビットの「ＲｓｖＢ」、「ＲｓｖＣ」を含む。

【００２７】命令「ＣＴＲＬｃ」及び「スクランブルし
たＸ」、「スクランブルしたＹ」は、コマンド「ＣＯＬ
Ｃ／Ｘ」の中に散在させられる。命令「ＣＴＲＬｃ」
は、１ビットの「Ｓ」、「ＤＣ０」から「ＤＣ４」、
「Ｍ」、「ＤＸ０」から「ＤＸ４」を含み、「スクラン
ブルしたＹ」は、「Ｃ０」から「Ｃ５」及び「ＢＣ０」
から「ＢＣ３」、「ＣＯＰ０」から「ＣＯＰ３」、２ビ
ットの「ＲｓｖＢ」、「ＲｓｖＣ」を含み、「スクラン
ブルしたＸ」は「ＸＯＰ０」から「ＸＯＰ４」及び「Ｂ
Ｘ０」から「ＢＸ３」を含む。

【００２８】コマンドの開始を遅らせるために命令「Ｄ
ＡＰｒ」及び「ＤＡＰｃ」、「ＤＡＰｄ」を用いると、
タイミング／初期化回路４０６を用いて先の出力コマン
ドを遅らせるよりも少ない回路ですむ。

【００２９】殆ど従来品であるＡＰＧ５０４は、アドレ
ス及び付随するデータをテスタークロック４１０のテス
タークロツク信号の各クロックサイクルでＲＰＧ５０６
及びＣＰＧ５０８、ＤＰＧ５１０に送る。この実施例で
は、制御器４０４がテストパターンをＡＰＧ５０４の命
令メモリに送る。このＡＰＧ５０４は、テストするメモ
リ素子４０２のメモリセルのアドレス及びこれらのアド
レスにストアされるデータをそれぞれ指定するアドレス
及びＭビットのデータを生成する。この実施例では、そ
れぞれのアドレスは、テストするメモリ素子４０２のメ
モリセルの行及び列を指定する。

【００３０】一実施例では、ＡＰＧ５０４は、行（Ｘ）
及び列（Ｙ）アドレスとＭビットのデータをＤＰＧ５１
０に送る。またＡＰＧ５０４は、スクランブルした行及
び列アドレスをＣＰＧ５０８に送り、スクランブルした
行アドレスをＲＰＧ５０６に送る。スクランブルした行
及び列アドレスとは、テストするメモリ素子４０２のメ
モリセルの特定のアドレストポロジー（配置）に一致す
るように変更された行及び列アドレスのことである。

【００３１】更にＡＰＧ５０４は、ＰＣＭ５０２のアド
レスを指定するプログラムカウンタ値（ＰＣ）を出力す
る。このＰＣＭ５０２は、ＡＰＧ５０４によって出力さ
れたデータとアドレスに関係するグループ命令を出力す
る。ＰＣＭ５０２は、テスタークロック４１０のテスタ
ークロック信号の各クロックサイクルでグループ命令を
出力する。

【００３２】ＲＰＧ図６は、ＲＰＧ５０６の実施例のブロック図である。こ
のＲＰＧ５０６は、図２の３つのストリームからなるコ
マンド「ＲＯＷＡ」または「ＲＯＷＲ」の１つのストリ
ームを発生するために用いられる。コマンド「ＲＯＷ
Ａ」または「ＲＯＷＲ」の３つ全てのストリームを発生
させるために、ＲＰＧ５０６で処理を３回繰り返し、ク
ロスポイントマルチプレクサ（cross point multiplexe
r）６０２Ａ及び６０２Ｂの構成のみが異なったストリ
ームを生成する。この３つの殆ど同じＲＰＧ５０６のス
トリームが、コマンド「ＲＯＷＡ」または「ＲＯＷＲ」
の並列のストリームとしてタイミング／初期化回路４０
６に送られる。タイミング／初期化回路４０６は、並列
のストリームを直列に変換してからコマンド「ＲＯＷ
Ａ」または「ＲＯＷＲ」を出力する。

【００３３】ＲＰＧ５０６で生成されるストリームが殆
ど同じであることから速度が高められ、ＡＰＧ５０４が
行アドレスを供給するより速く行アドレスが出力され
る。従って、複数の高速化されたＡＰＧは必要ではな
い。更に、この殆ど同じストリームによって、コマンド
「ＲＯＷＡ」及び「ＲＯＷＲ」の出力タイミングの変更
が制御される。

【００３４】ＲＰＧ５０６は、従来のクロスポイントマ
ルチプレクサ６０２Ａ及び６０２Ｂを含む。クロスポイ
ントマルチプレクサは、任意の入力信号を任意の出力或
いは複数の出力に割り当てることができる。クロスポイ
ントマルチプレクサ６０２Ａ及び６０２Ｂのそれぞれ
は、（図５のＡＰＧ５０４からの）「スクランブルした
行（Ｘ）アドレス」及び（図５のＰＣＭ５０２からの）
命令「ＣＴＲＬｒ」を受信するためにそれぞれ接続され
ている。クロスポイントマルチプレクサ６０２Ａ及び６
０２Ｂのそれぞれは、図４の制御器４０４から命令「Ｓ
ＥＬＥＣＴｒ」を受信するために接続されている。４ビ
ットの命令「ＳＥＬＥＣＴｒ」は、クロスポイントマル
チプレクサ６０２Ａ及び６０２Ｂを制御して、クロスポ
イントマルチプレクサ６０２Ａへの入力ビットとそこか
ら出力されるビットの関係、及びクロスポイントマルチ
プレクサ６０２Ｂへの入力ビットとそこからの出力され
るビットの関係を指定する。

【００３５】一実施例では、同じ値の命令「ＳＥＬＥＣ
Ｔｒ」に対する、クロスポイントマルチプレクサ６０２
Ａの出力ビットと入力ビットとの関係と、クロスポイン
トマルチプレクサ６０２Ｂの出力ビットと入力ビットと
の関係は異なっている。この違いは、それぞれのクロス
ポイントマルチプレクサ６０２Ａからの出力信号がコマ
ンド「ＲＯＷＡ」の１つのストリームに対応し、クロス
ポイントマルチプレクサ６０２Ｂからの出力信号がコマ
ンド「ＲＯＷＲ」の１つのストリームに対応するためで
ある。この出力ビットについては、既に図２を用いて説
明している。それぞれのクロスポイントマルチプレクサ
６０２Ａ及び６０２Ｂは、別個のストリームの並列のコ
マンド「ＲＯＷＡ」及び「ＲＯＷＲ」のを出力すること
に注意されたい。

【００３６】クロスポイントマルチプレクサ６０２Ａ及
び６０２Ｂからの出力信号は、入力信号として従来のマ
ルチプレクサ６０４に送られる。マルチプレクサ６０４
の出力信号、即ちクロスポイントマルチプレクサ６０２
Ａ或いは６０２Ｂのどちらかの出力信号は、ＰＣＭ５０
２からの「ＴＹＰ−ＳＥＬｒ」によって制御される。テ
ストするメモリ素子４０２がダイレクトＲＤＲＡＭの場
合は、命令「ＴＹＰ−ＳＥＬｒ」がコマンド「ＲＯＷ
Ａ」の１つのストリームの出力或いはコマンド「ＲＯＷ
Ｒ」の１つのストリームの出力の内の一方を選択する。

【００３７】マルチプレクサ６０４からの出力信号は、
従来のＦＩＦＯ（先入れ先出し方式）メモリ素子６０６
に送られる。（ＰＣＭ５０２からの）命令「ＤＡＰｒ」
は、マルチプレクサ６０４から出力信号を出力する前
に、テスタークロック４１０（図４）のテスタークロッ
ク信号のカウントするクロック周波数を指定する。この
テスタークロック信号は、ＦＩＦＯメモリ素子６０６の
入力端子ＷＴ及びＲＤに接続されている。ＷＴ端子への
入力は、ＭＵＸ６０４からのデータがＦＩＦＯメモリ素
子６０６に送られる際に制御をし、一方、ＲＤ端子への
入力はＦＩＦＯメモリ素子６０６がデータを出力する際
に制御をする。ＦＩＦＯメモリ素子６０６は並列に８ビ
ットのデータを出力する。

【００３８】ＣＰＧ図７は、図６を用いて説明したＲＰＧ５０６の実施例に
類似した構造を持つＣＰＧ５０８の実施例のブロック図
である。テストするメモリ素子４０２がダイレクトＲＤ
ＲＡＭの場合は、ＣＰＧ５０８は５つのストリームのコ
マンド「ＣＯＬＣ／Ｍ」又は「ＣＯＬＣ／Ｘ」のそれぞ
れのストリームを生成する。コマンド「ＣＯＬＣ／Ｍ」
又は「ＣＯＬＣ／Ｘ」の５つ全てのストリームを生成す
るために、ＣＰＧ５０８で処理を５回繰り返し、クロス
ポイントマルチプレクサ７０２Ａ及び７０２Ｂの構成の
みが異なったストリームを生成する。ＣＰＧ５０８の殆
ど同じ５つのストリームが、コマンド「ＣＯＬＣ／Ｍ」
又は「ＣＯＬＣ／Ｘ」の並列のストリームとしてタイミ
ング／初期化回路４０６に送られる。タイミング／初期
化回路４０６は、並列のストリームを直列のストリーム
に変換してからコマンド「ＣＯＬＣ／Ｍ」或いは「ＣＯ
ＬＣ／Ｘ」を出力する。

【００３９】ＣＰＧ５０８で生成されるストリームが殆
ど同じであることから速度が高められ、ＡＰＧ５０４が
列アドレスを生成するより速い速度で列アドレスが出力
される。従って、複数の高速化されたＡＰＧは必要では
ない。更に、この殆ど同じ複数のストリームによって、
コマンドの出力タイミングの変更が助けられる。

【００４０】クロスポイントマルチプレクサ７０２Ａ
は、「スクランブルした列（Ｙ）」及び命令「ＣＴＲＬ
ｃ」を受信するように接続されている。クロスポイント
マルチプレクサ７０２Ｂは、「スクランブルした列
（Ｙ）アドレス」及び「スクランブルした行（Ｘ）アド
レス」、命令「ＣＴＲＬｃ」を受信するように接続され
ている。クロスポイントマルチプレクサ７０２Ａ及び７
０２Ｂのそれぞれは、図４の制御器４０４からの命令
「ＳＥＬＥＣＴｃ」を受信するように接続されている。
４ビットの命令「ＳＥＬＥＣＴｃ」は、クロスポイント
マルチプレクサ７０２Ａ及び７０２Ｂを制御し、クロス
ポイントマルチプレクサ７０２Ａへの入力ビットと７０
２Ａからの出力ビットとの関係、及びクロスポイントマ
ルチプレクサ７０２Ｂへの入力ビットと７０２Ｂから出
力ビットとの関係を指定する。

【００４１】クロスポイントマルチプレクサ７０２Ａ及
び７０２Ｂの出力信号は、入力信号として従来のマルチ
プレクサ７０４に送られる。マルチプレクサ７０４の出
力信号、即ちクロスポイントマルチプレクサ７０２Ａま
たは７０２Ｂのどちらかの出力信号は、ＰＣＭ５０２か
らの命令「ＴＹＰ−ＳＥＬｃ」によって制御される。こ
の命令「ＴＹＰ−ＳＥＬｃ」は、５つの異なったストリ
ームからなるコマンド「ＣＯＬＣ／Ｍ」の１つのストリ
ームの出力或いは「ＣＯＬＣ／Ｘ」の１つのストリーム
の出力の一方から選択する。

【００４２】一実施例では、同じ値の命令「ＳＥＬＥＣ
Ｔｒ」に対する、クロスポイントマルチプレクサ７０２
Ａの出力ビットと入力ビットとの関係と、クロスポイン
トマルチプレクサ７０２Ｂの出力ビットと入力ビットと
の関係は異なっている。この違いは、クロスポイントマ
ルチプレクサ７０２Ａからの出力信号がコマンド「ＣＯ
ＬＣ／Ｍ」のストリームに対応し、クロスポイントマル
チプレクサ７０２Ｂからの出力信号がコマンド「ＣＯＬ
Ｃ／Ｘ」のストリームに対応しているためである。この
出力ビットについては図２を用いて既に説明している。
クロスポイントマルチプレクサ７０２Ａが並列のコマン
ド「ＣＯＬＣ／Ｍ」のストリームを出力し、クロスポイ
ントマルチプレクサ７０２Ｂが並列のコマンド「ＣＯＬ
Ｃ／Ｘ」のストリームを出力する。

【００４３】マルチプレクサ７０４の出力信号は、従来
の８ビット幅ＦＩＦＯメモリ素子７０６に送られる。
（ＰＣＭ５０２からの）命令「ＤＡＰｃ」は、マルチプ
レクサ７０４からの出力信号を出力する前に、（図４）
テスタークロック４１０のテスタークロック信号のカウ
ントするクロック周波数を指定する。このテスタークロ
ック信号は、ＦＩＦＯメモリ素子７０６の入力端子ＷＴ
及びＲＤに接続されている。入力端子ＷＴへの入力は、
マルチプレクサ７０４からのデータがＦＩＦＯメモリ素
子７０６に送られる際に制御する。一方、入力端子ＲＤ
への入力はＦＩＦＯメモリ素子７０６からデータが出力
される際に制御する。

【００４４】ＤＰＧ図８は、ＡＰＧ５０４からのＭビットのデータの内の１
ビットのためのＤＰＧ５１０の実施例を示す模式図とブ
ロック図の複合されたものである。ＡＰＧ５０４からの
Ｍビットのデータのそれぞれのビットに対して、ＤＰＧ
５１０の関連する１つのストリームがある。テストする
メモリ素子４０２がダイレクトＲＤＲＡＭの場合は、コ
マンド「ＤＱＡ」及び「ＤＱＢ」に対応する９個のスト
リームを２つ発生するためにＭは１８となる。

【００４５】ＤＰＧ５１０のＭ個のストリームが、コマ
ンド「ＤＱＡ」又は「ＤＱＢ」の並列のストリームとし
てタイミング／初期化回路４０６に送られる。タイミン
グ／初期化回路４０６は、並列のストリームを直列のス
トリームに変換してから、コマンド「ＤＱＡ」又は「Ｄ
ＱＢ」を出力する。

【００４６】ＤＰＧ５１０によって速度が高められるた
め、ＡＰＧ５０４がデータを供給するより速い速度でデ
ータが出力される。従って、複数の高速化されたＡＰＧ
は必要ない。

【００４７】ＤＰＧ５１０は、ＡＰＧ５０４から出力さ
れた行アドレス及び列アドレスを受信するように接続さ
れた従来のクロスポイントマルチプレクサ８０２を含
む。制御器４０４（図４）からの命令「ＳＥＬＥＣＴ
ｄ」は、クロスポイントマルチプレクサ８０２を制御す
る。クロスポイントマルチプレクサ８０２は、その出力
信号をデータメモリ８０４に送る。

【００４８】メモリ８０４は、データ値と列及び行アド
レスとの関係のテーブルを格納する。メモリ８０４は、
アドレス指定が容易なＳＲＡＭなどの従来のメモリであ
る。メモリ８０４は、ＡＰＧ５０４からの列及び行アド
レスを用いて、データ値を検索して、そのデータ値を論
理アレイ８０６に送る。列及び行アドレスとデータ値と
のこのような関係は図１の制御器４０４によって容易に
プログラムできる。

【００４９】論理アレイ８０６は、データメモリ８０４
からのデータ値出力とＡＰＧ５０４からのＭビットのデ
ータの１ビットのＤｍの組み合わせから複数のデータ値
を生成する。この論理アレイ８０６は、Ｎ個の論理ゲー
トを含み、それぞれの論理ゲートはＸＯＲ型である。

【００５０】この実施例において、Ｎ個の論理ゲートの
それぞれは、（Ａ）データメモリ８０４からのデータ値
の１個のビットと、（Ｂ）ＡＰＧ５０４からのＭビット
のデータの１ビットのＤｍとを受信するように接続され
ている。Ｎ個の論理ゲートのそれぞれは、ＸＯＲによっ
て（Ａ）と（Ｂ）の入力ビットから出力ビットを生成す
る。従って、論理アレイ８０６は、ＡＰＧ５０４からの
ＭビットのデータのそれぞれのビットからＮ個のビット
を生成する。この実施例ではＮは８である。

【００５１】論理アレイ８０６からのＮビットの出力
は、従来のＦＩＦＯメモリ素子８０８に送られる。命令
「ＤＡＰｄ」は、論理アレイ８０６からＮビットを出力
する前にカウントするための図４のテスタークロック４
１０のテスタークロック信号のクロックサイクル（オフ
セット）の数を指定する。このテスタークロック信号
は、ＦＩＦＯメモリ素子８０８の入力端子のＷＴ及びＲ
Ｄに接続されている。端子ＷＴへの信号入力は、論理ア
レイ８０６からＮビットの出力がＦＩＦＯメモリ素子８
０８に送られる際に制御する。一方、入力端子ＲＤへの
信号の入力は、ＦＩＦＯメモリ素子８０８からＮビット
の出力が出力される際に制御する。

【００５２】タイミング／初期化回路４０６は、ＦＩＦ
Ｏメモリ素子８０８からのＮビットの出力を直列のＮビ
ットのストリームに変換する。テストするメモリ素子が
ダイレクトＲＤＲＡＭの場合はＮは８であり、ＦＩＦＯ
メモリ素子８０８からの８ビットの出力のそれぞれは、
パケット式のデータコマンド「ＤＱＡ」或いは「ＤＱ
Ｂ」のどちらかの１つのストリームに対応する。

【００５３】従って、論理アレイ８０６を用いると、テ
ストシステム４００はＡＰＧ５０４のみを用いた場合よ
り速いビットレートでデータを生成する。例えば、ＡＰ
Ｇ５０４が１０メガビット／秒のレートでデータを出力
し、テストするメモリ素子４０２に８０メガビット／秒
のレートでデータを入力する必要がある場合は、ＤＰＧ
５１０を用いてテストするメモリ素子４０２へのデータ
の入力レートを高める。論理アレイ８０６によって、Ａ
ＰＧ５０４から出力されるデータのビットレートがＮ倍
になる。この時、Ｎは論理ゲートの数であり、論理アレ
イ８０６からの出力ビットに対応する。

【００５４】変更本明細書で用いた全てのパラメータは例示目的である。
また、上記した本発明の実施例は単に例示目的であって
発明を制限するものではない。本発明の範囲を逸脱する
ことなく様々な変更が可能であることは当分野の技術者
には明白であろう。従って、全ての変更は上記した請求
項に含まれ、本発明の範囲内である。

【００５５】

【発明の効果】上記のパケットジェネレータを提供する
ことで、従来のＡＰＧより高速で信号を入力する必要が
あるメモリ素子のテストが可能となる。

【００５６】

【図面の簡単な説明】

【図１】テストするメモリ素子の例である。

【図２】複数のストリームコマンドの例である。

【図３】パケット式のコマンドの順序の例を示してい
る。

【図４】本発明の実施例に従ったパケットジェネレータ
を用いたテストシステムの例である。

【図５】本発明の実施例に従ったパケットジェネレータ
である。

【図６】図５のＲＰＧの実施例である。

【図７】図５のＣＰＧの実施例である。

【図８】図５のＤＰＧの一部の実施例である。

【符号の説明】

１００メモリ素子４００テストシステム４０２メモリ素子４０４制御器４０６タイミング／初期化回路 4０８ピン電子回路４１０テスタークロック５００パターンジェネレータ（パケットジェネレー
タ）５０２パケット制御メモリ（ＰＣＭ）５０４アルゴリズムパターンジェネレータ（ＡＰＧ）５０６行パケットジェネレータ（ＲＰＧ）５０８列パケットジェネレータ（ＣＰＧ）５１０データパケットジェネレータ（ＤＰＧ）６０２Ａ、６０２Ｂクロスポイントマルチプレクサ６０４マルチプレクサ６０６ＦＩＦＯメモリ素子７０２Ａ、７０２Ｂクロスポイントマルチプレクサ７０４マルチプレクサ７０６ＦＩＦＯメモリ素子８０２クロスポイントマルチプレクサ８０４メモリ８０６論理アレイ８０８ＦＩＦＯメモリ素子

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2G032 AA07 AB01 AD06 AE07 AE12 AF10 AG02 AK13 5L106 AA01 AA02 DD22 DD23

Claims

【特許請求の範囲】

【請求項１】テストする素子へのパケット式のアド
レス及びデータコマンドを発生するパケットジェネレー
タであって、データ転送速度でデータを供給し、かつアドレス転送速
度でアドレスを供給するアルゴリズムパターンジェネレ
ータ（ＡＰＧ）と、ユーザの指定した命令を格納し、前記ＡＰＧの制御に基
づいて前記ユーザの指定した命令を出力するパケット制
御メモリ（ＰＣＭ）と、前記ＡＰＧからのアドレス及び前記ＰＣＭからのユーザ
の指定した命令を受けるように接続されたアドレスジェ
ネレータであって、前記アドレス及び前記ユーザの指定
した命令を含むアドレスパケットを前記アドレス転送速
度より速く出力する、該アドレスジェネレータと、前記ＰＣＭからのユーザの指定した命令と、前記ＡＰＧ
からのデータ及びアドレスを受信するように接続された
データパケットジェネレータ（ＤＰＧ）であって、前記
データ及び前記ユーザの指定した命令を含むデータパケ
ットをデータ転送速度より速い速度で出力する、該ＤＰ
Ｇとを含むことを特徴とするパケットジェネレータ。
【請求項２】前記それぞれのアドレスが行アドレス
及び列アドレスを含み、前記アドレスジェネレータが、前記ＡＰＧからの行アドレス及び前記ＰＣＭからのユー
ザの指定した命令を受信するように接続された行パケッ
トジェネレータ（ＲＰＧ）であって、前記行アドレス及
び前記ユーザの指定した命令を含む行パケットを出力す
る、該ＲＰＧと、前記ＡＰＧからの列アドレス及び前記ＰＣＭからのユー
ザの指定した命令とを受信するように接続された列パケ
ットジェネレータ（ＣＰＧ）であって、前記列アドレス
及び前記ユーザの指定した命令を含む列パケットを出力
する、該ＣＰＧとを含むことを特徴とする請求項１に記
載のパケットジェネレータ。
【請求項３】前記列パケット及び前記行パケット、
前記データパケットを受けるように接続されたメモリ素
子を更に含むことを特徴とする請求項２に記載のパケッ
トジェネレータ。
【請求項４】前記ＰＣＭが前記ＤＰＧにタイミング
命令を供給し、前記タイミング命令が、前記ＤＰＧがデ
ータパケットの出力を遅らせる時間を指定することを特
徴とする請求項１に記載のパケットジェネレータ。
【請求項５】前記ＰＣＭが前記ＣＰＧにタイミング
命令を送り、前記タイミング命令が、前記ＣＰＧが列パ
ケットの出力を遅らせる時間を指定することを特徴とす
る請求項２に記載のパケットジェネレータ。
【請求項６】前記ＰＣＭが前記ＲＰＧにタイミング
命令を送り、前記タイミング命令が、前記ＲＰＧが行パ
ケットの出力を遅らせる時間を指定することを特徴とす
る請求項２に記載のパケットジェネレータ。
【請求項７】前記ＡＰＧ及び前記ＰＣＭに接続され
た制御器を更に含むことを特徴とする請求項２に記載の
パケットジェネレータ。
【請求項８】前記ＲＰＧが、前記ＡＰＧからの行アドレス及び前記ＰＣＭからのユー
ザの指定した命令を受信するようにそれぞれ接続された
第１及び第２のクロスポイントマルチプレクサであっ
て、前記第１及び第２のクロスポイントマルチプレクサ
のそれぞれの出力が制御器によって選択され、前記第１
及び第２のクロスポイントマルチプレクサのそれぞれの
前記出力信号が行アドレスを含むパケットである、該第
１及び第２のクロスポイントマルチプレクサと、前記第１及び第２のクロスポイントマルチプレクサのそ
れぞれから出力信号を受信するように接続されたマルチ
プレクサであって、前記制御器からの命令に従って前記
第１或いは第２のクロスポイントマルチプレクサの一方
の出力信号を出力する、該マルチプレクサと、前記マルチプレクサからの出力を受信するように接続さ
れたＦＩＦＯメモリであって、前記行アドレスパケット
の出力を遅らせるように前記制御器が前記ＦＩＦＯメモ
リに遅延信号を送る、該ＦＩＦＯメモリとを含むことを
特徴とする請求項７に記載のパケットジェネレータ。
【請求項９】前記ＣＰＧが、前記ＡＰＧからの列アドレス及び前記ＰＣＭからのユー
ザの指定した命令を受信するようにそれぞれ接続された
第１及び第２のクロスポイントマルチプレクサであっ
て、前記第１及び第２のクロスポイントマルチプレクサ
のそれぞれの出力信号が前記制御器によって選択され、
前記第１及び第２のクロスポイントマルチプレクサのそ
れぞれの前記出力信号が列アドレスを含むパケットであ
る、該第１及び第２のクロスポイントマルチプレクサ
と、前記第１及び第２のクロスポイントマルチプレクサのそ
れぞれから出力信号を受信するように接続されたマルチ
プレクサであって、前記制御器からの命令に従って前記
第１或いは第２のクロスポイントマルチプレクサの一方
の出力信号を出力する、該マルチプレクサと、前記マルチプレクサからの出力信号を受信するように接
続されたＦＩＦＯメモリであって、前記列アドレスパケ
ットの出力を遅らせるように前記制御器が遅延信号を送
る、該ＦＩＦＯメモリとを更に含むことを特徴とする請
求項７に記載のパケットジェネレータ。
【請求項１０】更に前記ＡＰＧ及び前記ＰＣＭに接
続された制御器を更に含むことを特徴とする請求項１に
記載のパケットジェネレータ。
【請求項１１】前記ＤＰＧが、前記ＡＰＧからのアドレスを受信するように接続され、
アドレス値を出力するクロスポイントマルチプレクサ
と、前記クロスポイントマルチプレクサからのアドレス値を
受信するように接続され、データ値を生成するメモリ素
子と、前記メモリ素子からのデータ値及び前記ＡＰＧからのデ
ータのデータビットとを受信するように接続され、デー
タパケットを出力する論理アレイと、前記データパケットを受信するように接続されたＦＩＦ
Ｏメモリであって、前記データパケットの前記出力を遅
らせるように前記制御器が遅延信号を供給する、該ＦＩ
ＦＯメモリとを更に含むことを特徴とする請求項１０に
記載のパケットジェネレータ。
【請求項１２】パケット式のアドレス及びデータコ
マンドをテストする素子に供給する方法であって、データ転送速度でデータを供給する過程と、アドレス転送速度でアドレスを供給する過程と、ユーザの指定した命令を供給する過程と、前記アドレス及び前記ユーザの指定した命令を含むアド
レスパケットを前記アドレス転送速度より速い速度で前
記テストする素子に供給する過程と、前記データと前記ユーザの指定した命令とを含むデータ
パケットを前記データの転送速度より速い速度で前記テ
ストする素子に供給する過程とを含むことを特徴とする
方法。
【請求項１３】前記アドレスのそれぞれが、行アド
レス及び列アドレスを含むことを特徴とする請求項１２
に記載の方法。
【請求項１４】前記アドレスパケットを供給する過
程が、前記行アドレス及び前記ユーザの指定した命令を含む行
パケットを供給する過程と、前記列アドレス及び前記ユーザの指定した命令とを含む
列パケットを供給する過程とを更に含むことを特徴とす
る請求項１３に記載の方法。
【請求項１５】前記データパケットを供給する過程
が、データ遅延信号を供給する過程と、前記データ遅延信号に基づいて前記データパケットの出
力を遅らせる過程とを更に含むことを特徴とする請求項
１２に記載の方法。
【請求項１６】前記行パケットを供給する過程が、行遅延信号を供給する過程と、前記行遅延信号に基づいて前記行パケットの出力を遅ら
せる過程とを更に含むことを特徴とする請求項１４に記
載の方法。
【請求項１７】前記列パケットを供給する過程が、列遅延信号を供給する過程と、前記列遅延信号に基づいて前記列パケットの出力を遅ら
せる過程とを更に含むことを特徴とする請求項１４に記
載の方法。