JP2002111487A - 低スプリアスを達成するサンプル・アンド・ホールド位相検出方法及びサンプル・アンド・ホールド位相検出器 - Google Patents
低スプリアスを達成するサンプル・アンド・ホールド位相検出方法及びサンプル・アンド・ホールド位相検出器Info
- Publication number
- JP2002111487A JP2002111487A JP2001248084A JP2001248084A JP2002111487A JP 2002111487 A JP2002111487 A JP 2002111487A JP 2001248084 A JP2001248084 A JP 2001248084A JP 2001248084 A JP2001248084 A JP 2001248084A JP 2002111487 A JP2002111487 A JP 2002111487A
- Authority
- JP
- Japan
- Prior art keywords
- sample
- hold
- phase detector
- node
- voltage level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000005070 sampling Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/005—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which one of the oscillations is, or is converted into, a signal having a special waveform, e.g. triangular
- H03D13/006—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which one of the oscillations is, or is converted into, a signal having a special waveform, e.g. triangular and by sampling this signal by narrow pulses obtained from the second oscillation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
- Gyroscopes (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 サンプル・アンド・ホールド位相検出器にお
けるスプリアス出力を低下させた方法、及びその方法に
よる位相検出器を提供する。 【解決手段】 サンプル・アンド・ホールド位相検出器
（５００）のサンプル期間（６０６）後にランプ・ノー
ド（５０２）を第１の電圧レベルに充電した後、ホール
ド期間（６１４）のプリチャージ期間（６１０）におい
て前記ランプ・ノード（５０２）を第２の電圧レベルに
プリチャージしてＳＨスイッチ（５１４）における漏洩
電流を減少させ、これによって電圧ドリフトを最小化さ
せてＳＨ位相検出器（５００）のスプリアスの軽減を達
成する。
けるスプリアス出力を低下させた方法、及びその方法に
よる位相検出器を提供する。 【解決手段】 サンプル・アンド・ホールド位相検出器
（５００）のサンプル期間（６０６）後にランプ・ノー
ド（５０２）を第１の電圧レベルに充電した後、ホール
ド期間（６１４）のプリチャージ期間（６１０）におい
て前記ランプ・ノード（５０２）を第２の電圧レベルに
プリチャージしてＳＨスイッチ（５１４）における漏洩
電流を減少させ、これによって電圧ドリフトを最小化さ
せてＳＨ位相検出器（５００）のスプリアスの軽減を達
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、サンプル・アンド
・ホールド位相検出方法、及びその方法による位相検出
器に関し、特にサンプル・アンド・ホールド位相検出器
のスプリアスを低下させるための方法、及びその方法に
よる検出器に関する。
・ホールド位相検出方法、及びその方法による位相検出
器に関し、特にサンプル・アンド・ホールド位相検出器
のスプリアスを低下させるための方法、及びその方法に
よる検出器に関する。
【０００２】
【従来の技術】高性能の周波数シンセサイサ用のサンプ
ル・アンド・ホールド位相検出器の設計は、低スプリア
ス（ｓｐｒｉｏｕｓ）（基準フィードスルー）周波数シ
ンセサイサ設計のキーである。図１には、ＳＨ位相検出
器１０２を使用した典型的なフェーズ・ロック・ループ
（ＰＬＬ）１００が示されている。ＳＨ位相検出器１０
２が完全でないときは、出力信号（ｆout）１０４にス
プール（ｓｐｕｒ）が現れる。これらスプールのオフセ
ット周波数は、基準周波数（ＦR）１０６の倍数であ
る。
ル・アンド・ホールド位相検出器の設計は、低スプリア
ス（ｓｐｒｉｏｕｓ）（基準フィードスルー）周波数シ
ンセサイサ設計のキーである。図１には、ＳＨ位相検出
器１０２を使用した典型的なフェーズ・ロック・ループ
（ＰＬＬ）１００が示されている。ＳＨ位相検出器１０
２が完全でないときは、出力信号（ｆout）１０４にス
プール（ｓｐｕｒ）が現れる。これらスプールのオフセ
ット周波数は、基準周波数（ＦR）１０６の倍数であ
る。
【０００３】図２に、図１のＰＬＬを使用した従来技術
のＳＨ位相検出器２００の電気的モデルのブロック図を
示す。図３に、ＶR、ＶSH及びＶPRについて波形を示
し、一方、ＶR信号はランプ制御電圧であり、ＶSH信号
はサンプル・アンド・ホールド・パルスであり、ＶPR信
号はプリチャージ信号である。図２には、これらの信号
を発生する通常のディジタル的なブロックが示されてい
ないことに注意すべきである。ＳＨ位相検出器２００
は、ランプ電流源２０４、ランプ・コンデンサ（Ｃ R）
２０６、サンプル・アンド・ホールド・スイッチ２０
８、サンプル・アンド・ホールド・コンデンサ（ＣSH）
２１０、及びバッファ２１２を含む。
のＳＨ位相検出器２００の電気的モデルのブロック図を
示す。図３に、ＶR、ＶSH及びＶPRについて波形を示
し、一方、ＶR信号はランプ制御電圧であり、ＶSH信号
はサンプル・アンド・ホールド・パルスであり、ＶPR信
号はプリチャージ信号である。図２には、これらの信号
を発生する通常のディジタル的なブロックが示されてい
ないことに注意すべきである。ＳＨ位相検出器２００
は、ランプ電流源２０４、ランプ・コンデンサ（Ｃ R）
２０６、サンプル・アンド・ホールド・スイッチ２０
８、サンプル・アンド・ホールド・コンデンサ（ＣSH）
２１０、及びバッファ２１２を含む。
【０００４】例えば、ディープ・サブ・ミクロンＣＭＯ
Ｓプロセスを使い、相補性金属酸化膜半導体（ＣＭＯ
Ｓ）においてＳＨ位相検出器２００を実施したときは、
ＳＨ位相検出器２００は、ホールド期間において漏洩電
流がある。ノードＮ２０２において、図３の線３０２
は、理想的な一定電圧レベルを示し、一方、ＳＨ位相検
出器２００は、ホールド即ちロック状態にある。しかし
ながら、漏洩電流のために、線３０４は、ノードＮ２０
２における実際の電圧レベルを示す。この漏洩電流は、
電圧ドリフトを発生させ、これが、ＳＨ位相検出器２０
０を使用しているシンセサイザによって好ましくないス
プールを発生させることになる。この漏洩電流は、ＳＨ
スイッチ２０８が高い温度で動作している低しきい値電
圧（ＶT）のデバイスを有するときに、典型的には、１
ナノアンペア程度の大きさとなり得る。
Ｓプロセスを使い、相補性金属酸化膜半導体（ＣＭＯ
Ｓ）においてＳＨ位相検出器２００を実施したときは、
ＳＨ位相検出器２００は、ホールド期間において漏洩電
流がある。ノードＮ２０２において、図３の線３０２
は、理想的な一定電圧レベルを示し、一方、ＳＨ位相検
出器２００は、ホールド即ちロック状態にある。しかし
ながら、漏洩電流のために、線３０４は、ノードＮ２０
２における実際の電圧レベルを示す。この漏洩電流は、
電圧ドリフトを発生させ、これが、ＳＨ位相検出器２０
０を使用しているシンセサイザによって好ましくないス
プールを発生させることになる。この漏洩電流は、ＳＨ
スイッチ２０８が高い温度で動作している低しきい値電
圧（ＶT）のデバイスを有するときに、典型的には、１
ナノアンペア程度の大きさとなり得る。
【０００５】図４に、典型的な従来技術によるＣＭＯＳ
スイッチの実施例を示す。図４に示す例では、位相検出
器のホールド期間３０６において漏洩電流（ＩLeak）が
発生する。ＰＭＯＳデバイス４０２は、ＶGS＝０かつ｜
ＶDS｜＝ＶCC−ＶNを有する。
スイッチの実施例を示す。図４に示す例では、位相検出
器のホールド期間３０６において漏洩電流（ＩLeak）が
発生する。ＰＭＯＳデバイス４０２は、ＶGS＝０かつ｜
ＶDS｜＝ＶCC−ＶNを有する。
【０００６】典型的な従来技術のＳＨ位相検出器は、典
型的には、長いホールド期間を有するので、例えば２０
０ＫＨZの比較周波数［Ｒ、Ｖsignals］のときは、コン
デンサ（ＣSH）＝５ｐＦを使用して、tholdが約５マイ
クロ秒となる。漏洩電流によるΔＶ３０８は、ΔＶ＝
［Ｉ／Ｃ］Ｘ［t］＝（１ｎＡ／５ｐＦ）Ｘ（５μＳ）
＝１ミリボルトに等しい。ロック期間におけるこのΔＶ
は、（フィルタの減衰なしで）−２０ｄＢｃ程度のｆ
out±２００ＫＨZでスプールを発生することがある。図
４に示すＮＭＯＳデバイス４０２は、そのＶGSが−ＶN
であって、漏洩電流が小さいので、発生するに至らな
い。漏洩電流４０４の問題は、ＣＭＯＳスイッチのため
に、クロックのフィードスルー及びチャージ注入を含
む、ＳＨ位相検出器に関連した他の問題点よりも厳しく
なる恐れがある。
型的には、長いホールド期間を有するので、例えば２０
０ＫＨZの比較周波数［Ｒ、Ｖsignals］のときは、コン
デンサ（ＣSH）＝５ｐＦを使用して、tholdが約５マイ
クロ秒となる。漏洩電流によるΔＶ３０８は、ΔＶ＝
［Ｉ／Ｃ］Ｘ［t］＝（１ｎＡ／５ｐＦ）Ｘ（５μＳ）
＝１ミリボルトに等しい。ロック期間におけるこのΔＶ
は、（フィルタの減衰なしで）−２０ｄＢｃ程度のｆ
out±２００ＫＨZでスプールを発生することがある。図
４に示すＮＭＯＳデバイス４０２は、そのＶGSが−ＶN
であって、漏洩電流が小さいので、発生するに至らな
い。漏洩電流４０４の問題は、ＣＭＯＳスイッチのため
に、クロックのフィードスルー及びチャージ注入を含
む、ＳＨ位相検出器に関連した他の問題点よりも厳しく
なる恐れがある。
【０００７】
【発明が解決しようとする課題】更に、周波数シンセサ
イザに使用される通常のサンプル・アンド・ホールド
（ＳＨ）位相検出器は、しばしば、ロック期間における
電圧グリッチ（glitch）が問題となる。この問題に関す
る一つの理由は、サンプリング・スイッチの漏洩電流で
あり、これは、ホールディング・コンデンサにおけるチ
ャージ漏洩に帰結する。この技術において、ＳＨ位相検
出器における漏洩電流を減少させる方法、従ってＳＨ位
相検出器を使用する周波数シンセサイザにおける基準フ
ィードスルーの問題点を改善する要求が存在する。
イザに使用される通常のサンプル・アンド・ホールド
（ＳＨ）位相検出器は、しばしば、ロック期間における
電圧グリッチ（glitch）が問題となる。この問題に関す
る一つの理由は、サンプリング・スイッチの漏洩電流で
あり、これは、ホールディング・コンデンサにおけるチ
ャージ漏洩に帰結する。この技術において、ＳＨ位相検
出器における漏洩電流を減少させる方法、従ってＳＨ位
相検出器を使用する周波数シンセサイザにおける基準フ
ィードスルーの問題点を改善する要求が存在する。
【０００８】新規性があると信じる本発明の特徴は、付
記した請求の範囲に詳細に記載されている。本発明は、
添付する図面に関連させて下記の説明を参照することに
より最もよく理解できる。これらの図において、同一参
照番号は、同一要素を表す。
記した請求の範囲に詳細に記載されている。本発明は、
添付する図面に関連させて下記の説明を参照することに
より最もよく理解できる。これらの図において、同一参
照番号は、同一要素を表す。
【０００９】この明細書は、新規性があるとみなされる
本発明の特徴を定義する請求の範囲により結論付ける
が、本発明は、図面に関連して下記の説明を考慮するこ
とにより最もよく理解されるものと信ずる。
本発明の特徴を定義する請求の範囲により結論付ける
が、本発明は、図面に関連して下記の説明を考慮するこ
とにより最もよく理解されるものと信ずる。
【００１０】
【発明を解決するための手段】本発明は、ＳＨ位相検出
器における漏洩電流の問題を軽減させる手順を説明して
いる。この基本的な考えは、図６に示すホールド期間６
１４においてそしてランプ（ランプ電圧信号ＶR）が始
まる（６１２）少し前に電圧（例えば、好ましい実施例
において図５に示すＰＭＯＳデバイス５０８のＶGS）を
調整することである。
器における漏洩電流の問題を軽減させる手順を説明して
いる。この基本的な考えは、図６に示すホールド期間６
１４においてそしてランプ（ランプ電圧信号ＶR）が始
まる（６１２）少し前に電圧（例えば、好ましい実施例
において図５に示すＰＭＯＳデバイス５０８のＶGS）を
調整することである。
【００１１】
【発明の実施の形態】図５に、本発明により提案された
ＳＨ位相検出器５００の電気的なモデルの概要回路図を
示し、同時に図６に、対応する電圧波形を示す。ノード
（Ｐ）５０２のように図５に示すプリチャージ・ノード
（例えば、図４におけるノードＰ）がＳＨスイッチ５１
４の入力に接続されている。ＳＨ位相検出器５００は、
ランプ・ノードのサンプリングを終了した後（点６１６
でＶSHがローに移行した後）、ＶREFプリチャージ期間
６０８においてスイッチ５０４を閉じることにより、ノ
ード（Ｐ）５０２をＶREF（ＶREF＜ＶCC）にプリチャー
ジする。実際の例では、ＶREF＝ＶCC−０．３ボルトと
なる。この例では、ＰＭＯＳスイッチ５０８のＶG Sが正
となり、漏洩電流が劇的に減少する。期間６１８により
示す少し前、時点６１２で、ランプ制御電圧（ＶR）が
トリガされ、期間６１０（ＶPRが論理ハイ、スイッチ５
０６が閉）において、ノード（Ｐ）５０２がＶCCにプリ
チャージされて新しいランプ期間を開始する。
ＳＨ位相検出器５００の電気的なモデルの概要回路図を
示し、同時に図６に、対応する電圧波形を示す。ノード
（Ｐ）５０２のように図５に示すプリチャージ・ノード
（例えば、図４におけるノードＰ）がＳＨスイッチ５１
４の入力に接続されている。ＳＨ位相検出器５００は、
ランプ・ノードのサンプリングを終了した後（点６１６
でＶSHがローに移行した後）、ＶREFプリチャージ期間
６０８においてスイッチ５０４を閉じることにより、ノ
ード（Ｐ）５０２をＶREF（ＶREF＜ＶCC）にプリチャー
ジする。実際の例では、ＶREF＝ＶCC−０．３ボルトと
なる。この例では、ＰＭＯＳスイッチ５０８のＶG Sが正
となり、漏洩電流が劇的に減少する。期間６１８により
示す少し前、時点６１２で、ランプ制御電圧（ＶR）が
トリガされ、期間６１０（ＶPRが論理ハイ、スイッチ５
０６が閉）において、ノード（Ｐ）５０２がＶCCにプリ
チャージされて新しいランプ期間を開始する。
【００１２】ここで、本発明の手順を使用したＳＨ位相
検出器の一実施例を説明する。２００ＫＨZＶR及びＶSH
周波数（周期５μｓ）を有するＳＨ位相検出器のため
に、ランプ電圧（ＶR）６０２の立ち上がり端６０２
と、ＶSHの立ち上がり端６０４との間の時間６００は、
約４５ｎｓ（ナノ秒）である。ＶSHのパルス幅６０６
は、５ｎｓになり得る。ＶCCへのプリチャージ期間６１
０は、約１００ナノ秒であり、一方、Ｖrefに対するプ
リチャージ時間６０８は、 ［５μｓ−（４５ｎｓ＋５ｎｓ＋１００ｎｓ）］＝４．
８５μｓ に等しい。
検出器の一実施例を説明する。２００ＫＨZＶR及びＶSH
周波数（周期５μｓ）を有するＳＨ位相検出器のため
に、ランプ電圧（ＶR）６０２の立ち上がり端６０２
と、ＶSHの立ち上がり端６０４との間の時間６００は、
約４５ｎｓ（ナノ秒）である。ＶSHのパルス幅６０６
は、５ｎｓになり得る。ＶCCへのプリチャージ期間６１
０は、約１００ナノ秒であり、一方、Ｖrefに対するプ
リチャージ時間６０８は、 ［５μｓ−（４５ｎｓ＋５ｎｓ＋１００ｎｓ）］＝４．
８５μｓ に等しい。
【００１３】漏洩電流は、典型的には、ＰＭＯＳスイッ
チ５０８を介してのみ発生し、従って本発明のプリチャ
ージ技術は、スプールを軽減させるのに非常に効果的で
ある。このアプリケーションでは、ノードＮ（ＶN）５
１２におけるＳＨ位相検出器５００用の電圧範囲は、
０．５Ｖ〜Ｖccの範囲にある。一特定例の設計では、本
発明のプリチャージ技術を使用していない同一のＳＨ位
相検出器と比較して、スプールが２０〜３０ｄＢ低下し
た。
チ５０８を介してのみ発生し、従って本発明のプリチャ
ージ技術は、スプールを軽減させるのに非常に効果的で
ある。このアプリケーションでは、ノードＮ（ＶN）５
１２におけるＳＨ位相検出器５００用の電圧範囲は、
０．５Ｖ〜Ｖccの範囲にある。一特定例の設計では、本
発明のプリチャージ技術を使用していない同一のＳＨ位
相検出器と比較して、スプールが２０〜３０ｄＢ低下し
た。
【００１４】図７に本発明の好ましい実施例により実行
されるステップを説明する簡単なフロー・チャートを示
す。ステップ７０２において、サンプル期間が終了した
か否かを判断する。サンプル期間が終了したときは、直
ちに即ちその直ぐ後、ステップ７０４において、ランプ
・ノード（ノード（Ｐ）５０２）を第１の電圧レベルに
充電する。この特定例において、第１の電圧レベルは、
ＶREFに等しい。ステップ７０６において、ランプ・ノ
ードを第２の電圧レベルにプリチャージする。この場合
の第２の電圧レベルは、ＶCCに等しい。
されるステップを説明する簡単なフロー・チャートを示
す。ステップ７０２において、サンプル期間が終了した
か否かを判断する。サンプル期間が終了したときは、直
ちに即ちその直ぐ後、ステップ７０４において、ランプ
・ノード（ノード（Ｐ）５０２）を第１の電圧レベルに
充電する。この特定例において、第１の電圧レベルは、
ＶREFに等しい。ステップ７０６において、ランプ・ノ
ードを第２の電圧レベルにプリチャージする。この場合
の第２の電圧レベルは、ＶCCに等しい。
【００１５】本発明の好ましい実施例を例示し、説明し
たが、本発明がこのようなものに限定されないことは、
明らかである。多数の改変、変更、変形、置換及び等価
なものは、付記した請求の範囲により定義された本発明
の精神及び範囲から逸脱することなく、当該技術分野に
習熟する者に明らかである。例えば、好ましい実施例を
ＳＨスイッチ５１４においてＰＭＯＳデバイス５０８を
使用して示したが、他形式のデバイスを使用してプリチ
ャージ電圧レベルを異なったレベルにしてもよい。
たが、本発明がこのようなものに限定されないことは、
明らかである。多数の改変、変更、変形、置換及び等価
なものは、付記した請求の範囲により定義された本発明
の精神及び範囲から逸脱することなく、当該技術分野に
習熟する者に明らかである。例えば、好ましい実施例を
ＳＨスイッチ５１４においてＰＭＯＳデバイス５０８を
使用して示したが、他形式のデバイスを使用してプリチ
ャージ電圧レベルを異なったレベルにしてもよい。
【００１６】以上の説明に関して更に以下の項を開示す
る。
る。
【００１７】（１） サンプル・アンド・ホールド・ス
イッチに接続されたランプ・ノードを有するサンプル・
アンド・ホールド位相検出器におけるスプールを低下さ
せる方法において、（ａ）サンプル期間が発生した後に
ランプ・ノードを第１の電圧レベルに充電するステップ
と、（ｂ）ステップ（ａ）の後にランプ・ノードを第２
の電圧レベルに充電するステップとを備えた方法。
イッチに接続されたランプ・ノードを有するサンプル・
アンド・ホールド位相検出器におけるスプールを低下さ
せる方法において、（ａ）サンプル期間が発生した後に
ランプ・ノードを第１の電圧レベルに充電するステップ
と、（ｂ）ステップ（ａ）の後にランプ・ノードを第２
の電圧レベルに充電するステップとを備えた方法。
【００１８】（２） 前記第１の電圧レベルは、前記第
２の電圧レベルより低い第１項記載の方法。
２の電圧レベルより低い第１項記載の方法。
【００１９】（３） 更に、（ｃ）ステップ（ｂ）の後
に、新しいランプ期間を開始するステップを備えた第１
項記載の方法。
に、新しいランプ期間を開始するステップを備えた第１
項記載の方法。
【００２０】（４） ステップ（ａ）及び（ｂ）は、前
記サンプル・アンド・ホールド位相検出器のホールド期
間において実行される第１項記載の方法。
記サンプル・アンド・ホールド位相検出器のホールド期
間において実行される第１項記載の方法。
【００２１】（５） ステップ（ａ）は、期間がステッ
プ（ｂ）より長い第４項記載の方法。
プ（ｂ）より長い第４項記載の方法。
【００２２】（６） ステップ（ｂ）は、ステップ
（ａ）を完了した後に直ちに実行される第５項記載の方
法。
（ａ）を完了した後に直ちに実行される第５項記載の方
法。
【００２３】（７） サンプル・アンド・ホールド位相
検出器において、ランプ・ノードと、前記ランプ・ノー
ドに接続されたサンプル・アンド・ホールド・スイッチ
とを備え、前記ランプ・ノードは、サンプル期間が発生
した後、第１の電圧レベルに充電され、次いで前記ラン
プ・ノードが前記第１の電圧レベルに達した後、第２の
電圧レベルに充電されるサンプル・アンド・ホールド位
相検出器。
検出器において、ランプ・ノードと、前記ランプ・ノー
ドに接続されたサンプル・アンド・ホールド・スイッチ
とを備え、前記ランプ・ノードは、サンプル期間が発生
した後、第１の電圧レベルに充電され、次いで前記ラン
プ・ノードが前記第１の電圧レベルに達した後、第２の
電圧レベルに充電されるサンプル・アンド・ホールド位
相検出器。
【００２４】（８） 前記第１の電圧レベルは、前記第
２の電圧レベルより低い第７項記載のサンプル・アンド
・ホールド位相検出器。
２の電圧レベルより低い第７項記載のサンプル・アンド
・ホールド位相検出器。
【００２５】（９） 前記サンプル・アンド・ホールド
位相検出器は、前記ランプ・ノードが前記第２の電圧レ
ベルに達した後、新しいランプ期間を開始する第７項記
載のサンプル・アンド・ホールド位相検出器。
位相検出器は、前記ランプ・ノードが前記第２の電圧レ
ベルに達した後、新しいランプ期間を開始する第７項記
載のサンプル・アンド・ホールド位相検出器。
【００２６】（１０） 前記ランプノードは、前記サン
プル・アンド・ホールド位相検出器のホールド期間にお
いて前記第１及び第２の電圧レベルに充電される第７項
記載のサンプル・アンド・ホールド位相検出器。
プル・アンド・ホールド位相検出器のホールド期間にお
いて前記第１及び第２の電圧レベルに充電される第７項
記載のサンプル・アンド・ホールド位相検出器。
【００２７】（１１） サンプル期間（６０６）が発生
した後にランプ・ノード（５０２）を第１の電圧レベル
に充電するステップを含む、サンプル・アンド・ホール
ド位相検出器のスプリアス出力を低下させる方法。前記
ランプ・ノード（５０２）を前記第１の電圧レベルに充
電した後、プリチャージ期間（６１０）において前記ラ
ンプ・ノード（５０２）を第２の電圧レベルに充電させ
る。ホールド期間（６１４）において前記ランプ・ノー
ド（５０２）をプリチャージすることにより、ＳＨスイ
ッチ（５１４）における漏洩電流を減少させ、これが電
圧ドリフトを最小化させ、これによってＳＨ位相検出器
（５００）のスプリアス・パフォーマンスを改善する。
した後にランプ・ノード（５０２）を第１の電圧レベル
に充電するステップを含む、サンプル・アンド・ホール
ド位相検出器のスプリアス出力を低下させる方法。前記
ランプ・ノード（５０２）を前記第１の電圧レベルに充
電した後、プリチャージ期間（６１０）において前記ラ
ンプ・ノード（５０２）を第２の電圧レベルに充電させ
る。ホールド期間（６１４）において前記ランプ・ノー
ド（５０２）をプリチャージすることにより、ＳＨスイ
ッチ（５１４）における漏洩電流を減少させ、これが電
圧ドリフトを最小化させ、これによってＳＨ位相検出器
（５００）のスプリアス・パフォーマンスを改善する。
【００２８】（関連する出願に対するクロス・レファレ
ンス）この出願は、出願代理人文書番号第ＴＩ−３１５
１５ＰＳ号を有し、西暦２０００年８月１８日に出願さ
れた「低スプリアス・パフォーマンスを有するサンプル
・アンド・ホールド（ＳＨ）位相検出器」（Ｓａｍｐｌ
ｅ ａｎｄ Ｈｏｌｄ（ＳＨ） ｐｈａｓｅ ｄｅｔｅ
ｃｔｏｒ ｗｉｔｈ ｌｏｗ−ｓｐｕｒｉｏｕｓ ｐｅ
ｒｆｏｒｍａｎｃｅ）と題する米国特許予備出願番号第
６０／２２６，１８４号の恩恵を請求する。
ンス）この出願は、出願代理人文書番号第ＴＩ−３１５
１５ＰＳ号を有し、西暦２０００年８月１８日に出願さ
れた「低スプリアス・パフォーマンスを有するサンプル
・アンド・ホールド（ＳＨ）位相検出器」（Ｓａｍｐｌ
ｅ ａｎｄ Ｈｏｌｄ（ＳＨ） ｐｈａｓｅ ｄｅｔｅ
ｃｔｏｒ ｗｉｔｈ ｌｏｗ−ｓｐｕｒｉｏｕｓ ｐｅ
ｒｆｏｒｍａｎｃｅ）と題する米国特許予備出願番号第
６０／２２６，１８４号の恩恵を請求する。
【図１】ＳＨ位相検出器を使用した従来技術のフェーズ
・ロック・ループ（ＰＬＬ）のブロック図を示す。
・ロック・ループ（ＰＬＬ）のブロック図を示す。
【図２】従来技術のＳＨ位相検出器の回路図をを示す。
【図３】図２に示したＳＨ位相検出器の信号波形図を示
す。
す。
【図４】図２に示したＳＨ位相検出器の漏洩電流を説明
する回路図を示す。
する回路図を示す。
【図５】本発明によるＳＨ位相検出器の電気的なモデル
の回路図を示す。
の回路図を示す。
【図６】図５に示した本発明によるＳＨ位相検出器の電
圧波形図を示す。
圧波形図を示す。
【図７】本発明により実行されるステップを説明する簡
単なフロー・チャートを示す。
単なフロー・チャートを示す。
５００ ＳＨ位相検出器 ５０２ ノードＰ ５０４、５０６ スイッチ ５０８ ＰＭＯＳスイッチ ５１４ ＳＨスイッチ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC25 CC41 CC53 DD08 GG04 JJ02 KK26
Claims (2)
- 【請求項１】 サンプル・アンド・ホールド・スイッチ
に接続されたランプ・ノードを有するサンプル・アンド
・ホールド位相検出器におけるスプールを低下させる方
法において、（ａ）サンプル期間が発生した後にランプ
・ノードを第１の電圧レベルに充電するステップと、
（ｂ）ステップ（ａ）の後にランプ・ノードを第２の電
圧レベルに充電するステップとを備えた方法。 - 【請求項２】 サンプル・アンド・ホールド位相検出器
において、 ランプ・ノードと、 前記ランプ・ノードに接続されたサンプル・アンド・ホ
ールド・スイッチとを備え、前記ランプ・ノードは、サ
ンプル期間が発生した後、第１の電圧レベルに充電さ
れ、次いで前記ランプ・ノードが前記第１の電圧レベル
に達した後、第２の電圧レベルに充電されるサンプル・
アンド・ホールド位相検出器。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US22618400P | 2000-08-18 | 2000-08-18 | |
| US09/790,377 US6525521B2 (en) | 2000-08-18 | 2001-02-22 | Sample and hold phase detector having low spurious performance and method |
| US790377 | 2001-02-22 | ||
| US226184 | 2001-02-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002111487A true JP2002111487A (ja) | 2002-04-12 |
Family
ID=26920286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001248084A Withdrawn JP2002111487A (ja) | 2000-08-18 | 2001-08-17 | 低スプリアスを達成するサンプル・アンド・ホールド位相検出方法及びサンプル・アンド・ホールド位相検出器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6525521B2 (ja) |
| EP (1) | EP1184972A3 (ja) |
| JP (1) | JP2002111487A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5061417B2 (ja) * | 2004-04-23 | 2012-10-31 | パナソニック株式会社 | リチウムイオン二次電池 |
| US7292407B2 (en) * | 2004-09-30 | 2007-11-06 | Hitachi Global Storage Technologies Netherlands B.V. | Disk drive with support structure for disk-vibration capacitive sensors |
| WO2006047268A1 (en) * | 2004-10-21 | 2006-05-04 | Massachusetts Institute Of Technology | Analog storage cell with low leakage |
| DE102006024210A1 (de) | 2006-05-23 | 2007-11-29 | Deutsches Elektronen-Synchrotron Desy | Selbstabgleichende driftfreie Hochfrequenz-Phasendetektor-Schaltung |
| US7764759B2 (en) * | 2006-06-13 | 2010-07-27 | Gennum Corporation | Linear sample and hold phase detector for clocking circuits |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3646362A (en) | 1970-04-30 | 1972-02-29 | Rca Corp | Sample-and-hold circuit |
| JPS5549460B2 (ja) * | 1974-01-18 | 1980-12-12 | ||
| US4216396A (en) | 1978-08-24 | 1980-08-05 | Rca Corporation | Sample-hold phase detector |
| NL7905541A (nl) * | 1979-07-17 | 1981-01-20 | Philips Nv | Fasevergelijkschakeling. |
| US4361769A (en) * | 1980-07-01 | 1982-11-30 | Motorola, Inc. | Method for performing a sample and hold function |
| US4810904A (en) | 1985-07-17 | 1989-03-07 | Hughes Aircraft Company | Sample-and-hold phase detector circuit |
| CA1282465C (en) * | 1986-02-27 | 1991-04-02 | Hitachi, Ltd. | Phase-locked loop |
| US4864252A (en) * | 1988-09-26 | 1989-09-05 | Motorola, Inc. | Sample-and-hold phase detector for use in a phase locked loop |
| US5057793A (en) * | 1989-11-13 | 1991-10-15 | Cowley Nicholas P | Frequency synthesizer PLL having digital and analog phase detectors |
| DE4325680A1 (de) * | 1993-07-30 | 1995-02-02 | Acer Peripherals Inc | Vorrichtung zum Detektieren einer Signalfrequenz und Steuern einer Anzeigevorrichtung |
| US5483687A (en) * | 1993-11-10 | 1996-01-09 | Motorola, Inc. | Operational transconductance amplifier track and hold system |
| US5838180A (en) * | 1996-09-12 | 1998-11-17 | Lucent Technologies Inc. | Low-voltage frequency synthesizer |
-
2001
- 2001-02-22 US US09/790,377 patent/US6525521B2/en not_active Expired - Lifetime
- 2001-08-17 JP JP2001248084A patent/JP2002111487A/ja not_active Withdrawn
- 2001-08-17 EP EP01000387A patent/EP1184972A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1184972A3 (en) | 2003-05-21 |
| US6525521B2 (en) | 2003-02-25 |
| EP1184972A2 (en) | 2002-03-06 |
| US20020039020A1 (en) | 2002-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3299636B2 (ja) | ジッタが補償される低電力の位相ロック・ループとその方法 | |
| JP2897795B2 (ja) | サンプルホールド型位相比較回路 | |
| US7668277B2 (en) | Apparatus and method for clock data recovery with low lock frequency | |
| US6535057B2 (en) | Programmable glitch filter | |
| KR100249392B1 (ko) | 리셋기능을 가지는 고속임계치(문턱값)교차검출기 | |
| US8400199B2 (en) | Charge pump, phase frequency detector and charge pump methods | |
| US6246275B1 (en) | Multi-phase programmable clock generator | |
| US6060912A (en) | High speed strobed comparator circuit having a latch circuit | |
| JP2002111487A (ja) | 低スプリアスを達成するサンプル・アンド・ホールド位相検出方法及びサンプル・アンド・ホールド位相検出器 | |
| US20070046382A1 (en) | Method and apparatus for assisting pull-in of a phase-locked loop | |
| US6373312B1 (en) | Precision, high speed delay system for providing delayed clock edges with new delay values every clock period | |
| US6091271A (en) | Frequency doubling method and apparatus | |
| JP2678115B2 (ja) | タイマ回路 | |
| KR20030043600A (ko) | 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로 | |
| US20210099179A1 (en) | Signal detection circuit and signal detection method | |
| US6674309B1 (en) | Differential time sampling circuit | |
| JP2001177404A (ja) | 周波数シンセサイザ | |
| US11626869B2 (en) | Comparator and decision feedback equalization circuit | |
| TWI820783B (zh) | 時脈信號的頻率偵測裝置及其偵測方法 | |
| CN117471165A (zh) | 时钟信号的频率检测装置及其检测方法 | |
| KR100333335B1 (ko) | 피알엠엘 검출방식을 채용한 광디스크 장치에서의위상동기루프 장치ㅠ | |
| US7282962B1 (en) | Inverted-phase detector | |
| JPH0363249B2 (ja) | ||
| EP0878908B1 (en) | Semiconductor device using complementary clock and signal input state detection circuit used for the same | |
| KR0177765B1 (ko) | 지연 동기 루프회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |