JP2002111409A - Differential amplifier - Google Patents

Differential amplifier

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篤 古川
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Abstract

PROBLEM TO BE SOLVED: To implement a differential amplifier which does not cause a phase inversion of an output and requires shorter time for returning from saturation to active conditions. SOLUTION: The differential amplifier comprises a pair of transistors; a collector resistor and an emitter resistor connected to the pair of transistors respectively; a differential amplifier circuit comprising a constant power source commonly connected to the pair of transistors through the emitter resistor; a first transistor of which collector is connected to a base of one of the pair of transistors, and of which base is connected to an emitter of one of the transistors; a second transistor of which collector is connected to a base of the other of the pair of transistors, and of which base is connected to the emitter of the other of the transistor; a pair of constant power sources connected to the collectors of the first and second transistors for respectively for supplying power; and a pair of transistors of a first stage connected to each emitter of the first and second transistors for amplifying differential input signals.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、差動増幅器に関
し、特に過大入力時の出力の位相反転をなくし、復帰時
間を短くするための改善に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier, and more particularly to an improvement for eliminating a phase inversion of an output at the time of an excessive input and shortening a recovery time.

【0002】[0002]

【従来の技術】測定器の入力回路等に用いられる従来の
差動増幅器の一例を図2に示す。この差動増幅器は、大
別して、NPNトランジスタQ1とQ2および定電流源
1からなる部分と、NPNトランジスタQ4とQ5、
抵抗R2〜R5および定電流源I2からなる部分と、N
PNトランジスタQ6とQ7および定電流源I3からな
る部分から構成され、これら各部分はそれぞれ差動増幅
回路となっている。なお、これら差動増幅回路には電源
電圧(高圧側はVCC、低圧側はVEE)が印加されてい
る。
2. Description of the Related Art FIG. 2 shows an example of a conventional differential amplifier used for an input circuit or the like of a measuring instrument. The differential amplifier is roughly a portion consisting of NPN transistors Q1 and Q2 and the constant current source I 1, and NPN transistors Q4 Q5,
A portion comprising a resistor R2~R5 and a constant current source I 2, N
It consists portion consisting of PN transistors Q6 and Q7 and a constant current source I 3, respectively each of these parts has a differential amplifier circuit. A power supply voltage (V CC on the high voltage side and V EE on the low voltage side) is applied to these differential amplifier circuits.

【0003】そして、デプレッションタイプのPチャネ
ルMOSFETQ3と抵抗R1とで構成される定電流源がトラ
ンジスタQ2の負荷となり、他方デプレッションタイプ
のPチャネルMOSFETQ8と抵抗R6とで構成される定電
流源がトランジスタQ6の負荷となっている。
A constant current source composed of a depletion type P-channel MOSFET Q3 and a resistor R1 acts as a load for the transistor Q2, while a constant current source composed of a depletion type P-channel MOSFET Q8 and a resistor R6 is connected to a transistor Q6. Load.

【0004】また、差動入力電圧Vi1とVi2がトランジ
スタQ1とQ7の各ベースに印加され、差動出力V01
02がトランジスタQ4とQ5の各コレクタから取り出
される。
Further, the differential input voltage V i1 and V i2 are applied to the bases of the transistors Q1 and Q7, the differential output V 01 and V 02 is taken from the collectors of the transistors Q4 and Q5.

【0005】トランジスタQ4のベースはトランジスタ
Q1,Q2で構成される差動増幅回路のトランジスタQ
2のコレクタに接続され、かつQ4のエミッタは同じト
ランジスタQ2のベースに接続されるため、負帰還がか
かることになる。このため、トランジスタQ1のベース
に印加された信号に対しての直線性が改善される。
The base of the transistor Q4 is connected to the transistor Q of a differential amplifying circuit comprising
2 and the emitter of Q4 is connected to the base of the same transistor Q2, so that negative feedback is applied. Therefore, the linearity with respect to the signal applied to the base of the transistor Q1 is improved.

【0006】これと同様のことがトランジスタQ5にも
言え、このためトランジスタQ4とQ5は等価的に相互
コンダクタンス(gm)が大きくなり、この回路の利得
は、R2=R4およびR3=R5とすると、R2/R3
となる。
The same can be said for the transistor Q5. For this reason, the transistors Q4 and Q5 equivalently have a large transconductance (gm). If the gain of this circuit is R2 = R4 and R3 = R5, R2 / R3
Becomes

【0007】[0007]

【発明が解決しようとする課題】ところで、このような
構成の差動増幅器を測定器の入力回路等に用いた場合、
過大入力に対して次のような課題があった。 (1)トランジスタQ1とQ7のベース電位が回路の電
源VCC付近まで高くなると、トランジスタQ4とQ5が
飽和してしまい増幅器の出力の位相が反転してしまう。 (2)バイポーラ素子は飽和状態から能動状態に復帰す
るのに時間がかかる。
By the way, when a differential amplifier having such a configuration is used for an input circuit of a measuring instrument or the like,
There were the following problems with excessive input. (1) When the base potential of the transistor Q1 and Q7 rises to the vicinity of the power supply V CC of the circuit, the phase of the output of the amplifier will the transistor Q4 and Q5 is saturated is inverted. (2) It takes time for the bipolar element to return from the saturated state to the active state.

【0008】本発明の目的は、上記の課題を解決するも
ので、上記のような出力の位相反転を起こすことなく、
しかも飽和状態から能動状態に復帰する復帰時間も短い
差動増幅器を提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problem, and without causing the above-described phase inversion of the output.
Further, it is an object of the present invention to provide a differential amplifier having a short recovery time for returning from a saturated state to an active state.

【0009】[0009]

【課題を解決するための手段】このような目的を達成す
るために請求項1の発明は、一対のトランジスタと、こ
の一対のトランジスタにそれぞれ接続されるコレクタ抵
抗およびエミッタ抵抗と、前記エミッタ抵抗を介して前
記一対のトランジスタに共通に接続される定電流源から
なる差動増幅回路と、コレクタが前記一対の一方のトラ
ンジスタのベースに接続されると共にベースが前記一方
のトランジスタのエミッタに接続された第1のトランジ
スタと、コレクタが前記一対の他方のトランジスタのベ
ースに接続されると共にベースが前記他方のトランジス
タのエミッタに接続された第2のトランジスタと、前記
第1および第2のトランジスタのコレクタに接続されそ
れぞれ電流を供給する一対の定電流源と、前記第1およ
び第2のトランジスタの各エミッタに接続され、差動入
力信号を増幅する一対の初段のトランジスタを具備した
ことを特徴とする。
In order to achieve the above object, according to the present invention, a pair of transistors, a collector resistor and an emitter resistor respectively connected to the pair of transistors, and the emitter resistor are provided. A differential amplifier circuit composed of a constant current source commonly connected to the pair of transistors, and a collector connected to a base of the pair of one transistors and a base connected to an emitter of the one transistor A first transistor, a second transistor having a collector connected to the base of the other pair of transistors and a base connected to the emitter of the other transistor, and collectors of the first and second transistors. A pair of constant current sources connected to each supply current, and the first and second transistors; And a pair of first-stage transistors connected to each emitter of the data amplifier and amplifying the differential input signal.

【0010】このような構成により、差動入力に過大電
圧が印加されてもバイポーラトランジスタQ4,Q5が
飽和しないようにすることができる。
With such a configuration, even if an excessive voltage is applied to the differential input, the bipolar transistors Q4 and Q5 can be prevented from being saturated.

【0011】この場合、請求項2のように、前記一対の
初段のトランジスタとしては、デプレッションタイプの
PチャネルMOSFETまたはPチャネルJFETまた
はPNPタイプのバイポーラ接合トランジスタを使用す
ることができる。
In this case, a depletion-type P-channel MOSFET, a P-channel JFET, or a PNP-type bipolar junction transistor can be used as the pair of first-stage transistors.

【0012】また、請求項3のように、前記第1および
第2のトランジスタのコレクタにそれぞれ接続される一
対の定電流源は、デプレッションタイプのPチャネルM
OSFETまたはPチャネルJFETと、抵抗より構成
することができる。
According to a third aspect of the present invention, the pair of constant current sources respectively connected to the collectors of the first and second transistors are a depletion-type P-channel M-channel transistor.
It can be composed of an OSFET or a P-channel JFET and a resistor.

【0013】更に、請求項4のように、前記第1および
第2のトランジスタのエミッタ間に一対のダイオードを
逆並列接続することにより、差動入力電圧が過大になっ
たときに初段のトランジスタを保護することができる。
Furthermore, by connecting a pair of diodes in anti-parallel between the emitters of the first and second transistors, the first-stage transistor can be connected when the differential input voltage becomes excessive. Can be protected.

【0014】[0014]

【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図1は本発明に係る差動増幅器の一実施例を
示す構成図である。図において、図2と同等部分には同
一符号を付し、その接続関係等についての説明は省略す
る。なお、図2と異なるところは、トランジスタQ1と
Q7および定電流源I1とI3が削除され、Q10とQ1
1およびD1とD2が追加された点である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a configuration diagram showing one embodiment of the differential amplifier according to the present invention. In the figure, parts that are the same as those in FIG. 2 are given the same reference numerals, and descriptions of the connections and the like are omitted. Incidentally, FIG. 2 differs from the the transistor Q1 and Q7 and the constant current source I 1 and I 3 are deleted, Q10 and Q1
1 and D1 and D2 are added.

【0015】Q10およびQ11はデプレッションタイ
プのPチャネルMOSFETであり、Q10はトランジスタQ
2(ここでは便宜上トランジスタQ2を第1のトランジ
スタと呼ぶ)のエミッタと低圧側電源の間に接続され、
Q11はトランジスタQ6(ここでは便宜上トランジス
タQ6を第2のトランジスタと呼ぶ)のエミッタと低圧
側電源の間に接続されている。Q10とQ11のゲート
には差動入力電圧Vi1とVi2がそれぞれ印加されてい
る。なお、D1,D2は差動入力電圧が過大になったと
きにオン状態となる保護ダイオードであり、Q2とQ6
のエミッタ間に逆並列接続されている。
Q10 and Q11 are depletion type P-channel MOSFETs, and Q10 is a transistor Q
2 (herein, the transistor Q2 is referred to as a first transistor for convenience) is connected between the emitter of the transistor Q2 and the low-voltage side power supply,
Q11 is connected between the emitter of the transistor Q6 (here, the transistor Q6 is referred to as a second transistor for convenience) and the low-voltage side power supply. Differential input voltages Vi1 and Vi2 are applied to the gates of Q10 and Q11, respectively. D1 and D2 are protection diodes that are turned on when the differential input voltage becomes excessive.
Are connected in anti-parallel between the emitters.

【0016】NPNトランジスタQ4とQ5、4つの抵
抗R2〜R5および定電流源I2よりなる部分が図2と
同様に差動増幅回路を構成している。そして、MOSFETQ
10はソースフォロワになっており、NPNトランジス
タQ2は一種のベース接地回路であり、MOSFETQ10の
出力をトランジスタQ4に渡すと共にQ4に対して負帰
還をかけ、直線性を改善している。
A portion comprising NPN transistors Q4 and Q5, four resistors R2 to R5 and a constant current source I2 constitutes a differential amplifier circuit as in FIG. And MOSFET Q
Numeral 10 is a source follower, and the NPN transistor Q2 is a kind of grounded base circuit, which passes the output of the MOSFET Q10 to the transistor Q4 and applies a negative feedback to the transistor Q4 to improve the linearity.

【0017】また、デプレッションタイプのPチャネル
MOSFETQ11も同様にソースフォロワになっており、N
PNトランジスタQ6が一種のベース接地回路であり、
MOSFETQ11の出力をトランジスタQ5に渡すと共にト
ランジスタQ5に対して負帰還をかけ、直線性を改善し
ている。
Also, a depletion type P channel
MOSFET Q11 is also a source follower, and N
PN transistor Q6 is a kind of grounded base circuit,
The output of the MOSFET Q11 is passed to the transistor Q5 and negative feedback is applied to the transistor Q5 to improve the linearity.

【0018】トランジスタQ4,Q5に対してはそれぞ
れトランジスタQ2,Q6が負帰還をかけているので、
Q4,Q5は等価的に相互コンダクタンス(gm)が大
きくなる。したがって、この回路の利得は、R2=R4
およびR3=R5とすると、R2/R3となる。
Since transistors Q2 and Q6 apply negative feedback to transistors Q4 and Q5, respectively.
Q4 and Q5 equivalently have a large mutual conductance (gm). Therefore, the gain of this circuit is R2 = R4
If R3 = R5, then R2 / R3.

【0019】このような構成において、過大入力が印加
されてMOSFETQ10のゲート電位がVCCに近づいた場合
は次のようになる。Q10はデプレッションタイプのP
チャネルMOSFETであるためゲート電位に対してソース電
位は低くなり、この場合Q10のソース電位はVCC電圧
よりも、抵抗R1での電圧降下と、Q3のドレイン・ソ
ース間電圧と、Q2とQ4のベース・エミッタ間電圧V
beとの和の分だけ低い電圧に保たれるので、Q4は飽
和しない。
In such a configuration, when an excessive input is applied and the gate potential of MOSFET Q10 approaches V CC , the following occurs. Q10 is depletion type P
Since this is a channel MOSFET, the source potential is lower than the gate potential. In this case, the source potential of Q10 is lower than the V CC voltage by the voltage drop at the resistor R1, the drain-source voltage of Q3, and the Q2 and Q4. Base-emitter voltage V
Since the voltage is kept low by the sum of be and Q4, Q4 does not saturate.

【0020】Q11もデプレッションタイプのPチャネ
ルMOSFETであるため上記と同じ理由によりトランジスタ
Q5は飽和しない。
Since Q11 is also a depletion type P-channel MOSFET, the transistor Q5 does not saturate for the same reason as described above.

【0021】また、MOSFETQ10のゲート電位がVEE
近づいた場合は、Q10はカットオフするが、ダイオー
ドD1がオン状態になり、Q3とR1からなる定電流源
の電流をQ11に流すためQ2とQ4は飽和しない。同
様にQ11のゲート電位がVEEに近づいた場合もQ5と
Q6は飽和しない。
Further, if the gate potential of MOSFETQ10 is close to V EE, Q10 is cut off, the diode D1 is turned on, and Q2 for passing a current of the constant current source consisting of Q3 and R1 to Q11 Q4 does not saturate. When the gate potential of the likewise Q11 is close to V EE is also Q5 and Q6 not saturated.

【0022】なお、本発明は上記実施例に限定されるこ
となく、その本質から逸脱しない範囲で更に多くの変
更、変形をも含むものである。
The present invention is not limited to the above-described embodiment, but includes many more changes and modifications without departing from the essence thereof.

【0023】例えば、定電流源を構成するQ3,Q8は
PチャネルMOSFETに限らず、PチャネルJFETあるい
はPNPタイプのバイポーラ接合型トランジスタ(BJ
T)であっても構わない。また、初段のQ10,Q11
についても同様にPチャネルJFETあるいはPNPタ
イプのBJTのようなトランジスタでも構わない。
For example, the constant current sources Q3 and Q8 are not limited to P-channel MOSFETs, but may be P-channel JFETs or PNP type bipolar junction transistors (BJs).
T). Also, Q10, Q11 of the first stage
Similarly, a transistor such as a P-channel JFET or a PNP type BJT may be used.

【0024】[0024]

【発明の効果】以上説明したように本発明によれば、過
大入力に対してバイポーラ素子が飽和せず、したがって
出力の位相反転も起こさず、また復帰時間も短い差動増
幅器を容易に実現することができる。
As described above, according to the present invention, a differential amplifier which does not saturate a bipolar element with respect to an excessive input, does not cause a phase inversion of an output, and has a short recovery time can be easily realized. be able to.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る差動増幅器の一実施例を示す構成
図である。
FIG. 1 is a configuration diagram showing one embodiment of a differential amplifier according to the present invention.

【図2】従来の差動増幅器の一例を示す構成図である。FIG. 2 is a configuration diagram illustrating an example of a conventional differential amplifier.

【符号の説明】[Explanation of symbols]

Q2,Q4,Q5,Q6 トランジスタ Q3,Q8,Q10,Q11 MOSFET R1〜R6 抵抗 D1,D2 ダイオード I2 定電流源Q2, Q4, Q5, Q6 transistors Q3, Q8, Q10, Q11 MOSFET R1~R6 resistance D1, D2 diode I 2 constant current source

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】一対のトランジスタと、この一対のトラン
ジスタにそれぞれ接続されるコレクタ抵抗およびエミッ
タ抵抗と、前記エミッタ抵抗を介して前記一対のトラン
ジスタに共通に接続される定電流源からなる差動増幅回
路と、 コレクタが前記一対の一方のトランジスタのベースに接
続されると共にベースが前記一方のトランジスタのエミ
ッタに接続された第1のトランジスタと、 コレクタが前記一対の他方のトランジスタのベースに接
続されると共にベースが前記他方のトランジスタのエミ
ッタに接続された第2のトランジスタと、 前記第1および第2のトランジスタのコレクタに接続さ
れそれぞれ電流を供給する一対の定電流源と、 前記第1および第2のトランジスタの各エミッタに接続
され、差動入力信号を増幅する一対の初段のトランジス
タを具備し、前記差動増幅回路の一対のトランジスタの
コレクタより前記差動入力信号に対応した出力が得られ
るように構成したことを特徴とする差動増幅器。
1. A differential amplifier comprising a pair of transistors, a collector resistor and an emitter resistor respectively connected to the pair of transistors, and a constant current source commonly connected to the pair of transistors via the emitter resistor. A circuit, a first transistor having a collector connected to the base of one of the pair of transistors and a base connected to the emitter of the one transistor, and a collector connected to the base of the other transistor of the pair. A second transistor having a base connected to the emitter of the other transistor, a pair of constant current sources connected to collectors of the first and second transistors and supplying currents, respectively; Connected to each emitter of a pair of transistors to amplify the differential input signal. Comprises a transistor, a differential amplifier, characterized by being configured such that an output corresponding to obtain the differential input signal from the collector of a pair of transistors of the differential amplifier circuit.
【請求項2】前記一対の初段のトランジスタとして、デ
プレッションタイプのPチャネルMOSFETまたはP
チャネルJFETまたはPNPタイプのバイポーラ接合
トランジスタを使用したことを特徴とする請求項1記載
の差動増幅器。
2. A depletion type P-channel MOSFET or P-type MOSFET as said pair of first stage transistors.
2. The differential amplifier according to claim 1, wherein a channel JFET or a PNP type bipolar junction transistor is used.
【請求項3】前記第1および第2のトランジスタのコレ
クタにそれぞれ接続される一対の定電流源は、デプレッ
ションタイプのPチャネルMOSFETまたはPチャネ
ルJFETまたはPNPタイプのバイポーラ接合トラン
ジスタと、抵抗より構成されたことを特徴とする請求項
1記載の差動増幅器。
3. A pair of constant current sources respectively connected to the collectors of the first and second transistors are composed of a depletion type P-channel MOSFET, a P-channel JFET or a PNP type bipolar junction transistor, and a resistor. 2. The differential amplifier according to claim 1, wherein:
【請求項4】前記第1および第2のトランジスタのエミ
ッタ間に逆並列接続された一対のダイオードを備えたこ
とを特徴とする請求項1ないし3記載の差動増幅器。
4. The differential amplifier according to claim 1, further comprising a pair of diodes connected in anti-parallel between the emitters of said first and second transistors.
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US7728667B2 (en) 2007-08-31 2010-06-01 Yokogawa Electric Corporation Differential amplifier

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