JP2002094596A - 情報収集方法及び情報収集装置 - Google Patents
情報収集方法及び情報収集装置Info
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- JP2002094596A JP2002094596A JP2000279349A JP2000279349A JP2002094596A JP 2002094596 A JP2002094596 A JP 2002094596A JP 2000279349 A JP2000279349 A JP 2000279349A JP 2000279349 A JP2000279349 A JP 2000279349A JP 2002094596 A JP2002094596 A JP 2002094596A
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Abstract
(57)【要約】
【課題】 識別子データをキーとして、迅速に情報を収
集する。 【解決手段】 ハードウエア検出回路（１４，１８）
が、新たに入力したデータフレームの識別子データが以
前に入力したデータフレームの識別子データを含めて何
種類目の識別子データであるかを検出し、検出結果を受
信番号データとして出力する。そして、情報更新装置２
２が、新たに入力したデータフレームに含まれる所定の
情報データを抽出し、その抽出結果に基づいて、受信番
号データに応じて定められた記憶装置２０のアドレス領
域内に格納されている、それまでの当該識別子データを
有するデータフレームの情報を更新する。
集する。 【解決手段】 ハードウエア検出回路（１４，１８）
が、新たに入力したデータフレームの識別子データが以
前に入力したデータフレームの識別子データを含めて何
種類目の識別子データであるかを検出し、検出結果を受
信番号データとして出力する。そして、情報更新装置２
２が、新たに入力したデータフレームに含まれる所定の
情報データを抽出し、その抽出結果に基づいて、受信番
号データに応じて定められた記憶装置２０のアドレス領
域内に格納されている、それまでの当該識別子データを
有するデータフレームの情報を更新する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報収集方法及び
情報収集装置に係り、より詳しくは、識別子データを含
む複数のデータフレームを入力し、当該識別子データを
キーとして、データフレームに関する統計情報を収集す
る情報収集方法及び情報収集装置に関する。
情報収集装置に係り、より詳しくは、識別子データを含
む複数のデータフレームを入力し、当該識別子データを
キーとして、データフレームに関する統計情報を収集す
る情報収集方法及び情報収集装置に関する。
【０００２】
【従来の技術】複数の装置相互間でネットワークを介し
てデータの送受信を行う様々なデータ通信システムが構
築されている。こうしたデータ通信システムでは、装置
間通信の容易さや通信資源の効率的な活用のために、プ
ロトコルと呼ばれる通信規約が規定されている。かかる
プロトコルは、通常、最下位の伝送媒体に関する物理層
から、最上位のアプリケーション層までから成るＯＳＩ
（Open Systems Interconnection）の階層モデルに基づ
き、各層間プロトコルとして規定される。こうしたプロ
トコルとしては、ＩＴＵやＩＳＯ等による国際規格又は
業界規格により、用途に応じて様々なものが定義されて
おり、一般的には、こうした公式に定義されたプロトコ
ルの中から、各通信システムのプロトコルが選択されて
いる。
てデータの送受信を行う様々なデータ通信システムが構
築されている。こうしたデータ通信システムでは、装置
間通信の容易さや通信資源の効率的な活用のために、プ
ロトコルと呼ばれる通信規約が規定されている。かかる
プロトコルは、通常、最下位の伝送媒体に関する物理層
から、最上位のアプリケーション層までから成るＯＳＩ
（Open Systems Interconnection）の階層モデルに基づ
き、各層間プロトコルとして規定される。こうしたプロ
トコルとしては、ＩＴＵやＩＳＯ等による国際規格又は
業界規格により、用途に応じて様々なものが定義されて
おり、一般的には、こうした公式に定義されたプロトコ
ルの中から、各通信システムのプロトコルが選択されて
いる。
【０００３】例えば、ローカルエリアネットワーク（以
下、「ＬＡＮ」という）では、下位層（物理層、データ
リンク層）については、データリンク層プロトコルとし
てＭＡＣ層プロトコル及びＬＬＣ層プロトコルを採用す
るイーサネット（Ethernet）が代表的なプロトコルであ
る。また、中間層（ネットワーク層、トランスポート
層）については、インターネットを始めとして様々なネ
ットワークで使用されているＴＣＰ／ＩＰプロトコルが
ある。更に、その上の階層（セッション層、プレゼンテ
ーション層、アプリケーション層）に定義される目的別
のプロトコルでは、Ｅ−Ｍａｉｌに使用されるＳＭＴ
Ｐ、ＰＯＰ３、同じくインターネットのＷｅｂアクセス
に使用されるＨＴＴＰなどが代表例として挙げられる。
下、「ＬＡＮ」という）では、下位層（物理層、データ
リンク層）については、データリンク層プロトコルとし
てＭＡＣ層プロトコル及びＬＬＣ層プロトコルを採用す
るイーサネット（Ethernet）が代表的なプロトコルであ
る。また、中間層（ネットワーク層、トランスポート
層）については、インターネットを始めとして様々なネ
ットワークで使用されているＴＣＰ／ＩＰプロトコルが
ある。更に、その上の階層（セッション層、プレゼンテ
ーション層、アプリケーション層）に定義される目的別
のプロトコルでは、Ｅ−Ｍａｉｌに使用されるＳＭＴ
Ｐ、ＰＯＰ３、同じくインターネットのＷｅｂアクセス
に使用されるＨＴＴＰなどが代表例として挙げられる。
【０００４】一般に、通信システムにおいては、装置間
におけるデータ通信を円滑に行うためのネットワーク管
理装置が設けられる。こうしたネットワーク管理装置
は、ネットワークの伝送線路におけるデータの往来の混
雑状況（トラフィック）を常時監視しており、その監視
結果に基づいて、ネットワークの管理を行う。
におけるデータ通信を円滑に行うためのネットワーク管
理装置が設けられる。こうしたネットワーク管理装置
は、ネットワークの伝送線路におけるデータの往来の混
雑状況（トラフィック）を常時監視しており、その監視
結果に基づいて、ネットワークの管理を行う。
【０００５】こうしたネットワークの監視についても標
準化が進められている。例えば、インターネットの通信
規約を検討し提言している機関であるＲＦＣ（Request
ForComment）は、ネットワークのトラフィック監視に対
して各種の測定条件、測定方式、取得データ等を様々な
プロトコルについて提言しており、それらはＲＭＯＮ
（Remote Network Monitoring）及びＲＭＯＮ２のＭＩ
Ｂ（Management Information Base）として公開されて
いる。このＲＭＯＮ／ＲＭＯＮ２では、ＭＩＢ情報をイ
ーサネットにおけるＭＡＣ層データフレーム（以下、
「イーサネット・フレーム」と呼ぶ）から収集する場合
には、ＭＩＢ情報として、例えば、受信アドレスや送信
アドレスごとに、フレーム数やフレームデータ量、エラ
ーフレームの数などの累積値をアドレス毎に記録するこ
とが推奨されている。
準化が進められている。例えば、インターネットの通信
規約を検討し提言している機関であるＲＦＣ（Request
ForComment）は、ネットワークのトラフィック監視に対
して各種の測定条件、測定方式、取得データ等を様々な
プロトコルについて提言しており、それらはＲＭＯＮ
（Remote Network Monitoring）及びＲＭＯＮ２のＭＩ
Ｂ（Management Information Base）として公開されて
いる。このＲＭＯＮ／ＲＭＯＮ２では、ＭＩＢ情報をイ
ーサネットにおけるＭＡＣ層データフレーム（以下、
「イーサネット・フレーム」と呼ぶ）から収集する場合
には、ＭＩＢ情報として、例えば、受信アドレスや送信
アドレスごとに、フレーム数やフレームデータ量、エラ
ーフレームの数などの累積値をアドレス毎に記録するこ
とが推奨されている。
【０００６】ところで、ＭＡＣ層データフレームは、図
２６に示されるように、６バイト（４８ビット）の受信
（宛先）アドレス、６バイト（４８ビット）の送信（発
信元）アドレス、２バイト（１６ビット）のタイプ表
示、任意長（最大１５００バイト）のデータ、及び４バ
イト（３２ビット）のＦＣＳ（フレーム・チェック・シ
ーケンス）から構成されている。なお、場合によって
は、最大４４８バイトの拡張部が付加される。
２６に示されるように、６バイト（４８ビット）の受信
（宛先）アドレス、６バイト（４８ビット）の送信（発
信元）アドレス、２バイト（１６ビット）のタイプ表
示、任意長（最大１５００バイト）のデータ、及び４バ
イト（３２ビット）のＦＣＳ（フレーム・チェック・シ
ーケンス）から構成されている。なお、場合によって
は、最大４４８バイトの拡張部が付加される。
【０００７】したがって、例えば、受信アドレスをフレ
ームの識別子データとして識別子データごとにＭＩＢ情
報を収集しようとすると、受信アドレスは４８ビットで
表されるので、原理的には、２48（≒２．８２×１
０14）のアドレス空間を用意する必要がある。しかし、
１つのＬＡＮシステムにおいて接続されるネットワーク
端末装置はそれほど多数ではない。例えば、ＭＩＢ情報
として記録する内容をイーサネットのＲＭＯＮに限定す
れば、受信アドレスとして１万件程度を想定すれば充分
である。また、ＲＭＯＮ／ＲＭＯＮ２で定義されている
ＭＩＢ情報では、収集すべき情報の種類と量が多岐に渡
り、しかも常時監視する必要のある項目が多く含まれて
いる。
ームの識別子データとして識別子データごとにＭＩＢ情
報を収集しようとすると、受信アドレスは４８ビットで
表されるので、原理的には、２48（≒２．８２×１
０14）のアドレス空間を用意する必要がある。しかし、
１つのＬＡＮシステムにおいて接続されるネットワーク
端末装置はそれほど多数ではない。例えば、ＭＩＢ情報
として記録する内容をイーサネットのＲＭＯＮに限定す
れば、受信アドレスとして１万件程度を想定すれば充分
である。また、ＲＭＯＮ／ＲＭＯＮ２で定義されている
ＭＩＢ情報では、収集すべき情報の種類と量が多岐に渡
り、しかも常時監視する必要のある項目が多く含まれて
いる。
【０００８】そのため、ＭＩＢ情報をデータフレーム内
の識別子データをキーとして、収集・分類するための端
末装置（以下、「ＲＭＯＮプローブ」と呼ぶ）は、情報
を収集する通信ポートにおいて専用コントローラと専用
プロセッサとを備える構成が採用されてきた。そして、
専用プロセッサによるソフトウエアプログラムの実行を
行う方式（以下、「ソフトウエア方式」と呼ぶ）によ
り、ネットワーク情報の収集や分類が行われてきた。か
かるソフトウエア方式による場合には、受信したフレー
ムデータの識別子データが既に受信済のものであれば、
ＭＩＢテーブルにそれまでの当該識別子データに応じて
記憶されていたＭＩＢ情報を更新する。一方、新たに受
信した識別子データであれば、ＭＩＢテーブル内に当該
識別子データに関する新たな領域を確保して、ＭＩＢ情
報を格納する。
の識別子データをキーとして、収集・分類するための端
末装置（以下、「ＲＭＯＮプローブ」と呼ぶ）は、情報
を収集する通信ポートにおいて専用コントローラと専用
プロセッサとを備える構成が採用されてきた。そして、
専用プロセッサによるソフトウエアプログラムの実行を
行う方式（以下、「ソフトウエア方式」と呼ぶ）によ
り、ネットワーク情報の収集や分類が行われてきた。か
かるソフトウエア方式による場合には、受信したフレー
ムデータの識別子データが既に受信済のものであれば、
ＭＩＢテーブルにそれまでの当該識別子データに応じて
記憶されていたＭＩＢ情報を更新する。一方、新たに受
信した識別子データであれば、ＭＩＢテーブル内に当該
識別子データに関する新たな領域を確保して、ＭＩＢ情
報を格納する。
【０００９】以上のようなソフトウエア方式によって、
ネットワーク情報の収集や分類を行う従来の方法では、
１０Ｍｂｐｓクラスの伝送速度のＬＡＮシステムであれ
ば余裕を持って処理することができた。
ネットワーク情報の収集や分類を行う従来の方法では、
１０Ｍｂｐｓクラスの伝送速度のＬＡＮシステムであれ
ば余裕を持って処理することができた。
【００１０】しかし、１００Ｍｂｐｓクラスの伝送速度
のＬＡＮシステムとなると、処理能力がほとんど追いつ
かない状況となる。まして、伝送されるパケットをリア
ルタイムに処理することはほとんど不可能であり、現実
的な手法とは云えなかった。
のＬＡＮシステムとなると、処理能力がほとんど追いつ
かない状況となる。まして、伝送されるパケットをリア
ルタイムに処理することはほとんど不可能であり、現実
的な手法とは云えなかった。
【００１１】そこで、１００Ｍｂｐｓクラスの伝送速度
のＬＡＮシステムの場合には、次のようにして、ＲＭＯ
Ｎプローブが、ネットワーク情報の収集や分類を行って
いた。すなわち、ソフトウエア方式による処理が必要不
可欠なときだけに、専用プロセッサによる割り込み処理
で対応することとし、伝送線路を介して入力したデータ
中の統計処理に必要なデータはバッファ・メモリに蓄積
しておく。そして、後処理で統計情報の分類やＭＩＢテ
ーブルの作成等を行なってきた。
のＬＡＮシステムの場合には、次のようにして、ＲＭＯ
Ｎプローブが、ネットワーク情報の収集や分類を行って
いた。すなわち、ソフトウエア方式による処理が必要不
可欠なときだけに、専用プロセッサによる割り込み処理
で対応することとし、伝送線路を介して入力したデータ
中の統計処理に必要なデータはバッファ・メモリに蓄積
しておく。そして、後処理で統計情報の分類やＭＩＢテ
ーブルの作成等を行なってきた。
【００１２】実際の通信環境では様々な長さのパケット
が行き来しており、特定なフレームが連続して長期的に
ネットワークを占有することはほとんどあり得ない。し
たがって、こうしたソフトウエア方式を採用しても、１
００Ｍｂｐｓクラスの伝送速度までであれば実用レべル
として問題はない状況であった。
が行き来しており、特定なフレームが連続して長期的に
ネットワークを占有することはほとんどあり得ない。し
たがって、こうしたソフトウエア方式を採用しても、１
００Ｍｂｐｓクラスの伝送速度までであれば実用レべル
として問題はない状況であった。
【００１３】
【発明が解決しようとする課題】しかし、普及段階に入
ったギガビット・イーサネット（Gigabit Ethernet）に
おける１Ｇｂｉｔクラスの伝送速度で通信されるフレー
ムでは、１フレームのネットワーク占有時間が極めて短
くなっている。例えば、１Ｇｂｉｔの伝送速度で６４バ
イト長の最小フレームがネットワークを占有する時間Ｔ
は、 Ｔ＝６４Ｂｙｔｅ×８ｂｉｔ×１ｎｓｅｃ＋同期信号６
４ｎｓｅｃ＝５７６ｎｓｅｃ と極めて短い（なお、半２重通信の場合は拡張部（Exte
nsion）と呼ばれる付加ビットが加わり４０９６ｎｓｅ
ｃと占有時間は増える）。
ったギガビット・イーサネット（Gigabit Ethernet）に
おける１Ｇｂｉｔクラスの伝送速度で通信されるフレー
ムでは、１フレームのネットワーク占有時間が極めて短
くなっている。例えば、１Ｇｂｉｔの伝送速度で６４バ
イト長の最小フレームがネットワークを占有する時間Ｔ
は、 Ｔ＝６４Ｂｙｔｅ×８ｂｉｔ×１ｎｓｅｃ＋同期信号６
４ｎｓｅｃ＝５７６ｎｓｅｃ と極めて短い（なお、半２重通信の場合は拡張部（Exte
nsion）と呼ばれる付加ビットが加わり４０９６ｎｓｅ
ｃと占有時間は増える）。
【００１４】一方、一般的なプロセッサも内部クロック
が飛躍的に高速化され、その処理能力が大幅に向上して
いるが、ネットワークを介して入力したデータの処理の
ような、メモリを相手にプログラム処理を行うケースで
はプロセッサの外部処理が主に機能するため、処理能力
の相当部分を外部バスの処理速度に依存せざるを得な
い。しかし、現状において最高速と云われる外部バスア
ーキテクチャでも、外部バスの処理速度は最大で１３３
ＭＨｚ程度であり、内部処理のような高速化は困難な状
況にある。したがって、メモリ処理が中心となるＲＭＯ
Ｎ／ＲＭＯＮ２の統計処理のようなネットワーク入力デ
ータの処理においては、上記の処理時間５７６ｎｓｅｃ
の範囲で実行できるプログラム処理は極めて限定されて
しまい、事実上、プログラム方式での統計処理は不可能
と考えられている。
が飛躍的に高速化され、その処理能力が大幅に向上して
いるが、ネットワークを介して入力したデータの処理の
ような、メモリを相手にプログラム処理を行うケースで
はプロセッサの外部処理が主に機能するため、処理能力
の相当部分を外部バスの処理速度に依存せざるを得な
い。しかし、現状において最高速と云われる外部バスア
ーキテクチャでも、外部バスの処理速度は最大で１３３
ＭＨｚ程度であり、内部処理のような高速化は困難な状
況にある。したがって、メモリ処理が中心となるＲＭＯ
Ｎ／ＲＭＯＮ２の統計処理のようなネットワーク入力デ
ータの処理においては、上記の処理時間５７６ｎｓｅｃ
の範囲で実行できるプログラム処理は極めて限定されて
しまい、事実上、プログラム方式での統計処理は不可能
と考えられている。
【００１５】これに対して、ハードウエア資源によっ
て、上記の統計処理を行うことが考えられるが、５７６
ｎｓｅｃの時間内でＲＭＯＮ／ＲＭＯＮ２の統計処理の
ようなデータ処理を実行するには、多大な労力と資金を
投入して専用ＡＳＩＣを開発することが必要となる。し
かも、プロトコルの変更や新規プロトコルへの対応など
世の中の変化にフレキシブルに対応するには、現実的な
手法とは言い難い。すなわち、現在、識別子データをキ
ーとして情報を収集するにあたって、新たな技術が待望
されているのである。
て、上記の統計処理を行うことが考えられるが、５７６
ｎｓｅｃの時間内でＲＭＯＮ／ＲＭＯＮ２の統計処理の
ようなデータ処理を実行するには、多大な労力と資金を
投入して専用ＡＳＩＣを開発することが必要となる。し
かも、プロトコルの変更や新規プロトコルへの対応など
世の中の変化にフレキシブルに対応するには、現実的な
手法とは言い難い。すなわち、現在、識別子データをキ
ーとして情報を収集するにあたって、新たな技術が待望
されているのである。
【００１６】本発明は、上記の事情のもとでなされたも
のであり、本発明の目的は、識別子データをキーとして
迅速に情報収集する情報収集方法及び情報収集装置を提
供することにある。
のであり、本発明の目的は、識別子データをキーとして
迅速に情報収集する情報収集方法及び情報収集装置を提
供することにある。
【００１７】
【課題を解決するための手段】本発明者が長年の研究の
結果から得た知見によれば、上述のソフトウエア方式に
おいては、新たに受信したデータフレームの識別子デー
タが、既に受信済のものであるか否か、また、受信済の
ものである場合にはどの受信済データであるかの判断の
処理が、情報収集処理のボトルネックとなっている。す
なわち、起動後間もないときは、受信した識別子データ
の種類が少ないので、参照すべき受信済識別データの種
類が少ないので、新たに受信したデータフレームの識別
子データが、既に受信済のものであるか否か、また、受
信済のものである場合にはどの受信済データであるかの
判断にはさほど処理時間を要さない。しかしながら、受
信した識別子データの種類が多くなると、参照すべき受
信済識別データの種類が多くなり、新たに受信したデー
タフレームの識別子データが、既に受信済のものである
か否か、また、受信済のものである場合にはどの受信済
データであるかの判断には長い処理時間を要することに
なってしまう。
結果から得た知見によれば、上述のソフトウエア方式に
おいては、新たに受信したデータフレームの識別子デー
タが、既に受信済のものであるか否か、また、受信済の
ものである場合にはどの受信済データであるかの判断の
処理が、情報収集処理のボトルネックとなっている。す
なわち、起動後間もないときは、受信した識別子データ
の種類が少ないので、参照すべき受信済識別データの種
類が少ないので、新たに受信したデータフレームの識別
子データが、既に受信済のものであるか否か、また、受
信済のものである場合にはどの受信済データであるかの
判断にはさほど処理時間を要さない。しかしながら、受
信した識別子データの種類が多くなると、参照すべき受
信済識別データの種類が多くなり、新たに受信したデー
タフレームの識別子データが、既に受信済のものである
か否か、また、受信済のものである場合にはどの受信済
データであるかの判断には長い処理時間を要することに
なってしまう。
【００１８】本発明は、以上の知見に基づいてなされた
ものである。すなわち、本発明の情報収集方法は、識別
子データを含む複数のデータフレームを入力し、前記識
別子データをキーとして、前記複数のデータフレームに
関する情報を収集する情報収集方法であって、新たに入
力したデータフレームの識別子データが以前に入力した
データフレームの識別子データを含めて何種類目の識別
子データであるかをハードウエア回路により検出し、検
出結果を受信番号データとして出力する検出工程と；前
記新たに入力したデータフレームに含まれる所定の情報
データを抽出し、その抽出結果に基づいて、前記受信番
号データに応じて定められた記憶装置のアドレス領域内
の情報を更新する情報更新工程と；を含む情報収集方法
である。
ものである。すなわち、本発明の情報収集方法は、識別
子データを含む複数のデータフレームを入力し、前記識
別子データをキーとして、前記複数のデータフレームに
関する情報を収集する情報収集方法であって、新たに入
力したデータフレームの識別子データが以前に入力した
データフレームの識別子データを含めて何種類目の識別
子データであるかをハードウエア回路により検出し、検
出結果を受信番号データとして出力する検出工程と；前
記新たに入力したデータフレームに含まれる所定の情報
データを抽出し、その抽出結果に基づいて、前記受信番
号データに応じて定められた記憶装置のアドレス領域内
の情報を更新する情報更新工程と；を含む情報収集方法
である。
【００１９】これによれば、検出工程において、ハード
ウエア回路によって、新たに入力したデータフレームの
識別子データが以前に入力したデータフレームの識別子
データを含めて何種類目の識別子データであるかを検出
し、その検出結果を受信番号データとして出力する。そ
して、情報更新工程において、新たに入力したデータフ
レームに含まれる所定の情報データを抽出し、その抽出
結果に基づいて、受信番号データに応じて定められた記
憶装置のアドレス領域内に格納されている、それまでの
当該識別子データを有するデータフレームの情報を更新
する。したがって、新たに受信したデータフレームの識
別子データが、既に受信済のものであるか否かの判断を
迅速に行うことができるので、情報収集の高速化を図る
ことができる。
ウエア回路によって、新たに入力したデータフレームの
識別子データが以前に入力したデータフレームの識別子
データを含めて何種類目の識別子データであるかを検出
し、その検出結果を受信番号データとして出力する。そ
して、情報更新工程において、新たに入力したデータフ
レームに含まれる所定の情報データを抽出し、その抽出
結果に基づいて、受信番号データに応じて定められた記
憶装置のアドレス領域内に格納されている、それまでの
当該識別子データを有するデータフレームの情報を更新
する。したがって、新たに受信したデータフレームの識
別子データが、既に受信済のものであるか否かの判断を
迅速に行うことができるので、情報収集の高速化を図る
ことができる。
【００２０】本発明の情報収集方法では、前記検出工程
が、前記受信番号データを記憶するメモリ素子の全ての
アドレスにおける記憶内容を初期値に設定する初期化工
程と；前記識別子データに応じたアドレス入力データを
前記メモリ素子のアドレスとして入力し、該アドレスに
おける記憶データを前記メモリ素子から出力させる記憶
データ出力工程と；前記記憶データが前記初期値と同一
であるか否かを判定する判定工程と；前記判定工程にお
いて肯定的な判定がなされたときには、前記初期値及び
従前に発生した受信番号データの値とは異なる新たな値
の受信番号データを生成し、前記メモリ素子の前記識別
子データに応じたアドレスに前記新たな値の受信番号デ
ータを格納し、一方、前記判定工程において肯定的な判
定がなされたときには、前記新たな値の受信番号データ
の生成及び前記メモリ素子へのデータの格納を行わない
記憶データ更新工程と；を含むことができる。
が、前記受信番号データを記憶するメモリ素子の全ての
アドレスにおける記憶内容を初期値に設定する初期化工
程と；前記識別子データに応じたアドレス入力データを
前記メモリ素子のアドレスとして入力し、該アドレスに
おける記憶データを前記メモリ素子から出力させる記憶
データ出力工程と；前記記憶データが前記初期値と同一
であるか否かを判定する判定工程と；前記判定工程にお
いて肯定的な判定がなされたときには、前記初期値及び
従前に発生した受信番号データの値とは異なる新たな値
の受信番号データを生成し、前記メモリ素子の前記識別
子データに応じたアドレスに前記新たな値の受信番号デ
ータを格納し、一方、前記判定工程において肯定的な判
定がなされたときには、前記新たな値の受信番号データ
の生成及び前記メモリ素子へのデータの格納を行わない
記憶データ更新工程と；を含むことができる。
【００２１】かかる場合には、新たに受信したデータフ
レームの識別子データが新たな識別子データであった場
合には、記憶データ出力工程において、当該識別子デー
タに応じたメモリ素子のアドレスから、初期化工程にお
いて設定された初期値が出力され、判定工程において肯
定的な判定がなされる。この結果、記憶データ更新工程
において、初期値及び従前に発生した受信番号データの
値とは異なる新たな値の受信番号データが生成され、メ
モリ素子の当該識別子データに応じたアドレスに新たな
値の受信番号データが格納される。
レームの識別子データが新たな識別子データであった場
合には、記憶データ出力工程において、当該識別子デー
タに応じたメモリ素子のアドレスから、初期化工程にお
いて設定された初期値が出力され、判定工程において肯
定的な判定がなされる。この結果、記憶データ更新工程
において、初期値及び従前に発生した受信番号データの
値とは異なる新たな値の受信番号データが生成され、メ
モリ素子の当該識別子データに応じたアドレスに新たな
値の受信番号データが格納される。
【００２２】一方、新たに受信したデータフレームの識
別子データが既に受信している識別子データであった場
合には、記憶データ出力工程において、当該識別子デー
タに応じたメモリ素子のアドレスから、初期値とは異な
るデータが出力され、判定工程において否定的な判定が
なされる。この結果、記憶データ更新工程においては、
メモリ素子の内容の変更は行われない。
別子データが既に受信している識別子データであった場
合には、記憶データ出力工程において、当該識別子デー
タに応じたメモリ素子のアドレスから、初期値とは異な
るデータが出力され、判定工程において否定的な判定が
なされる。この結果、記憶データ更新工程においては、
メモリ素子の内容の変更は行われない。
【００２３】したがって、記憶データ更新工程が終了し
た後、メモリ素子の新たに受信したデータフレームの識
別子データに応じたアドレスに記憶されたデータを出力
することにより、受信番号データを得ることができる。
た後、メモリ素子の新たに受信したデータフレームの識
別子データに応じたアドレスに記憶されたデータを出力
することにより、受信番号データを得ることができる。
【００２４】ここで、前記初期値を０とし、前記新たな
値の受信番号データの生成をカウントアップによって行
うことができる。かかる場合には、受信番号データとし
て、受信した識別子データが何種類目なのかを直接的に
示すデータを得ることができる。
値の受信番号データの生成をカウントアップによって行
うことができる。かかる場合には、受信番号データとし
て、受信した識別子データが何種類目なのかを直接的に
示すデータを得ることができる。
【００２５】また、前記検出工程は、前記識別子データ
に基づいて、前記識別子データの値ごとに異なり、前記
識別子データのビット幅よりも小さなビット幅を有する
前記アドレス入力データを生成するビット幅縮小工程を
更に含むことができる。かかる場合には、識別子データ
のビット幅が大きくとも、そのビット幅よりも小さなビ
ット幅のアドレス入力を有するメモリ素子を使用して、
受信番号データを生成することができる。したがって、
受信番号データの生成のための回路規模を小さくするこ
とができる。
に基づいて、前記識別子データの値ごとに異なり、前記
識別子データのビット幅よりも小さなビット幅を有する
前記アドレス入力データを生成するビット幅縮小工程を
更に含むことができる。かかる場合には、識別子データ
のビット幅が大きくとも、そのビット幅よりも小さなビ
ット幅のアドレス入力を有するメモリ素子を使用して、
受信番号データを生成することができる。したがって、
受信番号データの生成のための回路規模を小さくするこ
とができる。
【００２６】また、本発明の情報収集方法では、前記デ
ータフレームを、ネットワーク内を往来するデータフレ
ームとすることができる。かかる場合には、イーサネッ
ト等のネットワーク中を往来するデータフレームについ
て、受信アドレスや送信アドレス等をキーとして、トラ
フィックの統計データを収集することができる。
ータフレームを、ネットワーク内を往来するデータフレ
ームとすることができる。かかる場合には、イーサネッ
ト等のネットワーク中を往来するデータフレームについ
て、受信アドレスや送信アドレス等をキーとして、トラ
フィックの統計データを収集することができる。
【００２７】本発明の情報収集装置は、識別子データを
含む複数のデータフレームを入力し、前記識別子データ
をキーとして、前記データフレームに関する情報を収集
する情報収集装置であって、新たに入力したデータフレ
ームの識別子データが以前に入力したデータフレームの
識別子データを含めて何種類目の識別子データであるか
を検出し、検出結果を受信番号データとして出力するハ
ードウエア検出回路と；前記新たに入力したデータフレ
ームに含まれる所定の情報データを抽出し、その抽出結
果に基づいて、前記受信番号データに応じて定められた
記憶装置のアドレス領域内の前記情報を更新する情報更
新装置と；を備える情報収集装置である。
含む複数のデータフレームを入力し、前記識別子データ
をキーとして、前記データフレームに関する情報を収集
する情報収集装置であって、新たに入力したデータフレ
ームの識別子データが以前に入力したデータフレームの
識別子データを含めて何種類目の識別子データであるか
を検出し、検出結果を受信番号データとして出力するハ
ードウエア検出回路と；前記新たに入力したデータフレ
ームに含まれる所定の情報データを抽出し、その抽出結
果に基づいて、前記受信番号データに応じて定められた
記憶装置のアドレス領域内の前記情報を更新する情報更
新装置と；を備える情報収集装置である。
【００２８】これによれば、ハードウエア検出回路が、
新たに入力したデータフレームの識別子データが以前に
入力したデータフレームの識別子データを含めて何種類
目の識別子データであるかを検出し、検出結果を受信番
号データとして出力する。そして、情報更新装置が、新
たに入力したデータフレームに含まれる所定の情報デー
タを抽出し、その抽出結果に基づいて、受信番号データ
に応じて定められた記憶装置のアドレス領域内に格納さ
れている、それまでの当該識別子データを有するデータ
フレームの情報を更新する。
新たに入力したデータフレームの識別子データが以前に
入力したデータフレームの識別子データを含めて何種類
目の識別子データであるかを検出し、検出結果を受信番
号データとして出力する。そして、情報更新装置が、新
たに入力したデータフレームに含まれる所定の情報デー
タを抽出し、その抽出結果に基づいて、受信番号データ
に応じて定められた記憶装置のアドレス領域内に格納さ
れている、それまでの当該識別子データを有するデータ
フレームの情報を更新する。
【００２９】すなわち、本発明の情報収集装置は、本発
明の情報収集方法を使用して、識別子データを含む複数
のデータフレームを入力し、識別子データをキーとし
て、前記データフレームに関する情報を収集する。した
がって、情報収集の高速化を図ることができる。
明の情報収集方法を使用して、識別子データを含む複数
のデータフレームを入力し、識別子データをキーとし
て、前記データフレームに関する情報を収集する。した
がって、情報収集の高速化を図ることができる。
【００３０】本発明の情報収集装置では、ハードウエア
検出回路が、前記識別子データに応じた値をアドレス入
力するとともに、前記受信番号データを記憶するメモリ
素子と；前記メモリ素子の全てのアドレスにおける記憶
内容を初期値に設定する初期化制御回路と；前記記憶デ
ータが前記初期値と同一であるか否かを判定する判定回
路と；前記判定回路において肯定的な判定がなされたと
きには、前記初期値及び従前に生成した受信番号データ
の値とは異なる新たな値の受信番号データを生成する受
信番号データ生成回路と；前記メモリ素子の前記識別子
データに応じたアドレスに前記新たな値の受信番号デー
タを書き込むデータ書き込み制御回路と；を備える構成
とすることができる。
検出回路が、前記識別子データに応じた値をアドレス入
力するとともに、前記受信番号データを記憶するメモリ
素子と；前記メモリ素子の全てのアドレスにおける記憶
内容を初期値に設定する初期化制御回路と；前記記憶デ
ータが前記初期値と同一であるか否かを判定する判定回
路と；前記判定回路において肯定的な判定がなされたと
きには、前記初期値及び従前に生成した受信番号データ
の値とは異なる新たな値の受信番号データを生成する受
信番号データ生成回路と；前記メモリ素子の前記識別子
データに応じたアドレスに前記新たな値の受信番号デー
タを書き込むデータ書き込み制御回路と；を備える構成
とすることができる。
【００３１】かかる場合には、新たに受信したデータフ
レームの識別子データが新たな識別子データであった場
合には、当該識別子データに応じたメモリ素子のアドレ
スから、初期化制御回路によって設定された初期値が出
力され、判定回路が肯定的な判定を行う。引き続き、受
信番号データ生成回路が、新たな値の受信番号データを
生成する。そして、データ書き込み制御回路が、新たな
値の受信番号データをメモリ素子の当該識別子データに
応じたアドレスに書き込む。一方、新たに受信したデー
タフレームの識別子データが既に受信している識別子デ
ータであった場合には、メモリ素子の内容の変更は行わ
れない。
レームの識別子データが新たな識別子データであった場
合には、当該識別子データに応じたメモリ素子のアドレ
スから、初期化制御回路によって設定された初期値が出
力され、判定回路が肯定的な判定を行う。引き続き、受
信番号データ生成回路が、新たな値の受信番号データを
生成する。そして、データ書き込み制御回路が、新たな
値の受信番号データをメモリ素子の当該識別子データに
応じたアドレスに書き込む。一方、新たに受信したデー
タフレームの識別子データが既に受信している識別子デ
ータであった場合には、メモリ素子の内容の変更は行わ
れない。
【００３２】したがって、データ書き込み制御回路の動
作期間の経過後に、メモリ素子の新たに受信したデータ
フレームの識別子データに応じたアドレスに記憶された
データを出力することにより、受信番号データを得るこ
とができる。
作期間の経過後に、メモリ素子の新たに受信したデータ
フレームの識別子データに応じたアドレスに記憶された
データを出力することにより、受信番号データを得るこ
とができる。
【００３３】ここで、前記初期値を０とし、前記判定回
路が入力データの値と０とを比較する比較器を有する構
成とし、前記受信番号データ生成回路がアップカウンタ
を有する構成とすることができる。かかる場合には、ハ
ードウエア検出回路が、受信番号データとして、受信し
た識別子データが何種類目なのかを直接的に示すデータ
を得ることができる。
路が入力データの値と０とを比較する比較器を有する構
成とし、前記受信番号データ生成回路がアップカウンタ
を有する構成とすることができる。かかる場合には、ハ
ードウエア検出回路が、受信番号データとして、受信し
た識別子データが何種類目なのかを直接的に示すデータ
を得ることができる。
【００３４】また、ハードウエア検出回路が、前記識別
子データに基づいて、前記識別子データの値ごとに異な
り、前記識別子データのビット幅よりも小さなビット幅
を有する前記アドレス入力データを生成するビット幅縮
小回路を更に備える構成とすることができる。かかる場
合には、識別子データのビット幅が大きくとも、ビット
幅縮小回路が、そのビット幅よりも小さなビット幅のア
ドレス入力データを生成するので、容量の小さなメモリ
素子を使用して、受信番号データを生成することができ
る。したがって、ハードウエア検出回路の回路規模を小
さくすることができる。
子データに基づいて、前記識別子データの値ごとに異な
り、前記識別子データのビット幅よりも小さなビット幅
を有する前記アドレス入力データを生成するビット幅縮
小回路を更に備える構成とすることができる。かかる場
合には、識別子データのビット幅が大きくとも、ビット
幅縮小回路が、そのビット幅よりも小さなビット幅のア
ドレス入力データを生成するので、容量の小さなメモリ
素子を使用して、受信番号データを生成することができ
る。したがって、ハードウエア検出回路の回路規模を小
さくすることができる。
【００３５】本発明の情報収集装置では、前記受信番号
データのビット幅を、前記識別子データのビット幅より
も小さい構成とすることができる。かかる場合には、識
別子データをキーとして、データフレームに関する情報
を格納する記憶装置の容量を小さくできるので、全体の
構成をコンパクト化することができる。
データのビット幅を、前記識別子データのビット幅より
も小さい構成とすることができる。かかる場合には、識
別子データをキーとして、データフレームに関する情報
を格納する記憶装置の容量を小さくできるので、全体の
構成をコンパクト化することができる。
【００３６】
【発明の実施の形態】以下、本発明の一実施形態を、図
１〜図２５を参照しながら説明する。
１〜図２５を参照しながら説明する。
【００３７】図１には、一実施形態の情報収集装置１０
０の構成が、ブロック図にて概略的に示されている。こ
の情報収集装置１００は、ＬＡＮシステムにおけるＲＭ
ＯＮプローブであり、イーサネットにおけるデータフレ
ーム中の受信アドレス（４８ｂｉｔ幅）をキーとして、
最大で６５０２５（＝（２8−１）×（２8−１））種類
の受信アドレスごとに、フレーム数やフレームデータ
量、エラーフレームの数などの累積値を統計情報として
収集する情報収集装置である。なお、以下の説明におい
て、複数ビットのデータやアドレスについては、含まれ
るビット番号が連続的であり、そのビット番号の範囲を
明示する場合には、ビット番号Ｘ〜ビット番号Ｙである
ことを示すために、符号の後に［Ｘ：Ｙ］の表記を付す
ものとする。また、複数ビットのデータやアドレスにお
ける単独のビット番号ｉのみを示す場合には、符号の後
に［ｉ］を付すものとする。さらに、データ信号及びア
ドレス信号の各ビットでは、信号のレベルが「Ｈ（高レ
ベル）」で論理「１」であり、「Ｌ（低レベル）」で論
理「０」であるものとする。また、その他の制御信号で
は、信号のレベルが「Ｈ（高レベル）」で有意であり、
「Ｌ（低レベル）」で非有意であるものとする。
０の構成が、ブロック図にて概略的に示されている。こ
の情報収集装置１００は、ＬＡＮシステムにおけるＲＭ
ＯＮプローブであり、イーサネットにおけるデータフレ
ーム中の受信アドレス（４８ｂｉｔ幅）をキーとして、
最大で６５０２５（＝（２8−１）×（２8−１））種類
の受信アドレスごとに、フレーム数やフレームデータ
量、エラーフレームの数などの累積値を統計情報として
収集する情報収集装置である。なお、以下の説明におい
て、複数ビットのデータやアドレスについては、含まれ
るビット番号が連続的であり、そのビット番号の範囲を
明示する場合には、ビット番号Ｘ〜ビット番号Ｙである
ことを示すために、符号の後に［Ｘ：Ｙ］の表記を付す
ものとする。また、複数ビットのデータやアドレスにお
ける単独のビット番号ｉのみを示す場合には、符号の後
に［ｉ］を付すものとする。さらに、データ信号及びア
ドレス信号の各ビットでは、信号のレベルが「Ｈ（高レ
ベル）」で論理「１」であり、「Ｌ（低レベル）」で論
理「０」であるものとする。また、その他の制御信号で
は、信号のレベルが「Ｈ（高レベル）」で有意であり、
「Ｌ（低レベル）」で非有意であるものとする。
【００３８】図１に示されるように、この情報収集装置
１００は、物理層回路１０、ＭＡＣコントローラ１２、
順番検出回路１４、ＦＩＦＯバッファ１６、初期化制御
回路及びデータ書き込み制御回路としてのタイミング制
御回路１８、記憶装置としてのＭＩＢメモリ２０、及び
情報更新装置としての主制御装置２２から構成されてい
る。なお、順番検出回路１４及びタイミング制御回路１
８によってハードウエア検出回路が構成されている。
１００は、物理層回路１０、ＭＡＣコントローラ１２、
順番検出回路１４、ＦＩＦＯバッファ１６、初期化制御
回路及びデータ書き込み制御回路としてのタイミング制
御回路１８、記憶装置としてのＭＩＢメモリ２０、及び
情報更新装置としての主制御装置２２から構成されてい
る。なお、順番検出回路１４及びタイミング制御回路１
８によってハードウエア検出回路が構成されている。
【００３９】前記物理層回路１０は、レシーバ回路を備
え、不図示の伝送媒体（同軸ケーブル等）からの入力デ
ータ信号ＮＲＤを入力してビット同期をとり、物理層デ
ータＰＲＤを生成して出力する。なお、物理層回路１０
としては、市販のイーサネット用ドライバ／レシーバを
使用することができる。
え、不図示の伝送媒体（同軸ケーブル等）からの入力デ
ータ信号ＮＲＤを入力してビット同期をとり、物理層デ
ータＰＲＤを生成して出力する。なお、物理層回路１０
としては、市販のイーサネット用ドライバ／レシーバを
使用することができる。
【００４０】前記ＭＡＣコントローラ１２は、物理層デ
ータＰＲＤを入力してフレーム同期をとり、３２ビット
幅のＭＡＣデータＭＲＤを出力する。ここで、フレーム
同期がとられると、ＭＡＣコントローラ１２は、フレー
ムを受信した旨をフレーム受信信号ＦＤＲによってタイ
ミング制御回路１８に通知する。そして、タイミング制
御回路１８から供給される出力指示信号ＦＲＤによっ
て、データフレーム受信におけるエラーの発生状況等が
含まれるステータスデータ及びフレームデータをＭＡＣ
データＭＲＤとして順次出力させる。本実施形態のＭＡ
Ｃコントローラ１２は、出力指示信号ＦＲＤに応じて、
まず、３２ビットのステータスデータを出力し、引き続
き、フレームデータを受信順に（すなわち、受信アドレ
スの上位３２ビット分から順次）出力する。なお、ＭＡ
Ｃコントローラ１２としては、市販のイーサネット用Ｍ
ＡＣコントローラを使用することができる。
ータＰＲＤを入力してフレーム同期をとり、３２ビット
幅のＭＡＣデータＭＲＤを出力する。ここで、フレーム
同期がとられると、ＭＡＣコントローラ１２は、フレー
ムを受信した旨をフレーム受信信号ＦＤＲによってタイ
ミング制御回路１８に通知する。そして、タイミング制
御回路１８から供給される出力指示信号ＦＲＤによっ
て、データフレーム受信におけるエラーの発生状況等が
含まれるステータスデータ及びフレームデータをＭＡＣ
データＭＲＤとして順次出力させる。本実施形態のＭＡ
Ｃコントローラ１２は、出力指示信号ＦＲＤに応じて、
まず、３２ビットのステータスデータを出力し、引き続
き、フレームデータを受信順に（すなわち、受信アドレ
スの上位３２ビット分から順次）出力する。なお、ＭＡ
Ｃコントローラ１２としては、市販のイーサネット用Ｍ
ＡＣコントローラを使用することができる。
【００４１】前記順番検出回路１４は、ＭＡＣデータＭ
ＲＤを入力し、入力したＭＡＣデータＭＲＤにおける４
８ビット幅の受信アドレスが何種類目の受信アドレスで
あるかを検出する。そして、その検出結果を１６ビット
幅データとして、後述する主制御装置の３２ビット幅の
データバスＭＤＴ［０：３１］の下位１６ビットＭＤＴ
［０：１５］に出力する。順番検出回路１４の構成につ
いては後述する。
ＲＤを入力し、入力したＭＡＣデータＭＲＤにおける４
８ビット幅の受信アドレスが何種類目の受信アドレスで
あるかを検出する。そして、その検出結果を１６ビット
幅データとして、後述する主制御装置の３２ビット幅の
データバスＭＤＴ［０：３１］の下位１６ビットＭＤＴ
［０：１５］に出力する。順番検出回路１４の構成につ
いては後述する。
【００４２】前記ＦＩＦＯバッファ１６は、３２ビット
幅のＭＡＣデータＭＲＤをデータ入力端子Ｄ００〜Ｄ３
１に入力する。そして、データ入力順に、データ出力端
子Ｑ００〜Ｑ３１からデータバスＭＤＴ［０：３１］に
出力する。
幅のＭＡＣデータＭＲＤをデータ入力端子Ｄ００〜Ｄ３
１に入力する。そして、データ入力順に、データ出力端
子Ｑ００〜Ｑ３１からデータバスＭＤＴ［０：３１］に
出力する。
【００４３】前記タイミング制御回路１８は、状態マシ
ンとして構成されており、ＭＡＣコントローラ１２から
のＭＡＣデータＭＲＤの読み出し動作、順番検出回路１
４の順番検出動作、及びＦＩＦＯバッファ１６へのデー
タ書き込み動作を制御する。ここで、タイミング制御回
路１８によるＭＡＣデータＭＲＤの読み出し動作の制御
は、上述のように、出力指示信号ＦＲＤによって実行さ
れる。また、タイミング制御回路１８による順番検出回
路１４の順番検出動作の制御は、順番検出制御信号バス
ＳＱＣＢを介して行われる。また、タイミング制御回路
１８によるＦＩＦＯバッファ１６へのデータ書き込み動
作を制御は、シフトイン信号ＦＳＩによって行われる。
ンとして構成されており、ＭＡＣコントローラ１２から
のＭＡＣデータＭＲＤの読み出し動作、順番検出回路１
４の順番検出動作、及びＦＩＦＯバッファ１６へのデー
タ書き込み動作を制御する。ここで、タイミング制御回
路１８によるＭＡＣデータＭＲＤの読み出し動作の制御
は、上述のように、出力指示信号ＦＲＤによって実行さ
れる。また、タイミング制御回路１８による順番検出回
路１４の順番検出動作の制御は、順番検出制御信号バス
ＳＱＣＢを介して行われる。また、タイミング制御回路
１８によるＦＩＦＯバッファ１６へのデータ書き込み動
作を制御は、シフトイン信号ＦＳＩによって行われる。
【００４４】さらに、タイミング制御回路１８は、順番
検出回路１４による順番検出が終了し、ＦＩＦＯバッフ
ァ１６に必要なデータが格納されていることを、割り込
み要求信号ＩＮＴにより主制御装置２２に通知するよう
になっている。また、タイミング制御回路１８は、リセ
ット信号ＲＳＴによる主制御装置２２からのリセット指
示に応じて、順番検出回路１４を初期化する。
検出回路１４による順番検出が終了し、ＦＩＦＯバッフ
ァ１６に必要なデータが格納されていることを、割り込
み要求信号ＩＮＴにより主制御装置２２に通知するよう
になっている。また、タイミング制御回路１８は、リセ
ット信号ＲＳＴによる主制御装置２２からのリセット指
示に応じて、順番検出回路１４を初期化する。
【００４５】前記ＭＩＢメモリ２０は、複数のメモリ素
子を組み合わせて構成されており、ＭＩＢ情報が記憶さ
れる。ここで、ＭＩＢメモリ２０は、３２ビット幅でデ
ータの読み出し及び書き込みができるようになってい
る。また、ＭＩＢメモリ２０は、アドレス信号ＭＡＤに
よる１９ビットのアドレス入力が可能であり、２19×４
Ｂｙｔｅのメモリ容量を有している。
子を組み合わせて構成されており、ＭＩＢ情報が記憶さ
れる。ここで、ＭＩＢメモリ２０は、３２ビット幅でデ
ータの読み出し及び書き込みができるようになってい
る。また、ＭＩＢメモリ２０は、アドレス信号ＭＡＤに
よる１９ビットのアドレス入力が可能であり、２19×４
Ｂｙｔｅのメモリ容量を有している。
【００４６】前記主制御装置２２は、マイクロプロセッ
サとその周辺回路で構成されている。そして、主制御装
置２２は、内蔵されたプログラムを実行し、データバス
ＭＤＴ［０：３１］を介して、順番検出回路１４及びＦ
ＩＦＯバッファ１６からのデータ入力を行う。なお、順
番検出回路１４からの検出データの入力にあたっては、
検出データ読み出し信号ＦＡＮＲにより、読み出し指示
が順番検出回路１４に通知される。また、ＦＩＦＯバッ
ファ１６からのデータ入力にあたっては、ＦＩＦＯ読み
出し信号ＦＳＯにより、読み出し指示がＦＩＦＯバッフ
ァ１６に通知される。
サとその周辺回路で構成されている。そして、主制御装
置２２は、内蔵されたプログラムを実行し、データバス
ＭＤＴ［０：３１］を介して、順番検出回路１４及びＦ
ＩＦＯバッファ１６からのデータ入力を行う。なお、順
番検出回路１４からの検出データの入力にあたっては、
検出データ読み出し信号ＦＡＮＲにより、読み出し指示
が順番検出回路１４に通知される。また、ＦＩＦＯバッ
ファ１６からのデータ入力にあたっては、ＦＩＦＯ読み
出し信号ＦＳＯにより、読み出し指示がＦＩＦＯバッフ
ァ１６に通知される。
【００４７】また、主制御装置２２は、アドレス信号Ｍ
ＡＤ及びデータバスＭＤＴ［０：３１］により、ＭＩＢ
メモリ２０内のデータを読み出したり、ＭＩＢメモリに
データを書き込んだりする。ここで、ＭＩＢメモリ２０
へのアクセス制御は、主制御装置２２が出力するＭＩＢ
制御信号ＭＣＮＴによって行われる。
ＡＤ及びデータバスＭＤＴ［０：３１］により、ＭＩＢ
メモリ２０内のデータを読み出したり、ＭＩＢメモリに
データを書き込んだりする。ここで、ＭＩＢメモリ２０
へのアクセス制御は、主制御装置２２が出力するＭＩＢ
制御信号ＭＣＮＴによって行われる。
【００４８】なお、主制御装置２２は、順番検出回路１
４の動作制御用に、３２ビット幅のマスクデータＭＳＫ
によって、順番検出回路１４にマスクデータを供給する
ようになっている。かかるマスクデータの供給にあたっ
ては、マスク設定信号ＭＳＷ１，ＭＳＷ２によって、主
制御装置２２からのマスク設定指示が順番検出回路１４
に通知されるようになっている。
４の動作制御用に、３２ビット幅のマスクデータＭＳＫ
によって、順番検出回路１４にマスクデータを供給する
ようになっている。かかるマスクデータの供給にあたっ
ては、マスク設定信号ＭＳＷ１，ＭＳＷ２によって、主
制御装置２２からのマスク設定指示が順番検出回路１４
に通知されるようになっている。
【００４９】また、主制御装置２２は、ＭＩＢ情報の収
集に先立って、リセット信号ＲＳＴによりタイミング制
御回路１８にリセット指示を通知するとともに、ＭＡＣ
コントローラ１２及びＦＩＦＯバッファ１６を初期化す
る。
集に先立って、リセット信号ＲＳＴによりタイミング制
御回路１８にリセット指示を通知するとともに、ＭＡＣ
コントローラ１２及びＦＩＦＯバッファ１６を初期化す
る。
【００５０】次に、順番検出回路１４の構成及び作用概
要について説明する。
要について説明する。
【００５１】この順番検出回路１４は、図２に示される
ように、ラッチ回路２４、第１ビット幅縮小回路３０、
第２ビット幅縮小回路４０、及び受信番号付与回路５０
から構成されている。なお、上記の順番検出制御信号バ
スＳＱＣＢは、ラッチ回路２４に関するラッチ信号ＭＣ
ＤＬ、第１ビット幅縮小回路３０に関する第１検出信号
バスＦＣＣＢ、第２ビット幅縮小回路４０に関する第２
検出信号バスＳＣＣＢ、及び受信番号付与回路５０に関
する第３検出信号バスＴＣＣＢから構成されている。こ
こで、第１ビット幅縮小回路３０及び第２ビット幅縮小
回路４０によってビット幅縮小回路が構成されている。
ように、ラッチ回路２４、第１ビット幅縮小回路３０、
第２ビット幅縮小回路４０、及び受信番号付与回路５０
から構成されている。なお、上記の順番検出制御信号バ
スＳＱＣＢは、ラッチ回路２４に関するラッチ信号ＭＣ
ＤＬ、第１ビット幅縮小回路３０に関する第１検出信号
バスＦＣＣＢ、第２ビット幅縮小回路４０に関する第２
検出信号バスＳＣＣＢ、及び受信番号付与回路５０に関
する第３検出信号バスＴＣＣＢから構成されている。こ
こで、第１ビット幅縮小回路３０及び第２ビット幅縮小
回路４０によってビット幅縮小回路が構成されている。
【００５２】前記ラッチ回路２４は、Ｄ型のフリップ・
フロップが３２個並列に並べられて構成されており、上
述のＭＡＣコントローラ１２から出力された３２ビット
のＭＡＣデータＭＲＤ［ｉ］（ｉ＝０〜３１）をデータ
入力端子Ｄｊから入力する。そして、ラッチ信号ＭＣＤ
Ｌによる、タイミング制御回路１８からのラッチ指示に
応じてＭＡＣデータＭＲＤ［ｉ］のデジタル値を保持
し、データ出力端子Ｑｉから出力する。
フロップが３２個並列に並べられて構成されており、上
述のＭＡＣコントローラ１２から出力された３２ビット
のＭＡＣデータＭＲＤ［ｉ］（ｉ＝０〜３１）をデータ
入力端子Ｄｊから入力する。そして、ラッチ信号ＭＣＤ
Ｌによる、タイミング制御回路１８からのラッチ指示に
応じてＭＡＣデータＭＲＤ［ｉ］のデジタル値を保持
し、データ出力端子Ｑｉから出力する。
【００５３】このとき、ＭＡＣデータＭＲＤ［０：３
１］の上位１６ビットＭＲＤ［１６：３１］は、データ
出力端子Ｑ１６〜３１から、上位データＩＤＵ［０：１
５］として出力される。また、ＭＡＣデータＭＲＤ
［０：３１］の下位１６ビットＭＲＤ［０：１５］は、
データ出力端子Ｑ００〜１５から、下位データＩＤＬ
［０：１５］として出力される。
１］の上位１６ビットＭＲＤ［１６：３１］は、データ
出力端子Ｑ１６〜３１から、上位データＩＤＵ［０：１
５］として出力される。また、ＭＡＣデータＭＲＤ
［０：３１］の下位１６ビットＭＲＤ［０：１５］は、
データ出力端子Ｑ００〜１５から、下位データＩＤＬ
［０：１５］として出力される。
【００５４】前記第１ビット幅縮小回路３０は、図３に
示されるように、ＳＲＡＭブロック３１，３２、及びラ
ッチブロック３５，３６から構成されている。なお、こ
の第１ビット幅縮小回路３０を制御するための第１検出
信号バスＦＣＣＢは、ＳＲＡＭブロック３１，３２に関
するＳＲＡＭブロック制御信号ＳＲ１１Ｃ，ＳＲ１２
Ｃ、及びラッチブロック３５，３６に関するラッチ信号
ＬＴ１１Ｃ，ＬＴ１２Ｃから構成されている。また、ラ
ッチブロック３５，３６は、マスクデータバスＭＳＫ
［０：３１］を介してマスク設定が行われるようになっ
ている。
示されるように、ＳＲＡＭブロック３１，３２、及びラ
ッチブロック３５，３６から構成されている。なお、こ
の第１ビット幅縮小回路３０を制御するための第１検出
信号バスＦＣＣＢは、ＳＲＡＭブロック３１，３２に関
するＳＲＡＭブロック制御信号ＳＲ１１Ｃ，ＳＲ１２
Ｃ、及びラッチブロック３５，３６に関するラッチ信号
ＬＴ１１Ｃ，ＬＴ１２Ｃから構成されている。また、ラ
ッチブロック３５，３６は、マスクデータバスＭＳＫ
［０：３１］を介してマスク設定が行われるようになっ
ている。
【００５５】前記ＳＲＡＭブロック３１は、図４に示さ
れるように、データセレクタＳＥＬ１、メモリＳＲＡＭ
１、及びカウンタ・比較器ブロックＣＣ１から構成され
ている。なお、ＳＲＡＭブロック３１の動作を制御する
ためのＳＲＡＭブロック制御信号ＳＲ１１Ｃは、アドレ
ス指定信号ＲＡＤ［０：１５］，Ａ１６、データセレク
タＳＥＬに関するセレクト信号ＲＳＬ１１、メモリＳＲ
ＡＭ１に関する出力可信号ＳＯＥ１１及びライト信号Ｓ
ＷＲ１１、並びにカウンタ・比較器ブロックＣＣ１に関
するカウンタ・比較器制御信号ＣＣＢ１１から構成され
ている。
れるように、データセレクタＳＥＬ１、メモリＳＲＡＭ
１、及びカウンタ・比較器ブロックＣＣ１から構成され
ている。なお、ＳＲＡＭブロック３１の動作を制御する
ためのＳＲＡＭブロック制御信号ＳＲ１１Ｃは、アドレ
ス指定信号ＲＡＤ［０：１５］，Ａ１６、データセレク
タＳＥＬに関するセレクト信号ＲＳＬ１１、メモリＳＲ
ＡＭ１に関する出力可信号ＳＯＥ１１及びライト信号Ｓ
ＷＲ１１、並びにカウンタ・比較器ブロックＣＣ１に関
するカウンタ・比較器制御信号ＣＣＢ１１から構成され
ている。
【００５６】前記データセレクタＳＥＬ１は、アドレス
指定信号ＲＡＤ［ｊ］（ｊ＝０〜１５）を第１のデータ
入力端子Ａｊから入力し、また、上述の上位データＩＤ
Ｕ［ｊ］を第２のデータ入力端子Ｂｊから入力する。そ
して、データセレクタＳＥＬは、セレクト信号ＲＳＬ１
１の値に応じて、第１のデータ入力端子Ａ００〜Ａ１５
からの入力データ又は第２のデータ入力端子Ｂ００〜Ｂ
１５からの入力データを択一的にデータ出力端子Ｄｊか
ら、ＳＲＡＭアドレス信号ＳＡＤ１１［ｊ］を出力す
る。
指定信号ＲＡＤ［ｊ］（ｊ＝０〜１５）を第１のデータ
入力端子Ａｊから入力し、また、上述の上位データＩＤ
Ｕ［ｊ］を第２のデータ入力端子Ｂｊから入力する。そ
して、データセレクタＳＥＬは、セレクト信号ＲＳＬ１
１の値に応じて、第１のデータ入力端子Ａ００〜Ａ１５
からの入力データ又は第２のデータ入力端子Ｂ００〜Ｂ
１５からの入力データを択一的にデータ出力端子Ｄｊか
ら、ＳＲＡＭアドレス信号ＳＡＤ１１［ｊ］を出力す
る。
【００５７】前記メモリＳＲＡＭ１は、ＳＲＡＭ型の記
憶素子を備え、１７ビットのアドレス入力端子Ａ００〜
Ａ１６を有するとともに、１６ビット幅のデータ入出力
端子Ｄ００〜Ｄ１５を有している。ここで、アドレス入
力端子Ａｋ（ｋ＝０〜１６）の下位１６ビットＡｊに
は、上記のＳＲＡＭアドレス信号ＳＡＤ１１［ｊ］が入
力しており、また、アドレス入力端子Ａｋの最上位ビッ
トＡ１６には、アドレス指定信号Ａ１６が入力してい
る。以下、ＳＲＡＭアドレス信号ＳＡＤ１１［０：１
５］とアドレス指定信号Ａ１６とを併せて、ＳＲＡＭア
ドレス信号ＳＡＤ１１［０：１６］と呼ぶものとする。
また、データ入出力端子Ｄｊは、ＳＲＡＭブロック３１
の内部データバスＳＲ１１Ｄ［ｊ］に接続されている。
憶素子を備え、１７ビットのアドレス入力端子Ａ００〜
Ａ１６を有するとともに、１６ビット幅のデータ入出力
端子Ｄ００〜Ｄ１５を有している。ここで、アドレス入
力端子Ａｋ（ｋ＝０〜１６）の下位１６ビットＡｊに
は、上記のＳＲＡＭアドレス信号ＳＡＤ１１［ｊ］が入
力しており、また、アドレス入力端子Ａｋの最上位ビッ
トＡ１６には、アドレス指定信号Ａ１６が入力してい
る。以下、ＳＲＡＭアドレス信号ＳＡＤ１１［０：１
５］とアドレス指定信号Ａ１６とを併せて、ＳＲＡＭア
ドレス信号ＳＡＤ１１［０：１６］と呼ぶものとする。
また、データ入出力端子Ｄｊは、ＳＲＡＭブロック３１
の内部データバスＳＲ１１Ｄ［ｊ］に接続されている。
【００５８】メモリＳＲＡＭ１は、出力可信号ＳＯＥ１
１及びライト信号ＳＷＲ１１によるデータの読み出し指
示及び書き込み指示に応じて、ＳＲＡＭアドレス信号Ｓ
ＡＤ１１［０：１６］で指定されたアドレスのデータを
内部データバスＳＲ１１Ｄ［０：１５］に出力したり、
内部データバスＳＲ１１Ｄ［０：１５］上のデータ値を
書き込んだりする。
１及びライト信号ＳＷＲ１１によるデータの読み出し指
示及び書き込み指示に応じて、ＳＲＡＭアドレス信号Ｓ
ＡＤ１１［０：１６］で指定されたアドレスのデータを
内部データバスＳＲ１１Ｄ［０：１５］に出力したり、
内部データバスＳＲ１１Ｄ［０：１５］上のデータ値を
書き込んだりする。
【００５９】前記カウンタ・比較器ブロックＣＣ１は、
図５に示されるように、アップカウンタＣＮＴＲ１，Ｃ
ＮＴＲ２及び比較器ＣＭＰから構成されている。なお、
カウンタ・比較器ブロックＣＣを制御するためのカウン
タ・比較器制御信号ＣＣＢ１１は、アップカウンタＣＮ
ＴＲ１に関するカウントアップ信号ＣＵＰ１１１、出力
可信号ＣＯＥ１１１、及びカウンタリセット信号ＣＲＳ
１１１、アップカウンタＣＮＴＲ２に関するカウントア
ップ信号ＣＵＰ１１２、出力可信号ＣＯＥ１１ ２、及び
カウンタリセット信号ＣＲＳ１１２、並びに比較器ＣＭ
Ｐに関するゼロ表示信号ＥＺ１１及びノットゼロ表示信
号ＮＺ１１から構成されている。
図５に示されるように、アップカウンタＣＮＴＲ１，Ｃ
ＮＴＲ２及び比較器ＣＭＰから構成されている。なお、
カウンタ・比較器ブロックＣＣを制御するためのカウン
タ・比較器制御信号ＣＣＢ１１は、アップカウンタＣＮ
ＴＲ１に関するカウントアップ信号ＣＵＰ１１１、出力
可信号ＣＯＥ１１１、及びカウンタリセット信号ＣＲＳ
１１１、アップカウンタＣＮＴＲ２に関するカウントア
ップ信号ＣＵＰ１１２、出力可信号ＣＯＥ１１ ２、及び
カウンタリセット信号ＣＲＳ１１２、並びに比較器ＣＭ
Ｐに関するゼロ表示信号ＥＺ１１及びノットゼロ表示信
号ＮＺ１１から構成されている。
【００６０】前記アップカウンタＣＮＴＲ１，ＣＮＴＲ
２は１６ビットバイナリカウンタであり、カウントアッ
プ信号ＣＵＰ１１１，ＣＵＰ１１２によるカウントアッ
プ指示によりカウントアップ動作を行う。そして、アッ
プカウンタＣＮＴＲ１，ＣＮＴＲ２は、出力可信号ＣＯ
Ｅ１１１，ＣＯＥ１１２に応じて各カウントアップ結果
を、データ出力端子Ｄｊから内部データバスＳＲ１１Ｄ
［ｊ］へ出力する。なお、アップカウンタＣＮＴＲ１，
ＣＮＴＲ２は、カウンタリセット信号ＣＲＳ１１１，Ｃ
ＲＳ１１２により、各カウント値がリセット可能となっ
ている。
２は１６ビットバイナリカウンタであり、カウントアッ
プ信号ＣＵＰ１１１，ＣＵＰ１１２によるカウントアッ
プ指示によりカウントアップ動作を行う。そして、アッ
プカウンタＣＮＴＲ１，ＣＮＴＲ２は、出力可信号ＣＯ
Ｅ１１１，ＣＯＥ１１２に応じて各カウントアップ結果
を、データ出力端子Ｄｊから内部データバスＳＲ１１Ｄ
［ｊ］へ出力する。なお、アップカウンタＣＮＴＲ１，
ＣＮＴＲ２は、カウンタリセット信号ＣＲＳ１１１，Ｃ
ＲＳ１１２により、各カウント値がリセット可能となっ
ている。
【００６１】前記比較器ＣＭＰは、データ入力端子Ｄｊ
が内部データバスＳＲ１１Ｄ［ｊ］に接続されており、
内部データバスＳＲ１１Ｄ［０：１５］上のデータ値が
０であるときには、端子ＥＺからゼロ表示信号ＥＺ１１
が出力される。一方、内部データバスＳＲ１１Ｄ［０：
１５］上のデータ値が０でないときには、端子ＮＺから
ノットゼロ表示信号ＮＺ１１が出力される。
が内部データバスＳＲ１１Ｄ［ｊ］に接続されており、
内部データバスＳＲ１１Ｄ［０：１５］上のデータ値が
０であるときには、端子ＥＺからゼロ表示信号ＥＺ１１
が出力される。一方、内部データバスＳＲ１１Ｄ［０：
１５］上のデータ値が０でないときには、端子ＮＺから
ノットゼロ表示信号ＮＺ１１が出力される。
【００６２】以上のように構成されたＳＲＡＭブロック
３１は、ＳＲＡＭブロック制御信号ＳＲ１１Ｃを介した
タイミング制御回路１８による制御の下で、入力した上
位データＩＤＵ［０：１５］の値が何番目のデータ値で
あるかを検出し、検出結果を内部データバスＳＲ１１Ｄ
［０：１５］に、ＳＲＡＭブロック３１の出力データと
して出力する。
３１は、ＳＲＡＭブロック制御信号ＳＲ１１Ｃを介した
タイミング制御回路１８による制御の下で、入力した上
位データＩＤＵ［０：１５］の値が何番目のデータ値で
あるかを検出し、検出結果を内部データバスＳＲ１１Ｄ
［０：１５］に、ＳＲＡＭブロック３１の出力データと
して出力する。
【００６３】前記ＳＲＡＭブロック３２は、図６に示さ
れるように、上記のＳＲＡＭブロック３１と同様に、デ
ータセレクタＳＥＬ１、メモリＳＲＡＭ１、及びカウン
タ・比較器ブロックＣＣ１から構成されている。また、
ＳＲＡＭブロック３２の動作を制御するためのＳＲＡＭ
ブロック制御信号ＳＲ１２Ｃは、上記のＳＲＡＭブロッ
ク３１の場合のＳＲＡＭブロック制御信号ＳＲ１１Ｃと
同様の構成されている。そして、ＳＲＡＭブロック３２
は、下位データＩＤＬ［０：１５］を入力し、ＳＲＡＭ
ブロック制御信号ＳＲ１１Ｃを介したタイミング制御回
路１８による制御の下で、ＳＲＡＭブロック３１と同様
に、内部データバスＳＲ１２Ｄ［０：１５］にデータ出
力を行う。
れるように、上記のＳＲＡＭブロック３１と同様に、デ
ータセレクタＳＥＬ１、メモリＳＲＡＭ１、及びカウン
タ・比較器ブロックＣＣ１から構成されている。また、
ＳＲＡＭブロック３２の動作を制御するためのＳＲＡＭ
ブロック制御信号ＳＲ１２Ｃは、上記のＳＲＡＭブロッ
ク３１の場合のＳＲＡＭブロック制御信号ＳＲ１１Ｃと
同様の構成されている。そして、ＳＲＡＭブロック３２
は、下位データＩＤＬ［０：１５］を入力し、ＳＲＡＭ
ブロック制御信号ＳＲ１１Ｃを介したタイミング制御回
路１８による制御の下で、ＳＲＡＭブロック３１と同様
に、内部データバスＳＲ１２Ｄ［０：１５］にデータ出
力を行う。
【００６４】前記ラッチブロック３５は、図７に示され
るように、マスクデータラッチ回路ＭＫＲ１１、３２個
のＡＮＤ回路ＡＮＤ00〜ＡＮＤ31、１６個のＯＲ回路Ｏ
Ｒ１ 00〜ＯＲ１15、及びデータラッチ回路ＬＴＣＨ１か
ら構成されている。
るように、マスクデータラッチ回路ＭＫＲ１１、３２個
のＡＮＤ回路ＡＮＤ00〜ＡＮＤ31、１６個のＯＲ回路Ｏ
Ｒ１ 00〜ＯＲ１15、及びデータラッチ回路ＬＴＣＨ１か
ら構成されている。
【００６５】前記マスクデータラッチ回路ＭＫＲ１１
は、３２ビットのＤ型データラッチ回路として構成され
ており、３２ビットのデータ入力端子Ｄｉが主制御装置
２２のマクスデータバスＭＳＫ［ｉ］に接続され、マス
ク設定信号ＭＳＷ１によって３２ビット幅のデータが設
定される。そして、マスクデータラッチ回路ＭＫＲ１１
に設定されたデータは、データ出力端子Ｑｉからマスク
データＭＫＤ［ｉ］として出力される。
は、３２ビットのＤ型データラッチ回路として構成され
ており、３２ビットのデータ入力端子Ｄｉが主制御装置
２２のマクスデータバスＭＳＫ［ｉ］に接続され、マス
ク設定信号ＭＳＷ１によって３２ビット幅のデータが設
定される。そして、マスクデータラッチ回路ＭＫＲ１１
に設定されたデータは、データ出力端子Ｑｉからマスク
データＭＫＤ［ｉ］として出力される。
【００６６】３２個のＡＮＤ回路ＡＮＤ１0〜ＡＮＤ１
31それぞれは、２入力ＡＮＤ演算回路である。これらの
ＡＮＤ回路ＡＮＤ１i（ｉ＝０〜３１）の内、１６個の
ＡＮＤ回路ＡＮＤ１j+16（ｊ＝０〜１５）には、内部デ
ータＳＲ１１Ｄ［ｊ］とマスクデータＭＫＤ［ｊ＋１
６］とが入力し、マスク結果データＭ１Ｄ［ｊ］が出力
される。ここで、マスクデータＭＫＤ［ｊ＋１６］が
「１」の場合には、マスク結果データＭ１Ｄ［ｊ］の値
と内部データＳＲ１１Ｄ［ｊ］の値が同一となる。一
方、マスクデータＭＫＤ［ｊ＋１６］が「０」の場合に
は、マスク結果データＭ１Ｄ［ｊ］の値は、内部データ
ＳＲ１１Ｄ［ｊ］の値にかかわらず「０」となる。すな
わち、マスクデータＭＫＤ［ｊ＋１６］が「０」の場合
には、ＡＮＤ回路ＡＮＤ１j+16によって、内部データＳ
Ｒ１１Ｄ［ｊ］がマスクされる。
31それぞれは、２入力ＡＮＤ演算回路である。これらの
ＡＮＤ回路ＡＮＤ１i（ｉ＝０〜３１）の内、１６個の
ＡＮＤ回路ＡＮＤ１j+16（ｊ＝０〜１５）には、内部デ
ータＳＲ１１Ｄ［ｊ］とマスクデータＭＫＤ［ｊ＋１
６］とが入力し、マスク結果データＭ１Ｄ［ｊ］が出力
される。ここで、マスクデータＭＫＤ［ｊ＋１６］が
「１」の場合には、マスク結果データＭ１Ｄ［ｊ］の値
と内部データＳＲ１１Ｄ［ｊ］の値が同一となる。一
方、マスクデータＭＫＤ［ｊ＋１６］が「０」の場合に
は、マスク結果データＭ１Ｄ［ｊ］の値は、内部データ
ＳＲ１１Ｄ［ｊ］の値にかかわらず「０」となる。すな
わち、マスクデータＭＫＤ［ｊ＋１６］が「０」の場合
には、ＡＮＤ回路ＡＮＤ１j+16によって、内部データＳ
Ｒ１１Ｄ［ｊ］がマスクされる。
【００６７】また、１６個のＡＮＤ回路ＡＮＤ１jに
は、内部データＳＲ１２Ｄ［ｊ］とマスクデータＭＫＤ
［ｊ］とが入力し、マスク結果データＭ２Ｄ［ｊ］が出
力される。ここで、マスクデータＭＫＤ［ｊ］が「１」
の場合には、マスク結果データＭ２Ｄ［ｊ］の値と内部
データＳＲ１２Ｄ［ｊ］の値が同一となる。一方、マス
クデータＭＫＤ［ｊ］が「０」の場合には、マスク結果
データＭ２Ｄ［ｊ］の値は、内部データＳＲ１２Ｄ
［ｊ］の値にかかわらず「０」となる。すなわち、マス
クデータＭＫＤ［ｊ］が「０」の場合には、ＡＮＤ回路
ＡＮＤ１jによって、内部データＳＲ１２Ｄ［ｊ］がマ
スクされる。
は、内部データＳＲ１２Ｄ［ｊ］とマスクデータＭＫＤ
［ｊ］とが入力し、マスク結果データＭ２Ｄ［ｊ］が出
力される。ここで、マスクデータＭＫＤ［ｊ］が「１」
の場合には、マスク結果データＭ２Ｄ［ｊ］の値と内部
データＳＲ１２Ｄ［ｊ］の値が同一となる。一方、マス
クデータＭＫＤ［ｊ］が「０」の場合には、マスク結果
データＭ２Ｄ［ｊ］の値は、内部データＳＲ１２Ｄ
［ｊ］の値にかかわらず「０」となる。すなわち、マス
クデータＭＫＤ［ｊ］が「０」の場合には、ＡＮＤ回路
ＡＮＤ１jによって、内部データＳＲ１２Ｄ［ｊ］がマ
スクされる。
【００６８】前記１６個のＯＲ回路ＯＲ１jそれぞれは
２入力ＯＲ、マスク結果データＭ１Ｄ［ｊ］とマスク結
果データＭ２Ｄ［１５−ｊ］とが入力し、両データのＯ
Ｒ演算結果が出力される。なお、ＯＲ回路ＯＲ１0〜Ｏ
Ｒ１15において、マスク結果データＭ１Ｄ［ｊ］と、マ
スク結果データＭ２Ｄ［１５−ｊ］というように、ビッ
ト順を互いに逆転したものの対応ビット同士のＯＲ演算
をするのは、異なった受信アドレスのデータフレームを
受信した場合、受信アドレス同士の相違の態様について
予測がつかないことに応じて、なるべく多くの受信アド
レスに対して、固有の整理番号を付与するためである。
２入力ＯＲ、マスク結果データＭ１Ｄ［ｊ］とマスク結
果データＭ２Ｄ［１５−ｊ］とが入力し、両データのＯ
Ｒ演算結果が出力される。なお、ＯＲ回路ＯＲ１0〜Ｏ
Ｒ１15において、マスク結果データＭ１Ｄ［ｊ］と、マ
スク結果データＭ２Ｄ［１５−ｊ］というように、ビッ
ト順を互いに逆転したものの対応ビット同士のＯＲ演算
をするのは、異なった受信アドレスのデータフレームを
受信した場合、受信アドレス同士の相違の態様について
予測がつかないことに応じて、なるべく多くの受信アド
レスに対して、固有の整理番号を付与するためである。
【００６９】前記データラッチ回路ＬＴＣＨ１は、１６
ビットのＤ型データラッチ回路として構成されており、
データ入力端子ＤｊにＯＲ回路ＯＲ１jの出力が入力し
ている。そして、ラッチ指示信号ＬＴ１１Ｃによって、
データ入力端子Ｄｊへの入力データがラッチされ、デー
タ出力端子Ｑｊから第１識別上位データＳＡ１１Ｄ
［ｊ］（ＳＡ１１Ｄ［０：１５］）として出力される。
ビットのＤ型データラッチ回路として構成されており、
データ入力端子ＤｊにＯＲ回路ＯＲ１jの出力が入力し
ている。そして、ラッチ指示信号ＬＴ１１Ｃによって、
データ入力端子Ｄｊへの入力データがラッチされ、デー
タ出力端子Ｑｊから第１識別上位データＳＡ１１Ｄ
［ｊ］（ＳＡ１１Ｄ［０：１５］）として出力される。
【００７０】前記ラッチブロック３６は、図８に示され
るように、上記のラッチブロック３５の場合と同等の回
路要素が同様に組み合わされて構成されている。すなわ
ち、ラッチブロック３６は、マスクデータラッチ回路Ｍ
ＫＲ１２、３２個のＡＮＤ回路ＡＮＤ１0〜ＡＮＤ
１31、１６個のＯＲ回路ＯＲ１0〜ＯＲ１15、及びデー
タラッチ回路ＬＴＣＨ１から構成されている。このラッ
チブロック３６のマスクデータラッチ回路ＭＫＲ１２に
は、主制御装置２２からのマスク設定信号ＭＳＷ２によ
って３２ビット幅のデータが設定される。そして、ＡＮ
Ｄ回路ＡＮＤ１0〜ＡＮＤ１31、ＯＲ回路ＯＲ１0〜ＯＲ
１15を経由することによって生成された１６ビット幅の
データが、ラッチ指示信号ＬＴ１２Ｃによって、データ
ラッチ回路ＬＴＣＨ１にラッチされ、データ出力端子Ｑ
ｊから第２識別上位データＳＡ１２Ｄ［ｊ］（ＳＡ１２
Ｄ［０：１５］）として出力される。
るように、上記のラッチブロック３５の場合と同等の回
路要素が同様に組み合わされて構成されている。すなわ
ち、ラッチブロック３６は、マスクデータラッチ回路Ｍ
ＫＲ１２、３２個のＡＮＤ回路ＡＮＤ１0〜ＡＮＤ
１31、１６個のＯＲ回路ＯＲ１0〜ＯＲ１15、及びデー
タラッチ回路ＬＴＣＨ１から構成されている。このラッ
チブロック３６のマスクデータラッチ回路ＭＫＲ１２に
は、主制御装置２２からのマスク設定信号ＭＳＷ２によ
って３２ビット幅のデータが設定される。そして、ＡＮ
Ｄ回路ＡＮＤ１0〜ＡＮＤ１31、ＯＲ回路ＯＲ１0〜ＯＲ
１15を経由することによって生成された１６ビット幅の
データが、ラッチ指示信号ＬＴ１２Ｃによって、データ
ラッチ回路ＬＴＣＨ１にラッチされ、データ出力端子Ｑ
ｊから第２識別上位データＳＡ１２Ｄ［ｊ］（ＳＡ１２
Ｄ［０：１５］）として出力される。
【００７１】以上のように構成された第１ビット幅縮小
回路３０では、上位データＩＤＵ［０：１５］及び下位
データＩＤＬ［０：１５］を２回ずつ入力し、入力した
６４ビットのデータ中における４８ビットの受信アドレ
スの値から、受信アドレスの値ごとにそれぞれ異なる３
２ビット幅の第１識別データを生成する。この３２ビッ
ト幅の第１識別データは、１６ビットの第１識別上位デ
ータＳＡ１１Ｄ［０：１５］及び１６ビットの第１識別
下位データＳＡ１２Ｄ［０：１５］として、第１ビット
幅縮小回路３０から出力される。かかる第１ビット幅縮
小回路３０の作用の詳細は後述する。
回路３０では、上位データＩＤＵ［０：１５］及び下位
データＩＤＬ［０：１５］を２回ずつ入力し、入力した
６４ビットのデータ中における４８ビットの受信アドレ
スの値から、受信アドレスの値ごとにそれぞれ異なる３
２ビット幅の第１識別データを生成する。この３２ビッ
ト幅の第１識別データは、１６ビットの第１識別上位デ
ータＳＡ１１Ｄ［０：１５］及び１６ビットの第１識別
下位データＳＡ１２Ｄ［０：１５］として、第１ビット
幅縮小回路３０から出力される。かかる第１ビット幅縮
小回路３０の作用の詳細は後述する。
【００７２】前記第２ビット幅縮小回路４０は、図９に
示されるように、２つのＳＲＡＭブロック４１，４２、
及びラッチブロック４５から構成されている。なお、こ
の第２ビット幅縮小回路４０を制御するための第２検出
信号バスＳＣＣＢは、ＳＲＡＭブロック４１，４２に関
するＳＲＡＭブロック制御信号ＳＲ２１Ｃ，ＳＲ２２
Ｃ、及びラッチブロック４５に関するラッチＬＴ２Ｃか
ら構成されている。
示されるように、２つのＳＲＡＭブロック４１，４２、
及びラッチブロック４５から構成されている。なお、こ
の第２ビット幅縮小回路４０を制御するための第２検出
信号バスＳＣＣＢは、ＳＲＡＭブロック４１，４２に関
するＳＲＡＭブロック制御信号ＳＲ２１Ｃ，ＳＲ２２
Ｃ、及びラッチブロック４５に関するラッチＬＴ２Ｃか
ら構成されている。
【００７３】前記ＳＲＡＭブロック４１は、図１０に示
されるように、データセレクタＳＥＬ２、メモリＳＲＡ
Ｍ２、及びカウンタ・比較器ブロックＣＣ２から構成さ
れている。なお、ＳＲＡＭブロック４１の動作を制御す
るためのＳＲＡＭブロック制御信号ＳＲ２１Ｃは、アド
レス指定信号ＲＡＤ［０：１５］、データセレクタＳＥ
Ｌ２に関するセレクト信号ＲＳＬ２１、メモリＳＲＡＭ
２に関する出力可信号ＳＯＥ２１及びライト信号ＳＷＲ
２１、並びにカウンタ・比較器ブロックＣＣ２に関する
カウンタ・比較器制御信号ＣＣＢ２１から構成されてい
る。
されるように、データセレクタＳＥＬ２、メモリＳＲＡ
Ｍ２、及びカウンタ・比較器ブロックＣＣ２から構成さ
れている。なお、ＳＲＡＭブロック４１の動作を制御す
るためのＳＲＡＭブロック制御信号ＳＲ２１Ｃは、アド
レス指定信号ＲＡＤ［０：１５］、データセレクタＳＥ
Ｌ２に関するセレクト信号ＲＳＬ２１、メモリＳＲＡＭ
２に関する出力可信号ＳＯＥ２１及びライト信号ＳＷＲ
２１、並びにカウンタ・比較器ブロックＣＣ２に関する
カウンタ・比較器制御信号ＣＣＢ２１から構成されてい
る。
【００７４】ＳＲＡＭブロック４１のデータセレクタＳ
ＥＬ２は、ＳＲＡＭブロック３１のデータセレクタと同
様に構成されている。そして、主制御装置２２からのセ
レクト信号ＲＳＬ２１の値に応じて、第１のデータ入力
端子Ａｊ（ｊ＝０〜１５）からの入力データ又は第２の
データ入力端子Ｂｊからの入力データを択一的にデータ
出力端子Ｄｊから、ＳＲＡＭアドレス信号ＳＡＤ２１
［ｊ］を出力する。
ＥＬ２は、ＳＲＡＭブロック３１のデータセレクタと同
様に構成されている。そして、主制御装置２２からのセ
レクト信号ＲＳＬ２１の値に応じて、第１のデータ入力
端子Ａｊ（ｊ＝０〜１５）からの入力データ又は第２の
データ入力端子Ｂｊからの入力データを択一的にデータ
出力端子Ｄｊから、ＳＲＡＭアドレス信号ＳＡＤ２１
［ｊ］を出力する。
【００７５】前記メモリＳＲＡＭ２は、ＳＲＡＭ型の記
憶素子を備え、１６ビットのアドレス入力端子Ａ００〜
Ａ１５を有するとともに、１６ビット幅のデータ入出力
端子Ｄ００〜Ｄ１５を有している。ここで、アドレス入
力端子Ａｊには、上記の第１識別上位データＳＡ１１Ｄ
［ｊ］が入力している。また、データ入出力端子Ｄｊ
は、ＳＲＡＭブロック４１の内部データバスＳＲ２１Ｄ
［ｊ］に接続されている。
憶素子を備え、１６ビットのアドレス入力端子Ａ００〜
Ａ１５を有するとともに、１６ビット幅のデータ入出力
端子Ｄ００〜Ｄ１５を有している。ここで、アドレス入
力端子Ａｊには、上記の第１識別上位データＳＡ１１Ｄ
［ｊ］が入力している。また、データ入出力端子Ｄｊ
は、ＳＲＡＭブロック４１の内部データバスＳＲ２１Ｄ
［ｊ］に接続されている。
【００７６】メモリＳＲＡＭ２は、出力可信号ＳＯＥ２
１及びライト信号ＳＷＲ２１によるデータの読み出し指
示及び書き込み指示に応じて、ＳＲＡＭアドレス信号Ｓ
ＡＤ２１［ｊ］で指定されたアドレスのデータを内部デ
ータバスＳＲ２１Ｄ［０：１５］に出力したり、内部デ
ータバスＳＲ２１Ｄ［０：１５］上のデータ値を書き込
んだりする。
１及びライト信号ＳＷＲ２１によるデータの読み出し指
示及び書き込み指示に応じて、ＳＲＡＭアドレス信号Ｓ
ＡＤ２１［ｊ］で指定されたアドレスのデータを内部デ
ータバスＳＲ２１Ｄ［０：１５］に出力したり、内部デ
ータバスＳＲ２１Ｄ［０：１５］上のデータ値を書き込
んだりする。
【００７７】前記カウンタ・比較器ブロックＣＣ２は、
図１１に示されるように、アップカウンタＣＮＴＲ及び
比較器ＣＭＰから構成されている。すなわち、上述のカ
ウンタ・比較器ブロックＣＣ１と比べて、アップカウン
タの数が１つの構成とされている点が相違している。な
お、カウンタ・比較器ブロックＣＣ２を制御するための
カウンタ・比較器制御信号ＣＣＢ２１は、アップカウン
タＣＮＴＲに関するカウントアップ信号ＣＵＰ２１、出
力可信号ＣＯＥ２１、及びカウンタリセット信号ＣＲＳ
２１、並びに比較器ＣＭＰに関するゼロ表示信号ＥＺ２
１及びノットゼロ表示信号ＮＺ２１から構成されてい
る。
図１１に示されるように、アップカウンタＣＮＴＲ及び
比較器ＣＭＰから構成されている。すなわち、上述のカ
ウンタ・比較器ブロックＣＣ１と比べて、アップカウン
タの数が１つの構成とされている点が相違している。な
お、カウンタ・比較器ブロックＣＣ２を制御するための
カウンタ・比較器制御信号ＣＣＢ２１は、アップカウン
タＣＮＴＲに関するカウントアップ信号ＣＵＰ２１、出
力可信号ＣＯＥ２１、及びカウンタリセット信号ＣＲＳ
２１、並びに比較器ＣＭＰに関するゼロ表示信号ＥＺ２
１及びノットゼロ表示信号ＮＺ２１から構成されてい
る。
【００７８】前記アップカウンタＣＮＴＲは１６ビット
バイナリカウンタであり、カウントアップ信号ＣＵＰ２
１によるカウントアップ指示によりカウントアップ動作
を行う。そして、アップカウンタＣＮＴＲは、出力可信
号ＣＯＥ１１に応じてカウントアップ結果を、データ出
力端子Ｄｊから内部データバスＳＲ１１Ｄ［ｊ］へ出力
する。なお、アップカウンタＣＮＴＲは、カウンタリセ
ット信号ＣＲＳ２１により、カウント値がリセット可能
となっている。
バイナリカウンタであり、カウントアップ信号ＣＵＰ２
１によるカウントアップ指示によりカウントアップ動作
を行う。そして、アップカウンタＣＮＴＲは、出力可信
号ＣＯＥ１１に応じてカウントアップ結果を、データ出
力端子Ｄｊから内部データバスＳＲ１１Ｄ［ｊ］へ出力
する。なお、アップカウンタＣＮＴＲは、カウンタリセ
ット信号ＣＲＳ２１により、カウント値がリセット可能
となっている。
【００７９】前記比較器ＣＭＰは、データ入力端子Ｄｊ
が内部データバスＳＲ２１Ｄ［ｊ］に接続されており、
内部データバスＳＲ２１Ｄ［０：１５］上のデータ値が
０であるときには、端子ＥＺからゼロ表示信号ＥＺ２１
が出力される。一方、内部データバスＳＲ２１Ｄ［０：
１５］上のデータ値が０でないときには、端子ＮＺから
ノットゼロ表示信号ＮＺ２１が出力される。
が内部データバスＳＲ２１Ｄ［ｊ］に接続されており、
内部データバスＳＲ２１Ｄ［０：１５］上のデータ値が
０であるときには、端子ＥＺからゼロ表示信号ＥＺ２１
が出力される。一方、内部データバスＳＲ２１Ｄ［０：
１５］上のデータ値が０でないときには、端子ＮＺから
ノットゼロ表示信号ＮＺ２１が出力される。
【００８０】以上のように構成されたＳＲＡＭブロック
４１は、ＳＲＡＭブロック制御信号ＳＲ２１Ｃを介した
タイミング制御回路１８による制御の下で、入力した第
１識別上位データＳＡ２１Ｄ［０：１５］の値が何番目
のデータ値であるかを検出し、検出結果を内部データバ
スＳＲ１１Ｄ［０：１５］に、ＳＲＡＭブロック３１の
出力データとして出力する。
４１は、ＳＲＡＭブロック制御信号ＳＲ２１Ｃを介した
タイミング制御回路１８による制御の下で、入力した第
１識別上位データＳＡ２１Ｄ［０：１５］の値が何番目
のデータ値であるかを検出し、検出結果を内部データバ
スＳＲ１１Ｄ［０：１５］に、ＳＲＡＭブロック３１の
出力データとして出力する。
【００８１】前記ＳＲＡＭブロック４２は、図１２に示
されるように、上記のＳＲＡＭブロック４１と同様の構
成要素が同様に組み合わされて構成されている。すなわ
ち、ＳＲＡＭブロック４２は、データセレクタＳＥＬ
２、メモリＳＲＡＭ２、及びカウンタ・比較器ブロック
ＣＣ２から構成されている。
されるように、上記のＳＲＡＭブロック４１と同様の構
成要素が同様に組み合わされて構成されている。すなわ
ち、ＳＲＡＭブロック４２は、データセレクタＳＥＬ
２、メモリＳＲＡＭ２、及びカウンタ・比較器ブロック
ＣＣ２から構成されている。
【００８２】また、ＳＲＡＭブロック４２の動作を制御
するためのＳＲＡＭブロック制御信号ＳＲ２２Ｃは、上
記のＳＲＡＭブロック４１の場合におけるＳＲＡＭブロ
ック制御信号ＳＲ２１Ｃと同様に構成されている。すな
わち、ＳＲＡＭブロック４２の動作を制御するためのＳ
ＲＡＭブロック制御信号ＳＲ２２Ｃは、アドレス指定信
号ＲＡＤ［０：１５］、データセレクタＳＥＬに関する
セレクト信号ＲＳＬ２２、メモリＳＲＡＭ２に関する出
力可信号ＳＯＥ２２及びライト信号ＳＷＲ２２、並びに
カウンタ・比較器ブロックＣＣ２に関するカウンタ・比
較器制御信号ＣＣＢ２２から構成されている。ここで、
カウンタ・比較器制御信号ＣＣＢ２２は、アップカウン
タＣＮＴＲに関するカウントアップ信号ＣＵＰ２２、出
力可信号ＣＯＥ２２、及びカウンタリセット信号ＣＲＳ
２２、並びに比較器ＣＭＰに関するゼロ表示信号ＥＺ２
２及びノットゼロ表示信号ＮＺ２２から構成されてい
る。
するためのＳＲＡＭブロック制御信号ＳＲ２２Ｃは、上
記のＳＲＡＭブロック４１の場合におけるＳＲＡＭブロ
ック制御信号ＳＲ２１Ｃと同様に構成されている。すな
わち、ＳＲＡＭブロック４２の動作を制御するためのＳ
ＲＡＭブロック制御信号ＳＲ２２Ｃは、アドレス指定信
号ＲＡＤ［０：１５］、データセレクタＳＥＬに関する
セレクト信号ＲＳＬ２２、メモリＳＲＡＭ２に関する出
力可信号ＳＯＥ２２及びライト信号ＳＷＲ２２、並びに
カウンタ・比較器ブロックＣＣ２に関するカウンタ・比
較器制御信号ＣＣＢ２２から構成されている。ここで、
カウンタ・比較器制御信号ＣＣＢ２２は、アップカウン
タＣＮＴＲに関するカウントアップ信号ＣＵＰ２２、出
力可信号ＣＯＥ２２、及びカウンタリセット信号ＣＲＳ
２２、並びに比較器ＣＭＰに関するゼロ表示信号ＥＺ２
２及びノットゼロ表示信号ＮＺ２２から構成されてい
る。
【００８３】そして、ＳＲＡＭブロック４２は、第１識
別下位データＳＡ１２Ｄ［０：１５］を入力し、ＳＲＡ
Ｍブロック制御信号ＳＲ２２Ｃを介したタイミング制御
回路１８による制御の下で、ＳＲＡＭブロック４１と同
様に、内部データバスＳＲ２２Ｄ［０：１５］にデータ
出力を行う。
別下位データＳＡ１２Ｄ［０：１５］を入力し、ＳＲＡ
Ｍブロック制御信号ＳＲ２２Ｃを介したタイミング制御
回路１８による制御の下で、ＳＲＡＭブロック４１と同
様に、内部データバスＳＲ２２Ｄ［０：１５］にデータ
出力を行う。
【００８４】前記ラッチブロック４５は、図１３に示さ
れるように、１６個のＯＲ回路ＯＲ２0〜ＯＲ２15、及
びデータラッチ回路ＬＴＣＨ２から構成されている。
れるように、１６個のＯＲ回路ＯＲ２0〜ＯＲ２15、及
びデータラッチ回路ＬＴＣＨ２から構成されている。
【００８５】前記１６個のＯＲ回路ＯＲ２iそれぞれは
２入力ＯＲ回路として構成され、内部データバスＳＲ２
１Ｄ［ｊ］と内部データバスＳＲ２２Ｄ［１５−ｊ］と
が入力し、両データのＯＲ演算結果が出力される。
２入力ＯＲ回路として構成され、内部データバスＳＲ２
１Ｄ［ｊ］と内部データバスＳＲ２２Ｄ［１５−ｊ］と
が入力し、両データのＯＲ演算結果が出力される。
【００８６】前記データラッチ回路ＬＴＣＨ２は、１６
ビットのＤ型データラッチ回路として構成されており、
データ入力端子ＤｊにＯＲ回路ＯＲ２jの出力が入力し
ている。そして、主制御装置２２からのラッチ指示信号
ＬＴ２Ｃに応じて、データ入力端子Ｄｊへの入力データ
をラッチし、データ出力端子Ｑｊから第２識別データＳ
Ａ２Ｄ［ｉ］（ＳＡ２Ｄ［０：１５］）を出力する。
ビットのＤ型データラッチ回路として構成されており、
データ入力端子ＤｊにＯＲ回路ＯＲ２jの出力が入力し
ている。そして、主制御装置２２からのラッチ指示信号
ＬＴ２Ｃに応じて、データ入力端子Ｄｊへの入力データ
をラッチし、データ出力端子Ｑｊから第２識別データＳ
Ａ２Ｄ［ｉ］（ＳＡ２Ｄ［０：１５］）を出力する。
【００８７】以上の様に構成された第２ビット幅縮小回
路４０では、第１識別上位データＳＡ１１Ｄ［０：１
５］及び第１識別下位データＳＡ１２Ｄ［０：１５］を
入力し、入力した３２ビットのデータ値から、データ値
ごとにそれぞれ異なる１６ビット幅のデータを生成す
る。このデータは、第２識別データＳＡ２Ｄ［０：１
５］として、第２ビット幅縮小回路４０から出力され
る。
路４０では、第１識別上位データＳＡ１１Ｄ［０：１
５］及び第１識別下位データＳＡ１２Ｄ［０：１５］を
入力し、入力した３２ビットのデータ値から、データ値
ごとにそれぞれ異なる１６ビット幅のデータを生成す
る。このデータは、第２識別データＳＡ２Ｄ［０：１
５］として、第２ビット幅縮小回路４０から出力され
る。
【００８８】前記受信番号付与回路５０は、図１４に示
されるように、ＳＲＡＭブロック５１及びラッチ回路５
５から構成されている。なお、この受信番号付与回路５
０を制御するための第３検出信号バスＴＣＣＢは、ＳＲ
ＡＭブロック５１に関するＳＲＡＭブロック制御信号Ｓ
Ｒ３Ｃ、及びラッチ回路５５に関するラッチ信号ＬＴ３
Ｃから構成されている。
されるように、ＳＲＡＭブロック５１及びラッチ回路５
５から構成されている。なお、この受信番号付与回路５
０を制御するための第３検出信号バスＴＣＣＢは、ＳＲ
ＡＭブロック５１に関するＳＲＡＭブロック制御信号Ｓ
Ｒ３Ｃ、及びラッチ回路５５に関するラッチ信号ＬＴ３
Ｃから構成されている。
【００８９】前記ＳＲＡＭブロック５１は、図１５に示
されるように、上記のＳＲＡＭブロック４１と同様の構
成要素が同様に組み合わされて構成されている。すなわ
ち、ＳＲＡＭブロック５１は、データセレクタＳＥＬ
３、メモリＳＲＡＭ３、及びカウンタ・比較器ブロック
ＣＣ３から構成されている。なお、ＳＲＡＭブロック５
１の動作を制御するためのＳＲＡＭブロック制御信号Ｓ
Ｒ３Ｃは、アドレス指定信号ＲＡＤ［０：１５］、デー
タセレクタＳＥＬに関するセレクト信号ＲＳＬ３、メモ
リＳＲＡＭ２に関する出力可信号ＳＯＥ３及びライト信
号ＳＷＲ３、並びにカウンタ・比較器ブロックＣＣ３に
関するカウンタ・比較器制御信号ＣＣＢ３から構成され
ている。ここで、カウンタ・比較器制御信号ＣＣＢ３
は、アップカウンタＣＮＴＲに関するカウントアップ信
号ＣＵＰ３、出力可信号ＣＯＥ３、及びカウンタリセッ
ト信号ＣＲＳ３、並びに比較器ＣＭＰに関するゼロ表示
信号ＥＺ３及びノットゼロ表示信号ＮＺ３から構成され
ている。
されるように、上記のＳＲＡＭブロック４１と同様の構
成要素が同様に組み合わされて構成されている。すなわ
ち、ＳＲＡＭブロック５１は、データセレクタＳＥＬ
３、メモリＳＲＡＭ３、及びカウンタ・比較器ブロック
ＣＣ３から構成されている。なお、ＳＲＡＭブロック５
１の動作を制御するためのＳＲＡＭブロック制御信号Ｓ
Ｒ３Ｃは、アドレス指定信号ＲＡＤ［０：１５］、デー
タセレクタＳＥＬに関するセレクト信号ＲＳＬ３、メモ
リＳＲＡＭ２に関する出力可信号ＳＯＥ３及びライト信
号ＳＷＲ３、並びにカウンタ・比較器ブロックＣＣ３に
関するカウンタ・比較器制御信号ＣＣＢ３から構成され
ている。ここで、カウンタ・比較器制御信号ＣＣＢ３
は、アップカウンタＣＮＴＲに関するカウントアップ信
号ＣＵＰ３、出力可信号ＣＯＥ３、及びカウンタリセッ
ト信号ＣＲＳ３、並びに比較器ＣＭＰに関するゼロ表示
信号ＥＺ３及びノットゼロ表示信号ＮＺ３から構成され
ている。
【００９０】前記メモリＳＲＡＭ３は、上記のＳＲＡＭ
２と同様に構成されており、そのアドレス入力端子Ａ０
０〜Ａ１５には第２識別データＳＡ２Ｄ［０：１５］が
入力されている。そして、ＳＲＡＭブロック制御信号Ｓ
Ｒ３Ｃ中の出力可信号ＳＯＥ３及びライト信号ＳＷＲ３
によるデータの読み出し指示及び書き込み指示に応じ
て、第２識別データＳＡ２Ｄ［ｉ］で指定されたアドレ
スのデータを内部データバスＳＲ３Ｄ［０：１５］に出
力したり、内部データバスＳＲ３Ｄ［０：１５］上のデ
ータ値を書き込んだりする。
２と同様に構成されており、そのアドレス入力端子Ａ０
０〜Ａ１５には第２識別データＳＡ２Ｄ［０：１５］が
入力されている。そして、ＳＲＡＭブロック制御信号Ｓ
Ｒ３Ｃ中の出力可信号ＳＯＥ３及びライト信号ＳＷＲ３
によるデータの読み出し指示及び書き込み指示に応じ
て、第２識別データＳＡ２Ｄ［ｉ］で指定されたアドレ
スのデータを内部データバスＳＲ３Ｄ［０：１５］に出
力したり、内部データバスＳＲ３Ｄ［０：１５］上のデ
ータ値を書き込んだりする。
【００９１】前記カウンタ・比較器ブロックＣＣ３は、
上記のカウンタ・比較器ブロックＣＣ２と同様に構成さ
れており、上記のカウンタ・比較器制御信号ＣＣＢ２１
と同様のカウンタ・比較器制御信号バスＣＣＢ３を介し
て、タイミング制御回路１８によって動作が制御され
る。また、カウンタ・比較器ブロックＣＣ３は、内部デ
ータバスＳＲ３Ｄ［０：１５］との間でデータアクセス
を行う。
上記のカウンタ・比較器ブロックＣＣ２と同様に構成さ
れており、上記のカウンタ・比較器制御信号ＣＣＢ２１
と同様のカウンタ・比較器制御信号バスＣＣＢ３を介し
て、タイミング制御回路１８によって動作が制御され
る。また、カウンタ・比較器ブロックＣＣ３は、内部デ
ータバスＳＲ３Ｄ［０：１５］との間でデータアクセス
を行う。
【００９２】図１４に戻り、前記ラッチ回路５５は、１
６ビットの出力制御可能なＤ型データラッチ回路として
構成されいる。ラッチ回路５５では、データ入力端子Ｄ
ｊにデータバスＳＲ３Ｄ［ｊ］が入力しており、ＳＲＡ
Ｍブロック制御信号ＳＲ３Ｃ内のラッチ指示信号に応じ
て、データ入力端子Ｄｊへの入力データをラッチする。
そして、主制御装置２２からの出力指示信号ＦＡＮＲに
応じて、データ出力端子Ｑｊから受信順番データを主制
御装置２２の３２ビット幅のデータバスＭＤＴ［ｉ］の
下位１６ビット（ＭＤＴ［０：１５］）へ出力する。
６ビットの出力制御可能なＤ型データラッチ回路として
構成されいる。ラッチ回路５５では、データ入力端子Ｄ
ｊにデータバスＳＲ３Ｄ［ｊ］が入力しており、ＳＲＡ
Ｍブロック制御信号ＳＲ３Ｃ内のラッチ指示信号に応じ
て、データ入力端子Ｄｊへの入力データをラッチする。
そして、主制御装置２２からの出力指示信号ＦＡＮＲに
応じて、データ出力端子Ｑｊから受信順番データを主制
御装置２２の３２ビット幅のデータバスＭＤＴ［ｉ］の
下位１６ビット（ＭＤＴ［０：１５］）へ出力する。
【００９３】以上の受信番号付与回路５０では、第２識
別データＳＡ２Ｄ［０：１５］を入力し、入力した１６
ビットのデータ値から、データ値ごとにそのデータ値が
受信データ値として何番目の種類であるかを示す１６ビ
ット幅の受信番号データを生成する。この受信番号デー
タは、データバスＭＤＴ［０：１５］を介して主制御装
置２２に供給される。
別データＳＡ２Ｄ［０：１５］を入力し、入力した１６
ビットのデータ値から、データ値ごとにそのデータ値が
受信データ値として何番目の種類であるかを示す１６ビ
ット幅の受信番号データを生成する。この受信番号デー
タは、データバスＭＤＴ［０：１５］を介して主制御装
置２２に供給される。
【００９４】以下、上記のように構成された本実施形態
の情報収集装置１００によるＭＩＢ情報の収集動作につ
いて、主に図１６〜図２５を参照しつつ、適宜他の図面
を参照して説明する。なお、以下の説明において、アド
レス値又はデータ値を１６進表記で示す場合には、添え
字として「Ｈ」を付するものとする。
の情報収集装置１００によるＭＩＢ情報の収集動作につ
いて、主に図１６〜図２５を参照しつつ、適宜他の図面
を参照して説明する。なお、以下の説明において、アド
レス値又はデータ値を１６進表記で示す場合には、添え
字として「Ｈ」を付するものとする。
【００９５】情報収集装置１００では、動作開始にあた
って、装置内部の初期設定を行う。この初期設定では、
まず、主制御装置２２が、自らの内部状態及び外部制御
用の出力信号を初期化して非有意レベルすなわち「Ｈ」
レベルとする。引き続き、主制御装置２２は、ＭＡＣコ
ントローラリセット信号ＭＣＲ及びＦＩＦＯリセット信
号ＦＦＲにより、ＭＡＣコントローラ１２及びＦＩＦＯ
バッファ１６をリセットするとともに、マスクデータラ
ッチ回路ＭＫＲ１１に「ＦＦＦＦＦＦＦＦＨ」を設定
し、また、マスクデータラッチ回路ＭＫＲ１２に「ＦＦ
ＦＦ００００Ｈ」を設定する。これにより、以後、ラッ
チブロック３６内のマスク結果データＭ２Ｄ［０：１
５］の値は、「００００Ｈ」に固定される。引き続き、
タイミング制御回路１８に対して、リセット信号ＲＳＴ
を一時的に「Ｌ」とすることによりリセット指示を通知
する。
って、装置内部の初期設定を行う。この初期設定では、
まず、主制御装置２２が、自らの内部状態及び外部制御
用の出力信号を初期化して非有意レベルすなわち「Ｈ」
レベルとする。引き続き、主制御装置２２は、ＭＡＣコ
ントローラリセット信号ＭＣＲ及びＦＩＦＯリセット信
号ＦＦＲにより、ＭＡＣコントローラ１２及びＦＩＦＯ
バッファ１６をリセットするとともに、マスクデータラ
ッチ回路ＭＫＲ１１に「ＦＦＦＦＦＦＦＦＨ」を設定
し、また、マスクデータラッチ回路ＭＫＲ１２に「ＦＦ
ＦＦ００００Ｈ」を設定する。これにより、以後、ラッ
チブロック３６内のマスク結果データＭ２Ｄ［０：１
５］の値は、「００００Ｈ」に固定される。引き続き、
タイミング制御回路１８に対して、リセット信号ＲＳＴ
を一時的に「Ｌ」とすることによりリセット指示を通知
する。
【００９６】このリセット指示を受信したタイミング制
御回路１８は、自らの内部状態を初期化するとともに、
ＳＲＡＭブロック３１，３２，４１，４２，５１の初期
設定を行う。かかるＳＲＡＭブロック３１，３２，４
１，４２，５１の初期設定において、タイミング制御回
路１８は、カウンタ・比較器ブロックＣＣ１，ＣＣ２，
ＣＣ３内のカウンタＣＮＴＲのリセットを行うととも
に、メモリＳＲＡＭ１，ＳＲＡＭ２，ＳＲＡＭ３の全ア
ドレスの内容を「００００Ｈ」に設定する。
御回路１８は、自らの内部状態を初期化するとともに、
ＳＲＡＭブロック３１，３２，４１，４２，５１の初期
設定を行う。かかるＳＲＡＭブロック３１，３２，４
１，４２，５１の初期設定において、タイミング制御回
路１８は、カウンタ・比較器ブロックＣＣ１，ＣＣ２，
ＣＣ３内のカウンタＣＮＴＲのリセットを行うととも
に、メモリＳＲＡＭ１，ＳＲＡＭ２，ＳＲＡＭ３の全ア
ドレスの内容を「００００Ｈ」に設定する。
【００９７】ここで、タイミング制御回路１８によるＳ
ＲＡＭブロック３１，３２，４１，４２，５１の初期設
定動作について説明する。まず、ＳＲＡＭブロック３１
の場合について、図１６のタイミングチャートを参照し
つつ説明する。
ＲＡＭブロック３１，３２，４１，４２，５１の初期設
定動作について説明する。まず、ＳＲＡＭブロック３１
の場合について、図１６のタイミングチャートを参照し
つつ説明する。
【００９８】主制御装置２２からのリセット指示（ＲＳ
Ｌ）を入力すると、タイミング制御回路１８は、データ
セレクタＳＥＬ１のセレクト信号ＲＳＬ１１を「Ｌ」、
メモリＳＲＡＭ１の出力可信号ＳＯＥ１１及びライト信
号ＳＷＲ１１の双方を「Ｈ」、アップカウンタＣＮＴＲ
1，ＣＮＴＲ2のカウントアップ信号ＣＵＰ１１1，ＣＵ
Ｐ１１2、出力可信号ＣＯＥ１１1，ＣＯＥ１１2、及び
リセット信号ＣＲＳ１１1，ＣＲＳ１１2を「Ｈ」とす
る。引き続き、タイミング制御回路１８は、カウンタリ
セット信号ＣＲＳ１１1，ＣＲＳ１１2を一時的に「Ｌ」
とすることにより、カウンタ・比較器ブロックＣＣ１１
のカウンタＣＮＴＲ1，ＣＮＴＲ2をリセットし、カウン
ト値を「００００Ｈ」とする。引き続き、タイミング制
御回路１８は、カウンタＣＮＴＲの出力可信号ＣＯＥ１
１1を「Ｌ」にして、カウンタＣＮＴＲ1のカウント値
（すなわち、「００００Ｈ」）を内部データバスＳＲ１
１Ｄ［０：１５］に出力する。
Ｌ）を入力すると、タイミング制御回路１８は、データ
セレクタＳＥＬ１のセレクト信号ＲＳＬ１１を「Ｌ」、
メモリＳＲＡＭ１の出力可信号ＳＯＥ１１及びライト信
号ＳＷＲ１１の双方を「Ｈ」、アップカウンタＣＮＴＲ
1，ＣＮＴＲ2のカウントアップ信号ＣＵＰ１１1，ＣＵ
Ｐ１１2、出力可信号ＣＯＥ１１1，ＣＯＥ１１2、及び
リセット信号ＣＲＳ１１1，ＣＲＳ１１2を「Ｈ」とす
る。引き続き、タイミング制御回路１８は、カウンタリ
セット信号ＣＲＳ１１1，ＣＲＳ１１2を一時的に「Ｌ」
とすることにより、カウンタ・比較器ブロックＣＣ１１
のカウンタＣＮＴＲ1，ＣＮＴＲ2をリセットし、カウン
ト値を「００００Ｈ」とする。引き続き、タイミング制
御回路１８は、カウンタＣＮＴＲの出力可信号ＣＯＥ１
１1を「Ｌ」にして、カウンタＣＮＴＲ1のカウント値
（すなわち、「００００Ｈ」）を内部データバスＳＲ１
１Ｄ［０：１５］に出力する。
【００９９】次に、タイミング制御回路１８は、アドレ
ス指定信号Ａ１６に「０」を出力するとともに、アドレ
ス指定信号ＲＡＤ［０：１５］に「００００Ｈ」を出力
することにより、１７ビットのＳＲＡＭアドレス信号Ｓ
ＡＤ１１［０：１６］を「０００００Ｈ」をとする。引
き続き、タイミング制御回路１８は、ライト信号ＳＷＲ
１１を一時的に「Ｌ」にして書き込み指示をする。この
結果、メモリＳＲＡＭ１のアドレス「０００００Ｈ」に
は、内部データバスＳＲ１１Ｄ［０：１５］上のデータ
値「００００Ｈ」が書き込まれる。
ス指定信号Ａ１６に「０」を出力するとともに、アドレ
ス指定信号ＲＡＤ［０：１５］に「００００Ｈ」を出力
することにより、１７ビットのＳＲＡＭアドレス信号Ｓ
ＡＤ１１［０：１６］を「０００００Ｈ」をとする。引
き続き、タイミング制御回路１８は、ライト信号ＳＷＲ
１１を一時的に「Ｌ」にして書き込み指示をする。この
結果、メモリＳＲＡＭ１のアドレス「０００００Ｈ」に
は、内部データバスＳＲ１１Ｄ［０：１５］上のデータ
値「００００Ｈ」が書き込まれる。
【０１００】次いで、タイミング制御回路１８は、アド
レス指定信号ＲＡＤ１１［０：１５］に「０００１Ｈ」
を出力することにより、ＳＲＡＭアドレス信号［０：１
６］を「００００１Ｈ」に変化させた後、ライト信号Ｓ
ＷＲ１１を一時的に「Ｌ」にして書き込み指示をする。
この結果、メモリＳＲＡＭ１のアドレス「００００
１ Ｈ」には、データ値「００００Ｈ」が書き込まれる。
レス指定信号ＲＡＤ１１［０：１５］に「０００１Ｈ」
を出力することにより、ＳＲＡＭアドレス信号［０：１
６］を「００００１Ｈ」に変化させた後、ライト信号Ｓ
ＷＲ１１を一時的に「Ｌ」にして書き込み指示をする。
この結果、メモリＳＲＡＭ１のアドレス「００００
１ Ｈ」には、データ値「００００Ｈ」が書き込まれる。
【０１０１】以後、タイミング制御回路１８は、アドレ
ス指定信号ＲＡＤ１１［０：１５］への出力値を「ＦＦ
ＦＦＨ」まで順次変化させながら、その都度ライト信号
ＳＷＲ１１を一時的に「Ｌ」にして書き込み指示をす
る。この結果、メモリＳＲＡＭ１のアドレス「００００
０Ｈ」〜「０ＦＦＦＦＨ」に、データ値「００００Ｈ」
が書き込まれる。
ス指定信号ＲＡＤ１１［０：１５］への出力値を「ＦＦ
ＦＦＨ」まで順次変化させながら、その都度ライト信号
ＳＷＲ１１を一時的に「Ｌ」にして書き込み指示をす
る。この結果、メモリＳＲＡＭ１のアドレス「００００
０Ｈ」〜「０ＦＦＦＦＨ」に、データ値「００００Ｈ」
が書き込まれる。
【０１０２】次に、タイミング制御回路１８は、アドレ
ス指定信号Ａ１６に「１」を出力するとともに、アドレ
ス指定信号ＲＡＤ１１［０：１５］に「００００Ｈ」を
出力することにより、１７ビットのＳＲＡＭアドレス信
号［０：１６］を「１００００Ｈ」とする。引き続き、
タイミング制御回路１８は、ライト信号ＳＷＲ１１を一
時的に「Ｌ」にして書き込み指示をする。以後、アドレ
ス指定信号Ａ１６が「０」の場合と同様に、アドレス指
定信号ＲＡＤ１１［０：１５］への出力値を「ＦＦＦＦ
Ｈ」まで順次変化させながら、その都度ライト信号ＳＷ
Ｒ１１を一時的に「Ｌ」にして書き込み指示をする。
ス指定信号Ａ１６に「１」を出力するとともに、アドレ
ス指定信号ＲＡＤ１１［０：１５］に「００００Ｈ」を
出力することにより、１７ビットのＳＲＡＭアドレス信
号［０：１６］を「１００００Ｈ」とする。引き続き、
タイミング制御回路１８は、ライト信号ＳＷＲ１１を一
時的に「Ｌ」にして書き込み指示をする。以後、アドレ
ス指定信号Ａ１６が「０」の場合と同様に、アドレス指
定信号ＲＡＤ１１［０：１５］への出力値を「ＦＦＦＦ
Ｈ」まで順次変化させながら、その都度ライト信号ＳＷ
Ｒ１１を一時的に「Ｌ」にして書き込み指示をする。
【０１０３】これにより、メモリＳＲＡＭ１の全アドレ
ス（「０００００Ｈ」〜「１ＦＦＦＦＨ」）に、データ
値「００００Ｈ」が書き込まれる。こうして、メモリＳ
ＲＡＭ１１の初期設定が終了すると、タイミング制御回
路１８は、アップカウンタＣＮＴＲ1の出力可信号ＣＯ
Ｅ１１1を「Ｈ」、アドレス指定信号Ａ１６を「０」と
するとともに、セレクト信号ＲＳＬ１１を「Ｈ」とし
て、上位データＩＤＵ［０：１５］の値が、ＳＲＡＭア
ドレス信号ＳＡＤ１１［０：１６］の下位１６ビットＳ
ＡＤ１１［０：１５］に反映される設定とする。以上に
より、ＳＲＡＭブロック３１の初期設定が終了する。
ス（「０００００Ｈ」〜「１ＦＦＦＦＨ」）に、データ
値「００００Ｈ」が書き込まれる。こうして、メモリＳ
ＲＡＭ１１の初期設定が終了すると、タイミング制御回
路１８は、アップカウンタＣＮＴＲ1の出力可信号ＣＯ
Ｅ１１1を「Ｈ」、アドレス指定信号Ａ１６を「０」と
するとともに、セレクト信号ＲＳＬ１１を「Ｈ」とし
て、上位データＩＤＵ［０：１５］の値が、ＳＲＡＭア
ドレス信号ＳＡＤ１１［０：１６］の下位１６ビットＳ
ＡＤ１１［０：１５］に反映される設定とする。以上に
より、ＳＲＡＭブロック３１の初期設定が終了する。
【０１０４】ＳＲＡＭブロック３２，４１，４２，５１
も、上記のＳＲＡＭブロック３１の場合と同様にして、
初期設定される。なお、ＳＲＡＭブロック４１，４２，
５１の場合には、ＳＲＡＭブロック４１，４２それぞれ
におけるメモリＳＲＡＭ２及びＳＲＡＭブロック５１に
おけるメモリＳＲＡＭ３が１６ビットのアドレス空間を
有するので、メモリＳＲＡＭ２及びＳＲＡＭ３のアドレ
ス「００００Ｈ」〜「ＦＦＦＦＨ」の内容を「００００
Ｈ」に初期設定する。
も、上記のＳＲＡＭブロック３１の場合と同様にして、
初期設定される。なお、ＳＲＡＭブロック４１，４２，
５１の場合には、ＳＲＡＭブロック４１，４２それぞれ
におけるメモリＳＲＡＭ２及びＳＲＡＭブロック５１に
おけるメモリＳＲＡＭ３が１６ビットのアドレス空間を
有するので、メモリＳＲＡＭ２及びＳＲＡＭ３のアドレ
ス「００００Ｈ」〜「ＦＦＦＦＨ」の内容を「００００
Ｈ」に初期設定する。
【０１０５】以上のようにして初期設定が完了した後、
情報収集装置１００は、次のようにして、ＭＩＢ情報を
収集する。
情報収集装置１００は、次のようにして、ＭＩＢ情報を
収集する。
【０１０６】イーサネット上でデータフレーム転送が行
われ、イーサネットの伝送媒体上にデータフレーム信号
が発生すると、物理層回路１０は、そのデータフレーム
信号を入力データ信号ＮＲＤとして受信する。物理層回
路１０は、物理層プロトコルに従ってビット同期をと
り、受信したデータフレームの各ビットのデータ値
（「０」又は「１」）を検出する。そして、物理層回路
１０は、当該検出結果を物理層データＰＲＤとして、Ｍ
ＡＣコントローラ１２へ向けて出力する。
われ、イーサネットの伝送媒体上にデータフレーム信号
が発生すると、物理層回路１０は、そのデータフレーム
信号を入力データ信号ＮＲＤとして受信する。物理層回
路１０は、物理層プロトコルに従ってビット同期をと
り、受信したデータフレームの各ビットのデータ値
（「０」又は「１」）を検出する。そして、物理層回路
１０は、当該検出結果を物理層データＰＲＤとして、Ｍ
ＡＣコントローラ１２へ向けて出力する。
【０１０７】物理層データＰＲＤを入力したＭＡＣコン
トローラ１２は、ＭＡＣ層プロトコルに従って、フレー
ム同期をとることにより、符号解読し、フレーム再構成
を行う。さらに、ＭＡＣコントローラ１２は、データフ
レームにおけるエラーをチェックする。そして、ＭＡＣ
コントローラ１２は、当該データフレームに関して生成
したステータス情報を再構成したフレームデータととも
に内蔵のバッファに格納する。
トローラ１２は、ＭＡＣ層プロトコルに従って、フレー
ム同期をとることにより、符号解読し、フレーム再構成
を行う。さらに、ＭＡＣコントローラ１２は、データフ
レームにおけるエラーをチェックする。そして、ＭＡＣ
コントローラ１２は、当該データフレームに関して生成
したステータス情報を再構成したフレームデータととも
に内蔵のバッファに格納する。
【０１０８】上記のようにフレームデータ及びステータ
ス情報の内蔵バッファへの格納を終了すると、ＭＡＣコ
ントローラ１２は、フレーム受信信号ＦＤＲを「Ｌ」と
して、タイミング制御回路１８へ、ステータス情報及び
フレームデータ（以下、単に「フレーム関連データ」と
呼ぶ）の準備が整ったことを通知する。タイミング制御
回路１８は、フレーム受信信号ＦＤＲを受信すると、出
力指示信号ＦＲＤを出力して、ＭＡＣコントローラ１２
に対してフレーム関連データの出力を許可する。このフ
レームデータ出力指示信号ＦＲＤを受信したＭＡＣコン
トローラ１２は、フレーム関連データの最初の３２ビッ
ト分（すなわち、ステータスデータ（データ値＝「ＳＴ
Ｓ」）をＭＡＣデータＭＲＤ［０：３１］として出力す
る。
ス情報の内蔵バッファへの格納を終了すると、ＭＡＣコ
ントローラ１２は、フレーム受信信号ＦＤＲを「Ｌ」と
して、タイミング制御回路１８へ、ステータス情報及び
フレームデータ（以下、単に「フレーム関連データ」と
呼ぶ）の準備が整ったことを通知する。タイミング制御
回路１８は、フレーム受信信号ＦＤＲを受信すると、出
力指示信号ＦＲＤを出力して、ＭＡＣコントローラ１２
に対してフレーム関連データの出力を許可する。このフ
レームデータ出力指示信号ＦＲＤを受信したＭＡＣコン
トローラ１２は、フレーム関連データの最初の３２ビッ
ト分（すなわち、ステータスデータ（データ値＝「ＳＴ
Ｓ」）をＭＡＣデータＭＲＤ［０：３１］として出力す
る。
【０１０９】かかるＭＡＣデータバスＭＲＤ［０：３
１］へのフレーム関連データの出力中に、タイミング制
御回路１８は、ＦＩＦＯバッファ１６へ向けてシフトイ
ン信号ＦＳＩを出力する。こうしてタイミング制御回路
１８から出力されたシフトイン信号ＦＳＩを受信したＦ
ＩＦＯバッファ１６は、ＭＡＣデータＭＲＤ［０：３
１］（ステータスデータ）を内部に格納する。
１］へのフレーム関連データの出力中に、タイミング制
御回路１８は、ＦＩＦＯバッファ１６へ向けてシフトイ
ン信号ＦＳＩを出力する。こうしてタイミング制御回路
１８から出力されたシフトイン信号ＦＳＩを受信したＦ
ＩＦＯバッファ１６は、ＭＡＣデータＭＲＤ［０：３
１］（ステータスデータ）を内部に格納する。
【０１１０】次に、タイミング制御回路１８は、図１７
に示されるように、出力指示信号ＦＲＤを出力して、Ｍ
ＡＣコントローラ１２に対してフレームデータの出力を
許可する。このフレームデータ出力指示信号ＦＲＤを受
信したＭＡＣコントローラ１２は、フレームデータの最
初の３２ビット分（データ値＝「ＭＲＤ１」）をＭＡＣ
データＭＲＤ［０：３１］として出力する。
に示されるように、出力指示信号ＦＲＤを出力して、Ｍ
ＡＣコントローラ１２に対してフレームデータの出力を
許可する。このフレームデータ出力指示信号ＦＲＤを受
信したＭＡＣコントローラ１２は、フレームデータの最
初の３２ビット分（データ値＝「ＭＲＤ１」）をＭＡＣ
データＭＲＤ［０：３１］として出力する。
【０１１１】そして、ＭＡＣデータバスＭＲＤ［０：３
１］へのフレームデータの出力中に、タイミング制御回
路１８は、ＦＩＦＯバッファ１６へ向けてシフトイン信
号ＦＳＩを出力する。シフトイン信号ＦＳＩを受信した
ＦＩＦＯバッファ１６は、ＭＡＣデータＭＲＤ［０：３
１］を内部に格納する。
１］へのフレームデータの出力中に、タイミング制御回
路１８は、ＦＩＦＯバッファ１６へ向けてシフトイン信
号ＦＳＩを出力する。シフトイン信号ＦＳＩを受信した
ＦＩＦＯバッファ１６は、ＭＡＣデータＭＲＤ［０：３
１］を内部に格納する。
【０１１２】また、タイミング制御回路１８は、シフト
イン信号ＦＳＩの出力とほぼ同時に、順番検出回路１４
のラッチ回路２４（図２参照）へ向けてラッチ信号ＭＣ
ＤＬを出力する。そして、ラッチ回路２４は、ラッチし
たデータの上位１６ビット分（データ値＝「ＸＵ１」）
を上位データＩＤＵ、下位１６ビット分（データ値＝
「ＸＬ１」）を下位データＩＤＬとして、第１ビット幅
縮小回路３０へ向けて出力する。
イン信号ＦＳＩの出力とほぼ同時に、順番検出回路１４
のラッチ回路２４（図２参照）へ向けてラッチ信号ＭＣ
ＤＬを出力する。そして、ラッチ回路２４は、ラッチし
たデータの上位１６ビット分（データ値＝「ＸＵ１」）
を上位データＩＤＵ、下位１６ビット分（データ値＝
「ＸＬ１」）を下位データＩＤＬとして、第１ビット幅
縮小回路３０へ向けて出力する。
【０１１３】この後、タイミング制御回路１８は、出力
指示信号ＦＲＤの出力を終了させる。そして、フェーズ
Ｔ０１の処理を開始する。
指示信号ＦＲＤの出力を終了させる。そして、フェーズ
Ｔ０１の処理を開始する。
【０１１４】フェーズＴ０１においては、図１８に示さ
れるように、タイミング制御回路１８が、ＳＲＡＭブロ
ック３１のメモリＳＲＡＭ１の出力可信号ＳＯＥ１１を
出力する。ここで、上述のようにアドレス指定信号Ａ１
６は「０」とされているので、第１ビット幅縮小回路３
０におけるＳＲＡＭブロック３１内のメモリＳＲＡＭ１
に対するアドレス指定信号ＳＡＤ１１の値は「ＸＵ１」
となっている。
れるように、タイミング制御回路１８が、ＳＲＡＭブロ
ック３１のメモリＳＲＡＭ１の出力可信号ＳＯＥ１１を
出力する。ここで、上述のようにアドレス指定信号Ａ１
６は「０」とされているので、第１ビット幅縮小回路３
０におけるＳＲＡＭブロック３１内のメモリＳＲＡＭ１
に対するアドレス指定信号ＳＡＤ１１の値は「ＸＵ１」
となっている。
【０１１５】出力可信号ＳＯＥ１１を受信したＳＲＡＭ
ブロック３１のメモリＳＲＡＭ１は、アドレス「ＸＵ
１」に記憶している１６ビットデータを内部バスＳＲ１
１Ｄに出力する。なお、図１８には、ＳＲＡＭブロック
３１のメモリＳＲＡＭ１へのアドレス指定値「ＸＵ１
１」のアドレス入力は初めてであり、そのアドレスにお
ける記憶内容は「００００H」であった場合のタイミン
グチャートが示されている。例えば、最初のデータフレ
ームの受信の場合には、メモリＳＲＡＭ１の記憶内容は
全アドレスにおいて「００００Ｈ」なので、内部バスＳ
Ｒ１１Ｄ上のデータ値は「００００Ｈ」となる。
ブロック３１のメモリＳＲＡＭ１は、アドレス「ＸＵ
１」に記憶している１６ビットデータを内部バスＳＲ１
１Ｄに出力する。なお、図１８には、ＳＲＡＭブロック
３１のメモリＳＲＡＭ１へのアドレス指定値「ＸＵ１
１」のアドレス入力は初めてであり、そのアドレスにお
ける記憶内容は「００００H」であった場合のタイミン
グチャートが示されている。例えば、最初のデータフレ
ームの受信の場合には、メモリＳＲＡＭ１の記憶内容は
全アドレスにおいて「００００Ｈ」なので、内部バスＳ
Ｒ１１Ｄ上のデータ値は「００００Ｈ」となる。
【０１１６】このデータ値は、カウンタ・比較器ブロッ
クＣＣ１の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、肯定的な判定がなさ
れ、比較器ＣＭＰは、ゼロ表示信号ＥＺ１１を「Ｌ」と
する。
クＣＣ１の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、肯定的な判定がなさ
れ、比較器ＣＭＰは、ゼロ表示信号ＥＺ１１を「Ｌ」と
する。
【０１１７】ここで、ＳＲＡＭブロック３１からのゼロ
表示信号ＥＺ１１が「Ｌ」であることを受信したタイミ
ング制御回路１８は、出力可信号ＳＯＥ１１を「Ｈ」と
して、ＳＲＡＭブロック３１のＳＲＡＭ１からのデータ
出力を中止するとともに、カウントアップ信号ＣＵＰ1
を一時的に「Ｌ」として、アップカウンタＣＮＴＲ1を
カウントアップさせる。この結果、アップカウンタＣＮ
ＴＲ1のカウント値は、インクリメントされる。このイ
ンクリメント結果の値を、以後、「ＮＣＴ１１1」と記
す。
表示信号ＥＺ１１が「Ｌ」であることを受信したタイミ
ング制御回路１８は、出力可信号ＳＯＥ１１を「Ｈ」と
して、ＳＲＡＭブロック３１のＳＲＡＭ１からのデータ
出力を中止するとともに、カウントアップ信号ＣＵＰ1
を一時的に「Ｌ」として、アップカウンタＣＮＴＲ1を
カウントアップさせる。この結果、アップカウンタＣＮ
ＴＲ1のカウント値は、インクリメントされる。このイ
ンクリメント結果の値を、以後、「ＮＣＴ１１1」と記
す。
【０１１８】引き続き、タイミング制御回路１８は、ア
ップカウンタＣＮＴＲ1の出力可信号ＣＯＥ１１1を
「Ｌ」として、アップカウンタＣＮＴＲ1のカウント値
を内部バスＳＲ１１Ｄに出力させる。この結果、内部バ
スＳＲ１１Ｄのデータ値は「ＮＣＴ１１1」となる。こ
の後、タイミング制御回路１８は、ＳＲＡＭブロック３
１のメモリＳＲＡＭ１のライト信号ＳＷＲ１１を一時的
に「Ｌ」として、内部バスＳＲ１１Ｄのデータ値をメモ
リＳＲＡＭ１に格納する。この結果、ＳＲＡＭブロック
３１のメモリＳＲＡＭ１のアドレス「ＸＵ１」にはデー
タ「ＮＣＴ１１1」が格納され、記憶値が更新される。
この後も、タイミング制御回路１８は、アップカウンタ
ＣＮＴＲ1の出力可信号ＣＯＥ１１1を「Ｌ」として、内
部バスデータＳＲ１１Ｄ上のデータ値を「ＮＣＴ１
１1」に維持する。
ップカウンタＣＮＴＲ1の出力可信号ＣＯＥ１１1を
「Ｌ」として、アップカウンタＣＮＴＲ1のカウント値
を内部バスＳＲ１１Ｄに出力させる。この結果、内部バ
スＳＲ１１Ｄのデータ値は「ＮＣＴ１１1」となる。こ
の後、タイミング制御回路１８は、ＳＲＡＭブロック３
１のメモリＳＲＡＭ１のライト信号ＳＷＲ１１を一時的
に「Ｌ」として、内部バスＳＲ１１Ｄのデータ値をメモ
リＳＲＡＭ１に格納する。この結果、ＳＲＡＭブロック
３１のメモリＳＲＡＭ１のアドレス「ＸＵ１」にはデー
タ「ＮＣＴ１１1」が格納され、記憶値が更新される。
この後も、タイミング制御回路１８は、アップカウンタ
ＣＮＴＲ1の出力可信号ＣＯＥ１１1を「Ｌ」として、内
部バスデータＳＲ１１Ｄ上のデータ値を「ＮＣＴ１
１1」に維持する。
【０１１９】また、ラッチ回路２４から上位データＩＤ
Ｕと同時に下位データＩＤＬ（データ値＝「ＸＬ１」）
が出力され、ＳＲＡＭブロック３２のメモリＳＲＡＭ１
へのアドレス指定値「ＸＬ１」のアドレス入力は初めて
であったときには、タイミング制御回路１８は、上記の
ＳＲＡＭブロック３１の場合と同様に、ＳＲＡＭブロッ
ク３２の動作を制御する。なお、タイミング制御回路１
８によるＳＲＡＭブロック３１の動作制御とＳＲＡＭブ
ロック３２の動作制御とは同時に行われる。この結果、
ＳＲＡＭブロック３２のＳＲＡＭ１のアドレス「ＸＬ
１」にはデータ「ＮＣＴ１２1」が格納される。そし
て、ＳＲＡＭブロック３１のメモリＳＲＡＭ１のデータ
値更新とほぼ同時に、ＳＲＡＭブロック３２のメモリＳ
ＲＡＭ１のデータ値更新がなされる。
Ｕと同時に下位データＩＤＬ（データ値＝「ＸＬ１」）
が出力され、ＳＲＡＭブロック３２のメモリＳＲＡＭ１
へのアドレス指定値「ＸＬ１」のアドレス入力は初めて
であったときには、タイミング制御回路１８は、上記の
ＳＲＡＭブロック３１の場合と同様に、ＳＲＡＭブロッ
ク３２の動作を制御する。なお、タイミング制御回路１
８によるＳＲＡＭブロック３１の動作制御とＳＲＡＭブ
ロック３２の動作制御とは同時に行われる。この結果、
ＳＲＡＭブロック３２のＳＲＡＭ１のアドレス「ＸＬ
１」にはデータ「ＮＣＴ１２1」が格納される。そし
て、ＳＲＡＭブロック３１のメモリＳＲＡＭ１のデータ
値更新とほぼ同時に、ＳＲＡＭブロック３２のメモリＳ
ＲＡＭ１のデータ値更新がなされる。
【０１２０】一方、ＳＲＡＭブロック３１のメモリＳＲ
ＡＭ１へのアドレス指定値「ＸＵ１」のアドレス入力が
初めてではなく、そのアドレスにおける記憶内容が、
「ＯＣＴ１１1（≠００００H）」であった場合の動作タ
イミングが図１９に示されている。この図１９に示され
るように、アドレス指定信号ＳＡＤ１１（データ値＝
「ＸＵ１」）が入力し、タイミング制御回路１８によっ
て、ＳＲＡＭブロック３１のメモリＳＲＡＭ１の出力可
信号ＳＯＥ１１が「Ｌ」とされると、ＳＲＡＭブロック
３１のメモリＳＲＡＭ１のアドレス「ＸＵ１」に記憶さ
れている１６ビットデータ「ＯＣＴ１１1」が内部バス
ＳＲ１１Ｄに出力される。
ＡＭ１へのアドレス指定値「ＸＵ１」のアドレス入力が
初めてではなく、そのアドレスにおける記憶内容が、
「ＯＣＴ１１1（≠００００H）」であった場合の動作タ
イミングが図１９に示されている。この図１９に示され
るように、アドレス指定信号ＳＡＤ１１（データ値＝
「ＸＵ１」）が入力し、タイミング制御回路１８によっ
て、ＳＲＡＭブロック３１のメモリＳＲＡＭ１の出力可
信号ＳＯＥ１１が「Ｌ」とされると、ＳＲＡＭブロック
３１のメモリＳＲＡＭ１のアドレス「ＸＵ１」に記憶さ
れている１６ビットデータ「ＯＣＴ１１1」が内部バス
ＳＲ１１Ｄに出力される。
【０１２１】このデータ値は、カウンタ・比較器ブロッ
クＣＣ１の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、否定的な判定がなさ
れ、比較器ＣＭＰは、ノットゼロ表示信号ＮＺ１１を
「Ｌ」とする。
クＣＣ１の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、否定的な判定がなさ
れ、比較器ＣＭＰは、ノットゼロ表示信号ＮＺ１１を
「Ｌ」とする。
【０１２２】ここで、ＳＲＡＭブロック３１からのノッ
トゼロ表示信号ＮＺ１１が「Ｌ」であることを受信した
タイミング制御回路１８は、上述のカウントアップ動作
やメモリ書きこみ動作を行わないで、カウント出力可信
号ＳＯＥ１１を「Ｌ」とし続け、ＳＲＡＭブロック３１
のメモリＳＲＡＭ１からのデータ出力を継続させる。
トゼロ表示信号ＮＺ１１が「Ｌ」であることを受信した
タイミング制御回路１８は、上述のカウントアップ動作
やメモリ書きこみ動作を行わないで、カウント出力可信
号ＳＯＥ１１を「Ｌ」とし続け、ＳＲＡＭブロック３１
のメモリＳＲＡＭ１からのデータ出力を継続させる。
【０１２３】また、ラッチ回路２４から上位データＩＤ
Ｕと同時に下位データＩＤＬ（データ値＝「ＸＬ１」）
が出力され、ＳＲＡＭブロック３２のメモリＳＲＡＭ１
へのアドレス指定値「ＸＬ１」のアドレス入力が初めて
ではなかったときには、タイミング制御回路１８は、上
記のＳＲＡＭブロック３１の場合と同様に、ＳＲＡＭブ
ロック３２の動作を制御する。なお、タイミング制御回
路１８によるＳＲＡＭブロック３１の動作制御とＳＲＡ
Ｍブロック３２の動作制御とは同時に行われる。
Ｕと同時に下位データＩＤＬ（データ値＝「ＸＬ１」）
が出力され、ＳＲＡＭブロック３２のメモリＳＲＡＭ１
へのアドレス指定値「ＸＬ１」のアドレス入力が初めて
ではなかったときには、タイミング制御回路１８は、上
記のＳＲＡＭブロック３１の場合と同様に、ＳＲＡＭブ
ロック３２の動作を制御する。なお、タイミング制御回
路１８によるＳＲＡＭブロック３１の動作制御とＳＲＡ
Ｍブロック３２の動作制御とは同時に行われる。
【０１２４】以上のようにして、内部データバスＳＲ１
１Ｄ，ＳＲ１２Ｄ上に、上位データＩＤＵ及び下位デー
タＩＤＬに応じたデータが出力され、ラッチブロック３
５に入力する。ラッチブロック３５では、上位データＩ
ＤＵ及び下位データＩＤＬに応じたデータが、ＡＮＤ回
路ＡＮＤ１0〜ＡＮＤ１31及びＯＲ回路ＯＲ１0〜ＯＲ１
15を順次介することにより、上述の受信アドレスの上位
３２ビットの値「ＭＲＤ１」に応じた１６ビットの整理
番号データに加工される。そして、当該整理番号データ
が、ラッチブロック３５のラッチ回路ＬＴＣＨ１に入力
する。ここで、ラッチブロック３５のマスクデータレジ
スタＭＫＲ１１には、上述のように「ＦＦＦＦＦＦＦＦ
Ｈ」が設定されているので、マスクは一切行われない。
なお、最初のデータフレームの場合には、ラッチブロッ
ク３５のラッチ回路ＬＴＣＨ１のデータ入力は「８００
１Ｈ」となる。
１Ｄ，ＳＲ１２Ｄ上に、上位データＩＤＵ及び下位デー
タＩＤＬに応じたデータが出力され、ラッチブロック３
５に入力する。ラッチブロック３５では、上位データＩ
ＤＵ及び下位データＩＤＬに応じたデータが、ＡＮＤ回
路ＡＮＤ１0〜ＡＮＤ１31及びＯＲ回路ＯＲ１0〜ＯＲ１
15を順次介することにより、上述の受信アドレスの上位
３２ビットの値「ＭＲＤ１」に応じた１６ビットの整理
番号データに加工される。そして、当該整理番号データ
が、ラッチブロック３５のラッチ回路ＬＴＣＨ１に入力
する。ここで、ラッチブロック３５のマスクデータレジ
スタＭＫＲ１１には、上述のように「ＦＦＦＦＦＦＦＦ
Ｈ」が設定されているので、マスクは一切行われない。
なお、最初のデータフレームの場合には、ラッチブロッ
ク３５のラッチ回路ＬＴＣＨ１のデータ入力は「８００
１Ｈ」となる。
【０１２５】引き続き、タイミング制御回路１８は、図
１８及び図１９に示されるようにラッチ信号ＬＴ１１Ｃ
を一時的に「Ｌ」とする。そして、図１８の場合には、
カウント出力可信号ＣＯＥ１１（ＣＯＥ１２）を「Ｈ」
とし、また、図１９の場合には、出力可信号ＳＯＥ１１
（ＳＯＥ１２）を「Ｈ」として、内部データバスＳＤ１
１Ｄへのデータ出力を終了する。この結果、ラッチブロ
ック３５のラッチ回路ＬＴＣＨ１には、そのときのデー
タ入力値（図１８では「ＸＮ１」、図１９では「ＸＯ
１」）をラッチし、第１識別上位データＳＡ１１Ｄとし
て出力する。なお、第１識別上位データＳＡ１１Ｄとし
てデータ値「ＸＮ１」が出力される場合には、受信アド
レスの上位３２ビットが新たな値であった場合を意味
し、一方、第１識別上位データＳＡ１１Ｄとしてデータ
値「ＸＯ１」が出力される場合には、受信アドレスの上
位３２ビットが既に入力したことのある値であった場合
を意味している。
１８及び図１９に示されるようにラッチ信号ＬＴ１１Ｃ
を一時的に「Ｌ」とする。そして、図１８の場合には、
カウント出力可信号ＣＯＥ１１（ＣＯＥ１２）を「Ｈ」
とし、また、図１９の場合には、出力可信号ＳＯＥ１１
（ＳＯＥ１２）を「Ｈ」として、内部データバスＳＤ１
１Ｄへのデータ出力を終了する。この結果、ラッチブロ
ック３５のラッチ回路ＬＴＣＨ１には、そのときのデー
タ入力値（図１８では「ＸＮ１」、図１９では「ＸＯ
１」）をラッチし、第１識別上位データＳＡ１１Ｄとし
て出力する。なお、第１識別上位データＳＡ１１Ｄとし
てデータ値「ＸＮ１」が出力される場合には、受信アド
レスの上位３２ビットが新たな値であった場合を意味
し、一方、第１識別上位データＳＡ１１Ｄとしてデータ
値「ＸＯ１」が出力される場合には、受信アドレスの上
位３２ビットが既に入力したことのある値であった場合
を意味している。
【０１２６】こうして、フェーズＴ０１が終了すると、
図１７に戻り、次に、タイミング制御回路１８は、出力
指示信号ＦＲＤを再度「Ｌ」として、ＭＡＣコントロー
ラ１２に対してフレームデータの出力を許可する。この
フレームデータ出力指示信号ＦＲＤを受信したＭＡＣコ
ントローラ１２は、フレームデータの次の３２ビット分
（データ値＝「ＭＲＤ２」）をＭＡＣデータＭＲＤ
［０：３１］として、順番検出回路１４へ向けて出力す
る。
図１７に戻り、次に、タイミング制御回路１８は、出力
指示信号ＦＲＤを再度「Ｌ」として、ＭＡＣコントロー
ラ１２に対してフレームデータの出力を許可する。この
フレームデータ出力指示信号ＦＲＤを受信したＭＡＣコ
ントローラ１２は、フレームデータの次の３２ビット分
（データ値＝「ＭＲＤ２」）をＭＡＣデータＭＲＤ
［０：３１］として、順番検出回路１４へ向けて出力す
る。
【０１２７】かかるＭＡＣデータバスＭＲＤ［０：３
１］へのフレームデータの出力中に、タイミング制御回
路１８は、前回のフレームデータの出力の場合と同様
に、ＦＩＦＯバッファ１６へ向けてシフトイン信号ＦＳ
Ｉを出力する。シフトイン信号ＦＳＩを受信したＦＩＦ
Ｏバッファ１６は、ＭＡＣデータＭＲＤ［０：３１］を
内部に格納する。
１］へのフレームデータの出力中に、タイミング制御回
路１８は、前回のフレームデータの出力の場合と同様
に、ＦＩＦＯバッファ１６へ向けてシフトイン信号ＦＳ
Ｉを出力する。シフトイン信号ＦＳＩを受信したＦＩＦ
Ｏバッファ１６は、ＭＡＣデータＭＲＤ［０：３１］を
内部に格納する。
【０１２８】また、タイミング制御回路１８は、最初の
フレームデータの出力の場合と同様に、シフトイン信号
ＦＳＩの出力とほぼ同時に、順番検出回路１４のラッチ
回路２４（図２参照）へ向けてラッチ信号ＭＣＤＬを出
力する。そして、ラッチ回路２４は、ラッチしたデータ
の上位１６ビット分（データ値＝「ＸＵ２」）を上位デ
ータＩＤＵ、下位１６ビット分（データ値＝「ＸＬ
２」）を下位データＩＤＬとして、第１ビット幅縮小回
路へ向けて出力する。
フレームデータの出力の場合と同様に、シフトイン信号
ＦＳＩの出力とほぼ同時に、順番検出回路１４のラッチ
回路２４（図２参照）へ向けてラッチ信号ＭＣＤＬを出
力する。そして、ラッチ回路２４は、ラッチしたデータ
の上位１６ビット分（データ値＝「ＸＵ２」）を上位デ
ータＩＤＵ、下位１６ビット分（データ値＝「ＸＬ
２」）を下位データＩＤＬとして、第１ビット幅縮小回
路へ向けて出力する。
【０１２９】この後、タイミング制御回路１８は、出力
指示信号ＦＲＤの出力を終了させる。そして、フェーズ
Ｔ０２の処理を開始する。
指示信号ＦＲＤの出力を終了させる。そして、フェーズ
Ｔ０２の処理を開始する。
【０１３０】フェーズＴ０２においては、図２０に示さ
れるように、タイミング制御回路１８が、アドレス指定
信号Ａ１６を「１」とする。この結果、第１ビット幅縮
小回路３０におけるＳＲＡＭブロック３１内のメモリＳ
ＲＡＭ１に対するアドレス指定値は「１００００H＋Ｘ
Ｕ２」となる。そして、ＳＲＡＭブロック３１のメモリ
ＳＲＡＭ１の出力可信号ＳＯＥ１１を出力する。
れるように、タイミング制御回路１８が、アドレス指定
信号Ａ１６を「１」とする。この結果、第１ビット幅縮
小回路３０におけるＳＲＡＭブロック３１内のメモリＳ
ＲＡＭ１に対するアドレス指定値は「１００００H＋Ｘ
Ｕ２」となる。そして、ＳＲＡＭブロック３１のメモリ
ＳＲＡＭ１の出力可信号ＳＯＥ１１を出力する。
【０１３１】出力可信号ＳＯＥ１１を受信したＳＲＡＭ
ブロック３１のメモリＳＲＡＭ１は、アドレス「１００
００H＋ＸＵ２」に記憶している１６ビットデータを内
部バスＳＲ１１Ｄに出力する。なお、図２０には、ＳＲ
ＡＭブロック３１のメモリＳＲＡＭ１へのアドレス指定
値「１００００H＋ＸＵ２」のアドレス入力は初めてで
あり、そのアドレスにおける記憶内容は「００００H」
であった場合のタイミングチャートが示されている。例
えば、最初のデータフレームの受信の場合には、メモリ
ＳＲＡＭ１の記憶内容は全アドレスにおいて「００００
Ｈ」なので、内部バスＳＲ１１Ｄ上のデータ値は「００
００Ｈ」となる。
ブロック３１のメモリＳＲＡＭ１は、アドレス「１００
００H＋ＸＵ２」に記憶している１６ビットデータを内
部バスＳＲ１１Ｄに出力する。なお、図２０には、ＳＲ
ＡＭブロック３１のメモリＳＲＡＭ１へのアドレス指定
値「１００００H＋ＸＵ２」のアドレス入力は初めてで
あり、そのアドレスにおける記憶内容は「００００H」
であった場合のタイミングチャートが示されている。例
えば、最初のデータフレームの受信の場合には、メモリ
ＳＲＡＭ１の記憶内容は全アドレスにおいて「００００
Ｈ」なので、内部バスＳＲ１１Ｄ上のデータ値は「００
００Ｈ」となる。
【０１３２】このデータ値は、カウンタ・比較器ブロッ
クＣＣ１の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、肯定的な判定がなさ
れ、比較器ＣＭＰは、ゼロ表示信号ＥＺ１１を「Ｌ」と
する。
クＣＣ１の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、肯定的な判定がなさ
れ、比較器ＣＭＰは、ゼロ表示信号ＥＺ１１を「Ｌ」と
する。
【０１３３】ここで、ＳＲＡＭブロック３１からのゼロ
表示信号ＥＺ１１が「Ｌ」であることを受信したタイミ
ング制御回路１８は、出力可信号ＳＯＥ１１を「Ｈ」と
して、ＳＲＡＭブロック３１のＳＲＡＭ１からのデータ
出力を中止するとともに、カウントアップ信号ＣＵＰ2
を一時的に「Ｌ」として、アップカウンタＣＮＴＲ2を
カウントアップさせる。この結果、アップカウンタＣＮ
ＴＲ2のカウント値は、インクリメントされる。このイ
ンクリメント結果の値を、以後、「ＮＣＴ１１2」と記
す。
表示信号ＥＺ１１が「Ｌ」であることを受信したタイミ
ング制御回路１８は、出力可信号ＳＯＥ１１を「Ｈ」と
して、ＳＲＡＭブロック３１のＳＲＡＭ１からのデータ
出力を中止するとともに、カウントアップ信号ＣＵＰ2
を一時的に「Ｌ」として、アップカウンタＣＮＴＲ2を
カウントアップさせる。この結果、アップカウンタＣＮ
ＴＲ2のカウント値は、インクリメントされる。このイ
ンクリメント結果の値を、以後、「ＮＣＴ１１2」と記
す。
【０１３４】引き続き、タイミング制御回路１８は、ア
ップカウンタＣＮＴＲ2の出力可信号ＣＯＥ１１2を
「Ｌ」として、アップカウンタＣＮＴＲ2のカウント値
を内部バスＳＲ１１Ｄに出力させる。この結果、内部バ
スＳＲ１１Ｄのデータ値は「ＮＣＴ１１2」となる。こ
の後、タイミング制御回路１８は、ＳＲＡＭブロック３
１のメモリＳＲＡＭ１のライト信号ＳＷＲ１１を一時的
に「Ｌ」として、内部バスＳＲ１１Ｄのデータ値をメモ
リＳＲＡＭ１に格納する。この結果、ＳＲＡＭブロック
３１のメモリＳＲＡＭ１のアドレス「１００００H＋Ｘ
Ｕ２」にはデータ「ＮＣＴ１１2」が格納され、記憶値
が更新される。この後も、タイミング制御回路１８は、
アップカウンタＣＮＴＲ2の出力可信号ＣＯＥ１１2を
「Ｌ」として、内部バスデータＳＲ１１Ｄ上のデータ値
を「ＮＣＴ１１2」に維持する。
ップカウンタＣＮＴＲ2の出力可信号ＣＯＥ１１2を
「Ｌ」として、アップカウンタＣＮＴＲ2のカウント値
を内部バスＳＲ１１Ｄに出力させる。この結果、内部バ
スＳＲ１１Ｄのデータ値は「ＮＣＴ１１2」となる。こ
の後、タイミング制御回路１８は、ＳＲＡＭブロック３
１のメモリＳＲＡＭ１のライト信号ＳＷＲ１１を一時的
に「Ｌ」として、内部バスＳＲ１１Ｄのデータ値をメモ
リＳＲＡＭ１に格納する。この結果、ＳＲＡＭブロック
３１のメモリＳＲＡＭ１のアドレス「１００００H＋Ｘ
Ｕ２」にはデータ「ＮＣＴ１１2」が格納され、記憶値
が更新される。この後も、タイミング制御回路１８は、
アップカウンタＣＮＴＲ2の出力可信号ＣＯＥ１１2を
「Ｌ」として、内部バスデータＳＲ１１Ｄ上のデータ値
を「ＮＣＴ１１2」に維持する。
【０１３５】また、ラッチ回路２４から上位データＩＤ
Ｕと同時に下位データＩＤＬ（データ値＝「ＸＬ２」）
が出力され、ＳＲＡＭブロック３２のメモリＳＲＡＭ１
へのアドレス指定値「１００００H＋ＸＬ２」のアドレ
ス入力は初めてであったときには、タイミング制御回路
１８は、上記のＳＲＡＭブロック３１の場合と同様に、
ＳＲＡＭブロック３２の動作を制御する。なお、タイミ
ング制御回路１８によるＳＲＡＭブロック３１の動作制
御とＳＲＡＭブロック３２の動作制御とは同時に行われ
る。この結果、ＳＲＡＭブロック３２のＳＲＡＭ１のア
ドレス「１００００H＋ＸＬ２」にはデータ「ＮＣＴ１
２2」が格納される。そして、ＳＲＡＭブロック３１の
メモリＳＲＡＭ１のデータ値更新とほぼ同時に、ＳＲＡ
Ｍブロック３２のメモリＳＲＡＭ１のデータ値更新がな
される。
Ｕと同時に下位データＩＤＬ（データ値＝「ＸＬ２」）
が出力され、ＳＲＡＭブロック３２のメモリＳＲＡＭ１
へのアドレス指定値「１００００H＋ＸＬ２」のアドレ
ス入力は初めてであったときには、タイミング制御回路
１８は、上記のＳＲＡＭブロック３１の場合と同様に、
ＳＲＡＭブロック３２の動作を制御する。なお、タイミ
ング制御回路１８によるＳＲＡＭブロック３１の動作制
御とＳＲＡＭブロック３２の動作制御とは同時に行われ
る。この結果、ＳＲＡＭブロック３２のＳＲＡＭ１のア
ドレス「１００００H＋ＸＬ２」にはデータ「ＮＣＴ１
２2」が格納される。そして、ＳＲＡＭブロック３１の
メモリＳＲＡＭ１のデータ値更新とほぼ同時に、ＳＲＡ
Ｍブロック３２のメモリＳＲＡＭ１のデータ値更新がな
される。
【０１３６】一方、ＳＲＡＭブロック３１のメモリＳＲ
ＡＭ１へのアドレス指定値「１００００＋ＸＵ２」のア
ドレス入力が初めてではなく、そのアドレスにおける記
憶内容が、「ＯＣＴ１１2（≠００００H）」であった場
合の動作タイミングが図２１に示されている。この図２
１に示されるように、アドレス指定値「１００００H＋
ＸＵ２」が入力し、タイミング制御回路１８によって、
ＳＲＡＭブロック３１のメモリＳＲＡＭ１の出力可信号
ＳＯＥ１１が「Ｌ」とされると、ＳＲＡＭブロック３１
のメモリＳＲＡＭ１のアドレス「１００００＋ＸＵ２」
に記憶されている１６ビットデータ「ＯＣＴ１１2」が
内部バスＳＲ１１Ｄに出力される。
ＡＭ１へのアドレス指定値「１００００＋ＸＵ２」のア
ドレス入力が初めてではなく、そのアドレスにおける記
憶内容が、「ＯＣＴ１１2（≠００００H）」であった場
合の動作タイミングが図２１に示されている。この図２
１に示されるように、アドレス指定値「１００００H＋
ＸＵ２」が入力し、タイミング制御回路１８によって、
ＳＲＡＭブロック３１のメモリＳＲＡＭ１の出力可信号
ＳＯＥ１１が「Ｌ」とされると、ＳＲＡＭブロック３１
のメモリＳＲＡＭ１のアドレス「１００００＋ＸＵ２」
に記憶されている１６ビットデータ「ＯＣＴ１１2」が
内部バスＳＲ１１Ｄに出力される。
【０１３７】このデータ値は、カウンタ・比較器ブロッ
クＣＣ１の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、否定的な判定がなさ
れ、比較器ＣＭＰは、ノットゼロ表示信号ＮＺ１１を
「Ｌ」とする。
クＣＣ１の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、否定的な判定がなさ
れ、比較器ＣＭＰは、ノットゼロ表示信号ＮＺ１１を
「Ｌ」とする。
【０１３８】ここで、ＳＲＡＭブロック３１からのノッ
トゼロ表示信号ＮＺ１１が「Ｌ」であることを受信した
タイミング制御回路１８は、上述のカウントアップ動作
やメモリ書きこみ動作を行わないで、カウント出力可信
号ＳＯＥ１１を「Ｌ」とし続け、ＳＲＡＭブロック３１
のメモリＳＲＡＭ１からのデータ出力を継続させる。
トゼロ表示信号ＮＺ１１が「Ｌ」であることを受信した
タイミング制御回路１８は、上述のカウントアップ動作
やメモリ書きこみ動作を行わないで、カウント出力可信
号ＳＯＥ１１を「Ｌ」とし続け、ＳＲＡＭブロック３１
のメモリＳＲＡＭ１からのデータ出力を継続させる。
【０１３９】また、ラッチ回路２４から上位データＩＤ
Ｕと同時に下位データＩＤＬ（データ値＝「ＸＬ２」）
が出力され、ＳＲＡＭブロック３２のメモリＳＲＡＭ１
へのアドレス指定値「１００００H＋ＸＬ２」のアドレ
ス入力が初めてではなかったときには、タイミング制御
回路１８は、上記のＳＲＡＭブロック３１の場合と同様
に、ＳＲＡＭブロック３２の動作を制御する。なお、タ
イミング制御回路１８によるＳＲＡＭブロック３１の動
作制御とＳＲＡＭブロック３２の動作制御とは同時に行
われる。
Ｕと同時に下位データＩＤＬ（データ値＝「ＸＬ２」）
が出力され、ＳＲＡＭブロック３２のメモリＳＲＡＭ１
へのアドレス指定値「１００００H＋ＸＬ２」のアドレ
ス入力が初めてではなかったときには、タイミング制御
回路１８は、上記のＳＲＡＭブロック３１の場合と同様
に、ＳＲＡＭブロック３２の動作を制御する。なお、タ
イミング制御回路１８によるＳＲＡＭブロック３１の動
作制御とＳＲＡＭブロック３２の動作制御とは同時に行
われる。
【０１４０】以上のようにして、内部データバスＳＲ１
１Ｄ，ＳＲ１２Ｄ上に、上位データＩＤＵ及び下位デー
タＩＤＬに応じたデータが出力され、ラッチブロック３
６に入力する。ラッチブロック３６では、上位データＩ
ＤＵ及び下位データＩＤＬに応じたデータが、ＡＮＤ回
路ＡＮＤ１0〜ＡＮＤ１31及びＯＲ回路ＯＲ１0〜ＯＲ１
15を順次介することにより、上述の受信アドレスの上位
３２ビットの値「ＭＲＤ２」に応じた１６ビットの整理
番号データに加工される。そして、当該整理番号データ
が、ラッチブロック３６のラッチ回路ＬＴＣＨ１に入力
する。ここで、ラッチブロック３６のマスクデータレジ
スタＭＫＲ１２には、上述のように「ＦＦＦＦ００００
Ｈ」が設定されているので、下位データＩＤＬに応じた
データがマスクされる。したがって、なお、最初のデー
タフレームの場合には、ラッチブロック３６のラッチ回
路ＬＴＣＨ１のデータ入力は「０００１Ｈ」となる。
１Ｄ，ＳＲ１２Ｄ上に、上位データＩＤＵ及び下位デー
タＩＤＬに応じたデータが出力され、ラッチブロック３
６に入力する。ラッチブロック３６では、上位データＩ
ＤＵ及び下位データＩＤＬに応じたデータが、ＡＮＤ回
路ＡＮＤ１0〜ＡＮＤ１31及びＯＲ回路ＯＲ１0〜ＯＲ１
15を順次介することにより、上述の受信アドレスの上位
３２ビットの値「ＭＲＤ２」に応じた１６ビットの整理
番号データに加工される。そして、当該整理番号データ
が、ラッチブロック３６のラッチ回路ＬＴＣＨ１に入力
する。ここで、ラッチブロック３６のマスクデータレジ
スタＭＫＲ１２には、上述のように「ＦＦＦＦ００００
Ｈ」が設定されているので、下位データＩＤＬに応じた
データがマスクされる。したがって、なお、最初のデー
タフレームの場合には、ラッチブロック３６のラッチ回
路ＬＴＣＨ１のデータ入力は「０００１Ｈ」となる。
【０１４１】引き続き、タイミング制御回路１８は、図
２０及び図２１に示されるようにラッチ信号ＬＴ１２Ｃ
を一時的に「Ｌ」とする。そして、図２０の場合には、
カウント出力可信号ＣＯＥ１１（ＣＯＥ１２）を「Ｈ」
とし、また、図２１の場合には、出力可信号ＳＯＥ１１
（ＳＯＥ１２）を「Ｈ」として、内部データバスＳＤ１
１Ｄ（ＳＤ１２Ｄ）へのデータ出力を終了する。この結
果、ラッチブロック３６のラッチ回路ＬＴＣＨ１には、
そのときのデータ入力値（図２０では「ＸＮ２」、図２
１では「ＸＯ２」）をラッチし、第１識別下位データＳ
Ａ１２Ｄとして出力する。なお、第１識別下位データＳ
Ａ１２Ｄとしてデータ値「ＸＮ２」が出力される場合に
は、受信アドレスの下位１６ビットが新たな値であった
場合を意味し、一方、第１識別下位データＳＡ１２Ｄと
してデータ値「ＸＯ２」が出力される場合には、受信ア
ドレスの下位１６ビットが既に入力したことのある値で
あった場合を意味している。
２０及び図２１に示されるようにラッチ信号ＬＴ１２Ｃ
を一時的に「Ｌ」とする。そして、図２０の場合には、
カウント出力可信号ＣＯＥ１１（ＣＯＥ１２）を「Ｈ」
とし、また、図２１の場合には、出力可信号ＳＯＥ１１
（ＳＯＥ１２）を「Ｈ」として、内部データバスＳＤ１
１Ｄ（ＳＤ１２Ｄ）へのデータ出力を終了する。この結
果、ラッチブロック３６のラッチ回路ＬＴＣＨ１には、
そのときのデータ入力値（図２０では「ＸＮ２」、図２
１では「ＸＯ２」）をラッチし、第１識別下位データＳ
Ａ１２Ｄとして出力する。なお、第１識別下位データＳ
Ａ１２Ｄとしてデータ値「ＸＮ２」が出力される場合に
は、受信アドレスの下位１６ビットが新たな値であった
場合を意味し、一方、第１識別下位データＳＡ１２Ｄと
してデータ値「ＸＯ２」が出力される場合には、受信ア
ドレスの下位１６ビットが既に入力したことのある値で
あった場合を意味している。
【０１４２】以上のようにして、フレームデータにおけ
る４８ビットの受信アドレスに応じて、１６ビットの第
１識別上位データＳＡ１１Ｄ及び１６ビットの第１識別
下位データＳＡ１２Ｄから成る３２ビットの第１識別デ
ータが出力される。こうしてフェーズＴ０２を終了す
る。
る４８ビットの受信アドレスに応じて、１６ビットの第
１識別上位データＳＡ１１Ｄ及び１６ビットの第１識別
下位データＳＡ１２Ｄから成る３２ビットの第１識別デ
ータが出力される。こうしてフェーズＴ０２を終了す
る。
【０１４３】引き続き、フェーズＴ０３を開始する。こ
のフェーズＴ０３では、第１ビット幅縮小回路３０から
出力された第１識別上位データＳＡ１１Ｄ及び第１識別
下位データＳＡ１２Ｄは、第２ビット幅縮小回路４０に
入力する。ここで、第１識別上位データＳＡ１１Ｄは、
第２ビット幅縮小回路４０のＳＲＡＭブロック４１に入
力し、第１識別下位データＳＡ１２Ｄは、第２ビット幅
縮小回路４０のＳＲＡＭブロック４２に入力する。
のフェーズＴ０３では、第１ビット幅縮小回路３０から
出力された第１識別上位データＳＡ１１Ｄ及び第１識別
下位データＳＡ１２Ｄは、第２ビット幅縮小回路４０に
入力する。ここで、第１識別上位データＳＡ１１Ｄは、
第２ビット幅縮小回路４０のＳＲＡＭブロック４１に入
力し、第１識別下位データＳＡ１２Ｄは、第２ビット幅
縮小回路４０のＳＲＡＭブロック４２に入力する。
【０１４４】ＳＲＡＭブロック４１では、第１識別上位
データＳＡ１１Ｄの値がそのまま、メモリＳＲＡＭ２の
アドレス指定信号ＳＡＤ２１の値となる。例えば、最初
のデータフレームの場合には、第１識別上位データＳＡ
１１Ｄの値は「８００１Ｈ」なので、メモリＳＲＡＭ２
に対する指定アドレス値は「８００１Ｈ」となる。
データＳＡ１１Ｄの値がそのまま、メモリＳＲＡＭ２の
アドレス指定信号ＳＡＤ２１の値となる。例えば、最初
のデータフレームの場合には、第１識別上位データＳＡ
１１Ｄの値は「８００１Ｈ」なので、メモリＳＲＡＭ２
に対する指定アドレス値は「８００１Ｈ」となる。
【０１４５】ここで、アドレス指定信号ＳＡＤ２１の値
として「ＸＮ１」がＳＲＡＭブロック４１のメモリＳＲ
ＡＭ２に入力したとき、タイミング制御回路１８は、図
２２に示されるように、ＳＲＡＭブロック４１のメモリ
ＳＲＡＭ２の出力可信号ＳＯＥ２１を出力する。出力可
信号ＳＯＥ２１を受信したメモリＳＲＡＭ２は、アドレ
ス「ＸＮ１」に記憶している１６ビットデータを内部バ
スＳＲ２１Ｄに出力する。ここでは、アドレス「ＸＮ
１」は初期化後、初めて指定されるアドレスなので、そ
の記憶内容は「００００Ｈ」であり、内部バスＳＲ２１
Ｄ上のデータ値は「００００Ｈ」となる。このデータ値
は、カウンタ・比較器ブロックＣＣ２の比較器ＣＭＰに
入力し、「００００Ｈ」であるか否かが判定される。こ
こでは、肯定的な判定がなされ、カウンタ・比較器ブロ
ックＣＣ２の比較器ＣＭＰは、ゼロ表示信号を「Ｌ」と
する。
として「ＸＮ１」がＳＲＡＭブロック４１のメモリＳＲ
ＡＭ２に入力したとき、タイミング制御回路１８は、図
２２に示されるように、ＳＲＡＭブロック４１のメモリ
ＳＲＡＭ２の出力可信号ＳＯＥ２１を出力する。出力可
信号ＳＯＥ２１を受信したメモリＳＲＡＭ２は、アドレ
ス「ＸＮ１」に記憶している１６ビットデータを内部バ
スＳＲ２１Ｄに出力する。ここでは、アドレス「ＸＮ
１」は初期化後、初めて指定されるアドレスなので、そ
の記憶内容は「００００Ｈ」であり、内部バスＳＲ２１
Ｄ上のデータ値は「００００Ｈ」となる。このデータ値
は、カウンタ・比較器ブロックＣＣ２の比較器ＣＭＰに
入力し、「００００Ｈ」であるか否かが判定される。こ
こでは、肯定的な判定がなされ、カウンタ・比較器ブロ
ックＣＣ２の比較器ＣＭＰは、ゼロ表示信号を「Ｌ」と
する。
【０１４６】ＳＲＡＭブロック４１からのゼロ表示信号
を受信したタイミング制御回路１８は、出力可信号ＳＯ
Ｅ２１を「Ｈ」として、ＳＲＡＭブロック４１のＳＲＡ
Ｍ２からのデータ出力を中止するとともに、カウンタ・
比較器ブロックＣＣ２のカウントアップ信号ＣＵＰ２１
を一時的に「Ｌ」として、アップカウンタＣＮＴＲをカ
ウントアップさせる。この結果、アップカウンタＣＮＴ
Ｒのカウント値は、インクリメントされる。このインク
リメント結果の値を、以後、「ＮＣＴ２１」と記す。例
えば、最初のデータフレームの場合には、「ＮＣＴ２１
＝０００１Ｈ」となる。
を受信したタイミング制御回路１８は、出力可信号ＳＯ
Ｅ２１を「Ｈ」として、ＳＲＡＭブロック４１のＳＲＡ
Ｍ２からのデータ出力を中止するとともに、カウンタ・
比較器ブロックＣＣ２のカウントアップ信号ＣＵＰ２１
を一時的に「Ｌ」として、アップカウンタＣＮＴＲをカ
ウントアップさせる。この結果、アップカウンタＣＮＴ
Ｒのカウント値は、インクリメントされる。このインク
リメント結果の値を、以後、「ＮＣＴ２１」と記す。例
えば、最初のデータフレームの場合には、「ＮＣＴ２１
＝０００１Ｈ」となる。
【０１４７】引き続き、タイミング制御回路１８は、ア
ップカウンタＣＮＴＲの出力可信号ＣＯＥ２１を「Ｌ」
として、アップカウンタＣＮＴＲのカウント値を内部バ
スＳＲ２１Ｄに出力させる。この結果、内部バスＳＲ２
１Ｄのデータ値は「ＮＣＴ２１」となる。この後、タイ
ミング制御回路１８は、ＳＲＡＭブロック４１のメモリ
ＳＲＡＭ２のライト信号ＳＷＲ２１を一時的に「Ｌ」と
して、内部バスＳＲ２１Ｄのデータ値をメモリＳＲＡＭ
２に格納する。この結果、ＳＲＡＭブロック４１のメモ
リＳＲＡＭ２のアドレス「ＸＮ１」にはデータ「ＮＣＴ
２１」が格納され、記憶値が更新される。この後も、タ
イミング制御回路１８は、アップカウンタＣＮＴＲの出
力可信号ＣＯＥ２１を「Ｌ」として、内部バスデータＳ
Ｒ２１Ｄ上のデータ値を「ＮＣＴ２１」に維持する。
ップカウンタＣＮＴＲの出力可信号ＣＯＥ２１を「Ｌ」
として、アップカウンタＣＮＴＲのカウント値を内部バ
スＳＲ２１Ｄに出力させる。この結果、内部バスＳＲ２
１Ｄのデータ値は「ＮＣＴ２１」となる。この後、タイ
ミング制御回路１８は、ＳＲＡＭブロック４１のメモリ
ＳＲＡＭ２のライト信号ＳＷＲ２１を一時的に「Ｌ」と
して、内部バスＳＲ２１Ｄのデータ値をメモリＳＲＡＭ
２に格納する。この結果、ＳＲＡＭブロック４１のメモ
リＳＲＡＭ２のアドレス「ＸＮ１」にはデータ「ＮＣＴ
２１」が格納され、記憶値が更新される。この後も、タ
イミング制御回路１８は、アップカウンタＣＮＴＲの出
力可信号ＣＯＥ２１を「Ｌ」として、内部バスデータＳ
Ｒ２１Ｄ上のデータ値を「ＮＣＴ２１」に維持する。
【０１４８】また、第１ビット幅縮小回路３０からＳＲ
ＡＭブロック４１への第１識別上位データＳＡ１１Ｄの
入力と同時に、ＳＲＡＭブロック４２に第１識別下位デ
ータＳＡ１２Ｄ（ここでは、データ値が「ＸＮ２」）が
入力すると、タイミング制御回路１８は、上記のＳＲＡ
Ｍブロック４１の場合と同様に、ＳＲＡＭブロック４２
の動作を制御する。なお、タイミング制御回路１８によ
るＳＲＡＭブロック４１の動作制御とＳＲＡＭブロック
４２の動作制御とは同時に行われる。この結果、ＳＲＡ
Ｍブロック４２のメモリＳＲＡＭ２のアドレス「ＸＮ
２」にはデータ「ＮＣＴ２２」が格納される。そして、
ＳＲＡＭブロック４１のメモリＳＲＡＭ２のデータ値更
新とほぼ同時に、ＳＲＡＭブロック４２のメモリＳＲＡ
Ｍ２のデータ値更新がなされる。
ＡＭブロック４１への第１識別上位データＳＡ１１Ｄの
入力と同時に、ＳＲＡＭブロック４２に第１識別下位デ
ータＳＡ１２Ｄ（ここでは、データ値が「ＸＮ２」）が
入力すると、タイミング制御回路１８は、上記のＳＲＡ
Ｍブロック４１の場合と同様に、ＳＲＡＭブロック４２
の動作を制御する。なお、タイミング制御回路１８によ
るＳＲＡＭブロック４１の動作制御とＳＲＡＭブロック
４２の動作制御とは同時に行われる。この結果、ＳＲＡ
Ｍブロック４２のメモリＳＲＡＭ２のアドレス「ＸＮ
２」にはデータ「ＮＣＴ２２」が格納される。そして、
ＳＲＡＭブロック４１のメモリＳＲＡＭ２のデータ値更
新とほぼ同時に、ＳＲＡＭブロック４２のメモリＳＲＡ
Ｍ２のデータ値更新がなされる。
【０１４９】一方、ＳＲＡＭブロック４１のメモリＳＲ
ＡＭ２へのアドレス指定値「ＸＯ１」であった場合の動
作タイミングが図２３に示されている。この図２３に示
されるように、アドレス指定信号ＳＡＤ２１（データ値
＝「ＸＯ１」）が入力し、タイミング制御回路１８によ
って、ＳＲＡＭブロック４１のメモリＳＲＡＭ２の出力
可信号ＳＯＥ２１が「Ｌ」とされると、ＳＲＡＭブロッ
ク４１のメモリＳＲＡＭ２のアドレス「ＸＯ１」に記憶
されている１６ビットデータ「ＯＣＴ２１」が内部バス
ＳＲ２１Ｄに出力される。
ＡＭ２へのアドレス指定値「ＸＯ１」であった場合の動
作タイミングが図２３に示されている。この図２３に示
されるように、アドレス指定信号ＳＡＤ２１（データ値
＝「ＸＯ１」）が入力し、タイミング制御回路１８によ
って、ＳＲＡＭブロック４１のメモリＳＲＡＭ２の出力
可信号ＳＯＥ２１が「Ｌ」とされると、ＳＲＡＭブロッ
ク４１のメモリＳＲＡＭ２のアドレス「ＸＯ１」に記憶
されている１６ビットデータ「ＯＣＴ２１」が内部バス
ＳＲ２１Ｄに出力される。
【０１５０】このデータ値は、カウンタ・比較器ブロッ
クＣＣ２の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、否定的な判定がなさ
れ、比較器ＣＭＰは、ノットゼロ表示信号ＮＺ２１を
「Ｌ」とする。
クＣＣ２の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、否定的な判定がなさ
れ、比較器ＣＭＰは、ノットゼロ表示信号ＮＺ２１を
「Ｌ」とする。
【０１５１】ここで、ＳＲＡＭブロック４１からのノッ
トゼロ表示信号ＮＺ１１が「Ｌ」であることを受信した
タイミング制御回路１８は、上述のカウントアップ動作
やメモリ書きこみ動作を行わないで、カウント出力可信
号ＳＯＥ２１を「Ｌ」とし続け、ＳＲＡＭブロック４１
のメモリＳＲＡＭ２からのデータ出力を継続させる。
トゼロ表示信号ＮＺ１１が「Ｌ」であることを受信した
タイミング制御回路１８は、上述のカウントアップ動作
やメモリ書きこみ動作を行わないで、カウント出力可信
号ＳＯＥ２１を「Ｌ」とし続け、ＳＲＡＭブロック４１
のメモリＳＲＡＭ２からのデータ出力を継続させる。
【０１５２】また、第１ビット幅縮小回路３０からＳＲ
ＡＭブロック４１への第１識別上位データＳＡ１１Ｄの
入力と同時に、ＳＲＡＭブロック４２に第１識別下位デ
ータＳＡ１２Ｄ（ここでは、データ値が「ＸＯ２」）が
入力すると、タイミング制御回路１８は、上記のＳＲＡ
Ｍブロック４１の場合と同様に、ＳＲＡＭブロック４２
の動作を制御する。なお、タイミング制御回路１８によ
るＳＲＡＭブロック４１の動作制御とＳＲＡＭブロック
４２の動作制御とは同時に行われる。
ＡＭブロック４１への第１識別上位データＳＡ１１Ｄの
入力と同時に、ＳＲＡＭブロック４２に第１識別下位デ
ータＳＡ１２Ｄ（ここでは、データ値が「ＸＯ２」）が
入力すると、タイミング制御回路１８は、上記のＳＲＡ
Ｍブロック４１の場合と同様に、ＳＲＡＭブロック４２
の動作を制御する。なお、タイミング制御回路１８によ
るＳＲＡＭブロック４１の動作制御とＳＲＡＭブロック
４２の動作制御とは同時に行われる。
【０１５３】以上のようにして、内部データバスＳＲ２
１Ｄ，ＳＲ２２Ｄ上に、第１識別上位データＳＡ１１Ｄ
及び第１識別下位データＳＡ１２Ｄ応じたデータが出力
され、ラッチブロック４５に入力する。ラッチブロック
４５では、第１識別上位データＳＡ１１Ｄ及び第１識別
下位データＳＡ１２Ｄに応じたデータが、ＯＲ回路ＯＲ
１0〜ＯＲ１15を介することにより、上述の受信アドレ
スの４８ビットの値に応じた１６ビットの整理番号デー
タに加工される。そして、当該整理番号データが、ラッ
チブロック４５のラッチ回路ＬＴＣＨ２に入力する。な
お、最初のデータフレームの場合には、ラッチブロック
４５のラッチ回路ＬＴＣＨ２のデータ入力は「８００１
Ｈ」となる。
１Ｄ，ＳＲ２２Ｄ上に、第１識別上位データＳＡ１１Ｄ
及び第１識別下位データＳＡ１２Ｄ応じたデータが出力
され、ラッチブロック４５に入力する。ラッチブロック
４５では、第１識別上位データＳＡ１１Ｄ及び第１識別
下位データＳＡ１２Ｄに応じたデータが、ＯＲ回路ＯＲ
１0〜ＯＲ１15を介することにより、上述の受信アドレ
スの４８ビットの値に応じた１６ビットの整理番号デー
タに加工される。そして、当該整理番号データが、ラッ
チブロック４５のラッチ回路ＬＴＣＨ２に入力する。な
お、最初のデータフレームの場合には、ラッチブロック
４５のラッチ回路ＬＴＣＨ２のデータ入力は「８００１
Ｈ」となる。
【０１５４】引き続き、タイミング制御回路１８は、ラ
ッチ信号ＬＴ２Ｃを一時的に「Ｌ」とする。そして、図
２２の場合には、カウント出力可信号ＣＯＥ２１（ＣＯ
Ｅ２２）を「Ｈ」とし、また、図２３の場合には、出力
可信号ＳＯＥ２１（ＳＯＥ２２）を「Ｈ」として、内部
データバスＳＤ２１Ｄ（ＳＤ２２Ｄ）へのデータ出力を
終了する。この結果、ラッチブロック４５のラッチ回路
ＬＴＣＨ２は、そのときのデータ入力値（図２２では
「ＹＮ」、図２３では「ＹＯ」）をラッチし、第２識別
データＳＡ２Ｄとして出力する。なお、第２識別データ
ＳＡ２Ｄとしてデータ値「ＹＮ」が出力される場合に
は、受信アドレスの４８ビットが新たな値であった場合
を意味し、一方、第２識別データＳＡ２Ｄとしてデータ
値「ＹＯ」が出力される場合には、受信アドレスの４８
ビットが既に入力したことのある値であった場合を意味
している。
ッチ信号ＬＴ２Ｃを一時的に「Ｌ」とする。そして、図
２２の場合には、カウント出力可信号ＣＯＥ２１（ＣＯ
Ｅ２２）を「Ｈ」とし、また、図２３の場合には、出力
可信号ＳＯＥ２１（ＳＯＥ２２）を「Ｈ」として、内部
データバスＳＤ２１Ｄ（ＳＤ２２Ｄ）へのデータ出力を
終了する。この結果、ラッチブロック４５のラッチ回路
ＬＴＣＨ２は、そのときのデータ入力値（図２２では
「ＹＮ」、図２３では「ＹＯ」）をラッチし、第２識別
データＳＡ２Ｄとして出力する。なお、第２識別データ
ＳＡ２Ｄとしてデータ値「ＹＮ」が出力される場合に
は、受信アドレスの４８ビットが新たな値であった場合
を意味し、一方、第２識別データＳＡ２Ｄとしてデータ
値「ＹＯ」が出力される場合には、受信アドレスの４８
ビットが既に入力したことのある値であった場合を意味
している。
【０１５５】以上のようにして、３２ビットの第１識別
データに応じて、１６ビットの第２識別データＳＡ２Ｄ
が出力される。こうしてフェーズＴ０３を終了する。
データに応じて、１６ビットの第２識別データＳＡ２Ｄ
が出力される。こうしてフェーズＴ０３を終了する。
【０１５６】引き続き、フェーズＴ０４を開始する。こ
のフェーズＴ０４では、第２ビット幅縮小回路４０から
出力された第２識別データＳＡ２Ｄは、受信番号付与回
路５０のＳＲＡＭブロック５１に入力する。ＳＲＡＭブ
ロック５１では、第２識別データＳＡ２Ｄの値がそのま
ま、メモリＳＲＡＭ３のアドレス指定信号ＳＡＤ３の値
となる。例えば、最初のデータフレームの場合には、第
２識別データＳＡ２Ｄの値は「８００１Ｈ」なので、メ
モリＳＲＡＭ３に対する指定アドレス値は「８００
１Ｈ」となっている。
のフェーズＴ０４では、第２ビット幅縮小回路４０から
出力された第２識別データＳＡ２Ｄは、受信番号付与回
路５０のＳＲＡＭブロック５１に入力する。ＳＲＡＭブ
ロック５１では、第２識別データＳＡ２Ｄの値がそのま
ま、メモリＳＲＡＭ３のアドレス指定信号ＳＡＤ３の値
となる。例えば、最初のデータフレームの場合には、第
２識別データＳＡ２Ｄの値は「８００１Ｈ」なので、メ
モリＳＲＡＭ３に対する指定アドレス値は「８００
１Ｈ」となっている。
【０１５７】ここで、アドレス指定信号ＳＡＤ３の値と
して「ＹＮ」がＳＲＡＭブロック５１のメモリＳＲＡＭ
３に入力したとき、タイミング制御回路１８は、図２４
に示されるように、ＳＲＡＭブロック５１のメモリＳＲ
ＡＭ３の出力可信号ＳＯＥ３を出力する。出力可信号Ｓ
ＯＥ３を受信したメモリＳＲＡＭ３は、アドレス「Ｙ
Ｎ」に記憶している１６ビットデータを内部バスＳＲ３
Ｄに出力する。ここでは、アドレス「ＹＮ」は初期化
後、初めて指定されるアドレスなので、その記憶内容は
「００００Ｈ」であり、内部バスＳＲ３Ｄ上のデータ値
は「００００Ｈ」となる。このデータ値は、カウンタ・
比較器ブロックＣＣ３の比較器ＣＭＰに入力し、「００
００Ｈ」であるか否かが判定される。ここでは、肯定的
な判定がなされ、カウンタ・比較器ブロックＣＣ３の比
較器ＣＭＰは、ゼロ表示信号を「Ｌ」とする。
して「ＹＮ」がＳＲＡＭブロック５１のメモリＳＲＡＭ
３に入力したとき、タイミング制御回路１８は、図２４
に示されるように、ＳＲＡＭブロック５１のメモリＳＲ
ＡＭ３の出力可信号ＳＯＥ３を出力する。出力可信号Ｓ
ＯＥ３を受信したメモリＳＲＡＭ３は、アドレス「Ｙ
Ｎ」に記憶している１６ビットデータを内部バスＳＲ３
Ｄに出力する。ここでは、アドレス「ＹＮ」は初期化
後、初めて指定されるアドレスなので、その記憶内容は
「００００Ｈ」であり、内部バスＳＲ３Ｄ上のデータ値
は「００００Ｈ」となる。このデータ値は、カウンタ・
比較器ブロックＣＣ３の比較器ＣＭＰに入力し、「００
００Ｈ」であるか否かが判定される。ここでは、肯定的
な判定がなされ、カウンタ・比較器ブロックＣＣ３の比
較器ＣＭＰは、ゼロ表示信号を「Ｌ」とする。
【０１５８】ＳＲＡＭブロック４１からのゼロ表示信号
を受信したタイミング制御回路１８は、出力可信号ＳＯ
Ｅ３を「Ｈ」として、ＳＲＡＭブロック５１のメモリＳ
ＲＡＭ３からのデータ出力を中止するとともに、カウン
タ・比較器ブロックＣＣ３のカウントアップ信号ＣＵＰ
３を一時的に「Ｌ」として、アップカウンタＣＮＴＲを
カウントアップさせる。この結果、アップカウンタＣＮ
ＴＲのカウント値は、インクリメントされる。このイン
クリメント結果の値を、以後、「ＮＣＴ３」と記す。例
えば、最初のデータフレームの場合には、「ＮＣＴ３＝
０００１Ｈ」となる。
を受信したタイミング制御回路１８は、出力可信号ＳＯ
Ｅ３を「Ｈ」として、ＳＲＡＭブロック５１のメモリＳ
ＲＡＭ３からのデータ出力を中止するとともに、カウン
タ・比較器ブロックＣＣ３のカウントアップ信号ＣＵＰ
３を一時的に「Ｌ」として、アップカウンタＣＮＴＲを
カウントアップさせる。この結果、アップカウンタＣＮ
ＴＲのカウント値は、インクリメントされる。このイン
クリメント結果の値を、以後、「ＮＣＴ３」と記す。例
えば、最初のデータフレームの場合には、「ＮＣＴ３＝
０００１Ｈ」となる。
【０１５９】引き続き、タイミング制御回路１８は、ア
ップカウンタＣＮＴＲの出力可信号ＣＯＥ３を「Ｌ」と
して、アップカウンタＣＮＴＲのカウント値を内部バス
ＳＲ３Ｄに出力させる。この結果、内部バスＳＲ３Ｄの
データ値は「ＮＣＴ３」となる。この後、タイミング制
御回路１８は、ＳＲＡＭブロック５１のメモリＳＲＡＭ
３のライト信号ＳＷＲ３を一時的に「Ｌ」として、内部
バスＳＲ３Ｄのデータ値をメモリＳＲＡＭ３に格納す
る。この結果、ＳＲＡＭブロック４１のメモリＳＲＡＭ
３のアドレス「ＹＮ」にはデータ「ＮＣＴ３」が格納さ
れ、記憶値が更新される。この後も、タイミング制御回
路１８は、アップカウンタＣＮＴＲの出力可信号ＣＯＥ
３を「Ｌ」として、内部バスデータＳＲ３Ｄ上のデータ
値を「ＮＣＴ３」に維持する。
ップカウンタＣＮＴＲの出力可信号ＣＯＥ３を「Ｌ」と
して、アップカウンタＣＮＴＲのカウント値を内部バス
ＳＲ３Ｄに出力させる。この結果、内部バスＳＲ３Ｄの
データ値は「ＮＣＴ３」となる。この後、タイミング制
御回路１８は、ＳＲＡＭブロック５１のメモリＳＲＡＭ
３のライト信号ＳＷＲ３を一時的に「Ｌ」として、内部
バスＳＲ３Ｄのデータ値をメモリＳＲＡＭ３に格納す
る。この結果、ＳＲＡＭブロック４１のメモリＳＲＡＭ
３のアドレス「ＹＮ」にはデータ「ＮＣＴ３」が格納さ
れ、記憶値が更新される。この後も、タイミング制御回
路１８は、アップカウンタＣＮＴＲの出力可信号ＣＯＥ
３を「Ｌ」として、内部バスデータＳＲ３Ｄ上のデータ
値を「ＮＣＴ３」に維持する。
【０１６０】一方、ＳＲＡＭブロック５１のメモリＳＲ
ＡＭ３へのアドレス指定値が「ＹＯ」であった場合の動
作タイミングが図２５に示されている。この図２５に示
されるように、アドレス指定信号ＳＡＤ３（データ値＝
「ＹＯ」）が入力し、タイミング制御回路１８によっ
て、ＳＲＡＭブロック５１のメモリＳＲＡＭ３の出力可
信号ＳＯＥ２１が「Ｌ」とされると、ＳＲＡＭブロック
５１のメモリＳＲＡＭ３のアドレス「ＹＯ」に記憶され
ている１６ビットデータ「ＯＣＴ３（≠００００ H）」
が内部バスＳＲ３Ｄに出力される。
ＡＭ３へのアドレス指定値が「ＹＯ」であった場合の動
作タイミングが図２５に示されている。この図２５に示
されるように、アドレス指定信号ＳＡＤ３（データ値＝
「ＹＯ」）が入力し、タイミング制御回路１８によっ
て、ＳＲＡＭブロック５１のメモリＳＲＡＭ３の出力可
信号ＳＯＥ２１が「Ｌ」とされると、ＳＲＡＭブロック
５１のメモリＳＲＡＭ３のアドレス「ＹＯ」に記憶され
ている１６ビットデータ「ＯＣＴ３（≠００００ H）」
が内部バスＳＲ３Ｄに出力される。
【０１６１】このデータ値は、カウンタ・比較器ブロッ
クＣＣ３の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、否定的な判定がなさ
れ、比較器ＣＭＰは、ノットゼロ表示信号ＮＺ３を
「Ｌ」とする。
クＣＣ３の比較器ＣＭＰに入力し、「００００Ｈ」であ
るか否かが判定される。ここでは、否定的な判定がなさ
れ、比較器ＣＭＰは、ノットゼロ表示信号ＮＺ３を
「Ｌ」とする。
【０１６２】ここで、ＳＲＡＭブロック５１からのノッ
トゼロ表示信号ＮＺ３が「Ｌ」であることを受信したタ
イミング制御回路１８は、上述のカウントアップ動作や
メモリ書きこみ動作を行わないで、カウント出力可信号
ＳＯＥ３を「Ｌ」とし続け、ＳＲＡＭブロック５１のＳ
ＲＡＭ３からのデータ出力を継続させる。
トゼロ表示信号ＮＺ３が「Ｌ」であることを受信したタ
イミング制御回路１８は、上述のカウントアップ動作や
メモリ書きこみ動作を行わないで、カウント出力可信号
ＳＯＥ３を「Ｌ」とし続け、ＳＲＡＭブロック５１のＳ
ＲＡＭ３からのデータ出力を継続させる。
【０１６３】以上のようにして、内部データバスＳＲ３
Ｄ上に、第２識別データＳＡ２Ｄに応じたデータが出力
され、ラッチブロック５５に入力する。ラッチブロック
５５では、第２識別データＳＡ２Ｄに応じたデータが、
上述の受信アドレスの４８ビットの値に応じた１６ビッ
トの受信番号データとして、ラッチ回路５５に入力す
る。なお、最初のデータフレームの場合には、ラッチ回
路ＬＴＣＨ３のデータ入力は「０００１Ｈ」となる。
Ｄ上に、第２識別データＳＡ２Ｄに応じたデータが出力
され、ラッチブロック５５に入力する。ラッチブロック
５５では、第２識別データＳＡ２Ｄに応じたデータが、
上述の受信アドレスの４８ビットの値に応じた１６ビッ
トの受信番号データとして、ラッチ回路５５に入力す
る。なお、最初のデータフレームの場合には、ラッチ回
路ＬＴＣＨ３のデータ入力は「０００１Ｈ」となる。
【０１６４】引き続き、タイミング制御回路１８は、ラ
ッチ信号ＬＴ３Ｃを一時的に「Ｌ」とする。そして、図
２４の場合には、カウント出力可信号ＣＯＥ３を「Ｈ」
とし、また、図２５の場合には、出力可信号ＳＯＥ３を
「Ｈ」として、内部データバスＳＤ３Ｄへのデータ出力
を終了する。この結果、ラッチ回路５５は、そのときの
データ入力値（図２４では「ＮＣＴ３」、図２５では
「ＯＣＴ３」）をラッチし、受信番号データＳＱＮＤと
して格納する。
ッチ信号ＬＴ３Ｃを一時的に「Ｌ」とする。そして、図
２４の場合には、カウント出力可信号ＣＯＥ３を「Ｈ」
とし、また、図２５の場合には、出力可信号ＳＯＥ３を
「Ｈ」として、内部データバスＳＤ３Ｄへのデータ出力
を終了する。この結果、ラッチ回路５５は、そのときの
データ入力値（図２４では「ＮＣＴ３」、図２５では
「ＯＣＴ３」）をラッチし、受信番号データＳＱＮＤと
して格納する。
【０１６５】なお、以上のようなフェーズＴ０２〜Ｔ０
４における受信番号データＳＱＮＤの生成処理と並行し
て、タイミング制御回路１８は、フレーム受信信号ＦＤ
Ｒが「Ｈ」となるまで、出力指示信号ＦＲＤの出力及び
シフトイン信号ＦＳＩの出力を繰り返し、フレームデー
タをＦＩＦＯバッファ１６に順次格納する。
４における受信番号データＳＱＮＤの生成処理と並行し
て、タイミング制御回路１８は、フレーム受信信号ＦＤ
Ｒが「Ｈ」となるまで、出力指示信号ＦＲＤの出力及び
シフトイン信号ＦＳＩの出力を繰り返し、フレームデー
タをＦＩＦＯバッファ１６に順次格納する。
【０１６６】以上のようにして、最初のデータフレーム
に関する受信番号の生成及びフレームデータのＦＩＦＯ
バッファへの格納が完了すると、タイミング制御回路１
８は、主制御装置２２に対して割り込み信号ＩＮＴを出
力して、主制御装置２２に後の処理を託す。
に関する受信番号の生成及びフレームデータのＦＩＦＯ
バッファへの格納が完了すると、タイミング制御回路１
８は、主制御装置２２に対して割り込み信号ＩＮＴを出
力して、主制御装置２２に後の処理を託す。
【０１６７】割り込み信号を受信した主制御装置２２
は、シフトアウト信号ＦＳＯを５回繰り返して出力し、
ＦＩＦＯバッファ１６から３２ビットずつ計１６０ビッ
ト（ステータスデータ（３２ビット）＋受信アドレス
（４８ビット）＋送信アドレス（４８ビット）＋タイプ
データ（１６ビット）を含む）を読み出して、内部レジ
スタに書き込んでおく。次に、主制御装置２２は、出力
指示信号ＦＡＮＲを出力して、ラッチ回路５５にラッチ
されている受信番号データＳＱＮＤを読み出す。そし
て、主制御装置２２は、読み出した受信番号データＳＱ
ＮＤを３ビット分ＭＳＢ側にシフトして、空いた３ビッ
トに「０」を埋め込んでおく。
は、シフトアウト信号ＦＳＯを５回繰り返して出力し、
ＦＩＦＯバッファ１６から３２ビットずつ計１６０ビッ
ト（ステータスデータ（３２ビット）＋受信アドレス
（４８ビット）＋送信アドレス（４８ビット）＋タイプ
データ（１６ビット）を含む）を読み出して、内部レジ
スタに書き込んでおく。次に、主制御装置２２は、出力
指示信号ＦＡＮＲを出力して、ラッチ回路５５にラッチ
されている受信番号データＳＱＮＤを読み出す。そし
て、主制御装置２２は、読み出した受信番号データＳＱ
ＮＤを３ビット分ＭＳＢ側にシフトして、空いた３ビッ
トに「０」を埋め込んでおく。
【０１６８】次いで、主制御装置２２は、上記のシフト
した受信番号をアドレスの出発アドレスとしてＭＩＢメ
モリにアクセスし、先に読み出しておいたステータスデ
ータ等に基づいて、フレームの受信数、フレームの受信
データ数、フレームエラー数、マルチ・キャストフレー
ム数、ブロード・キャストフレーム数等に対して、それ
ぞれ累積値を、ＭＩＢメモリのアドレスを変更しながら
書き込んで行く。こうして、受信したデータフレームに
関するＭＩＢ情報の収集が終了する。
した受信番号をアドレスの出発アドレスとしてＭＩＢメ
モリにアクセスし、先に読み出しておいたステータスデ
ータ等に基づいて、フレームの受信数、フレームの受信
データ数、フレームエラー数、マルチ・キャストフレー
ム数、ブロード・キャストフレーム数等に対して、それ
ぞれ累積値を、ＭＩＢメモリのアドレスを変更しながら
書き込んで行く。こうして、受信したデータフレームに
関するＭＩＢ情報の収集が終了する。
【０１６９】なお、本実施形態の順番検出回路１４で
は、第１ビット幅縮小回路３０、第２ビット幅縮小回路
３０、及び受信番号付与回路５０が、いわゆるパイプラ
イン接続されており、第１ビット幅縮小回路３０、第２
ビット幅縮小回路３０、及び受信番号付与回路５０それ
ぞれにおいて、異なる受信データフレームに関する処理
を並行して行うようになっている。例えば、受信したデ
ータフレームに関する第１ビット幅縮小回路３０による
処理、すなわち、上記のフェーズＴ０１及びフェーズＴ
０２の処理が終了し、第１識別データが第１ビット幅縮
小回路３０のラッチブロック３５，３６それぞれのラッ
チ回路ＬＴＣＨ１にラッチされた後には、次に受信した
データフレームに関する処理を開始するようになってい
る。
は、第１ビット幅縮小回路３０、第２ビット幅縮小回路
３０、及び受信番号付与回路５０が、いわゆるパイプラ
イン接続されており、第１ビット幅縮小回路３０、第２
ビット幅縮小回路３０、及び受信番号付与回路５０それ
ぞれにおいて、異なる受信データフレームに関する処理
を並行して行うようになっている。例えば、受信したデ
ータフレームに関する第１ビット幅縮小回路３０による
処理、すなわち、上記のフェーズＴ０１及びフェーズＴ
０２の処理が終了し、第１識別データが第１ビット幅縮
小回路３０のラッチブロック３５，３６それぞれのラッ
チ回路ＬＴＣＨ１にラッチされた後には、次に受信した
データフレームに関する処理を開始するようになってい
る。
【０１７０】以上説明したように、本実施形態の情報収
集装置１０によれば、タイミング制御回路１８及び順番
検出回路１４というソフトウエアを使用しないハードウ
エア回路によって、新たに入力したデータフレームの識
別子データである受信アドレスが以前に入力したデータ
フレームの識別子データを含めて何種類目の識別子デー
タであるかを検出し、検出結果を受信番号データとして
出力する。そして、検出された受信番号データに基づい
て、ソフトウエア制御の主制御装置２２が統計情報を作
成する。したがって、受信アドレスを含む複数のデータ
フレームを入力し、受信アドレスをキーとして、データ
フレームに関する情報を迅速に収集することができる。
集装置１０によれば、タイミング制御回路１８及び順番
検出回路１４というソフトウエアを使用しないハードウ
エア回路によって、新たに入力したデータフレームの識
別子データである受信アドレスが以前に入力したデータ
フレームの識別子データを含めて何種類目の識別子デー
タであるかを検出し、検出結果を受信番号データとして
出力する。そして、検出された受信番号データに基づい
て、ソフトウエア制御の主制御装置２２が統計情報を作
成する。したがって、受信アドレスを含む複数のデータ
フレームを入力し、受信アドレスをキーとして、データ
フレームに関する情報を迅速に収集することができる。
【０１７１】また、第１ビット幅縮小回路３０及び第２
ビット幅縮小回路４０により、受信データのビット幅
（４８ビット）よりも小さなビット幅（１６ビット）を
有するアドレス入力データを生成した後、受信番号付与
回路５０により受信アドレスの受信番号を検出してい
る。したがって、受信アドレスの受信番号の検出の回路
規模を小さくすることができる。
ビット幅縮小回路４０により、受信データのビット幅
（４８ビット）よりも小さなビット幅（１６ビット）を
有するアドレス入力データを生成した後、受信番号付与
回路５０により受信アドレスの受信番号を検出してい
る。したがって、受信アドレスの受信番号の検出の回路
規模を小さくすることができる。
【０１７２】また、受信番号データのビット幅（１６ビ
ット）を、識別子データのビット幅（４８ビット）より
も小さい構成としているので、ＭＩＢメモリ２０の容量
を小さくすることができ、全体の構成をコンパクト化す
ることができる。
ット）を、識別子データのビット幅（４８ビット）より
も小さい構成としているので、ＭＩＢメモリ２０の容量
を小さくすることができ、全体の構成をコンパクト化す
ることができる。
【０１７３】また、本実施形態の順番検出回路１４で
は、第１ビット幅縮小回路３０、第２ビット幅縮小回路
３０、及び受信番号付与回路５０が、いわゆるパイプラ
イン接続されているので、受信したデータフレームに関
して、順番検出回路１４による一連の処理が終了する前
に、次に受信したデータフレームに関する順番検出回路
１４による処理を開始することができる。したがって、
データフレーム処理のスループットを向上することがで
きる。
は、第１ビット幅縮小回路３０、第２ビット幅縮小回路
３０、及び受信番号付与回路５０が、いわゆるパイプラ
イン接続されているので、受信したデータフレームに関
して、順番検出回路１４による一連の処理が終了する前
に、次に受信したデータフレームに関する順番検出回路
１４による処理を開始することができる。したがって、
データフレーム処理のスループットを向上することがで
きる。
【０１７４】なお、上記の実施形態では、受信アドレス
を識別子データとして本発明を適用したが、送信アドレ
スを識別子データとすることも可能であるし、受信アド
レスと送信アドレスとのアドレスペアを識別子データと
することも可能である。ここで、送信アドレスを識別子
データとする場合には、順番検出回路へ通知するＭＡＣ
コントローラからのデータの出力順番を変更するととも
に、マスクデータの設定値を変更すればよい。また、ア
ドレスペアを識別子データとする場合には、順番検出回
路のデータ入力を９６ビットまで拡張すればよい。
を識別子データとして本発明を適用したが、送信アドレ
スを識別子データとすることも可能であるし、受信アド
レスと送信アドレスとのアドレスペアを識別子データと
することも可能である。ここで、送信アドレスを識別子
データとする場合には、順番検出回路へ通知するＭＡＣ
コントローラからのデータの出力順番を変更するととも
に、マスクデータの設定値を変更すればよい。また、ア
ドレスペアを識別子データとする場合には、順番検出回
路のデータ入力を９６ビットまで拡張すればよい。
【０１７５】また、上記の実施形態では、イーサネット
について本発明を適用したが、順番検出回路へ入力する
データのビット数を適宜変更するとともに、マスクデー
タのパターンを適用対象のプロトコルに対応してマスク
データパターンを変更することにより、イーサネット以
外の通信プロトコルについても対応することができる。
なお、上記の実施形態では、順番検出回路へ入力するデ
ータのビット数は最大で６４ビットであるが、これ以上
のビット数の入力が必要な場合には、第１ビット幅縮小
回路の前段に、更に、第１ビット幅縮小回路と同様の設
計思想で設計されたビット幅縮小回路を付加すればよ
い。
について本発明を適用したが、順番検出回路へ入力する
データのビット数を適宜変更するとともに、マスクデー
タのパターンを適用対象のプロトコルに対応してマスク
データパターンを変更することにより、イーサネット以
外の通信プロトコルについても対応することができる。
なお、上記の実施形態では、順番検出回路へ入力するデ
ータのビット数は最大で６４ビットであるが、これ以上
のビット数の入力が必要な場合には、第１ビット幅縮小
回路の前段に、更に、第１ビット幅縮小回路と同様の設
計思想で設計されたビット幅縮小回路を付加すればよ
い。
【０１７６】また、上記実施形態では、ＳＲＡＭの初期
化を、タイミング制御回路１８の主導で行ったが、主制
御装置２２の主導で行うことも可能である。かかる場合
には、初期値をフレキシブルに変更することができる。
化を、タイミング制御回路１８の主導で行ったが、主制
御装置２２の主導で行うことも可能である。かかる場合
には、初期値をフレキシブルに変更することができる。
【０１７７】なお、本発明はＲＭＯＮ／ＲＭＯＮ２のＭ
ＩＢ情報等を取得するプローブ装置やプロトコル・アナ
ライザ等に適用することができるばかりではなく、一般
的なテーブル検索を高速にハードウエアで処理する用途
にも適応可能である。
ＩＢ情報等を取得するプローブ装置やプロトコル・アナ
ライザ等に適用することができるばかりではなく、一般
的なテーブル検索を高速にハードウエアで処理する用途
にも適応可能である。
【発明の効果】以上、詳細に説明したように、本発明の
情報収集方法によれば、ハードウエア回路によって、新
たに受信したデータフレームの識別子データが以前に受
信したデータフレームの識別子データを含めて何種類目
の識別子データであるかを検出し、その検出結果を受信
番号データとして出力する。そして、出力された受信番
号に基づいて、新たに受信したデータフレームの識別子
データに応じた情報の格納場所を特定して、その内容を
更新するので、データフレームの識別子データをキーと
する情報収集の高速化を図ることができる。
情報収集方法によれば、ハードウエア回路によって、新
たに受信したデータフレームの識別子データが以前に受
信したデータフレームの識別子データを含めて何種類目
の識別子データであるかを検出し、その検出結果を受信
番号データとして出力する。そして、出力された受信番
号に基づいて、新たに受信したデータフレームの識別子
データに応じた情報の格納場所を特定して、その内容を
更新するので、データフレームの識別子データをキーと
する情報収集の高速化を図ることができる。
【０１７８】また、本発明の情報収集方法によれば、本
発明の情報収集方法を使用して情報収集を行うので、迅
速にデータフレームの識別子データをキーとする情報収
集を行うことができる。
発明の情報収集方法を使用して情報収集を行うので、迅
速にデータフレームの識別子データをキーとする情報収
集を行うことができる。
【図１】本発明の一実施形態に係る情報収集装置の構成
を示すブロック構成図である。
を示すブロック構成図である。
【図２】図１の順番検出回路の構成を示すブロック構成
図である。
図である。
【図３】図２の第１ビット幅縮小回路の構成を示すブロ
ック構成図である。
ック構成図である。
【図４】図３の第１のＳＲＡＭブロックの構成を示す回
路構成図である。
路構成図である。
【図５】図４の比較器・カウンタブロックの構成を示す
回路構成図である。
回路構成図である。
【図６】図３の第２のＳＲＡＭブロックの構成を示す回
路構成図である。
路構成図である。
【図７】図３の第１のラッチブロックの構成を示す回路
構成図である。
構成図である。
【図８】図３の第２のラッチブロックの構成を示す回路
構成図である。
構成図である。
【図９】図２の第２ビット幅縮小回路の構成を示すブロ
ック構成図である。
ック構成図である。
【図１０】図９の第１のＳＲＡＭブロックの構成を示す
回路構成図である。
回路構成図である。
【図１１】図１０の比較器・カウンタブロックの構成を
示す回路構成図である。
示す回路構成図である。
【図１２】図９の第２のＳＲＡＭブロックの構成を示す
回路構成図である。
回路構成図である。
【図１３】図９のラッチブロックの構成を示す回路構成
図である。
図である。
【図１４】図２の受信番号付与回路の構成を示すブロッ
ク構成図である。
ク構成図である。
【図１５】図１４のＳＲＡＭブロックの構成を示す回路
構成図である。
構成図である。
【図１６】順番検出回路におけるメモリ素子の初期化動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図１７】順番検出回路による受信番号検出の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１８】新たな受信アドレスの場合における、図７の
フェーズＴ０１における第１ビット幅縮小回路の動作を
説明するためのタイミングチャートである。
フェーズＴ０１における第１ビット幅縮小回路の動作を
説明するためのタイミングチャートである。
【図１９】受信済みの受信アドレスの場合における、図
７のフェーズＴ０１における第１ビット幅縮小回路の動
作を説明するためのタイミングチャートである。
７のフェーズＴ０１における第１ビット幅縮小回路の動
作を説明するためのタイミングチャートである。
【図２０】新たな受信アドレスの場合における、図７の
フェーズＴ０２における第１ビット幅縮小回路の動作を
説明するためのタイミングチャートである。
フェーズＴ０２における第１ビット幅縮小回路の動作を
説明するためのタイミングチャートである。
【図２１】受信済みの受信アドレスの場合における、図
７のフェーズＴ０２における第１ビット幅縮小回路の動
作を説明するためのタイミングチャートである。
７のフェーズＴ０２における第１ビット幅縮小回路の動
作を説明するためのタイミングチャートである。
【図２２】新たな受信アドレスの場合における、図７の
フェーズＴ０３における第２ビット幅縮小回路の動作を
説明するためのタイミングチャートである。
フェーズＴ０３における第２ビット幅縮小回路の動作を
説明するためのタイミングチャートである。
【図２３】受信済みの受信アドレスの場合における、図
７のフェーズＴ０３における第２ビット幅縮小回路の動
作を説明するためのタイミングチャートである。
７のフェーズＴ０３における第２ビット幅縮小回路の動
作を説明するためのタイミングチャートである。
【図２４】新たな受信アドレスの場合における、図７の
フェーズＴ０４における受信番号付与回路の動作を説明
するためのタイミングチャートである。
フェーズＴ０４における受信番号付与回路の動作を説明
するためのタイミングチャートである。
【図２５】受信済みの受信アドレスの場合における、図
７のフェーズＴ０４における受信番号付与回路の動作を
説明するためのタイミングチャートである。
７のフェーズＴ０４における受信番号付与回路の動作を
説明するためのタイミングチャートである。
【図２６】イーサネットにおけるデータフレームの構成
を示す図である。
を示す図である。
１４…順番検出回路（ハードウエア検出回路）、１８…
タイミング制御装置（初期化制御回路及びデータ書き込
み制御回路）、２０…ＭＩＢメモリ（記憶装置）、２２
…主制御装置（情報更新装置）、３０…第１ビット幅縮
小回路（ビット幅縮小回路の一部）、４０…第２ビット
幅縮小回路（ビット幅縮小回路の一部）、ＳＲＡＭ３…
メモリ（メモリ素子）、ＣＭＰ…比較器（判定回路）、
ＣＮＴＲ…アップカウンタ（受信番号データ生成回
路）。
タイミング制御装置（初期化制御回路及びデータ書き込
み制御回路）、２０…ＭＩＢメモリ（記憶装置）、２２
…主制御装置（情報更新装置）、３０…第１ビット幅縮
小回路（ビット幅縮小回路の一部）、４０…第２ビット
幅縮小回路（ビット幅縮小回路の一部）、ＳＲＡＭ３…
メモリ（メモリ素子）、ＣＭＰ…比較器（判定回路）、
ＣＮＴＲ…アップカウンタ（受信番号データ生成回
路）。
Claims (10)
- 【請求項１】 識別子データを含む複数のデータフレー
ムを入力し、前記識別子データをキーとして、前記複数
のデータフレームに関する情報を収集する情報収集方法
であって、 新たに入力したデータフレームの識別子データが以前に
入力したデータフレームの識別子データを含めて何種類
目の識別子データであるかをハードウエア回路により検
出し、検出結果を受信番号データとして出力する検出工
程と；前記新たに入力したデータフレームに含まれる所
定の情報データを抽出し、その抽出結果に基づいて、前
記受信番号データに応じて定められた記憶装置のアドレ
ス領域内の前記情報を更新する情報更新工程と；を含む
情報収集方法。 - 【請求項２】 前記検出工程は、 前記受信番号データを記憶するメモリ素子の全てのアド
レスにおける記憶内容を初期値に設定する初期化工程
と；前記識別子データに応じたアドレス入力データを前
記メモリ素子のアドレスとし、該アドレスにおける記憶
データを前記メモリ素子から出力させる記憶データ出力
工程と；前記記憶データが前記初期値と同一であるか否
かを判定する判定工程と；前記判定工程において肯定的
な判定がなされたときには、前記初期値及び従前に発生
した受信番号データの値とは異なる新たな値の受信番号
データを生成し、前記メモリ素子の前記識別子データに
応じたアドレスに前記新たな値の受信番号データを格納
し、一方、前記判定工程において肯定的な判定がなされ
たときには、前記新たな値の受信番号データの生成及び
前記メモリ素子へのデータの格納を行わない記憶データ
更新工程と；を含むことを特徴とする請求項１に記載の
情報収集方法。 - 【請求項３】 前記初期値は０であり、前記新たな値の
受信番号データの発生はカウントアップであることを特
徴とする請求項２に記載の情報収集方法。 - 【請求項４】 前記検出工程は、前記識別子データに基
づいて、前記識別子データの値ごとに異なり、前記識別
子データのビット幅よりも小さなビット幅を有する前記
アドレス入力データを生成するビット幅縮小工程を更に
含むことを特徴とする請求項２又は３に記載の情報収集
方法。 - 【請求項５】 前記データフレームは、ネットワーク内
を往来するデータフレームであることを特徴とする請求
項１〜４のいずれか一項に記載の情報収集方法。 - 【請求項６】 識別子データを含む複数のデータフレー
ムを入力し、前記識別子データをキーとして、前記デー
タフレームに関する情報を収集する情報収集装置であっ
て、 新たに入力したデータフレームの識別子データが以前に
入力したデータフレームの識別子データを含めて何種類
目の識別子データであるかを検出し、検出結果を受信番
号データとして出力するハードウエア検出回路と；前記
新たに入力したデータフレームに含まれる所定の情報デ
ータを抽出し、その抽出結果に基づいて、前記受信番号
データに応じて定められた記憶装置のアドレス領域内の
前記情報を更新する情報更新装置と；を備える情報収集
装置。 - 【請求項７】 ハードウエア検出回路は、 前記識別子データに応じた値をアドレス入力するととも
に、前記受信番号データを記憶するメモリ素子と；前記
メモリ素子の全てのアドレスにおける記憶内容を初期値
に設定する初期化制御回路と；前記記憶データが前記初
期値と同一であるか否かを判定する判定回路と；前記判
定回路において肯定的な判定がなされたときには、前記
初期値及び従前に生成した受信番号データの値とは異な
る新たな値の受信番号データを生成する受信番号データ
生成回路と；前記メモリ素子の前記識別子データに応じ
たアドレスに前記新たな値の受信番号データを書き込む
データ書き込み制御回路と；を備えることを特徴とする
請求項６に記載の情報収集装置。 - 【請求項８】 前記初期値は０であり、 前記判定回路は、入力データの値と０とを比較する比較
器を有し、 前記受信番号データ生成回路はアップカウンタを有する
ことを特徴とする請求項７に記載の情報収集装置。 - 【請求項９】 ハードウエア検出回路は、前記識別子デ
ータに基づいて、前記識別子データの値ごとに異なり、
前記識別子データのビット幅よりも小さなビット幅を有
する前記アドレス入力データを生成するビット幅縮小回
路を更に備えることを特徴とする請求項７又は８に記載
の情報収集装置。 - 【請求項１０】 前記受信番号データのビット幅は、前
記識別子データのビット幅よりも小さいことを特徴とす
る請求項６〜９のいずれか一項に記載の情報収集装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279349A JP2002094596A (ja) | 2000-09-14 | 2000-09-14 | 情報収集方法及び情報収集装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279349A JP2002094596A (ja) | 2000-09-14 | 2000-09-14 | 情報収集方法及び情報収集装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002094596A true JP2002094596A (ja) | 2002-03-29 |
Family
ID=18764365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000279349A Pending JP2002094596A (ja) | 2000-09-14 | 2000-09-14 | 情報収集方法及び情報収集装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002094596A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002113833A (ja) * | 2000-10-06 | 2002-04-16 | Toppan Printing Co Ltd | 化粧シート及び化粧材 |
| JP2015026892A (ja) * | 2013-07-24 | 2015-02-05 | 株式会社メガチップス | 情報処理システム |
-
2000
- 2000-09-14 JP JP2000279349A patent/JP2002094596A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002113833A (ja) * | 2000-10-06 | 2002-04-16 | Toppan Printing Co Ltd | 化粧シート及び化粧材 |
| JP2015026892A (ja) * | 2013-07-24 | 2015-02-05 | 株式会社メガチップス | 情報処理システム |
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