JP2002076279A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体支持基板の
表面（主面）上に誘電体を介して半導体領域が形成され
た半導体装置に関する。The present invention relates to a semiconductor device in which a semiconductor region is formed on a surface (main surface) of a semiconductor support substrate via a dielectric.
【０００２】[0002]
【従来の技術】一般に、半導体装置として、例えば半導
体支持基板をなすシリコン基板上にシリコン酸化膜等の
絶縁膜を介してｎ形シリコンからなるシリコン領域を形
成したものが知られている（例えば、特開平９−３３１
０７２号公報等）。2. Description of the Related Art In general, as a semiconductor device, there is known a device in which a silicon region made of n-type silicon is formed on a silicon substrate as a semiconductor supporting substrate via an insulating film such as a silicon oxide film. JP-A-9-331
No. 072).
【０００３】このような従来技術の半導体装置にあって
は、絶縁膜によって誘電体分離されたシリコン領域の表
面側にｎ形高濃度拡散領域を帯状に設け、この帯状のｎ
形高濃度拡散領域によって拡散抵抗を形成している。そ
して、この拡散抵抗を通じてダイオード、抵抗、ＭＯＳ
ＦＥＴまたはバイポーラトランジスタ等を接続してい
る。In such a conventional semiconductor device, an n-type high-concentration diffusion region is provided in the form of a band on the surface side of a silicon region which is dielectrically separated by an insulating film.
A diffusion resistance is formed by the high-concentration diffusion region. Then, through this diffused resistor, diode, resistor, MOS
An FET or a bipolar transistor is connected.
【０００４】[0004]
【発明が解決しようとする課題】ところで、上述した従
来技術では、ダイオード等の通常動作時とサージによる
過大電圧印加時（サージ印加時）とのいずれも場合であ
っても拡散抵抗の抵抗値が変わることはない。そして、
このような拡散抵抗の抵抗値は回路動作（回路の設計、
仕様等）によって決定されるため、必要以上に大きな値
に設定することはできない。このため、サージ印加時に
は、ダイオード等に大きな電流が流れることとなり、ダ
イオード等を十分に保護することができないという問題
がある。By the way, in the above-mentioned prior art, the resistance value of the diffused resistor is increased both in the normal operation of the diode or the like and in the application of the excessive voltage due to the surge (when the surge is applied). It will not change. And
The resistance value of such a diffused resistor depends on the circuit operation (circuit design,
The value cannot be set to a value larger than necessary. For this reason, when a surge is applied, a large current flows through the diode and the like, and there is a problem that the diode and the like cannot be sufficiently protected.
【０００５】また、従来技術による拡散抵抗では、シリ
コン領域の内部に比べてその表面側の方が不純物濃度が
高くなり、キャリア移動度や導電率が高くなる傾向があ
る。このため、拡散抵抗では、シリコン領域の表面側に
より多くの電流が流れるため、電流密度が拡散抵抗の電
流流路断面に対して均一にならず、表面側に集中する。
この結果、拡散抵抗のうちシリコン領域の表面側で局所
的に発熱し、拡散抵抗が損傷し易いという問題もある。In the diffusion resistance according to the prior art, the impurity concentration tends to be higher on the surface side than inside the silicon region, and the carrier mobility and conductivity tend to be higher. For this reason, in the diffused resistor, more current flows on the surface side of the silicon region, so that the current density is not uniform with respect to the cross section of the current path of the diffused resistor, but is concentrated on the surface side.
As a result, there is a problem that heat is locally generated on the surface side of the silicon region in the diffusion resistance, and the diffusion resistance is easily damaged.
【０００６】本発明は上述した従来技術の問題に鑑みな
されたもので、本発明の目的は、部分的な電流の集中を
なくすと共に、サージによる過大電流を抑制し、信頼
性、耐久性を向上させることができるようにした半導体
装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art. It is an object of the present invention to eliminate a partial current concentration, suppress an excessive current caused by a surge, and improve reliability and durability. It is an object of the present invention to provide a semiconductor device capable of performing the above operations.
【０００７】[0007]
【課題を解決するための手段】上述した課題を解決する
ために本発明は、半導体支持基板主面に絶縁膜で誘電体
分離された半導体層を有するＳＯＩ型基板と、該半導体
層に設けられたトレンチ溝型絶縁領域によって該半導体
層を誘電体分離した複数の半導体領域とからなる半導体
装置に適用される。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides an SOI type substrate having a semiconductor layer on the main surface of a semiconductor support substrate which is dielectrically separated by an insulating film, and an SOI type substrate provided on the semiconductor layer. The present invention is applied to a semiconductor device including a plurality of semiconductor regions in which the semiconductor layer is dielectrically separated by the trench trench type insulating region.
【０００８】そして、請求項１の発明が採用する構成の
特徴は、前記複数の半導体領域のうち少なくとも一つの
半導体領域の内部に一つまたは複数の第２のトレンチ溝
型絶縁領域を形成することにより該半導体領域をコの字
型またはジグザグ型の屈曲型パターン形状に形成し、該
第２のトレンチ溝型絶縁領域が形成された半導体領域の
内部に第１導電形の半導体拡散層を設け、または第１導
電形の半導体拡散層と第１導電形の高濃度半導体埋込み
層とを設け、前記屈曲型パターンが形成された半導体領
域には、前記屈曲型パターンの一端側に位置して第１の
第１導電形高濃度拡散層を設け、前記屈曲型パターンが
形成された半導体領域には、前記屈曲型パターンの他端
側に位置して、第２導電形半導体拡散層を設けることに
より該半導体領域をダイオードとして形成し、第２の第
１導電形高濃度拡散層を設けることにより該半導体領域
を抵抗として形成し、ＭＯＳＦＥＴのソース領域とゲー
ト領域を設けることにより該半導体領域をＭＯＳＦＥＴ
として形成し、またはバイポーラトランジスタのエミッ
タ領域とベース領域を設けることにより該半導体領域を
バイポーラトランジスタとして形成し、かつ該第１の第
１導電形高濃度拡散領域を入力端子または出力端子に接
続する構成としたことにある。[0008] A feature of the structure adopted in the first aspect of the present invention is that one or a plurality of second trench-type insulating regions are formed inside at least one of the plurality of semiconductor regions. Forming the semiconductor region in a U-shaped or zigzag bent pattern shape, and providing a semiconductor diffusion layer of a first conductivity type inside the semiconductor region in which the second trench-groove insulating region is formed; Alternatively, a semiconductor diffusion layer of the first conductivity type and a high-concentration semiconductor buried layer of the first conductivity type are provided, and the semiconductor region in which the bent pattern is formed is located at one end of the bent pattern and has a first position. The first conductivity type high concentration diffusion layer is provided, and the second conductivity type semiconductor diffusion layer is provided on the other end side of the bent pattern in the semiconductor region where the bent pattern is formed. Semiconductor area It formed as a diode by providing a second first conductivity type high concentration diffusion layer of forming the semiconductor region as a resistor, MOSFET and the semiconductor region by providing the source region and the gate region of the MOSFET
The semiconductor region is formed as a bipolar transistor by providing an emitter region and a base region of a bipolar transistor, and the first first conductivity type high concentration diffusion region is connected to an input terminal or an output terminal. And that
【０００９】このように構成したことにより、屈曲型パ
ターンの両端間には第１導電形の半導体拡散層または第
１導電形の高濃度半導体埋込み層からなる抵抗を形成す
ることができる。そして、通常動作時にはこの抵抗は回
路動作に応じた値に設定され、電流バイパス能力を発揮
する。一方、サージ印加時には半導体領域の導電率（キ
ャリア移動度）変調によって抵抗の抵抗値を大きくする
ことができる。このため、通常動作時の電流バイパス能
力を損なうことなく、サージ印加時のサージ電流を確実
に制限し、抵抗に接続されたダイオード、ＭＯＳＦＥ
Ｔ、バイポーラトランジスタ等の損傷を防ぐことができ
る。With this configuration, a resistor composed of a semiconductor diffusion layer of the first conductivity type or a high-concentration semiconductor buried layer of the first conductivity type can be formed between both ends of the bent pattern. Then, during normal operation, this resistor is set to a value according to the circuit operation, and exhibits current bypass capability. On the other hand, when a surge is applied, the resistance value of the resistor can be increased by modulating the conductivity (carrier mobility) of the semiconductor region. For this reason, the surge current at the time of applying a surge is surely limited without impairing the current bypass capability at the time of normal operation, and the diode connected to the resistor, the MOSFE
T, a bipolar transistor, etc. can be prevented from being damaged.
【００１０】また、請求項２の発明は、前記複数の半導
体領域内部に前記ダイオード、抵抗、ＭＯＳＦＥＴまた
はバイポーラトランジスタを形成し、かつ該ダイオー
ド、抵抗、ＭＯＳＦＥＴまたはバイポーラトランジスタ
はそれぞれ並列接続する構成としたことにある。The invention according to claim 2 is configured such that the diode, the resistor, the MOSFET or the bipolar transistor is formed inside the plurality of semiconductor regions, and the diode, the resistor, the MOSFET or the bipolar transistor are connected in parallel. It is in.
【００１１】これにより、並列接続された複数のダイオ
ード等のうち特定のダイオード等に電流が集中的に流れ
るときには、半導体領域内のジュール発熱が増加する。
このとき、半導体領域内の抵抗値が大きくなるから、そ
れ以上の電流の増加が抑制される。この結果、各ダイオ
ード等に流れる電流が平均化され、各ダイオード等に略
均等な電流を流すことができ、特定のダイオード等が損
傷するのを防ぐことができる。As a result, when a current intensively flows through a specific diode among a plurality of diodes connected in parallel, Joule heat generation in the semiconductor region increases.
At this time, since the resistance value in the semiconductor region increases, a further increase in current is suppressed. As a result, the current flowing through each diode or the like is averaged, and a substantially equal current can be passed through each diode or the like, and damage to a specific diode or the like can be prevented.
【００１２】また、請求項３の発明は、前記半導体領域
には、前記第２のトレンチ溝型絶縁領域を挟んでダイオ
ード、抵抗、ＭＯＳＦＥＴまたはバイポーラトランジス
タを複数個形成し、互いに隣接するダイオード、抵抗、
ＭＯＳＦＥＴまたはバイポーラトランジスタは第１の第
１導電形高濃度拡散層を共通にする構成としたことにあ
る。Further, according to a third aspect of the present invention, in the semiconductor region, a plurality of diodes, resistors, MOSFETs or bipolar transistors are formed with the second trench-shaped insulating region interposed therebetween. ,
The MOSFET or the bipolar transistor has a configuration in which the first first conductivity type high concentration diffusion layer is shared.
【００１３】これにより、第１の第１導電形高濃度拡散
層を２つの第２のトレンチ溝型絶縁領域によって挟むこ
とができ、第２のトレンチ溝型絶縁領域によって不純物
の拡散によって第１の第１導電形高濃度拡散層が拡大す
るのを制限することができる。このため、第２のトレン
チ溝型絶縁領域を挟んで第１の第１導電形高濃度拡散層
と第２の第１導電形高濃度拡散層、第２導電形半導体拡
散層等を接近させて配置することができる。また、第１
の第１導電形高濃度拡散層を中心にして、２つのダイオ
ード、ＭＯＳＦＥＴ、バイポーラトランジスタを対称に
配置することができ、電流密度の均一化を図ることがで
きる。Thus, the first first conductivity type high-concentration diffusion layer can be sandwiched between the two second trench-type insulating regions, and the first trench-type insulating region is diffused by the first impurity to diffuse the first impurity. The expansion of the first conductivity type high concentration diffusion layer can be limited. For this reason, the first first-conductivity-type high-concentration diffusion layer, the second first-conductivity-type high-concentration diffusion layer, the second-conductivity-type semiconductor diffusion layer, and the like are brought close to each other with the second trench-type insulating region interposed therebetween. Can be arranged. Also, the first
The two diodes, MOSFETs, and bipolar transistors can be arranged symmetrically with the first conductivity type high concentration diffusion layer at the center, and the current density can be made uniform.
【００１４】また、請求項４の発明は、前記屈曲型パタ
ーンの屈曲部の外側曲部には、第３の第１導電形高濃度
半導体拡散層を設ける構成としたことにある。The invention according to claim 4 is characterized in that a third first conductivity type high-concentration semiconductor diffusion layer is provided in an outer curved portion of the bent portion of the bent pattern.
【００１５】これにより、第３の第１導電形高濃度半導
体拡散層によって屈曲部のうち外側曲部の抵抗値を内周
曲部に比べて小さくすることができる。このため、屈曲
部に位置する第２のトレンチ溝型絶縁領域の先端近傍に
電流が集中して流れるのを防ぐことができ、半導体領域
の全体に亘って略均一な電流を流すことができる。Thus, the resistance value of the outer curved portion of the bent portion can be made smaller than that of the inner curved portion by the third first conductivity type high concentration semiconductor diffusion layer. For this reason, it is possible to prevent the current from intensively flowing near the front end of the second trench-shaped insulating region located at the bent portion, and it is possible to flow a substantially uniform current over the entire semiconductor region.
【００１６】さらに、請求項５の発明は、前記屈曲型パ
ターンの屈曲部の内側曲部には、第２導電形高濃度半導
体拡散層を設ける構成としたことにある。Further, the invention according to claim 5 is characterized in that a second conductivity type high-concentration semiconductor diffusion layer is provided in a curved portion inside the bent portion of the bent pattern.
【００１７】これにより、第２導電形高濃度半導体拡散
層によって屈曲部のうち内側曲部の抵抗値を外側曲部に
比べて大きくすることができる。このため、屈曲部に位
置する第２のトレンチ溝型絶縁領域の先端近傍に電流が
集中して流れるのを防ぐことができ、半導体領域の全体
に亘って略均一な電流を流すことができる。Thus, the resistance value of the inner curved portion of the bent portion can be made larger than that of the outer curved portion by the second conductivity type high concentration semiconductor diffusion layer. For this reason, it is possible to prevent the current from intensively flowing near the front end of the second trench-shaped insulating region located at the bent portion, and it is possible to flow a substantially uniform current over the entire semiconductor region.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施の形態による
半導体装置を図１ないし図１７を参照しつつ詳細に説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS.
【００１９】まず、図１ないし図４は本発明の第１の実
施の形態を示し、図において、１は例えばシリコン材料
からなるシリコン支持基板で、該シリコン支持基板１の
表面上には、シリコン酸化膜等の絶縁膜２が設けられる
と共に、該絶縁膜２を介してｎ形シリコンからなるｎ形
シリコン層３が形成されている。これにより、シリコン
支持基板１、絶縁膜２、ｎ形シリコン層３はＳＯＩ（Ｓ
ｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）基板を形成す
ると共に、ｎ形シリコン層３は、例えば単結晶シリコン
材料に砒素等の不純物を低濃度（例えば１０15〜１０16
ｃｍ-3程度）に添加することによって形成されている。First, FIGS. 1 to 4 show a first embodiment of the present invention. In the drawings, reference numeral 1 denotes a silicon support substrate made of, for example, a silicon material. An insulating film 2 such as an oxide film is provided, and an n-type silicon layer 3 made of n-type silicon is formed via the insulating film 2. As a result, the silicon support substrate 1, the insulating film 2, and the n-type silicon layer 3 are SOI (S
An n-type silicon layer 3 is formed at a low concentration (for example, 10 15 to 10 16) of an impurity such as arsenic in a single-crystal silicon material while forming an icon on insulator (Insulator) substrate.
cm -3 ).
【００２０】４はｎ形シリコン層３に設けられた枠状ト
レンチ溝型絶縁領域で、該枠状トレンチ溝型絶縁領域４
は、例えば略「田」の字形状に形成され、その底部は絶
縁膜２に達している。そして、枠状トレンチ溝型絶縁領
域４は、複数の枠状の四角形を接続した形状をなし、ｎ
形シリコン層３を部分的に絶縁状態で区切っている。こ
れにより、枠状トレンチ溝型絶縁領域４は、その内側に
複数の島状の半導体領域５を誘電体分離している。Reference numeral 4 denotes a frame-shaped trench-shaped insulating region provided in the n-type silicon layer 3;
Is formed in, for example, a substantially “D” shape, and the bottom portion thereof reaches the insulating film 2. The frame-shaped trench-shaped insulating region 4 has a shape in which a plurality of frame-shaped squares are connected, and n
The silicon layer 3 is partially separated in an insulated state. Thereby, the plurality of island-shaped semiconductor regions 5 are dielectrically isolated inside the frame-shaped trench-groove-type insulating region 4.
【００２１】６，６，…は各半導体領域５内に位置して
一端が枠状トレンチ溝型絶縁領域４に接触し他端が半導
体領域５に向けて直線状に延びる線状トレンチ溝型絶縁
領域で、該各線状トレンチ溝型絶縁領域６は、その底部
が絶縁膜２に達し、半導体領域５を略コの字型に屈曲し
た屈曲型パターン形状に区切るものである。Are located in each semiconductor region 5, one end of which is in contact with the frame-shaped trench groove type insulating region 4 and the other end thereof extends linearly toward the semiconductor region 5. In each of the regions, each of the linear trench type insulating regions 6 reaches the insulating film 2 at the bottom thereof and divides the semiconductor region 5 into a substantially U-shaped bent pattern.
【００２２】７，７，…は半導体領域５の表面側に形成
されたｎ形拡散領域で、該ｎ形拡散領域７は、ｎ形シリ
コン層３と同様に単結晶シリコン材料に砒素等の不純物
を低濃度に添加、拡散することによって形成されてい
る。Are n-type diffusion regions formed on the surface side of the semiconductor region 5. The n-type diffusion regions 7 are made of a single crystal silicon material such as arsenic or the like, like the n-type silicon layer 3. Is added and diffused at a low concentration.
【００２３】８，８，…は半導体領域５の底面全体に設
けられたｎ形高濃度埋込み領域で、該ｎ形高濃度埋込み
領域８はｎ形拡散領域７と絶縁膜２との間に配設され、
砒素等の不純物を高濃度（例えば１０18〜１０19ｃｍ-3
程度）に添加することによって形成されている。Are n-type high-concentration buried regions provided on the entire bottom surface of the semiconductor region 5, and the n-type high-concentration buried regions 8 are arranged between the n-type diffusion region 7 and the insulating film 2. Established
High concentration of impurities such as arsenic (for example, 10 18 to 10 19 cm −3)
To the extent).
【００２４】９，９，…は屈曲型パターン形状をなす半
導体領域５の一端側に設けられたｎ形高濃度拡散領域
で、該ｎ形高濃度拡散領域９はｎ形拡散領域７の表面側
に位置して砒素等の不純物を高濃度（例えば１０18〜１
０19ｃｍ-3程度）に添加することによって形成されてい
る。Reference numerals 9, 9,... Denote n-type high-concentration diffusion regions provided on one end side of the semiconductor region 5 having a bent pattern shape. At a high concentration of impurities such as arsenic (for example, 10 18 to 1
0 19 cm -3 ).
【００２５】１０，１０，…は屈曲型パターン形状をな
す半導体領域５の他端側に設けられたｐ形高濃度拡散領
域で、該ｐ形高濃度拡散領域１０はｎ形拡散領域７の表
面側に位置して硼素等の不純物を高濃度（例えば１０18
〜１０19ｃｍ-3程度）に添加することによって形成され
ている。Are p-type high-concentration diffusion regions provided on the other end side of the semiconductor region 5 having a bent pattern shape. The p-type high-concentration diffusion region 10 is a surface of the n-type diffusion region 7. At a high concentration of impurities such as boron (for example, 10 18
To about 10 19 cm -3 ).
【００２６】そして、ｐ形高濃度拡散領域１０とｎ形拡
散領域７とはダイオード１１を構成すると共に、ｎ形高
濃度埋込み領域８は抵抗１２を構成し、これらのダイオ
ード１１と抵抗１２とは直列に接続されている。The p-type high-concentration diffusion region 10 and the n-type diffusion region 7 constitute a diode 11, and the n-type high-concentration buried region 8 constitutes a resistor 12. These diodes 11 and 12 They are connected in series.
【００２７】また、各半導体領域５に形成されたｎ形高
濃度拡散領域９は相互に並列接続すると共に、各半導体
領域５に形成されたｐ形高濃度拡散領域１０も相互に並
列接続する。さらに、ｎ形高濃度拡散領域９とｐ形高濃
度拡散領域１０とのうちいずれか一方を入力端子または
出力端子に接続し、他方を他の回路等に接続する。The n-type high-concentration diffusion regions 9 formed in each semiconductor region 5 are connected in parallel with each other, and the p-type high-concentration diffusion regions 10 formed in each semiconductor region 5 are also connected in parallel with each other. Further, one of the n-type high-concentration diffusion region 9 and the p-type high-concentration diffusion region 10 is connected to an input terminal or an output terminal, and the other is connected to another circuit or the like.
【００２８】本実施の形態による半導体装置は上述の如
き構成を有するもので、次にその作動について説明す
る。The semiconductor device according to the present embodiment has the above-described configuration, and its operation will now be described.
【００２９】入力端子または出力端子に接続されたダイ
オード１１は、入力端子等に印加された過大サージ電圧
に対する保護ダイオードとして作用する。ここで、各半
導体領域５にそれぞれダイオード１１を形成し、これら
複数のダイオード１１を並列接続しているので、以下の
理由によってサージ電流によるダイオード１１、抵抗１
２等の損傷を防ぎつつ、サージ電流ｉをバイパスするこ
とができる。The diode 11 connected to the input terminal or the output terminal functions as a protection diode against an excessive surge voltage applied to the input terminal or the like. Here, the diodes 11 are formed in the respective semiconductor regions 5 and the plurality of diodes 11 are connected in parallel.
The surge current i can be bypassed while preventing damages such as 2.
【００３０】まず、ダイオード１１にサージ等による過
大電流が流れるときには、サージ電流ｉはダイオード１
１のｐｎ接合部分を必ずしも均一には流れず、ｐｎ接合
部分の不純物濃度の揺らぎやｐｎ接合部分の曲率のバラ
ツキによって、ｐｎ接合部分の一部に集中して流れる傾
向がある。しかし、本実施の形態では、複数のダイオー
ド１１を並列接続しているから、特定のダイオード１１
に電流ｉが集中的に流れるときには、当該ダイオード１
１に接続された抵抗１２でのジュール発熱が増加する。
このとき、抵抗１２の抵抗値が大きくなるから、それ以
上の電流の増加が抑制される。この結果、各ダイオード
１１に流れる電流ｉが平均化され、各ダイオード１１に
略均等な電流ｉを流すことができ、ダイオード１１、抵
抗１２の損傷を防ぐことができる。First, when an excessive current due to a surge or the like flows through the diode 11, the surge current i
One pn junction does not necessarily flow uniformly, but tends to concentrate on a part of the pn junction due to fluctuations in the impurity concentration of the pn junction and variations in the curvature of the pn junction. However, in this embodiment, since a plurality of diodes 11 are connected in parallel,
When the current i flows intensively through the
Joule heat generated by the resistor 12 connected to the resistor 1 increases.
At this time, since the resistance value of the resistor 12 increases, a further increase in current is suppressed. As a result, the current i flowing through each diode 11 is averaged, and a substantially equal current i can flow through each diode 11, and damage to the diode 11 and the resistor 12 can be prevented.
【００３１】また、ＳＯＩ構造の半導体領域５内部にダ
イオード１１を形成し、他の素子と分離したから、半導
体領域５内部に寄生デバイスが形成されることがない。
このため、寄生デバイスに電流が流れることがないか
ら、寄生デバイスとなる部分周辺の損傷をも防止するこ
とができる。In addition, since the diode 11 is formed inside the semiconductor region 5 having the SOI structure and separated from other elements, no parasitic device is formed inside the semiconductor region 5.
For this reason, since no current flows through the parasitic device, it is possible to prevent the damage around the parasitic device.
【００３２】さらに、本実施の形態では、線状トレンチ
溝型絶縁領域６によって半導体領域５の内部をコの字型
の屈曲型パターン形状に形成すると共に、該半導体領域
５の内部にダイオード１１を形成したから、以下のよう
な効果を生じる。Further, in the present embodiment, the inside of the semiconductor region 5 is formed in a U-shaped bent pattern by the linear trench groove type insulating region 6, and the diode 11 is formed inside the semiconductor region 5. Due to the formation, the following effects are produced.
【００３３】即ち、サージ電流ｉは、ｐ形高濃度拡散領
域１０から流入し、ｎ形高濃度埋込み領域８を通じてｎ
形高濃度拡散層９に至るように半導体領域５内を一次元
的に流れる。このため、サージ電流が流れることによっ
てｎ形高濃度埋込み領域８内部での電圧降下が大きくな
ると、半導体領域５の導電率（キャリア移動度）変調に
よって抵抗１２の抵抗値が大きくなる。つまり、図３お
よび図４に示すように半導体領域５内の電界がある値
（例えば１Ｖ／μｍ程度）よりも大きくなると、キャリ
ア速度が飽和し始め、結果としてキャリア移動度が低下
するから、抵抗１２の抵抗値が大きくなる。That is, the surge current i flows from the p-type high-concentration diffusion region 10 and
It flows one-dimensionally in the semiconductor region 5 so as to reach the high-concentration diffusion layer 9. Therefore, when the surge current flows to increase the voltage drop inside the n-type high-concentration buried region 8, the conductivity (carrier mobility) modulation of the semiconductor region 5 increases the resistance value of the resistor 12. That is, as shown in FIGS. 3 and 4, when the electric field in the semiconductor region 5 becomes larger than a certain value (for example, about 1 V / μm), the carrier velocity starts to saturate, and as a result, the carrier mobility decreases. 12 has a large resistance value.
【００３４】特に、本実施の形態では、サージ電流が半
導体領域５の表面等のように特定の箇所に集中して流れ
ることがなく、ｎ形高濃度埋込み領域８等の電流流路断
面積の全面に亘って略均一な分布の電流ｉを流すことが
できる。このため、従来技術のようにダイオード１１、
抵抗１２に損傷を生じさせることなく、導電率変調の効
果を十分に発揮させることができる。また、ｎ形高濃度
埋込み領域８の流路方向（長さ方向）の略全域という比
較的長い領域で導電率変調の効果を生じさせることがで
きるから、サージ印加時に抵抗１２の値を十分に大きく
できる。このため、サージ電流ｉの電流値を確実に制限
し、ダイオード１１等の損傷をより一層防止できる。In particular, in the present embodiment, the surge current does not flow intensively at a specific location such as the surface of the semiconductor region 5 or the like, and the current flow path cross-sectional area of the n-type high concentration buried region 8 or the like is reduced. A current i having a substantially uniform distribution can flow over the entire surface. Therefore, as in the prior art, the diode 11,
The effect of the conductivity modulation can be sufficiently exerted without causing damage to the resistor 12. Further, since the effect of conductivity modulation can be produced in a relatively long region of the n-type high-concentration buried region 8 substantially in the entire flow direction (length direction), the value of the resistor 12 can be sufficiently increased when a surge is applied. Can be larger. For this reason, the current value of the surge current i is reliably limited, and damage to the diode 11 and the like can be further prevented.
【００３５】また、サージによるダイオード１１等の損
傷を防ぐために抵抗１２の抵抗値を大きくし過ぎると、
通常動作時において電流バイパス能力が損なわれ、回路
動作に支障をきたすおそれがある。しかし、本実施の形
態では、導電率変調の効果を用いることによって、電流
値の小さい通常動作時は抵抗１２の抵抗値を小さくし、
サージ印加時は抵抗１２の抵抗値を増大させて電流制限
を行うことができる。このため、このような可変抵抗効
果によって、通常動作時の電流バイパス能力を損なうこ
となく、サージ印加時のダイオード１１等の損傷を防ぐ
ことができる。If the resistance of the resistor 12 is too large to prevent damage to the diode 11 and the like due to surge,
During normal operation, current bypass capability may be impaired, which may hinder circuit operation. However, in the present embodiment, the resistance value of the resistor 12 is reduced during normal operation with a small current value by using the effect of conductivity modulation.
When a surge is applied, the current can be limited by increasing the resistance value of the resistor 12. For this reason, such a variable resistance effect can prevent damage to the diode 11 and the like at the time of applying a surge without impairing the current bypass capability during normal operation.
【００３６】さらに、一般にサージによってダイオード
１１の損傷を防止するためには、ｎ形高濃度拡散領域９
とｐ形高濃度拡散領域１０との間隔を十分に長くして抵
抗１２の抵抗値を大きくする。このため、半導体領域５
には抵抗１２を形成するための大きな表面積が必要とな
り、高集積化できないという問題がある。Further, generally, in order to prevent the diode 11 from being damaged by a surge, the n-type high concentration diffusion region 9 is required.
The distance between the resistor 12 and the p-type high-concentration diffusion region 10 is made sufficiently long to increase the resistance value of the resistor 12. Therefore, the semiconductor region 5
Has a problem that a large surface area for forming the resistor 12 is required and high integration cannot be achieved.
【００３７】これに対し、本実施の形態では、線状トレ
ンチ溝型絶縁領域６によってｎ形高濃度拡散領域９とｐ
形高濃度拡散領域１０とを隣接させて設けても、これら
の高濃度拡散領域９，１０が接触することがなく、電流
流路は線状トレンチ溝型絶縁領域６を回り込むようにコ
字形状に形成される。このため、抵抗１２用の長い電流
流路を確保しつつ、ダイオード１１、抵抗１２等が占め
る面積を小型して高濃度拡散領域９，１０間の間隔を狭
めることができるから、高集積化することができる。On the other hand, in this embodiment, the n-type high-concentration diffusion region 9 and the p-type
Even if the high-concentration diffusion regions 10 are provided adjacent to each other, the high-concentration diffusion regions 9 and 10 do not come into contact with each other, and the current flow path has a U-shaped Formed. For this reason, the area occupied by the diode 11, the resistor 12, and the like can be reduced and the interval between the high-concentration diffusion regions 9, 10 can be narrowed while securing a long current flow path for the resistor 12, thereby achieving high integration. be able to.
【００３８】かくして、本実施の形態では、半導体領域
５には線状トレンチ溝型絶縁領域６を設け、半導体領域
５の内部にｎ形拡散領域７とｎ形高濃度埋込み領域８を
設け、屈曲型パターンをなす半導体領域５の両端間にダ
イオード１１を形成する構成としたから、屈曲型パター
ンの両端間にはｎ形高濃度埋込み領域８からなる抵抗１
２を形成することができる。そして、電流流路となるｎ
形高濃度埋込み領域８の全域に亘って電流密度分布を流
路断面に対して略一様にすることができる。このため、
半導体領域５の一部分に電流が集中することがないか
ら、半導体領域５内のダイオード１１等が損傷すること
がなく、信頼性、耐久性を高めることができる。Thus, in the present embodiment, a linear trench groove type insulating region 6 is provided in the semiconductor region 5, an n-type diffusion region 7 and an n-type high concentration buried region 8 are provided in the semiconductor region 5, and Since the diode 11 is formed between both ends of the semiconductor region 5 forming the mold pattern, the resistor 1 including the n-type high-concentration buried region 8 is formed between both ends of the bent pattern.
2 can be formed. And n as a current flow path
The current density distribution can be made substantially uniform with respect to the cross section of the flow channel over the entire region of the high-concentration buried region 8. For this reason,
Since current does not concentrate on a part of the semiconductor region 5, the diode 11 and the like in the semiconductor region 5 are not damaged, and reliability and durability can be improved.
【００３９】また、通常動作時には半導体領域５内の抵
抗１２は回路動作に応じた値に設定され、電流バイパス
能力を発揮する。一方、サージ印加時には半導体領域５
の導電率（キャリア移動度）変調によって抵抗１２の抵
抗値を大きくすることができる。このため、通常動作時
の電流バイパス能力を損なうことなく、サージ印加時の
サージ電流ｉを確実に制限することができる。During normal operation, the resistance 12 in the semiconductor region 5 is set to a value according to the circuit operation, and exhibits a current bypass capability. On the other hand, when a surge is applied, the semiconductor region 5
The resistance value of the resistor 12 can be increased by the conductivity (carrier mobility) modulation. For this reason, the surge current i at the time of applying a surge can be reliably limited without impairing the current bypass capability during normal operation.
【００４０】また、半導体領域５に線状トレンチ溝型絶
縁領域６を設けることによって、半導体領域５を屈曲型
パターン形状に形成したから、屈曲した電流流路の全域
に亘って導電率変調効果を発生させることができ、サー
ジ電流ｉに対して抵抗１２の抵抗値を十分に大きくする
ことができる。Further, since the semiconductor region 5 is formed in a bent pattern shape by providing the linear trench groove type insulating region 6 in the semiconductor region 5, the conductivity modulation effect can be obtained over the entire bent current flow path. This can cause the resistance value of the resistor 12 to be sufficiently large with respect to the surge current i.
【００４１】さらに、屈曲型パターンの両端間には線状
トレンチ溝型絶縁領域６を設けたから、ｎ形高濃度拡散
領域９とｐ形高濃度拡散領域１０とを接近させて形成す
ることができ、ダイオード１１、抵抗１２等を高集積化
することができる。Furthermore, since the linear trench type insulating region 6 is provided between both ends of the bent pattern, the n-type high concentration diffusion region 9 and the p-type high concentration diffusion region 10 can be formed close to each other. , The diode 11, the resistor 12, and the like can be highly integrated.
【００４２】また、複数の半導体領域５をアレイ状に配
置し、各半導体領域５にそれぞれダイオード１１、抵抗
１２を形成すると共に、これらのダイオード１１等を並
列接続する構成としたから、各ダイオード１１を流れる
電流を略等しくすることができる。このため、特定のダ
イオード１１に電流が集中することによる損傷を防止す
ることができ、信頼性を高めることができる。Further, since a plurality of semiconductor regions 5 are arranged in an array, a diode 11 and a resistor 12 are formed in each semiconductor region 5, and these diodes 11 and the like are connected in parallel. Can be made substantially equal. Therefore, it is possible to prevent damage due to concentration of current on a specific diode 11, thereby improving reliability.
【００４３】次に、図５および図６は第２の実施の形態
による半導体装置を示し、本実施の形態の特徴は半導体
領域に複数の線状トレンチ溝型絶縁領域を設け、半導体
領域をジグザグ型の屈曲型パターン形状に形成すると共
に、該屈曲型パターンをなす半導体領域の両端にそれぞ
れｎ形高濃度拡散領域を設け、これらの間に抵抗を形成
したことにある。なお、本実施の形態では、前記第１の
実施の形態と同一の構成要素に同一の符号を付し、その
説明を省略するものとする。FIGS. 5 and 6 show a semiconductor device according to a second embodiment. The feature of this embodiment is that a plurality of linear trench-type insulating regions are provided in the semiconductor region, and the semiconductor region is zigzag. In addition to forming the bent pattern of the mold, n-type high-concentration diffusion regions are provided at both ends of the semiconductor region forming the bent pattern, and a resistor is formed therebetween. Note that, in the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００４４】２１はｎ形シリコン層３に設けられた枠状
トレンチ溝型絶縁領域で、該枠状トレンチ溝型絶縁領域
２１は、四角形の枠状に形成され、その底部は絶縁膜２
に達している。そして、枠状トレンチ溝型絶縁領域２１
は、ｎ形シリコン層３を部分的に絶縁状態で区切り、そ
の内側に複数の島状の半導体領域２２を誘電体分離して
いる。Numeral 21 is a frame-shaped trench-shaped insulating region provided in the n-type silicon layer 3. The frame-shaped trench-shaped insulating region 21 is formed in a rectangular frame shape, and the bottom thereof is the insulating film 2.
Has been reached. Then, the frame-shaped trench-shaped insulating region 21
The n-type silicon layer 3 is partially separated in an insulated state, and a plurality of island-shaped semiconductor regions 22 are dielectrically separated inside the n-type silicon layer 3.
【００４５】２３，２３，…は枠状トレンチ溝型絶縁領
域２１の内側に位置して櫛歯状に配置された３本の線状
トレンチ溝型絶縁領域で、該各線状トレンチ溝型絶縁領
域２３は、その両端のうちいずれか一方が枠状トレンチ
溝型絶縁領域２１に接触すると共に、他方は半導体領域
２２内に配置されている。また、線状トレンチ溝型絶縁
領域２３の底部が絶縁膜２に達し、半導体領域２２を略
ジグザグ型に屈曲した屈曲型パターン形状に区切るもの
である。Reference numerals 23, 23,... Denote three linear trench-groove-type insulating regions located in the frame-like trench-groove-type insulating region 21 and arranged in a comb shape. One of the two ends 23 is in contact with the frame-shaped trench-shaped insulating region 21, and the other is disposed in the semiconductor region 22. In addition, the bottom of the linear trench groove type insulating region 23 reaches the insulating film 2 and divides the semiconductor region 22 into a bent pattern shape bent in a substantially zigzag shape.
【００４６】２４は半導体領域２２の表面側に形成され
たｎ形拡散領域で、該ｎ形拡散領域２４は、ｎ形シリコ
ン層３と同様に単結晶シリコン材料に砒素等の不純物を
低濃度に添加、拡散することによって形成されている。Numeral 24 denotes an n-type diffusion region formed on the surface side of the semiconductor region 22. The n-type diffusion region 24 has a low concentration of impurities such as arsenic in a single-crystal silicon material like the n-type silicon layer 3. It is formed by adding and diffusing.
【００４７】２５は半導体領域２２の底面全体に設けら
れたｎ形高濃度埋込み領域で、該ｎ形高濃度埋込み領域
２５はｎ形拡散領域２４と絶縁膜２との間に配設され、
砒素等の不純物を高濃度に添加することによって形成さ
れている。Reference numeral 25 denotes an n-type high-concentration buried region provided on the entire bottom surface of the semiconductor region 22. The n-type high-concentration buried region 25 is provided between the n-type diffusion region 24 and the insulating film 2,
It is formed by adding impurities such as arsenic at a high concentration.
【００４８】２６，２７は屈曲型パターン形状をなす半
導体領域２２の両端側にそれぞれ設けられたｎ形高濃度
拡散領域で、該各ｎ形高濃度拡散領域２６，２７はｎ形
拡散領域２４の表面側に位置して砒素等の不純物を高濃
度に添加することによって形成されている。そして、ｎ
形高濃度埋込み領域２５は抵抗２８を構成すると共に、
ｎ形高濃度拡散領域２６，２７が抵抗２８の端子を形成
している。また、ｎ形高濃度拡散領域２６，２７とのう
ちいずれか一方を入力端子または出力端子に接続し、他
方を他の回路等に接続する。Numerals 26 and 27 denote n-type high-concentration diffusion regions provided at both ends of the semiconductor region 22 having a bent pattern shape. It is formed by adding impurities such as arsenic at a high concentration on the surface side. And n
The high-concentration buried region 25 forms a resistor 28,
The n-type high concentration diffusion regions 26 and 27 form terminals of the resistor 28. One of the n-type high-concentration diffusion regions 26 and 27 is connected to an input terminal or an output terminal, and the other is connected to another circuit or the like.
【００４９】かくして、本実施の形態でも第１の実施の
形態と同様な作用効果を得ることができ、通常動作時、
サージ印加時で抵抗２８の抵抗値を可変させ、サージ電
流を抑制することができる。特に、本実施の形態では、
３本の線状トレンチ溝型絶縁領域２３によって半導体領
域２２をジグザグ型の屈曲型パターン形状に形成したか
ら、高集積化を図りつつ、電流流路を長くすることがで
き、抵抗２８の抵抗値を大きくすることができる。ま
た、本実施の形態では、枠状トレンチ溝型絶縁領域２１
によって単一の半導体領域２２を形成するものとした
が、第１の実施の形態と同様に半導体領域２２をアレイ
状に設ける構成としてもよい。Thus, in the present embodiment, the same operation and effect as those of the first embodiment can be obtained.
When a surge is applied, the resistance value of the resistor 28 can be varied to suppress a surge current. In particular, in the present embodiment,
Since the semiconductor region 22 is formed in a zigzag bent pattern shape by the three linear trench-groove insulating regions 23, the current flow path can be lengthened while achieving high integration, and the resistance value of the resistor 28 can be increased. Can be increased. Further, in the present embodiment, the frame-shaped trench-type insulating region 21 is formed.
Thus, a single semiconductor region 22 is formed, but the semiconductor regions 22 may be provided in an array as in the first embodiment.
【００５０】次に、図７および図８は第３の実施の形態
による半導体装置を示し、本実施の形態の特徴は半導体
領域にＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴという）を形成したことにある。なお、本実施の形
態では、前記第１の実施の形態と同一の構成要素に同一
の符号を付し、その説明を省略するものとする。FIGS. 7 and 8 show a semiconductor device according to a third embodiment. The feature of this embodiment is that a MOS type field effect transistor (hereinafter, referred to as a MOSF) is provided in a semiconductor region.
ET). Note that, in the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００５１】３１はｎ形シリコン層３に設けられた枠状
トレンチ溝型絶縁領域で、該枠状トレンチ溝型絶縁領域
３１は、四角形の枠状に形成され、その底部は絶縁膜２
に達している。そして、枠状トレンチ溝型絶縁領域３１
は、ｎ形シリコン層３を部分的に絶縁状態で区切り、そ
の内側に島状の半導体領域３２を誘電体分離している。Reference numeral 31 denotes a frame-shaped trench-shaped insulating region provided in the n-type silicon layer 3. The frame-shaped trench-shaped insulating region 31 is formed in a rectangular frame shape, and the bottom thereof is formed of an insulating film 2.
Has been reached. Then, the frame-shaped trench groove type insulating region 31
In this example, the n-type silicon layer 3 is partially separated in an insulated state, and an island-shaped semiconductor region 32 is dielectrically separated inside the n-type silicon layer 3.
【００５２】３３は枠状トレンチ溝型絶縁領域３１の内
側に配置された線状トレンチ溝型絶縁領域で、該線状ト
レンチ溝型絶縁領域３３は、その基端側が枠状トレンチ
溝型絶縁領域３１に接触すると共に、先端側は半導体領
域３２内に配置されている。また、線状トレンチ溝型絶
縁領域３３は、その底部が絶縁膜２に達し、半導体領域
３２を略コの字型に屈曲した屈曲型パターン形状に区切
るものである。Reference numeral 33 denotes a linear trench groove insulating region disposed inside the frame trench insulating region 31. The linear trench groove insulating region 33 has a base end on the frame trench insulating region. At the same time as contacting the semiconductor chip 31, the tip side is arranged in the semiconductor region 32. In addition, the linear trench groove type insulating region 33 reaches the insulating film 2 at the bottom, and divides the semiconductor region 32 into a bent pattern shape bent in a substantially U-shape.
【００５３】３４は半導体領域３２の表面側に形成され
たｎ形拡散領域で、該ｎ形拡散領域３４は、ｎ形シリコ
ン層３と同様に単結晶シリコン材料に砒素等の不純物を
低濃度に添加、拡散することによって形成されている。Numeral 34 denotes an n-type diffusion region formed on the surface side of the semiconductor region 32. The n-type diffusion region 34 has a low concentration of impurities such as arsenic in a single crystal silicon material similarly to the n-type silicon layer 3. It is formed by adding and diffusing.
【００５４】３５は半導体領域３２の底面全体に設けら
れたｎ形高濃度埋込み領域で、該ｎ形高濃度埋込み領域
３５はｎ形拡散領域３４と絶縁膜２との間に配設され、
砒素等の不純物を高濃度に添加することによって形成さ
れている。Reference numeral 35 denotes an n-type high-concentration buried region provided on the entire bottom surface of the semiconductor region 32. The n-type high-concentration buried region 35 is provided between the n-type diffusion region 34 and the insulating film 2,
It is formed by adding impurities such as arsenic at a high concentration.
【００５５】３６は屈曲型パターン形状をなす半導体領
域３２の一端側に設けられたｐ形ウエルで、該ｐ形ウエ
ル３６はｎ形拡散領域３４の表面側に位置して硼素等の
不純物を低濃度に添加することによって形成されてい
る。また、ｐ形ウエル３６の表面側にはｐ形高濃度拡散
領域３６Ａが形成されている。Reference numeral 36 denotes a p-type well provided at one end of the semiconductor region 32 having a bent pattern shape. The p-type well 36 is located on the surface side of the n-type diffusion region 34 to reduce impurities such as boron. It is formed by adding to the concentration. Further, a p-type high concentration diffusion region 36A is formed on the surface side of the p-type well 36.
【００５６】３７はｐ形ウエル３６の表面側に設けられ
たソース領域で、該ソース領域３７はｎ形高濃度拡散領
域によって構成されている。Reference numeral 37 denotes a source region provided on the surface side of the p-type well 36. The source region 37 is constituted by an n-type high concentration diffusion region.
【００５７】３８はソース領域３７の近傍に位置してｐ
形ウエル３６の表面側を覆って設けられたゲート電極
で、該ゲート電極３８は、シリコン酸化膜等（図示せ
ず）を介して導電性膜を設けることによって形成されて
いる。38 is located near the source region 37 and p
The gate electrode 38 is formed by providing a conductive film via a silicon oxide film or the like (not shown).
【００５８】３９は屈曲型パターン形状をなす半導体領
域３２の他端側に設けられたｎ形高濃度拡散領域からな
るドレイン領域で、該ドレイン領域３９はｎ形拡散領域
３４の表面側に位置して砒素等の不純物を高濃度に添加
することによって形成されている。Reference numeral 39 denotes a drain region comprising an n-type high-concentration diffusion region provided on the other end of the semiconductor region 32 having a bent pattern shape. The drain region 39 is located on the surface side of the n-type diffusion region 34. It is formed by adding a high concentration of impurities such as arsenic.
【００５９】そして、ｎ形高濃度埋込み領域３５は抵抗
４０を構成すると共に、ソース領域３７、ゲート電極３
８、ドレイン領域３９とによってＭＯＳＦＥＴを形成し
ている。また、ソース領域３７は例えばアース端子等に
接続され、ドレイン領域３９は入力端子または出力端子
に接続する。これにより、ＭＯＳＦＥＴのソース領域３
７とドレイン領域３９との間に流れる電流をゲート電極
３８によって制御する。The n-type high-concentration buried region 35 constitutes a resistor 40 and has a source region 37 and a gate electrode 3.
8, the drain region 39 forms a MOSFET. The source region 37 is connected to, for example, a ground terminal, and the drain region 39 is connected to an input terminal or an output terminal. Thereby, the source region 3 of the MOSFET
The current flowing between the gate electrode 7 and the drain region 39 is controlled by the gate electrode 38.
【００６０】かくして、本実施の形態でも第１の実施の
形態と同様な作用効果を得ることができる。なお、本実
施の形態では、枠状トレンチ溝型絶縁領域３１によって
単一の半導体領域３２を形成するものとしたが、第１の
実施の形態と同様に半導体領域３２をアレイ状に設ける
構成としてもよい。Thus, in the present embodiment, the same operation and effect as in the first embodiment can be obtained. In this embodiment, the single semiconductor region 32 is formed by the frame-shaped trench-shaped insulating region 31. However, as in the first embodiment, the semiconductor regions 32 are provided in an array. Is also good.
【００６１】次に、図９および図１０は第４の実施の形
態による半導体装置を示し、本実施の形態の特徴は半導
体領域にバイポーラトランジスタを形成したことにあ
る。なお、本実施の形態では、前記第１の実施の形態と
同一の構成要素に同一の符号を付し、その説明を省略す
るものとする。Next, FIGS. 9 and 10 show a semiconductor device according to a fourth embodiment. The feature of this embodiment is that a bipolar transistor is formed in a semiconductor region. Note that, in the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００６２】４１はｎ形シリコン層３に設けられた枠状
トレンチ溝型絶縁領域で、該枠状トレンチ溝型絶縁領域
４１は、四角形の枠状に形成され、その底部は絶縁膜２
に達している。そして、枠状トレンチ溝型絶縁領域４１
は、ｎ形シリコン層３を部分的に絶縁状態で区切り、そ
の内側に島状の半導体領域４２を誘電体分離している。Reference numeral 41 denotes a frame-shaped trench-shaped insulating region provided in the n-type silicon layer 3. The frame-shaped trench-shaped insulating region 41 is formed in a rectangular frame shape, and the bottom thereof is the insulating film 2.
Has been reached. Then, the frame-shaped trench groove type insulating region 41 is formed.
The n-type silicon layer 3 is partially separated in an insulated state, and an island-shaped semiconductor region 42 is dielectrically separated inside the n-type silicon layer 3.
【００６３】４３は枠状トレンチ溝型絶縁領域４１の内
側に配置された線状トレンチ溝型絶縁領域で、該線状ト
レンチ溝型絶縁領域４３は、その基端側が枠状トレンチ
溝型絶縁領域４１に接触すると共に、先端側は半導体領
域４２内に配置されている。また、線状トレンチ溝型絶
縁領域４３は、その底部が絶縁膜２に達し、半導体領域
４２を略コの字型に屈曲した屈曲型パターン形状に区切
るものである。Reference numeral 43 denotes a linear trench groove type insulating region arranged inside the frame trench type insulating region 41. The linear trench groove type insulating region 43 has a base end on the frame side trench groove type insulating region. At the same time, the tip side is arranged in the semiconductor region 42. Further, the linear trench groove type insulating region 43 reaches the insulating film 2 at its bottom, and divides the semiconductor region 42 into a bent pattern shape bent in a substantially U-shape.
【００６４】４４は半導体領域４２の表面側に形成され
たｎ形拡散領域で、該ｎ形拡散領域４４は、ｎ形シリコ
ン層３と同様に単結晶シリコン材料に砒素等の不純物を
低濃度に添加、拡散することによって形成されている。Numeral 44 denotes an n-type diffusion region formed on the surface side of the semiconductor region 42. The n-type diffusion region 44 has a low concentration of impurities such as arsenic in a single crystal silicon material similarly to the n-type silicon layer 3. It is formed by adding and diffusing.
【００６５】４５は半導体領域３２の底面全体に設けら
れたｎ形高濃度埋込み領域で、該ｎ形高濃度埋込み領域
４５はｎ形拡散領域４４と絶縁膜２との間に配設され、
砒素等の不純物を高濃度に添加することによって形成さ
れている。Reference numeral 45 denotes an n-type high-concentration buried region provided on the entire bottom surface of the semiconductor region 32. The n-type high-concentration buried region 45 is provided between the n-type diffusion region 44 and the insulating film 2,
It is formed by adding impurities such as arsenic at a high concentration.
【００６６】４６は屈曲型パターン形状をなす半導体領
域４２の一端側に設けられたｐ形ウエルで、該ｐ形ウエ
ル４６はｎ形拡散領域４４の表面側に位置して硼素等の
不純物を低濃度に添加することによって形成され、ベー
ス領域を構成している。また、ｐ形ウエル４６の表面側
にはｐ形高濃度拡散領域４６Ａが形成され、該ｐ形高濃
度拡散領域４６Ａはベース領域用の端子を構成してい
る。Reference numeral 46 denotes a p-type well provided at one end of the semiconductor region 42 having a bent pattern shape. The p-type well 46 is located on the surface side of the n-type diffusion region 44 to reduce impurities such as boron. It is formed by adding to a concentration and constitutes a base region. A p-type high-concentration diffusion region 46A is formed on the surface of the p-type well 46, and the p-type high-concentration diffusion region 46A forms a terminal for a base region.
【００６７】４７はｐ形ウエル４６の表面側に設けられ
たエミッタ領域で、該エミッタ領域４７はｎ形高濃度拡
散領域によって構成されている。Reference numeral 47 denotes an emitter region provided on the surface side of the p-type well 46. The emitter region 47 is constituted by an n-type high-concentration diffusion region.
【００６８】４８は屈曲型パターン形状をなす半導体領
域４２の他端側に設けられたｎ形高濃度拡散領域からな
るコレクタ領域で、該コレクタ領域４８はｎ形拡散領域
４４の表面側に位置して砒素等の不純物を高濃度に添加
することによって形成されている。Reference numeral 48 denotes a collector region comprising an n-type high-concentration diffusion region provided on the other end of the semiconductor region 42 having a bent pattern shape. The collector region 48 is located on the surface side of the n-type diffusion region 44. It is formed by adding a high concentration of impurities such as arsenic.
【００６９】そして、ｎ形高濃度埋込み領域４５は抵抗
４９を構成すると共に、ベース領域をなすｐ形ウエル４
６、エミッタ領域４７、コレクタ領域４８によってバイ
ポーラトランジスタを形成している。また、エミッタ領
域４７は例えばアース端子に接続し、コレクタ領域４８
は入力端子または出力端子に接続する。これにより、バ
イポーラトランジスタのエミッタ領域４７とコレクタ領
域４８との間に流れる電流をベース領域（ｐ形ウエル４
６）に流れる電流によって制御する。The n-type high-concentration buried region 45 constitutes a resistor 49 and a p-type well 4 serving as a base region.
6, a bipolar transistor is formed by the emitter region 47 and the collector region 48. The emitter region 47 is connected to, for example, a ground terminal, and the collector region 48 is connected.
Is connected to the input terminal or the output terminal. Thus, the current flowing between the emitter region 47 and the collector region 48 of the bipolar transistor is transferred to the base region (p-type well 4).
It is controlled by the current flowing in 6).
【００７０】かくして、本実施の形態でも第１の実施の
形態と同様な作用効果を得ることができる。なお、本実
施の形態では、枠状トレンチ溝型絶縁領域４１によって
単一の半導体領域４２を形成するものとしたが、第１の
実施の形態と同様に半導体領域４２をアレイ状に設ける
構成としてもよい。Thus, in the present embodiment, the same operation and effect as in the first embodiment can be obtained. In the present embodiment, the single semiconductor region 42 is formed by the frame-shaped trench-shaped insulating region 41. However, as in the first embodiment, the semiconductor regions 42 are provided in an array. Is also good.
【００７１】次に、図１１および図１２は第５の実施の
形態による半導体装置を示し、本実施の形態の特徴は半
導体領域に複数個のＭＯＳＦＥＴ（ＬＤＭＯＳ）を形成
し、隣合うＭＯＳＦＥＴのドレイン領域を共通にしたこ
とにある。なお、本実施の形態では、前記第１の実施の
形態と同一の構成要素に同一の符号を付し、その説明を
省略するものとする。Next, FIGS. 11 and 12 show a semiconductor device according to a fifth embodiment. This embodiment is characterized in that a plurality of MOSFETs (LDMOS) are formed in a semiconductor region and the drains of adjacent MOSFETs are formed. That is, they have a common area. Note that, in the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００７２】５１はｎ形シリコン層３に設けられた枠状
トレンチ溝型絶縁領域で、該枠状トレンチ溝型絶縁領域
５１は、四角形の枠状に形成され、その底部は絶縁膜２
に達している。そして、枠状トレンチ溝型絶縁領域５１
は、ｎ形シリコン層３を部分的に絶縁状態で区切り、そ
の内側に島状の半導体領域５２を誘電体分離している。Reference numeral 51 denotes a frame-shaped trench-shaped insulating region provided in the n-type silicon layer 3. The frame-shaped trench-shaped insulating region 51 is formed in a rectangular frame shape, and the bottom thereof is the insulating film 2.
Has been reached. Then, the frame-shaped trench groove-type insulating region 51
The n-type silicon layer 3 is partially separated in an insulated state, and an island-shaped semiconductor region 52 is dielectrically separated inside the n-type silicon layer 3.
【００７３】５３，５３，…は枠状トレンチ溝型絶縁領
域５１の内側に配置された例えば６本の線状トレンチ溝
型絶縁領域で、該各線状トレンチ溝型絶縁領域５３は、
その両端側が枠状トレンチ溝型絶縁領域５１から離間し
た状態で一定間隔をもって平行に延び、半導体領域５２
内に配置されている。また、線状トレンチ溝型絶縁領域
５３は、その底部が絶縁膜２に達し、その長さ方向中間
位置を中心として半導体領域５２を複数のコの字型に屈
曲した屈曲型パターン形状を互いに対向した状態に区切
るものである。, 53, 53,... Are, for example, six linear trench-groove-type insulating regions arranged inside the frame-shaped trench-groove-type insulating region 51.
The semiconductor region 52 extends in parallel at a constant interval with both end sides separated from the frame-shaped trench-groove-type insulating region 51.
Is located within. In addition, the linear trench-groove insulating region 53 has a bottom portion that reaches the insulating film 2, and the semiconductor region 52 is bent in a plurality of U-shapes around the middle position in the length direction so that the bent patterns are opposed to each other. It is to be divided into the state.
【００７４】５４は半導体領域５２の表面側に形成され
たｎ形拡散領域で、該ｎ形拡散領域５４は、ｎ形シリコ
ン層３と同様に単結晶シリコン材料に砒素等の不純物を
低濃度に添加、拡散することによって形成されている。Numeral 54 denotes an n-type diffusion region formed on the surface side of the semiconductor region 52. The n-type diffusion region 54 has a low concentration of impurities such as arsenic in a single crystal silicon material similarly to the n-type silicon layer 3. It is formed by adding and diffusing.
【００７５】５５は半導体領域５２の底面全体に設けら
れたｎ形高濃度埋込み領域で、該ｎ形高濃度埋込み領域
５５はｎ形拡散領域５４と絶縁膜２との間に配設され、
砒素等の不純物を高濃度に添加することによって形成さ
れている。Reference numeral 55 denotes an n-type high-concentration buried region provided on the entire bottom surface of the semiconductor region 52. The n-type high-concentration buried region 55 is provided between the n-type diffusion region 54 and the insulating film 2,
It is formed by adding impurities such as arsenic at a high concentration.
【００７６】５６，５６，…は隣合う２本の線状トレン
チ溝型絶縁領域５３，５３間に位置して線状トレンチ溝
型絶縁領域５３の長さ方向中央位置に配置されたｐ形ウ
エルで、該各ｐ形ウエル５６は、該ｐ形ウエル５６はｎ
形拡散領域５４の表面側に位置して硼素等の不純物を低
濃度に添加することによって形成されている。また、隣
合うｐ形ウエル５６との間には後述のドレイン領域５９
が設けられている。そして、各ｐ形ウエル５６の表面側
にはその中央位置にｐ形高濃度拡散領域５６Ａが形成さ
れ、該ｐ形高濃度拡散領域５６Ａは、ｐ形ウエル５６の
電位を固定するための端子をなすものである。Are p-type wells located between two adjacent linear trench-groove-type insulating regions 53 and 53 and disposed at the center in the longitudinal direction of the linear trench-groove-type insulating regions 53. In each of the p-type wells 56, the p-type well 56
It is formed by adding an impurity such as boron at a low concentration on the surface side of the shaped diffusion region 54. Further, a drain region 59 described later is provided between the adjacent p-type well 56.
Is provided. A p-type high concentration diffusion region 56A is formed at the center of the surface of each p-type well 56. The p-type high concentration diffusion region 56A has a terminal for fixing the potential of the p-type well 56. What to do.
【００７７】５７，５７，…は各ｐ形ウエル５６の表面
側に設けられたソース領域で、該ソース領域５７はｎ形
高濃度拡散領域によって構成され、ｐ形高濃度拡散領域
５６Ａを挟んで左，右両側にそれぞれ配置されている。Are source regions provided on the surface side of each of the p-type wells 56. The source region 57 is constituted by an n-type high-concentration diffusion region and sandwiches a p-type high-concentration diffusion region 56A. They are located on both the left and right sides.
【００７８】５８，５８は各ソース領域５７の近傍に位
置してｐ形ウエル５６の表面側を覆って設けられたゲー
ト電極で、該各ゲート電極５８は、シリコン酸化膜等
（図示せず）を介して導電性膜を設けることによって形
成されている。また、ゲート電極５８は、ｐ形ウエル５
６の左，右両端側にそれぞれ配設され、半導体領域５２
の前，後方向（図１１中の上，下方向）に延びている。Reference numerals 58, 58 denote gate electrodes provided near the source regions 57 so as to cover the surface side of the p-type well 56. Each gate electrode 58 is formed of a silicon oxide film or the like (not shown). It is formed by providing a conductive film through the substrate. The gate electrode 58 is formed of the p-type well 5.
6 are disposed on the left and right sides of the semiconductor region 52, respectively.
, And extend in the forward and backward directions (upward and downward in FIG. 11).
【００７９】５９，５９は前，後方向に対して２つのソ
ース領域５７，５７間に位置して２本の線状トレンチ溝
型絶縁領域５３，５３に挟まれたｎ形高濃度拡散領域か
らなるドレイン領域で、該ドレイン領域５９はｎ形拡散
領域５４の表面側に位置して砒素等の不純物を高濃度に
添加することによって形成されている。そして、各ドレ
イン領域５９は、隣接する２つのソース領域５７，５７
に対して共通のドレインとして機能するものである。こ
れにより、半導体領域５２には、左，右方向に２個ず
つ、前，後方向に３個ずつの合計６個のＭＯＳＦＥＴ
（ＭＯＳＦＥＴセル）を形成し、ｎ形高濃度埋込み領域
５５は該ＭＯＳＦＥＴに直列接続された抵抗６０を構成
している。Reference numerals 59, 59 denote an n-type high-concentration diffusion region located between the two source regions 57, 57 in the forward and backward directions and sandwiched between the two linear trench-groove insulating regions 53, 53. The drain region 59 is located on the surface side of the n-type diffusion region 54 and is formed by adding an impurity such as arsenic at a high concentration. Each drain region 59 is formed between two adjacent source regions 57, 57.
Function as a common drain. Thus, the semiconductor region 52 has a total of six MOSFETs, two in the left and right directions and three in the front and rear directions.
(MOSFET cell), and the n-type high-concentration buried region 55 constitutes a resistor 60 connected in series to the MOSFET.
【００８０】また、各ソース領域５７、ドレイン領域５
９、ゲート電極５８はそれぞれ並列接続され、６個のＭ
ＯＳＦＥＴは同時に動作する。さらに、各ソース領域５
７は例えばアース端子に接続し、ドレイン領域５９は入
力端子または出力端子に接続する。これにより、ＭＯＳ
ＦＥＴのソース領域５７とドレイン領域５９との間に流
れる電流をゲート電極５８によって制御する。Each source region 57 and drain region 5
9, the gate electrodes 58 are respectively connected in parallel, and six M
OSFETs operate simultaneously. Further, each source region 5
7 is connected to, for example, a ground terminal, and the drain region 59 is connected to an input terminal or an output terminal. Thereby, MOS
The current flowing between the source region 57 and the drain region 59 of the FET is controlled by the gate electrode 58.
【００８１】かくして、本実施の形態でも第１の実施の
形態と同様な作用効果を得ることができる。しかし、本
実施の形態では、ドレイン領域５９を隣接するソース領
域５７に対して共通にする構成としたから、ドレイン領
域５９をそれぞれ２本の線状トレンチ溝型絶縁領域５
３，５３によって挟むことができ、線状トレンチ溝型絶
縁領域５３によって不純物が拡散してドレイン領域５９
が拡大するのを制限することができる。Thus, in this embodiment, the same operation and effect as in the first embodiment can be obtained. However, in the present embodiment, since the drain region 59 is configured to be common to the adjacent source region 57, each of the drain regions 59 is formed of two linear trench-type insulating regions 5.
3 and 53, the impurities are diffused by the linear trench-groove type insulating region 53, and the drain region 59 is formed.
Can be restricted from expanding.
【００８２】即ち、ＭＯＳＦＥＴとしてのオン抵抗を下
げるために、ドレイン領域５９をなすｎ形高濃度拡散領
域をｎ形高濃度埋込み領域５５に達するほど深く形成す
ると、このドレイン領域５９は前，後方向、左，右方向
にも大きく拡散し、半導体装置全体が大型化することが
ある。That is, if the n-type high-concentration diffusion region forming the drain region 59 is formed to be deep enough to reach the n-type high-concentration buried region 55 in order to lower the on-resistance as the MOSFET, the drain region 59 will move forward and backward. In addition, the semiconductor device is largely diffused in the left and right directions, and the whole semiconductor device may be enlarged.
【００８３】これに対し、本実施の形態では、ドレイン
領域５９とソース領域５７との間に線状トレンチ溝型絶
縁領域５３が配置されているから、ドレイン領域５９と
ソース領域５７とが短絡することがなく、ドレイン領域
５９は線状トレンチ溝型絶縁領域５３と平行な左，右方
向と深さ方向とにのみ拡散し、ドレイン領域５９の抵抗
を小さくできる。このため、半導体装置を高集積化しつ
つ、ＭＯＳＦＥＴのオン抵抗を低減することができる。On the other hand, in the present embodiment, since the linear trench type insulating region 53 is arranged between the drain region 59 and the source region 57, the drain region 59 and the source region 57 are short-circuited. Therefore, the drain region 59 diffuses only in the left and right directions and the depth direction parallel to the linear trench groove type insulating region 53, and the resistance of the drain region 59 can be reduced. Therefore, the on-resistance of the MOSFET can be reduced while the semiconductor device is highly integrated.
【００８４】また、１個のドレイン領域５９を中心にし
て、左，右方向と前，後方向にそれぞれ２個ずつのＭＯ
ＳＦＥＴを対称に配置したから、サージ電流ｉも線状ト
レンチ溝型絶縁領域５３の先端近傍等の一部分に集中す
ることがなく、複数のソース領域５７に向けて分散させ
ることができ、半導体領域の全域に亘って均一に流すこ
とができる。このため、導電率変調効果を含めてより一
層サージによるＭＯＳＦＥＴ等の損傷を防止でき、信頼
性を高めることができる。Further, with one drain region 59 as the center, two MOs are respectively set in the left and right directions and in the front and rear directions.
Since the SFETs are arranged symmetrically, the surge current i can be dispersed toward the plurality of source regions 57 without being concentrated on a portion such as the vicinity of the front end of the linear trench-shaped insulating region 53, and the surge current i can be reduced. It can flow uniformly over the entire area. Therefore, damage to the MOSFET and the like due to surge can be further prevented, including the conductivity modulation effect, and reliability can be improved.
【００８５】なお、本実施の形態では、枠状トレンチ溝
型絶縁領域５１によって単一の半導体領域５２を形成す
るものとしたが、第１の実施の形態と同様に半導体領域
５２をアレイ状に設ける構成としてもよい。また、本実
施の形態では半導体領域５２の複数のＭＯＳＦＥＴを形
成するものとしたが、例えばダイオード、抵抗、バイポ
ーラトランジスタを複数個形成する構成としてもよい。In this embodiment, a single semiconductor region 52 is formed by the frame-shaped trench-groove type insulating region 51. However, the semiconductor regions 52 are arranged in an array as in the first embodiment. A configuration may be provided. Further, in the present embodiment, a plurality of MOSFETs in the semiconductor region 52 are formed, but a configuration in which a plurality of diodes, resistors, and bipolar transistors are formed may be employed.
【００８６】次に、図１３および図１４は第６の実施の
形態による半導体装置を示し、本実施の形態の特徴は屈
曲型パターンにおいて該屈曲部の外側曲部にｎ形高濃度
半導体拡散層を設ける構成としたことにある。なお、本
実施の形態では、前記第１の実施の形態と同一の構成要
素に同一の符号を付し、その説明を省略するものとす
る。Next, FIGS. 13 and 14 show a semiconductor device according to a sixth embodiment. The feature of this embodiment is that an n-type high-concentration semiconductor diffusion layer is formed on the outer curved portion of the bent portion in the bent pattern. Is provided. Note that, in the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００８７】６１は屈曲型パターン形状をなす半導体領
域５のうち線状トレンチ溝型絶縁領域６の先端と枠状ト
レンチ溝型絶縁領域４との間に位置する屈曲部５Ａの外
側曲部に設けられたｎ形高濃度拡散層で、該ｎ形高濃度
拡散層６１は、ｎ形拡散領域７の表面側に位置して枠状
トレンチ溝型絶縁領域４に接触して配置され、砒素等の
不純物を高濃度に添加することによって形成されてい
る。Reference numeral 61 denotes an outer curved portion of the bent portion 5A located between the front end of the linear trench-shaped insulating region 6 and the frame-shaped trench-shaped insulating region 4 in the semiconductor region 5 having the bent pattern shape. The n-type high-concentration diffusion layer 61 is located on the surface side of the n-type diffusion region 7 and is in contact with the frame-shaped trench-groove-type insulating region 4. It is formed by adding impurities at a high concentration.
【００８８】かくして、本実施の形態でも第１の実施の
形態と同様な作用効果を得ることができる。しかし、本
実施の形態では、屈曲部５Ａの外側曲部にｎ形高濃度拡
散層６１を設けたから、屈曲部５Ａのうち外側曲部の抵
抗値を内側曲部に比べて小さくすることができる。この
ため、屈曲部５Ａに位置する線状トレンチ溝型絶縁領域
６の先端近傍に電流が集中して流れるのを防ぐことがで
き、半導体領域５の全体に亘って略均一な電流を流すこ
とができる。Thus, in the present embodiment, the same operation and effect as those of the first embodiment can be obtained. However, in the present embodiment, since the n-type high concentration diffusion layer 61 is provided on the outer curved portion of the bent portion 5A, the resistance value of the outer curved portion of the bent portion 5A can be made smaller than that of the inner curved portion. . For this reason, it is possible to prevent current from concentratingly flowing near the tip of the linear trench-shaped insulating region 6 located at the bent portion 5A, and to flow a substantially uniform current over the entire semiconductor region 5. it can.
【００８９】次に、図１５および図１６は第７の実施の
形態による半導体装置を示し、本実施の形態の特徴は屈
曲型パターンにおいて該屈曲部の内側曲部にｐ形高濃度
半導体拡散層を設ける構成としたことにある。なお、本
実施の形態では、前記第１の実施の形態と同一の構成要
素に同一の符号を付し、その説明を省略するものとす
る。FIGS. 15 and 16 show a semiconductor device according to a seventh embodiment. The feature of this embodiment is that a p-type high-concentration semiconductor diffusion layer is formed inside a bent portion of a bent pattern. Is provided. Note that, in the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
【００９０】７１は屈曲型パターン形状をなす半導体領
域５のうち線状トレンチ溝型絶縁領域６の先端と枠状ト
レンチ溝型絶縁領域４との間に位置する屈曲部５Ａの内
側曲部に設けられたｐ形高濃度拡散層で、該ｐ形高濃度
拡散層７１は、ｎ形拡散領域７の表面側に位置して線状
トレンチ溝型絶縁領域６の先端に接触して配置され、硼
素等の不純物を高濃度に添加することによって形成され
ている。Reference numeral 71 designates an inner curved portion of the bent portion 5A located between the front end of the linear trench-shaped insulating region 6 and the frame-shaped trench-shaped insulating region 4 in the semiconductor region 5 having the bent pattern shape. The p-type high-concentration diffusion layer 71 is located on the surface side of the n-type diffusion region 7 and is disposed in contact with the tip of the linear trench-groove type insulating region 6. And the like are added at a high concentration.
【００９１】かくして、本実施の形態でも第１の実施の
形態と同様な作用効果を得ることができる。しかし、本
実施の形態では、屈曲部５Ａの内側曲部にｐ形高濃度拡
散層７１を設けたから、屈曲部５Ａのうち内側曲部の抵
抗値を外側曲部に比べて大きくすることができる。この
ため、屈曲部５Ａに位置する線状トレンチ溝型絶縁領域
６の先端近傍に電流が集中して流れるのを防ぐことがで
き、半導体領域５の全体に亘って略均一な電流を流すこ
とができる。Thus, the present embodiment can provide the same functions and effects as those of the first embodiment. However, in the present embodiment, since the p-type high concentration diffusion layer 71 is provided on the inner curved portion of the bent portion 5A, the resistance value of the inner curved portion of the bent portion 5A can be made larger than that of the outer curved portion. . For this reason, it is possible to prevent current from concentratingly flowing near the tip of the linear trench-shaped insulating region 6 located at the bent portion 5A, and to flow a substantially uniform current over the entire semiconductor region 5. it can.
【００９２】なお、前記各実施の形態では、半導体領域
５，２２，３２，４２，５２にはｎ形拡散領域７，２
４，３４，４４，５４とｎ形高濃度埋込み領域８，２
５，３５，４５，５５とを設ける構成としたが、図１７
に示す変形例のように半導体領域５にはｎ形拡散領域
７′だけを設け、該ｎ形拡散領域７′によって抵抗１
２′を形成する構成としてもよい。In each of the above embodiments, the semiconductor regions 5, 22, 32, 42, and 52 have the n-type diffusion regions 7, 2 respectively.
4, 34, 44, 54 and n-type high concentration buried regions 8, 2
5, 35, 45, and 55 are provided.
As shown in the modification shown in FIG. 7, only the n-type diffusion region 7 'is provided in the semiconductor region 5, and the n-type diffusion region 7'
2 'may be formed.
【００９３】また、前記各実施の形態では、第１導電形
としてｎ形を用い、第２導電形としてｐ形を用いる場合
を例に挙げて説明したが、本発明はこれに限らず、第1
導電形としてｐ形を用い、第２導電形としてｎ形を用い
てもよい。In each of the above embodiments, the case where the n-type is used as the first conductivity type and the p-type is used as the second conductivity type has been described as an example. However, the present invention is not limited to this. 1
A p-type may be used as the conductivity type and an n-type may be used as the second conductivity type.
【００９４】[0094]
【発明の効果】以上詳述した通り、請求項１の発明によ
れば、半導体領域には該半導体領域を屈曲型パターン形
状とする第２のトレンチ溝型絶縁領域を設け、該半導体
領域の内部に第１導電形の半導体拡散層を設け、または
第１導電形の半導体拡散層と第１導電形の高濃度半導体
埋込み層を設け、前記屈曲型パターンの両端間にダイオ
ード、抵抗、ＭＯＳＦＥＴ、バイポーラトランジスタを
形成する構成としたから、屈曲型パターンの両端間には
第１導電形の半導体拡散層または第１導電形の高濃度半
導体埋込み層からなる抵抗を形成することができる。そ
して、電流流路となる半導体領域の全域に亘って電流密
度分布を流路断面に対して略一様にすることができる。
このため、半導体領域の一部分に電流が集中することが
なく、半導体領域内の抵抗等が損傷することがなく、信
頼性、耐久性を高めることができる。As described in detail above, according to the first aspect of the present invention, the semiconductor region is provided with the second trench-shaped insulating region having the semiconductor region in the form of a bent pattern. A semiconductor diffusion layer of the first conductivity type, or a semiconductor diffusion layer of the first conductivity type and a high-concentration semiconductor buried layer of the first conductivity type are provided, and a diode, a resistor, a MOSFET, a bipolar transistor is provided between both ends of the bent pattern. Since the transistor is formed, a resistor formed of a semiconductor diffusion layer of the first conductivity type or a high-concentration semiconductor buried layer of the first conductivity type can be formed between both ends of the bent pattern. Further, the current density distribution can be made substantially uniform with respect to the cross section of the flow path over the entire region of the semiconductor region which becomes the current flow path.
Therefore, current does not concentrate on a part of the semiconductor region, resistance and the like in the semiconductor region are not damaged, and reliability and durability can be improved.
【００９５】また、通常動作時には半導体領域内の抵抗
は電流バイパス能力を発揮し、サージ印加時には半導体
領域の導電率変調によって半導体領域内の抵抗値を大き
くすることができる。このため、通常動作時の電流バイ
パス能力を損なうことなく、サージ印加時のサージ電流
を確実に制限することができる。Further, during normal operation, the resistance in the semiconductor region exerts a current bypass capability, and when a surge is applied, the resistance value in the semiconductor region can be increased by modulating the conductivity of the semiconductor region. For this reason, the surge current at the time of applying a surge can be reliably limited without impairing the current bypass capability at the time of normal operation.
【００９６】また、半導体領域に第２のトレンチ溝型絶
縁領域を設けることによって、半導体領域を屈曲型パタ
ーン形状に形成したから、屈曲した流路の全域に亘って
導電率変調効果を発生させることができ、サージ電流に
対して第１導電形の半導体拡散層または第１導電形の高
濃度半導体埋込み層からなる抵抗の抵抗値を十分に大き
くすることができる。Further, since the semiconductor region is formed in a bent pattern shape by providing the second trench-shaped insulating region in the semiconductor region, the conductivity modulation effect can be generated over the entire bent channel. This makes it possible to sufficiently increase the resistance value of the resistor formed of the semiconductor diffusion layer of the first conductivity type or the high-concentration semiconductor buried layer of the first conductivity type with respect to the surge current.
【００９７】さらに、屈曲型パターンの両端間には第２
のトレンチ溝型絶縁領域を設けるから、屈曲型パターン
の両端を接近させて形成することができ、高集積化を図
ることができる。Further, the second pattern is provided between both ends of the bent pattern.
Since the trench groove type insulating region is provided, the bent pattern can be formed with both ends close to each other, and high integration can be achieved.
【００９８】また、請求項２の発明によれば、複数の半
導体領域内部にダイオード、抵抗、ＭＯＳＦＥＴまたは
バイポーラトランジスタを形成し、かつ該ダイオード、
抵抗、ＭＯＳＦＥＴまたはバイポーラトランジスタはそ
れぞれ並列接続する構成としたから、並列接続された複
数のダイオード等のうち特定のダイオード等に電流が集
中的に流れるときには、半導体領域内のジュール発熱が
増加する。このとき、半導体領域内の抵抗値が大きくな
るから、それ以上の電流の増加が抑制される。この結
果、各ダイオード等に流れる電流が平均化され、各ダイ
オード等に略均等な電流を流すことができ、特定のダイ
オード等が損傷するのを防ぐことができる。According to the second aspect of the present invention, a diode, a resistor, a MOSFET or a bipolar transistor is formed inside a plurality of semiconductor regions.
Since the resistor, the MOSFET, or the bipolar transistor is configured to be connected in parallel, when a current intensively flows through a specific diode among a plurality of diodes connected in parallel, Joule heat in the semiconductor region increases. At this time, since the resistance value in the semiconductor region increases, a further increase in current is suppressed. As a result, the current flowing through each diode or the like is averaged, and a substantially equal current can be passed through each diode or the like, and damage to a specific diode or the like can be prevented.
【００９９】また、請求項３の発明によれば、半導体領
域に第２のトレンチ溝型絶縁領域を挟んで複数のダイオ
ード、抵抗、ＭＯＳＦＥＴまたはバイポーラトランジス
タを形成し、隣接するダイオード等の第１の第１導電形
高濃度拡散層を共通にする構成としたから、第１の第１
導電形高濃度拡散層を２つの第２のトレンチ溝型絶縁領
域によって挟むことができ、第２のトレンチ溝型絶縁領
域によって不純物の拡散によって第１の第１導電形高濃
度拡散層が拡大するのを制限することができる。このた
め、第２のトレンチ溝型絶縁領域を挟んで第１の第１導
電形高濃度拡散層と第２の第１導電形高濃度拡散層、第
２導電形半導体拡散層等を接近させて配置することがで
きる。また、第１の第１導電形高濃度拡散層を中心にし
て、例えば２つのダイオードを対称に配置することがで
き、電流密度の均一化を図ることができる。According to the third aspect of the present invention, a plurality of diodes, resistors, MOSFETs or bipolar transistors are formed in the semiconductor region with the second trench type insulating region interposed therebetween, and the first diode such as an adjacent diode is formed. Since the first conductivity type high-concentration diffusion layer is configured to be common, the first first
The conductive-type high-concentration diffusion layer can be sandwiched between the two second trench-groove-type insulating regions, and the first first-conductivity-type high-concentration diffusion layer is expanded by the diffusion of impurities by the second trench-groove-type insulating region. Can be restricted. For this reason, the first first-conductivity-type high-concentration diffusion layer, the second first-conductivity-type high-concentration diffusion layer, the second-conductivity-type semiconductor diffusion layer, and the like are brought close to each other with the second trench-type insulating region interposed therebetween. Can be arranged. Further, for example, two diodes can be arranged symmetrically about the first first conductivity type high concentration diffusion layer, and the current density can be made uniform.
【０１００】また、請求項４の発明によれば、屈曲型パ
ターンの屈曲部の外側曲部には第３の第１導電形高濃度
半導体拡散層を設ける構成としたから、第３の第１導電
形高濃度半導体拡散層によって屈曲部のうち外側曲部の
抵抗値を内周曲部に比べて小さくすることができる。こ
のため、屈曲部に位置する第２のトレンチ溝型絶縁領域
の先端近傍に電流が集中して流れるのを防ぐことがで
き、半導体領域の全体に亘って略均一な電流を流すこと
ができる。According to the fourth aspect of the present invention, the third first conductivity type high-concentration semiconductor diffusion layer is provided in the outer curved portion of the bent portion of the bent pattern. With the conductivity type high concentration semiconductor diffusion layer, the resistance value of the outer curved portion of the bent portion can be made smaller than that of the inner curved portion. For this reason, it is possible to prevent the current from intensively flowing near the front end of the second trench-shaped insulating region located at the bent portion, and it is possible to flow a substantially uniform current over the entire semiconductor region.
【０１０１】さらに、請求項５の発明によれば、屈曲型
パターンの屈曲部の内側曲部には第２導電形高濃度半導
体拡散層を設ける構成としたから、第２導電形高濃度半
導体拡散層によって屈曲部のうち内側曲部の抵抗値を外
側曲部に比べて大きくすることができる。このため、屈
曲部に位置する第２のトレンチ溝型絶縁領域の先端近傍
に電流が集中して流れるのを防ぐことができ、半導体領
域の全体に亘って略均一な電流を流すことができる。Further, according to the fifth aspect of the present invention, since the second conductive type high concentration semiconductor diffusion layer is provided in the inside curved portion of the bent portion of the bent pattern, the second conductive type high concentration semiconductor diffusion is provided. The resistance value of the inner curved portion of the bent portion can be made larger than that of the outer curved portion by the layer. For this reason, it is possible to prevent the current from intensively flowing near the front end of the second trench-shaped insulating region located at the bent portion, and it is possible to flow a substantially uniform current over the entire semiconductor region.
【図１】本発明の第１の実施の形態による半導体装置を
示す平面図である。FIG. 1 is a plan view showing a semiconductor device according to a first embodiment of the present invention.
【図２】半導体装置を図１中の矢示II−II方向からみた
要部拡大断面図である。FIG. 2 is an enlarged sectional view of a main part of the semiconductor device as seen from the direction of arrows II-II in FIG.
【図３】半導体領域内の電界とキャリア移動度との関係
を示す特性線図である。FIG. 3 is a characteristic diagram showing a relationship between an electric field in a semiconductor region and carrier mobility.
【図４】半導体領域内の電界と抵抗値との関係を示す特
性線図である。FIG. 4 is a characteristic diagram showing a relationship between an electric field and a resistance value in a semiconductor region.
【図５】第２の実施の形態による半導体装置を示す平面
図である。FIG. 5 is a plan view showing a semiconductor device according to a second embodiment.
【図６】半導体装置を図５中の矢示VI−VI方向からみた
要部拡大断面図である。FIG. 6 is an enlarged sectional view of a main part of the semiconductor device as seen from the direction of arrows VI-VI in FIG. 5;
【図７】第３の実施の形態による半導体装置を示す平面
図である。FIG. 7 is a plan view showing a semiconductor device according to a third embodiment.
【図８】半導体装置を図７中の矢示VIII−VIII方向から
みた要部拡大断面図である。FIG. 8 is an enlarged sectional view of a main part of the semiconductor device as seen from the direction of arrows VIII-VIII in FIG. 7;
【図９】第４の実施の形態による半導体装置を示す平面
図である。FIG. 9 is a plan view showing a semiconductor device according to a fourth embodiment.
【図１０】半導体装置を図９中の矢示Ｘ−Ｘ方向からみ
た要部拡大断面図である。FIG. 10 is an enlarged cross-sectional view of a main part of the semiconductor device as viewed in a direction indicated by arrows XX in FIG. 9;
【図１１】第５の実施の形態による半導体装置を示す平
面図である。FIG. 11 is a plan view showing a semiconductor device according to a fifth embodiment.
【図１２】半導体装置を図１１中の矢示XII−XII方向か
らみた要部拡大断面図である。FIG. 12 is an enlarged sectional view of a main part of the semiconductor device as viewed from the direction of arrows XII-XII in FIG. 11;
【図１３】第６の実施の形態による半導体装置を示す平
面図である。FIG. 13 is a plan view showing a semiconductor device according to a sixth embodiment.
【図１４】半導体装置を図１３中の矢示XIV−XIV方向か
らみた要部拡大断面図である。14 is an enlarged cross-sectional view of a main part of the semiconductor device as viewed from the direction of arrows XIV-XIV in FIG. 13;
【図１５】第７の実施の形態による半導体装置を示す平
面図である。FIG. 15 is a plan view showing a semiconductor device according to a seventh embodiment.
【図１６】半導体装置を図１５中の矢示XVI−XVI方向か
らみた要部拡大断面図である。16 is an enlarged sectional view of a main part of the semiconductor device as viewed from the direction indicated by arrows XVI-XVI in FIG. 15;
【図１７】本発明の変形例による半導体装置を示す要部
拡大断面図である。FIG. 17 is an enlarged sectional view of a main part showing a semiconductor device according to a modification of the present invention.
１ シリコン支持基板（半導体支持基板） ２ 絶縁膜 ３ ｎ形シリコン層（半導体層） ４，２１，３１，４１，５１ 枠状トレンチ溝型絶縁領
域（トレンチ溝型絶縁領域） ５，２２，３２，４２，５２ 半導体領域 ５Ａ 屈曲部 ６，２３，３３，４３，５３ 線状トレンチ溝型絶縁領
域（第２のトレンチ溝型絶縁領域） ７，７′，２４，３４，４４，５４ ｎ形拡散領域（第
１導電形の半導体拡散層） ８，２５，３５，４５，５５ ｎ形高濃度埋込み領域
（第１導電形の高濃度半導体埋込み層） ９，２６ ｎ形高濃度拡散領域（第１の第１導電形高濃
度拡散層） １０ ｐ形高濃度拡散領域（第２導電形半導体拡散層） １１ ダイオード １２，１２′，２８，４０，４９，６０ 抵抗 ２７ ｎ形高濃度拡散領域（第２の第１導電形高濃度拡
散層） ３７，５７ ソース領域 ３８，５８ ゲート電極（ゲート領域） ３９，５９ ドレイン領域 ４６ ｐ形ウエル（ベース領域） ４７ エミッタ領域 ４８ コレクタ領域 ６１ ｎ形高濃度拡散層（第３の第１導電形高濃度半導
体拡散層） ７１ ｐ形高濃度拡散層（第２導電形高濃度半導体拡散
層）REFERENCE SIGNS LIST 1 silicon support substrate (semiconductor support substrate) 2 insulating film 3 n-type silicon layer (semiconductor layer) 4, 21, 31, 41, 51 frame-shaped trench-shaped insulating region (trench-grooved insulating region) 5, 22, 32, 42, 52 Semiconductor region 5A Bent portion 6, 23, 33, 43, 53 Linear trench groove type insulating region (second trench groove type insulating region) 7, 7 ', 24, 34, 44, 54 n-type diffusion region (First-conductivity-type semiconductor diffusion layer) 8, 25, 35, 45, 55 n-type high-concentration buried region (first-conductivity-type high-concentration semiconductor buried layer) 9, 26 n-type high-concentration diffusion region (first First conductivity type high concentration diffusion layer) 10 p-type high concentration diffusion region (second conductivity type semiconductor diffusion layer) 11 Diode 12, 12 ', 28, 40, 49, 60 Resistance 27 n-type high concentration diffusion region (second High concentration diffusion layer of the first conductivity type) 7 Source region 38,58 Gate electrode (gate region) 39,59 Drain region 46 P-type well (base region) 47 Emitter region 48 Collector region 61 N-type high concentration diffusion layer (third first conductivity type high concentration semiconductor diffusion Layer) 71 p-type high concentration diffusion layer (second conductivity type high concentration semiconductor diffusion layer)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/78 ６１８Ｆ 29/786 ６２３Ａ 29/861 29/91 Ｃ Ｆターム(参考） 5F003 AP01 AP06 AZ03 BA27 BA96 BC01 BC05 BC08 BC90 BZ01 BZ02 BZ05 5F038 AR01 AR03 AR12 AR20 AR21 BH02 BH04 BH13 EZ06 EZ20 5F048 AA07 AB06 AC10 BA01 BA16 BC03 BF17 BG05 CA01 CC02 CC03 CC06 5F110 AA22 BB12 CC02 DD05 DD13 GG02 GG12 GG32 GG34 GG60 HM04 HM12 NN62 NN65 NN71──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/73 H01L 29/78 618F 29/786 623A 29/861 29/91 C F term (Reference) 5F003 AP01 AP06 AZ03 BA27 BA96 BC01 BC05 BC08 BC90 BZ01 BZ02 BZ05 5F038 AR01 AR03 AR12 AR20 AR21 BH02 BH04 BH13 EZ06 EZ20 5F048 AA07 AB06 AC10 BA01 BA16 BC03 BF17 BG05 CA01 CC02 CC03 CC06 5F110 AA05 BB12 GG12 GG12 GG13 NN71
Claims (5)
離された半導体層を有するＳＯＩ型基板と、該半導体層
に設けられたトレンチ溝型絶縁領域によって該半導体層
を誘電体分離した複数の半導体領域とからなる半導体装
置において、 前記複数の半導体領域のうち少なくとも一つの半導体領
域の内部に一つまたは複数の第２のトレンチ溝型絶縁領
域を形成することにより該半導体領域をコの字型または
ジグザグ型の屈曲型パターン形状に形成し、 該第２のトレンチ溝型絶縁領域が形成された半導体領域
の内部に第１導電形の半導体拡散層を設け、または第１
導電形の半導体拡散層と第１導電形の高濃度半導体埋込
み層とを設け、 前記屈曲型パターンが形成された半導体領域には、前記
屈曲型パターンの一端側に位置して第１の第１導電形高
濃度拡散層を設け、 前記屈曲型パターンが形成された半導体領域には、前記
屈曲型パターンの他端側に位置して、第２導電形半導体
拡散層を設けることにより該半導体領域をダイオードと
して形成し、第２の第１導電形高濃度拡散層を設けるこ
とにより該半導体領域を抵抗として形成し、ＭＯＳＦＥ
Ｔのソース領域とゲート領域を設けることにより該半導
体領域をＭＯＳＦＥＴとして形成し、またはバイポーラ
トランジスタのエミッタ領域とベース領域を設けること
により該半導体領域をバイポーラトランジスタとして形
成し、 かつ該第１の第１導電形高濃度拡散領域を入力端子また
は出力端子に接続する構成としたことを特徴とする半導
体装置。An SOI substrate having a semiconductor layer dielectrically separated by an insulating film on a main surface of a semiconductor supporting substrate, and a plurality of semiconductor layers dielectrically separated by a trench type insulating region provided in the semiconductor layer. A semiconductor device comprising: a semiconductor region having at least one of a plurality of semiconductor regions, wherein at least one of the plurality of semiconductor regions has at least one second trench-groove-type insulating region formed therein; Forming a first conductive type semiconductor diffusion layer inside the semiconductor region in which the second trench type insulating region is formed, or a first conductive type semiconductor diffusion layer;
A semiconductor diffusion layer of a conductivity type and a high-concentration semiconductor buried layer of a first conductivity type; a first first region located on one end side of the bent pattern in a semiconductor region where the bent pattern is formed; A conductive type high-concentration diffusion layer is provided. In the semiconductor region where the bent pattern is formed, the semiconductor region is formed by providing a second conductive type semiconductor diffusion layer at the other end of the bent pattern. The semiconductor region is formed as a resistor by providing a second first conductivity type high-concentration diffusion layer as a diode.
Forming the semiconductor region as a MOSFET by providing a source region and a gate region of T, or forming the semiconductor region as a bipolar transistor by providing an emitter region and a base region of the bipolar transistor; and A semiconductor device having a structure in which a conductive high-concentration diffusion region is connected to an input terminal or an output terminal.
ード、抵抗、ＭＯＳＦＥＴまたはバイポーラトランジス
タを形成し、かつ該ダイオード、抵抗、ＭＯＳＦＥＴま
たはバイポーラトランジスタはそれぞれ並列接続する構
成としてなる請求項１に記載の半導体装置。2. The semiconductor according to claim 1, wherein said diode, resistor, MOSFET or bipolar transistor is formed inside said plurality of semiconductor regions, and said diode, resistor, MOSFET or bipolar transistor is connected in parallel. apparatus.
チ溝型絶縁領域を挟んでダイオード、抵抗、ＭＯＳＦＥ
Ｔまたはバイポーラトランジスタを複数個形成し、互い
に隣接するダイオード、抵抗、ＭＯＳＦＥＴまたはバイ
ポーラトランジスタは第１の第１導電形高濃度拡散層を
共通にする構成としてなる請求項１または２に記載の半
導体装置。3. A diode, a resistor, and a MOSFE in the semiconductor region with the second trench type insulating region interposed therebetween.
3. The semiconductor device according to claim 1, wherein a plurality of T or bipolar transistors are formed, and a diode, a resistor, a MOSFET, or a bipolar transistor adjacent to each other has a configuration in which the first first conductivity type high concentration diffusion layer is shared. .
には、第３の第１導電形高濃度半導体拡散層を設ける構
成としてなる請求項１，２または３に記載の半導体装
置。4. The semiconductor device according to claim 1, wherein a third first-conductivity-type high-concentration semiconductor diffusion layer is provided in an outer curved portion of the bent portion of the bent pattern.
には、第２導電形高濃度半導体拡散層を設ける構成とし
てなる請求項１，２または３に記載の半導体装置。5. The semiconductor device according to claim 1, wherein a second-conductivity-type high-concentration semiconductor diffusion layer is provided in an inner curved portion of the bent portion of the bent pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259251A JP2002076279A (en) | 2000-08-29 | 2000-08-29 | Semiconductor device |
Applications Claiming Priority (1)
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000259251A Pending JP2002076279A (en) | 2000-08-29 | 2000-08-29 | Semiconductor device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322793A (en) * | 2004-05-10 | 2005-11-17 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| EP2590219A1 (en) | 2011-11-04 | 2013-05-08 | Renesas Electronics Corporation | Semiconductor device |
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| JP4593162B2 (en) * | 2004-05-10 | 2010-12-08 | パナソニック株式会社 | Semiconductor device and manufacturing method thereof |
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