JP2002074357A - 画像処理装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 無駄な水平パディング処理を省略する。 【解決手段】 入力端子２４には、次のブロックの２値
形状情報が行単位でパラレルに入力し、その形状情報の
論理和演算結果が中間形状情報としてレジスタ２８に格
納される。行番号生成回路３２は、レジスタ３０の中間
形状情報に基づき、パディング処理すべき行番号を生成
する。生成された行番号は、アドレス生成回路１２と、
遅延回路３４を介してアドレス生成回路１８に印加され
る。アドレス生成回路１２は、行番号生成回路３２から
出力される行番号の行データをバッファメモリ１０から
水平パディング処理回路１４に読み出す。水平パディン
グ処理回路１４は水平方向に画素値を補充し、その結果
である中間画素データを中間データ格納メモリ１６に印
加する。１つのブロックの水平パディング処理が終了す
ると、アドレス生成回路１８は、メモリ１６から垂直方
向の画素データ列を順次、垂直パディング処理回路２０
に読み出し、回路２０は、入力する画素データに対して
垂直方向に画素値を補充する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置及び
方法に関する。

【０００２】

【従来の技術】画像、特に動画像は、非常にデータ量が
多く、従って、その画像を蓄積伝送するには、データ量
を大幅に削減する圧縮処理が不可欠である。動画像を圧
縮符号化する方法として、既にＭＰＥＧ−１及びＭＰＥ
Ｇ−２などの国際標準が定められているが、これらはテ
レビカメラ等で撮影した矩形領域の画像のみを対象とし
ている。

【０００３】画像には様々なものがあるが、背景と背景
の手前に位置する主被写体（オブジェクト）とに区別で
きる画像も数多く存在する。一般的に、背景となる画像
は激しい動きを伴わず、カメラの動きに合わせて全体が
移動したり、背景中の様々なものがそれぞれ細かい動き
を示したりする。それに対し、主被写体は時に激しい動
きを伴う。このように、主被写体と背景は、異なる性質
を有する。

【０００４】ＭＰＥＧ−１及びＭＰＥＧ−２に続いて標
準化が進められているＭＰＥＧ−４では、１つの画面を
主被写体と背景というように複数のオブジェクトからな
るものとして扱い、オブジェクト単位で圧縮符号化す
る。この方式では、有用なオブジェクトを他で再利用す
ることも可能になる。従って、動画コンテンツの生産性
を高めたり、画像を見る側で特定のオブジェクトを操作
することも可能になり、観察者が画像に対して能動的な
関係を築くことができ、新しい表現が可能になる。

【０００５】オブジェクトの形状は一般的に任意である
ので、従来のＭＰＥＧ−１及びＭＰＥＧ−２で使用され
る圧縮手法をそのまま適用することはできない。ＭＰＥ
Ｇ−４では、任意形状のオブジェクトの周囲にオブジェ
クトと相関のあるデータを補充することにより、オブジ
ェクトを矩形の画像に変換し、それから圧縮処理を行な
うようにしている。

【０００６】動画圧縮では更に、フレーム間の相関を利
用してデータ量を削減する。例えば、他のフレームにお
ける相関の強い領域を参照し、現フレームとの差分値を
符号化する。オブジェクトが任意の形状であるので、当
然、参照される他のフレームにおけるオブジェクトの形
状も任意であり、オブジェクトの外の領域には値が存在
しない。これでは、ブロック単位の動きベクトル情報を
求めることが出来ないので、参照されるオブジェクトに
パディング（補充）処理を施して矩形領域に広げた上
で、ブロック単位の動きベクトルを探索するようにして
いる。

【０００７】２次元的な広がりを持つ画像データのパデ
ィング処理は、１次元のパディング処理を横方向と縦方
向に対して順に行なうことで実現される。１次元のパデ
ィング処理は、以下のように行われる。すなわち、オブ
ジェクトで挟まれたオブジェクト外領域（行又は列）
を、その領域の両端のオブジェクト内の画素データの平
均値で置換し、その他のオブジェクト外領域を、その領
域に接するオブジェクト内の画素データで置き換える。

【０００８】水平（横）方向パディング処理例を図９に
示す。図９（ａ）は、ブロック内の一行分の２値形状情
報（属性データ）を示し、同（ｂ）はブロック内にある
オブジェクトの画素データを示す。但し、オブジェクト
外の領域の画素データは他の値で置き換えられるので、
それらの画素値は省略してある。ここでは、ブロック１
行分の画素数を１６画素とした。

【０００９】図９では、１行（１６画素）の中に、連結
していない４つのオブジェク外領域がある。即ち、画素
値７８のすぐ左の１画素からなる領域、画素値７４と画
素値５６で挟まれた４画素からなる領域、画素値６４と
画素値４２で挟まれた２画素からなる領域、及び、画素
値４２の右側にある３画素からなる領域の４つである。
両端の領域は、それらの領域に接するオブジェクト内の
画素データで置換されるので、一番左の１画素は画素値
７８で置換され、右端の３画素は画素値４２で置換され
る。残りの２つの領域は、オブジェクト内の画素データ
に挟まれているので、左側の４画素は、画素値７４と同
５６の平均値６５に置換され、右側の２画素は、画素値
６４と同４２の平均値５３で置換される。このパディン
グ処理の結果は、図９（ｃ）に示すような画素値分布に
なる。

【００１０】１ブロックは、一般に複数の行データから
なる。図１０（ａ）はその１ブロックのデータ分布例を
示す。オブジェクト部分を斜線で図示してある。図１０
（ａ）に示すブロックに水平方向パディング処理を施す
と、図１０（ｂ）に示すように水平方向に拡がり、更に
垂直方向パディング処理を施すと、図１０（ｃ）に示す
ようにブロック内の全ての画素が有効な値を持つように
なる。

【００１１】図１１は、水平パディング処理と垂直パデ
ィング処理を別々の回路で実行する従来例の概略構成ブ
ロック図を示す。

【００１２】２１０はパディング処理すべき画素データ
を保持するバッファメモリ、２１２はバッファメモリか
ら水平パディング処理すべき画素データを読み出すアド
レスを生成するアドレス生成回路、２１４は水平パディ
ング処理回路、２１６は水平パディング処理回路２１４
により水平パディング処理された画素データを記憶する
中間データ格納メモリ、２１８は中間データ格納メモリ
２１６のアドレスを生成するアドレス生成回路、２２０
は中間データ格納メモリ２１６から読み出された画素デ
ータに垂直パディング処理を施す垂直パディング処理回
路、２２２は、垂直パディング処理回路２２０により垂
直パディング処理された画素データを出力する出力端子
である。

【００１３】アドレス生成回路２１２から出力されるア
ドレス信号に基づき、バッファメモリ２１０からブロッ
クの右上の画素から順に行方向に画素データと形状情報
が読み出され、水平パディング処理回路２１４に印加さ
れる。水平パディング処理回路２１４は先に説明したよ
うに水平方向に画素値を補充し、その結果である中間画
素データを中間データ格納メモリ２１６に印加する。中
間データ格納メモリ２１６は、アドレス生成回路２１８
から出力されるアドレス信号に基づき、水平パディング
処理回路２１４の出力データをブロック内の対応する記
憶場所に格納する。

【００１４】１つのブロックに対し水平パディング処理
が終了すると、中間データ格納メモリ２１６から垂直パ
ディング処理回路２２０に画素データと形状情報が読み
出される。垂直パディング処理回路２２０は、中間デー
タ格納メモリ２１６からの画素データに対して垂直方向
に画素値を補充する。垂直パディング処理回路２２０の
処理結果は、出力端子２２２から外部に出力される。

【００１５】水平パディング処理回路２１４が出力する
画素の順序と、垂直パディング処理回路２２０で垂直パ
ディング処理する画素の順序（方向）が互いに異なる。
中間データ格納メモリ２１６をを経由することで、画素
データと形状情報の順番を並び替える。一般的に、この
ような並び替えを転置と称し、中間データ格納メモリ２
１６は、転置メモリとも呼ばれる。

【００１６】従来は、ブロック内の全ての行データを水
平パディング処理し、全ての列を垂直パディング処理す
るのが普通であった。パディング処理は、行単位又は列
単位で行なうので、処理する必要のある行及び列だけを
パディング処理すればよいと思われるが、そのようにす
ると、制御が複雑になりすぎるからである。

【００１７】

【発明が解決しようとする課題】従来では、パディング
処理する各行に有効データが存在するかどうかに関わら
ず、全ての行データを水平パディング処理回路２１４に
入力していた。これは、処理時間の浪費である。

【００１８】また、垂直パディング処理の際には、中間
データの有効／無効に関わらず、中間データ格納メモリ
２１６から全ての画素データを順番に読み出し、垂直パ
ディング処理回路２２０に入力していた。これは、余分
なメモリ読み出しであり、無駄な電力を消費しているこ
とになる。

【００１９】本発明は、このような問題を解決する画像
処理装置及び方法を提示することを目的とする。

【００２０】

【課題を解決するための手段】本発明の画像処理装置
は、２次元のブロック状の画像データを各画素の属性情
報に基づいてパディング処理する装置であって、属性情
報の処理をパディング処理に先行して行なうことを特徴
とする。

【００２１】本発明に係る画像処理方法は、２次元のブ
ロック状の画像データを各画素の属性情報に基づいてパ
ディング処理する方法であって、属性情報の処理をパデ
ィング処理に先行して行なうことを特徴とする。

【００２２】本発明に係る画像処理装置は、２次元のブ
ロック状の画像データを互いに直交する第１及び第２方
向にパディング処理する画像処理装置であって、当該画
像データの形状情報から、パディング処理に必要な第１
の方向の方向情報を決定する形状情報演算手段と、当該
形状情報演算手段の演算結果に従い、当該第１の方向に
ついて当該画像データをパディング処理する第１のパデ
ィング処理手段と、当該第１のパディング処理手段の処
理結果を第２の方向についてパディング処理する第２の
パディング処理手段とを具備することを特徴とする。

【００２３】本発明に係る画像処理方法は、２次元のブ
ロック状の画像データを互いに直交する第１及び第２方
向にパディング処理する画像処理方法であって、当該画
像データの形状情報から、パディング処理に必要な第１
の方向の方向情報を決定する形状情報演算ステップと、
当該形状情報演算ステップの演算結果に従い、当該第１
の方向について当該画像データをパディング処理する第
１のパディング処理ステップと、当該第１のパディング
処理ステップの処理結果を第２の方向についてパディン
グ処理する第２のパディング処理ステップとを具備する
ことを特徴とする。

【００２４】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。

【００２５】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。１０はパディング処理すべき画素データ
を保持するバッファメモリ、１２はバッファメモリから
水平パディング処理すべき画素データを読み出すアドレ
スを生成するアドレス生成回路、１４は水平パディング
処理回路、１６は水平パディング処理回路１４により水
平パディング処理された画素データを記憶する中間デー
タ格納メモリ、１８は中間データ格納メモリ１６のアド
レスを生成するアドレス生成回路、２０は中間データ格
納メモ２１６から読み出された画素データに垂直パディ
ング処理を施す垂直パディング処理回路、２２は、垂直
パディング処理回路２０により垂直パディング処理され
た画素データを出力する出力端子である。

【００２６】２４は、１行分の画素データに対する２値
形状情報がパラレルに入力する形状情報入力端子、２６
は、入力端子２４からの２値形状情報の全論理和を算出
する論理和回路、２８は論理和回路２６の１ビット出力
（有効画素データのある行か否かを示すフラグ）を取り
込むシフトレジスタ、３０は、シフトレジスタ２８から
出力された全行の形状情報をパディング処理中保持する
レジスタ、３２は、レジスタ３０の保持値に従い、パデ
ィング処理すべき行番号（を示す情報）を生成する行番
号生成回路、３４は、水平パディング処理に要する時間
だけ、行番号生成回路３２の出力を遅延する遅延回路で
ある。行番号生成回路３２の出力はアドレス生成回路１
２と遅延回路３４に印加され、遅延回路３４の出力はア
ドレス生成回路１８に印加される。

【００２７】バッファメモリ１０〜垂直パディング処理
回路２０が、あるブロックをパディング処理している間
に、入力端子２４には、次のブロックの２値形状情報が
行単位でパラレルに入力され、その形状情報の論理和演
算結果が中間形状情報としてレジスタ２８にシフトしな
がら格納される。レジスタ３０は、バッファメモリ１０
乃至垂直パディング処理回路２０が、あるブロックをパ
ディング処理している間、同じブロックの中間形状情報
を保持する。

【００２８】行番号生成回路３２は、レジスタ３０に保
持される中間形状情報に基づき、パディング処理すべき
行番号を生成する。生成された行番号は、アドレス生成
回路１２と、遅延回路３４を介してアドレス生成回路１
８に印加される。

【００２９】アドレス生成回路１２は、行番号生成回路
３２から出力された行番号に対応する行データを記憶す
るアドレスをバッファメモリ１０に印加し、バッファメ
モリ１０は、その行番号に対応した画素データと形状情
報を水平パディング処理回路１４に読み出す。水平パデ
ィング処理回路１４は、後述するように水平方向に画素
値を補充し、その結果である中間画素データを中間デー
タ格納メモリ１６に印加する。水平パディング処理する
行番号が遅延回路３４を介してアドレス生成回路１８に
印加され、アドレス生成回路１８は、遅延回路３４から
の行番号データに従い、その行番号の中間画素データを
格納すべきアドレスを発生して中間データ格納メモリ１
６に印加する。これにより、有効画素の存在する行のみ
が水平パディング処理され、その処理結果が中間データ
格納メモリ１６に格納される。

【００３０】１つのブロックに対する水平パディング処
理が終了すると、アドレス生成回路１８は、中間データ
格納メモリ１６から垂直方向の画素データ列を順次、読
み出すアドレスを発生し、これに応じて、中間データ格
納メモリ１６から垂直パディング処理回路２０に垂直方
向の画素データ列が入力される。垂直パディング処理回
路２０は、中間データ格納メモリ１６からの画素データ
に対して垂直方向に画素値を補充する。垂直パディング
処理回路２０の処理結果は、出力端子２２から外部に出
力される。

【００３１】水平パディング処理回路１４と垂直パディ
ング処理回路２０とは、水平方向と垂直方向の違いはあ
るものの、一次元方向のパディング処理である点で同じ
であり、従って、同じ構成の回路からなる。パディング
処理方法には、１行又は１列の全画素を同時に並列処理
する方法、即ち並列処理法と、１画素が入力するごとに
１画素を処理して出力する方法、即ち逐次処理法があ
る。本実施例では、中間データ格納メモリ１６への書き
込み・読み出し処理との関係で逐次処理法が適してい
る。即ち、水平パディング処理回路１４が、１サイクル
毎に１画素ずつ水平パディング処理した結果を順次、中
間データ格納メモリ１６に書き込み、中間データ格納メ
モリ１６から水平パディング処理の終了した１ブロック
のデータを垂直方向で１画素ずつ読み出し、垂直パディ
ング処理回路２０が、垂直方向にパディング処理する。

【００３２】並列処理法でも、同様の処理を実現できる
が、その場合、並列処理した結果を一旦、シフトレジス
タに取り込み、そのシフトレジスタから１つずつデータ
をシフト出力しながら中間データ格納メモリ１６に書き
込んでいけばよい。

【００３３】図２は、逐次処理型のパディング処理回路
の構成例を示す。ここでは、１行（列）が１０画素から
なると仮定している。

【００３４】４０は、パディング処理を施す画素データ
（８ビット）を入力する入力端子、４２は、入力端子４
０からの画素データをシフトして保持する８ビット幅の
シフトレジスタ、４４は各画素がオブジェクト内又は外
の何れかを示す２値形状情報（各画素に対し１ビットの
属性データ）を並列に入力する形状情報入力端子群、４
６は形状情報入力端子群４４からの形状情報を保持し、
処理毎にシフトする１ビット幅のシフトレジスタであ
る。

【００３５】４８は画素データを左方向に伝搬する左伝
搬処理回路であり、１０個のセレクタ４８ａ〜４８ｊか
らなる。５０は画素データを右方向に伝搬する右伝搬処
理回路であり、１０個のセレクタ５０ａ〜５０ｊからな
る。５２は、左伝搬処理回路４８の初段のセレクタ４８
ａの出力を１サイクル、遅延するレジスタ、５４は、レ
ジスタ５２の出力と右伝搬処理回路５０の出力の一方を
選択するセレクタ、５６は左伝搬処理回路４８の初段の
セレクタ４８ａの出力画素値と右伝搬処理回路５０の出
力画素値を加算し、その平均値を出力する加算器であ
る。

【００３６】パディング処理を施すべき画素データを入
力端子４０から１画素ずつ、シフトレジスタ４２にシフ
ト入力する。シフトレジスタ４２に１０画素分の全画素
データを入力すると、それらの１０画素分の２値形状情
報が入力端子群４４からシフトレジスタ４６に取り込ま
れる。これらの画素データ及び形状情報は、左伝搬処理
処理回路４８及び右伝搬処理回路５０に印加される。

【００３７】左伝搬処理回路４８及び右伝搬処理回路５
０の各セレクタ４８ａ〜４８ｊ，５０ａ〜５０ｊは、対
応する２値形状情報で制御される。すなわち、対応する
２値形状情報が”１”の場合には、各セレクタ４８ａ〜
４８ｊ，５０ａ〜５０ｊは同位置の画素データを選択
し、”０”の場合には右方向又は左方向から伝搬する画
素データを選択する。セレクタ５４は、最初の画素を処
理する時のみ、右伝搬処理回路５０の出力を選択し、そ
れ以外では、レジスタ５２の出力を選択する。

【００３８】例えば、図３（ａ）に示す２値形状情報と
図３（ｂ）に示す画素データが与えられた場合、左伝搬
処理回路４８における各セレクタは図３（ｃ）に示す画
素値を出力し、右伝搬処理回路５０における各セレクタ
は図３（ｄ）に示す画素値を出力する。２値形状情報が
“０”の入力画素値は、無視されて意味が無いので、図
３（ｂ）では省略してある。図３（ｂ）の一番右側のデ
ータが最初のパディング処理で使用するデータであり、
その時のパディング処理出力は図３（ｅ）に示す値とな
る。図３（ｆ）は、左伝搬処理回路４８及び右伝搬処理
回路５０の対応するセレクタ出力の平均値を示す。この
平均値は、例示した１０画素をパディング処理した際に
期待される出力と同じである。

【００３９】従って、１サイクル毎に全データを右に一
つずつシフトして行けば、加算器５６が、順に一つずつ
パディング処理した結果を出力する。但し、左伝搬処理
回路４８は、単純にデータを右にシフトするだけでは駄
目であり、１サイクル前のセレクタ４８ａの出力を１サ
イクル遅延させたデータをセレクタ５４で選択し、セレ
クタ４８ａに再入力する必要がある。

【００４０】以上の説明では、図２との対応上、１行の
画素数を１０画素としたが、以下の説明では、１行の画
素数を１６画素、即ち、ブロックのサイズを１６×１６
画素として説明する。

【００４１】図４は、行番号生成回路３２の概略構成ブ
ロック図を示す。６０はレジスタ３０から中間形状情報
を入力する入力端子、６２は、ブロックの最初の１行で
は入力端子６０からの中継形状情報を選択し、その他の
行では、マスクされた中間形状情報を選択するセレク
タ、６４はセレクタ６２から出力される中間形状情報又
はマスクされた中間形状情報を保持するレジスタ、６６
は、レジスタ６４で保持される形状情報から次に処理す
べき行番号を検出するプライオリティエンコーダ、６８
はエンコーダ６６から出力される行番号をアドレス生成
回路１２及び遅延回路３４に出力する出力端子、７０
は、エンコーダ６６から出力される行番号に基づき、そ
の行番号を生成する基となった”１”をマスクする信号
を生成するデコーダ、７２は、デコーダ７０からのマス
ク信号でレジスタ６４から出力される形状情報をマスク
するアンド回路である。アンド回路７２の出力がマスク
された中間形状情報としてセレクタ６２の一方の選択端
子に印加される。

【００４２】レジスタ３０から出力される中間形状情報
は、入力端子６０に入力され、セレクタ６２を介してレ
ジスタ６４に取り込まれる。１ブロック分の画素データ
を水平パディング処理し終わるまで、取りこんだ中間形
状情報に基づき、水平パディング処理する行番号を出力
できるように、セレクタ６４は、中間形状情報の取り込
み後は、アンド回路７２の出力を選択する。

【００４３】取り込んだ中間形状情報が図５（ａ）
（１）に示す値からなる場合を想定すると、プライオリ
ティエンコーダ６６は、図５（ｂ）（１）に示す値”
０”（４ビットの１０進表現）を出力する。これは第１
行目を意味する。デコーダ７０は、この値”０”が入力
されると、図５（ｃ）（１）に示す値を出力する。これ
は、１６ビットの先頭（右端）１ビットをゼロにマスク
する信号である。このマスク信号とレジスタ６４から出
力される中間形状情報を各ビットごとにアンド演算する
と、図５（ａ）（２）の値が得られる。この値が、セレ
クタ６２を介してレジスタ６４に印加される。

【００４４】レジスタ６４は、最初に取り込んだ中間形
状情報を、第１行目の画素データがバッファメモリ１０
から読み出される間、保持し、そのデータの読み出しが
完了したときに、図５（ａ）（２）の値を取り込む。レ
ジスタ６４の図５（ａ）（２）に示す値に対し、プライ
オリティエンコーダ６６は、図５（ｂ）（２）に示す
値”２”を出力する。この値は、第３行目を意味する。
デコーダ７０は、エンコーダ６６の図５（ｂ）（２）に
出力に対し、図５（ｃ）（２）に示すマスク信号を出力
し、アンド回路７２の出力は、図５（ａ）（３）に示す
値となる。以下同様である。

【００４５】このように、水平パディング処理が必要な
行データのみを読み出して処理すると、図５に示す例で
は、全１６行の内６行分のデータを処理するだけでよい
ことが分かる。その６行の最後の行を処理している間
に、アンド回路７２は、図５（ａ）（７）に示すように
オール”０”を出力する。これは、同一ブロック内で次
に処理すべき行が無いことを意味する。

【００４６】従って、このオール”０”を検出すること
で、次のブロックを処理する準備にとりかかることが出
来る。具体的には、シフトレジスタ２８の中間形状情報
をレジスタ３０に取り込む。この中間形状情報は、前述
したように、次のブロックの処理の先頭でセレクタ６２
を介してレジスタ６４に取り込まれる。このようにし
て、次々とブロックが処理される。

【００４７】図６は、行番号生成回路３２の別の構成の
概略構成ブロック図を示す。８０はレジスタ３０から中
間形状情報を入力する入力端子、８２は、ブロックの最
初の１行では入力端子８０からの中継形状情報を選択
し、その他の行では、マスクされた中間形状情報を選択
するセレクタ、８４は、セレクタ６２から出力される中
間形状情報又はマスクされた中間形状情報から次に処理
すべき行番号を検出するプライオリティエンコーダ、８
６はエンコーダ８４の出力を保持するレジスタ、８８
は、レジスタ８６に保持される行番号をアドレス生成回
路１２及び遅延回路３４に出力する出力端子、９０は、
レジスタ８６に保持される行番号に基づき、その行番号
を生成する基となった”１”をマスクする信号を生成す
るデコーダ、９２は、デコーダ９０からのマスク信号で
入力端子８０に入力する形状情報をマスクするアンド回
路である。アンド回路９２の出力がマスクされた中間形
状情報としてセレクタ８２の一方の選択端子に印加され
る。

【００４８】図６では、レジスタ８６をエンコーダ８４
の出力側に配置して、エンコーダ８４の出力する行番号
を保持するようにしたので、レジスタ８６のビット幅を
１６ビットから４ビットに減らすことができた。

【００４９】図６に示す回路でも、レジスタ３０から出
力される中間形状情報は、入力端子８０に入力し、セレ
クタ８２で選択されてプライオリティエンコーダ８４に
入力する。中間形状情報が図５（ａ）に示す例の場合、
プライオリティエンコーダ８４の入力及び出力は、それ
ぞれ、図５（ａ）（１）及び同（ｂ）（１）に示す値に
なる。プライオリティエンコーダ８４の出力は、一旦、
レジスタ８６に取り込まれ、行番号として出力端子８８
及びデコーダ９０に印加される。デコーダ９０は、図５
（ｃ）（１）に示す値のマスク信号を出力する。

【００５０】これ以降、１行処理する毎に、プライオリ
ティエンコーダ８４の入力と出力はそれぞれ図５（ａ）
及び同（ｂ）に示すように推移する。すなわち、図６に
示す回路は図４に示す回路と同様に動作する。

【００５１】更に別の構成も考えられる。パディング処
理を逐次処理方とすると、１行分の画素データを処理す
るのに１６クロックを要する。この間に、１６ビットの
中間形状情報内のどの位置に”１”が存在するかを１サ
イクルで１ビットずつ調べていき、”１”を検出したら
その位置に対応する値を行番号としてエンコードし、次
の行の処理に備えて待機しておく。処理が次の行に移っ
たら、前の処理で求めた値を行番号として出力し、次
の”１”の位置を検出する。

【００５２】図１に示す実施例は、パディング処理する
画素データをバッファメモリ１０から読み出して水平パ
ディング処理を行って中間データ格納メモリ１６に書き
込むまでの一連の処理を効率化するものであり、水平パ
ディング処理の後は、中間データ格納メモ１６から外方
向に順番に中間画素データを読み出し、垂直パディング
処理する。

【００５３】次に、本発明の第２実施例を説明する。図
１に示す実施例では、水平パディング処理後の中間デー
タを行番号生成回路３２の出力に基づくアドレスに格納
していたが、第２実施例では、連続した行番号に格納す
る。そして、垂直パディング処理のために中間データを
読み出す際も、外方向に連続的に読み出すようにする。
但し、単純に中間データを読み書きするアドレスを連続
化しても上手く動作しないので、若干、構成を修正する
必要がある。図７は、第２実施例の概略構成ブロック図
を示す。

【００５４】図７において、１１０はパディング処理す
べき画素データを保持するバッファメモリ、１１２はバ
ッファメモリから水平パディング処理すべき画素データ
を読み出すアドレスを生成するアドレス生成回路、１１
４は水平パディング処理回路、１１６は水平パディング
処理回路１４により水平パディング処理された画素デー
タを連続する行番号順で記憶する中間データ格納メモ
リ、１１８は中間データ格納メモリ１１６のアドレスを
生成するアドレス生成回路、１２０は、水平パディング
処理した行数から１を減算した数を記憶するレジスタ、
１２２は、アドレス生成回路１１８から出力されるアド
レス信号の内の行番号部分をレジスタ１２０の保持値と
比較し、一致する場合にアドレス生成回路１１８内の行
番号を発生するカウンタをリセットして”０”に戻す比
較器、１２４は、中間データ格納メモリ１１６から読み
出されたデータを一時記憶するＦＩＦＯバッファであ
る。ＦＩＦＯバッファ１２４のフル状態を示す信号がア
ドレス生成回路１１８に供給され、それに従い、アドレ
ス生成回路１１８は中間データ格納メモリ１１６への読
み出しアドレスの供給タイミングを調節する。１２６
は、ＦＩＦＯバッファ１２４からの画素データに垂直パ
ディング処理を施す垂直パディング処理回路、１２８
は、垂直パディング処理回路１２６により垂直パディン
グ処理された画素データを出力する出力端子である。

【００５５】１３０は、１行分の画素データに対する２
値形状情報がパラレルに入力する形状情報入力端子、１
３２は、入力端子１３０からの２値形状情報の全論理和
を算出する論理和回路、１３４は論理和回路１３２の１
ビット出力（有効画素データのある行か否かを示すフラ
グ）を取り込むシフトレジスタ、１３６は、シフトレジ
スタ１３４から出力された全行の形状情報をパディング
処理中保持するレジスタ、１３８は、レジスタ１３６の
保持値に従い、パディング処理すべき行番号（を示す情
報）を生成する行番号生成回路、１４０は、水平パディ
ング処理に要する時間だけ、行番号生成回路１３８の出
力を遅延する遅延回路である。行番号生成回路１３８の
出力はアドレス生成回路１１２と遅延回路１４０に印加
され、遅延回路１４０の出力はアドレス生成回路１１８
に印加される。論理和回路１３２、シフトレジスタ１３
４、レジスタ１３６、行番号生成回路１３８及び遅延回
路１４０の作用は、それぞれ、図１に示す論理和回路２
６、シフトレジスタ２８、レジスタ３０、行番号生成回
路３２及び遅延回路３４の作用と同じであるので、詳細
な作用の説明は省略する。

【００５６】アドレス生成回路１１２は、行番号生成回
路１３８から出力される行番号に対応する行データを記
憶するアドレスをバッファメモリ１１０に印加し、バッ
ファメモリ１１０は、その行番号に対応する画素データ
と形状情報を水平パディング処理回路１１４に読み出
す。水平パディング処理回路１１４は、回路１４（図１
参照）と同様に、水平方向に画素値を補充し、その結果
である中間画素データを中間データ格納メモリ１１６に
印加する。水平パディング処理する行番号が遅延回路１
４０を介してアドレス生成回路１１８に印加され、アド
レス生成回路１１８は、遅延回路１４０からの行番号デ
ータの変化に従い、その行番号の中間画素データを格納
すべき行アドレスを更新しながら、中間データ格納メモ
リ１１６に印加する。これにより、有効画素の存在する
行のみが水平パディング処理され、その処理結果が中間
データ格納メモリ１１６に行順に連続に格納される。

【００５７】レジスタ１２０は、ブロック内で水平パデ
ィング処理された行数を計数し、保持する。

【００５８】１つのブロックに対する水平パディング処
理が終了すると、アドレス生成回路１１８は、中間デー
タ格納メモリ１１６から垂直方向の画素データ列を順
次、読み出すアドレスを発生し、これに応じて、中間デ
ータ格納メモリ１１６からＦＩＦＯバッファ１２４に垂
直方向の画素データ列が読み出される。比較回路１２２
は、アドレス生成回路１１８から出力されるアドレス信
号の内の行番号部分をレジスタ１２０の保持値と比較
し、両者が一致すると、アドレス生成回路１１８内の行
番号を発生するカウンタをリセットして”０”に戻す。
これにより、中間データ格納メモリ１１６に書き込まれ
た有効なデータだけを読み出すことができる。

【００５９】メモリ１１６から読み出されたデータは、
ＦＩＦＯバッファ１２４を介して垂直パディング処理回
路１２６に印加される。ＦＩＦＯバッファ１２４は、フ
ル状態になると、それを示す信号をアドレス生成回路１
１８に印加し、アドレス生成回路１１８は、これに応じ
て、中間データ格納メモリ１１６からの読み出しを一時
停止する。これにより、ＦＩＦＯバッファ１２４のオー
バーフローを回避する。

【００６０】垂直パディング処理回路１２６は、レジス
タ１３６に保持される中間形状情報に基づき、ＦＩＦＯ
バッファ１２４の出力データの内、有効な画素データを
選択的に取り込み、垂直パディング処理を施す。即ち、
垂直パディング処理回路１２６は、中間形状情報”１”
の時のＦＩＦＯバッファ１２４の出力データを取り込む
が、中間形状情報が”０”の時のＦＩＦＯバッファ１２
４の出力データを取り込まない。垂直パディング処理回
路１２６の処理結果は、出力端子１２８から外部に出力
される。

【００６１】図８は、水平パディング処理よりも前に中
間形状情報を演算する処理のフローチャートを示す。図
８は、水平パディング処理の終了までを示す。

【００６２】ブロック内の各行対して全形状情報の論理
和演算を行い、ｔｅｍｐ＿ｏｂｊｅｃｔ配列に格納し
（Ｓ１）、水平パディング処理する行番号変数ｉに１に
設定する（Ｓ２）。行番号変数ｉが１６を超えるまで
（Ｓ３）、以下のＳ４〜Ｓ７の処理を実行する。すなわ
ち、行番号ｉに対応する中間形状情報が”１”に等しい
かどうかを判定し（Ｓ４）、”１”に等しければ、ｉ行
目の１行分の画素データを水平パディング処理し（Ｓ
５）、その処理結果を中間データ格納メモリに格納し
（Ｓ６）、行番号ｉをインクリメントして（Ｓ７）、Ｓ
３に戻る。行番号ｉに対応する中間形状情報が”１”に
等しくなければ（Ｓ４）、行番号ｉをインクリメントし
て（Ｓ７）、Ｓ３に戻る。

【００６３】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、水平パディング処理すべき行に対
してのみ水平パディング処理を実行するので、無駄な処
理を省略して高速化と低消費電力化を図ることができ
る。

【図面の簡単な説明】

【図１】 本発明の第１実施例の概略構成ブロック図で
ある。

【図２】 パディング処理回路の構成例である。

【図３】 水平パディング処理例である。

【図４】 行番号生成回路３２の概略構成ブロック図で
ある。

【図５】 行番号生成回路３２の動作例である。

【図６】 行番号生成回路３２の別の構成の概略構成ブ
ロック図である。

【図７】 本発明の第２実施例の概略構成ブロック図で
ある。

【図８】 中間形状情報の演算から水平パディング処理
までの動作フローチャートである。

【図９】 入力画素データとパディング処理後の画素デ
ータの一例である。

【図１０】 水平・垂直パディング処理の説明図であ
る。

【図１１】 従来例の概略構成ブロック図である。

【符号の説明】

１０：バッファメモリ １２：アドレス生成回路 １４：水平パディング処理回路 １６：中間データ格納メモリ １８：アドレス生成回路 ２０：垂直パディング処理回路 ２２：出力端子 ２４：形状情報入力端子 ２６：論理和回路 ２８：シフトレジスタ ３０：レジスタ ３２：行番号生成回路 ３４：遅延回路 ４０：画素データ入力端子 ４２：シフトレジスタ ４４：形状情報入力端子群 ４６：シフトレジスタ ４８：左伝搬処理回路 ４８ａ〜４８ｊ：セレクタ ５０：右伝搬処理回路 ５０ａ〜５０ｊ：セレクタ ５２：レジスタ ５４：セレクタ ５６：加算器 ６０：中間形状情報入力端子 ６２：セレクタ ６４：レジスタ ６６：プライオリティエンコーダ ６８：出力端子 ７０：デコーダ ７２：アンド回路 ８０：中間形状情報入力端子 ８２：セレクタ ８４：プライオリティエンコーダ ８６：レジスタ ８８：出力端子 ９０：デコーダ ９２：アンド回路 １１０：バッファメモリ １１２：アドレス生成回路 １１４：水平パディング処理回路 １１６：中間データ格納メモリ １１８：アドレス生成回路 １２０：レジスタ １２２：比較器 １２４：ＦＩＦＯバッファ １２６：垂直パディング処理回路 １２８：出力端子 １３０：形状情報入力端子 １３２：論理和回路 １３４：シフトレジスタ １３６：レジスタ １３８：行番号生成回路 １４０：遅延回路 ２１０：バッファメモリ ２１２：アドレス生成回路 ２１４：水平パディング処理回路 ２１６：中間データ格納メモリ ２１８：アドレス生成回路 ２２０：垂直パディング処理回路 ２２２：出力端子

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ２次元のブロック状の画像データを各画
   素の属性情報に基づいてパディング処理する装置であっ
   て、属性情報の処理をパディング処理に先行して行なう
   ことを特徴とする画像処理装置。
2. 【請求項２】 前記属性情報の処理は、ブロック内の１
   行または１列分の画素データに対する２値形状情報の全
   論理和演算であることを特徴とする請求項１に記載の画
   像処理装置。
3. 【請求項３】 前記属性情報の処理結果に基づき、行ま
   たは列単位でパディング処理を実行またはパスすること
   を特徴とする請求項２に記載の画像処理装置。
4. 【請求項４】 前記属性情報の処理結果に基づいてパデ
   ィング処理する行または列番号を生成する手段を有し、
   当該番号に基づいてパディング処理部へ入力するデータ
   を制御することを特徴とする請求項２に記載の画像処理
   装置。
5. 【請求項５】 ２次元のブロック状の画像データを各画
   素の属性情報に基づいてパディング処理する方法であっ
   て、属性情報の処理をパディング処理に先行して行なう
   ことを特徴とする画像処理方法。
6. 【請求項６】 前記属性情報の処理は、ブロック内の１
   行または１列分の画素データに対する２値形状情報の全
   論理和演算あることを特徴とする前記請求項５に記載の
   画像処理方法。
7. 【請求項７】 ２次元のブロック状の画像データを互い
   に直交する第１及び第２方向にパディング処理する画像
   処理装置であって、 当該画像データの形状情報から、パディング処理に必要
   な第１の方向の方向情報を決定する形状情報演算手段
   と、 当該形状情報演算手段の演算結果に従い、当該第１の方
   向について当該画像データをパディング処理する第１の
   パディング処理手段と、 当該第１のパディング処理手段の処理結果を第２の方向
   についてパディング処理する第２のパディング処理手段
   とを具備することを特徴とする画像処理装置。
8. 【請求項８】 当該形状情報演算手段は、当該ブロック
   内の第１方向及び第２方向の何れかにおける１列の画素
   データに対する２値形状情報を全論理和演算する手段を
   含む請求項７に記載の画像処理装置。
9. 【請求項９】 ２次元のブロック状の画像データを互い
   に直交する第１及び第２方向にパディング処理する画像
   処理方法であって、 当該画像データの形状情報から、パディング処理に必要
   な第１の方向の方向情報を決定する形状情報演算ステッ
   プと、 当該形状情報演算ステップの演算結果に従い、当該第１
   の方向について当該画像データをパディング処理する第
   １のパディング処理ステップと、 当該第１のパディング処理ステップの処理結果を第２の
   方向についてパディング処理する第２のパディング処理
   ステップとを具備することを特徴とする画像処理方法。
10. 【請求項１０】 当該形状情報演算ステップは、当該ブ
    ロック内の第１方向及び第２方向の何れかにおける１列
    の画素データに対する２値形状情報を全論理和演算する
    ステップを含む請求項９に記載の画像処理方法。