JP2002057558A - Delay circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、位相同期ループ
（ＰＬＬ）に用いられる電圧制御発振器（ＶＣＯ）や遅
延同期ループ（ＤＬＬ）などを構成する場合に使用して
好適な遅延回路に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a delay circuit suitable for use in constructing a voltage controlled oscillator (VCO) or a delay locked loop (DLL) used in a phase locked loop (PLL).
【０００２】[0002]
【従来の技術】図６は従来の遅延回路の一例の回路図で
ある。図６中、６１は入力信号Ｓin１が印加される入力
端子、６２は入力信号Ｓin１と逆相関係にある入力信号
Ｓin２が印加される入力端子である。2. Description of the Related Art FIG. 6 is a circuit diagram showing an example of a conventional delay circuit. In FIG. 6, reference numeral 61 denotes an input terminal to which an input signal Sin1 is applied, and 62 denotes an input terminal to which an input signal Sin2 having a reverse phase relationship to the input signal Sin1 is applied.
【０００３】また、６３は入力信号Ｓin１を反転遅延し
てなる出力信号Ｓout１を取り出すための出力端子、６
４は入力信号Ｓin２を反転遅延してなる出力信号Ｓout
２を取り出すための出力端子である。Reference numeral 63 denotes an output terminal for extracting an output signal Sout1 obtained by inverting and delaying the input signal Sin1;
4 is an output signal Sout obtained by inverting and delaying the input signal Sin2.
2 is an output terminal for taking out 2.
【０００４】また、６５は入力信号Ｓin１に対する出力
信号Ｓout１の遅延時間および入力信号Ｓin２に対する
出力信号Ｓout２の遅延時間を制御するための遅延時間
制御電圧Ｖc が印加される制御端子である。Reference numeral 65 denotes a control terminal to which a delay time control voltage Vc for controlling a delay time of the output signal Sout1 with respect to the input signal Sin1 and a delay time of the output signal Sout2 with respect to the input signal Sin2 is applied.
【０００５】また、６６は差動増幅回路であり、６７は
電源電圧ＶＤＤを供給するＶＤＤ電源線、Ｍ６１、Ｍ６
２は差動動作を行うＮＭＯＳトランジスタである。ＮＭ
ＯＳトランジスタＭ６１、Ｍ６２は同一サイズとされ、
ＮＭＯＳトランジスタＭ６１のゲートには入力信号Ｓin
１が印加され、ＮＭＯＳトランジスタＭ６２のゲートに
は入力信号Ｓin２が印加されるように構成されている。Reference numeral 66 denotes a differential amplifier circuit, 67 denotes a VDD power supply line for supplying a power supply voltage VDD, and M61 and M6.
Reference numeral 2 denotes an NMOS transistor that performs a differential operation. NM
The OS transistors M61 and M62 have the same size,
The input signal Sin is applied to the gate of the NMOS transistor M61.
1 is applied, and the input signal Sin2 is applied to the gate of the NMOS transistor M62.
【０００６】また、Ｍ６３、Ｍ６４は出力抵抗として動
作するＰＭＯＳトランジスタであり、これらＰＭＯＳト
ランジスタＭ６３、Ｍ６４は同一サイズとされ、ゲート
に遅延時間制御電圧Ｖc が印加されるように構成されて
いる。また、６８は定電流源であり、定電流源６８は、
たとえば、ＮＭＯＳトランジスタＭ６５を使用した回路
で実現される。M63 and M64 are PMOS transistors that operate as output resistors. The PMOS transistors M63 and M64 have the same size and are configured so that the delay time control voltage Vc is applied to the gate. 68 is a constant current source, and the constant current source 68 is
For example, it is realized by a circuit using the NMOS transistor M65.
【０００７】図７は図６に示す従来の遅延回路を用いた
リングオシレータの一例の回路図である。図７中、７１
は遅延時間制御電圧Ｖc が印加される制御端子、７２〜
７４は差動増幅回路であり、Ｍ７１〜Ｍ７６は差動動作
を行うＮＭＯＳトランジスタ、Ｍ７７〜Ｍ７１２は出力
抵抗として動作するＰＭＯＳトランジスタ、７５〜７７
は定電流源である。FIG. 7 is a circuit diagram of an example of a ring oscillator using the conventional delay circuit shown in FIG. In FIG. 7, 71
Are control terminals to which the delay time control voltage Vc is applied;
74 is a differential amplifier circuit, M71 to M76 are NMOS transistors that perform differential operation, M77 to M712 are PMOS transistors that operate as output resistors, 75 to 77
Is a constant current source.
【０００８】ところで、図６に示す従来の遅延回路の遅
延時間Ｔは、数１で表わすことができる。但し、ｋは比
例定数、ＲはＰＭＯＳトランジスタＭ６３によって実現
される抵抗の大きさ、ＣgdはＮＭＯＳトランジスタＭ６
１のゲート・ドレイン間容量、ＣL は出力端子６３から
見たＣgdを除く寄生容量、ｇｍはＮＭＯＳトランジスタ
Ｍ６１のトランスコンダクタンスである。By the way, the delay time T of the conventional delay circuit shown in FIG. Here, k is a proportional constant, R is the magnitude of the resistance realized by the PMOS transistor M63, and Cgd is the NMOS transistor M6.
1, a gate-drain capacitance, C L is a parasitic capacitance excluding Cgd viewed from the output terminal 63, and gm is a transconductance of the NMOS transistor M61.
【０００９】[0009]
【数１】 (Equation 1)
【００１０】ここで、数１中のＲは、数２で表わすこと
ができる。但し、μp はＰＭＯＳトランジスタのキャリ
ア移動度、ＣOXはＰＭＯＳトランジスタＭ６３の単位面
積当たりのゲート酸化膜容量、ｋ63はＰＭＯＳトランジ
スタＭ６３のゲート長とゲート幅の比、Ｖt はＰＭＯＳ
トランジスタの閾値であり、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタの閾値の絶対値は等しいと近似す
る。Here, R in equation (1) can be represented by equation (2). Here, μp is the carrier mobility of the PMOS transistor, C OX is the gate oxide film capacitance per unit area of the PMOS transistor M63, k 63 is the ratio of the gate length to the gate width of the PMOS transistor M63, and Vt is the PMOS.
The threshold value of the transistor.
The absolute values of the threshold values of the MOS transistors are approximated to be equal.
【００１１】[0011]
【数２】 (Equation 2)
【００１２】また、数１中のｇｍは、数３で表わすこと
ができる。但し、μn はＮＭＯＳトランジスタのキャリ
ア移動度、ｋ61はＮＭＯＳトランジスタＭ６１のゲート
長とゲート幅の比、Ｉs は定電流源６８による電流の電
流値である。Further, gm in Equation 1 can be expressed by Equation 3. However, .mu.n the carrier mobility of the NMOS transistor, k 61 is the ratio of the gate length and the gate width of the NMOS transistor M61, Is is the current value of the current by the constant current source 68.
【００１３】[0013]
【数３】 (Equation 3)
【００１４】したがって、差動増幅回路６６の直流利得
ｇｍＲは、数４で表わすことができる。Therefore, the DC gain gmR of the differential amplifier circuit 66 can be expressed by equation (4).
【００１５】[0015]
【数４】 (Equation 4)
【００１６】このように、差動増幅回路６６の直流利得
ｇｍＲは制御電圧Ｖc に依存するので、図６に示す従来
の遅延回路の遅延時間Ｔの逆数Ｔ-1は数５で表わすこと
ができる。As described above, since the DC gain gmR of the differential amplifier circuit 66 depends on the control voltage Vc, the reciprocal T -1 of the delay time T of the conventional delay circuit shown in FIG. .
【００１７】[0017]
【数５】 (Equation 5)
【００１８】したがって、図７に示す従来のリングオシ
レータの発振周波数ｆは、数６に示すようになる。但
し、Ｃ1 、Ｃ2 は定数である。Therefore, the oscillation frequency f of the conventional ring oscillator shown in FIG. Here, C 1 and C 2 are constants.
【００１９】[0019]
【数６】 (Equation 6)
【００２０】[0020]
【発明が解決しようとする課題】リングオシレータの発
振周波数ｆは、その制御の容易さから、制御電圧Ｖc の
１乗に比例することが望まれるが、図６に示す従来の遅
延回路の遅延時間Ｔの逆数Ｔ-1が、数５に示すように、
制御電圧Ｖc の１乗と２乗に比例する項を含むため、図
７に示す従来のリングオシレ−タの発振周波数ｆは、数
６に示すように、制御電圧Ｖc の１乗と２乗に比例する
項を含むことになり、発振周波数ｆの制御を容易に行う
ことができないという問題点があった。なお、図８は図
７に示す従来のリングオシレータの発振周波数ｆと制御
電圧Ｖc との関係のシミュレーション結果を示す図であ
る。The oscillation frequency f of the ring oscillator is desired to be proportional to the first power of the control voltage Vc in view of its controllability, but the delay time of the conventional delay circuit shown in FIG. As shown in Equation 5, the reciprocal T −1 of T is
Since a term proportional to the first and second powers of the control voltage Vc is included, the oscillation frequency f of the conventional ring oscillator shown in FIG. 7 is proportional to the first and second powers of the control voltage Vc as shown in Equation 6. Therefore, there is a problem that the oscillation frequency f cannot be easily controlled. FIG. 8 is a diagram showing a simulation result of a relationship between the oscillation frequency f and the control voltage Vc of the conventional ring oscillator shown in FIG.
【００２１】そこで、本発明は、遅延時間の逆数が制御
電圧の１乗に比例するようにし、リングオシレータに使
用する場合には、リングオシレータの発振周波数が制御
電圧の１乗に比例するようにし、発振周波数の制御を容
易に行うことができるようにした遅延回路を提供するこ
とを目的とする。Therefore, according to the present invention, the reciprocal of the delay time is made to be proportional to the first power of the control voltage, and when used for a ring oscillator, the oscillation frequency of the ring oscillator is made to be proportional to the first power of the control voltage. It is another object of the present invention to provide a delay circuit capable of easily controlling the oscillation frequency.
【００２２】[0022]
【課題を解決するための手段】本発明の遅延回路は、制
御電圧により遅延時間が制御される差動増幅回路と、制
御電圧の変化により差動増幅回路の直流利得が変化しな
いように差動増幅回路を制御する制御回路を有するとい
うものである。A delay circuit according to the present invention includes a differential amplifier circuit whose delay time is controlled by a control voltage, and a differential amplifier circuit for preventing a DC gain of the differential amplifier circuit from being changed by a change in the control voltage. It has a control circuit for controlling the amplifier circuit.
【００２３】本発明によれば、制御電圧の変化により差
動増幅回路の直流利得が変化しないように差動増幅回路
を制御することができるので、遅延時間の逆数が制御電
圧の１乗に比例するようにできる。According to the present invention, the differential amplifier circuit can be controlled so that the DC gain of the differential amplifier circuit does not change due to the change in the control voltage. Therefore, the reciprocal of the delay time is proportional to the first power of the control voltage. You can do it.
【００２４】[0024]
【発明の実施の形態】以下、図１〜図５を参照して、本
発明の遅延回路の第１実施形態〜第３実施形態について
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, first to third embodiments of a delay circuit according to the present invention will be described with reference to FIGS.
【００２５】本発明の第１実施形態・・図１〜図３ 図１は本発明の第１実施形態の回路図である。図１中、
１１は入力信号Ｓin１が印加される入力端子、１２は入
力信号Ｓin１と逆相関係にある入力信号Ｓin２が印加さ
れる入力端子である。First Embodiment of the Present Invention FIGS. 1 to 3 FIG. 1 is a circuit diagram of a first embodiment of the present invention. In FIG.
Reference numeral 11 denotes an input terminal to which the input signal Sin1 is applied, and reference numeral 12 denotes an input terminal to which an input signal Sin2 having an opposite phase relationship to the input signal Sin1 is applied.
【００２６】また、１３は入力信号Ｓin１を反転遅延し
てなる出力信号Ｓout１を取り出すための出力端子、１
４は入力信号Ｓin２を反転遅延してなる出力信号Ｓout
２を取り出すための出力端子である。Reference numeral 13 denotes an output terminal for extracting an output signal Sout1 obtained by inverting and delaying the input signal Sin1;
4 is an output signal Sout obtained by inverting and delaying the input signal Sin2.
2 is an output terminal for taking out 2.
【００２７】また、１５は出力信号Ｓout１の入力信号
Ｓin１に対する遅延時間および出力信号Ｓout２の入力
信号Ｓin２に対する遅延時間を制御するための遅延時間
制御電圧Ｖc が印加される制御端子である。Reference numeral 15 denotes a control terminal to which a delay time control voltage Vc for controlling a delay time of the output signal Sout1 with respect to the input signal Sin1 and a delay time of the output signal Sout2 with respect to the input signal Sin2 are applied.
【００２８】また、１６は差動増幅回路であり、１７は
ＶＤＤ電源線、Ｍ１１、Ｍ１２は差動動作を行うＮＭＯ
Ｓトランジスタである。ＮＭＯＳトランジスタＭ１１、
Ｍ１２は同一サイズとされ、ＮＭＯＳトランジスタＭ１
１のゲートには入力信号Ｓin１が印加され、ＮＭＯＳト
ランジスタＭ１２のゲートには入力信号Ｓin２が印加さ
れるように構成されている。Reference numeral 16 denotes a differential amplifier circuit, 17 denotes a VDD power supply line, and M11 and M12 denote NMOs for performing a differential operation.
It is an S transistor. NMOS transistor M11,
M12 have the same size, and the NMOS transistor M1
The input signal Sin1 is applied to the gate of No. 1 and the input signal Sin2 is applied to the gate of the NMOS transistor M12.
【００２９】また、Ｍ１３、Ｍ１４は出力抵抗として動
作するＰＭＯＳトランジスタであり、これらＰＭＯＳト
ランジスタＭ１３、Ｍ１４は同一サイズとされ、ゲート
に遅延時間制御電圧Ｖc が印加されるように構成されて
いる。また、Ｍ１５は電流源として動作するＮＭＯＳト
ランジスタである。M13 and M14 are PMOS transistors that operate as output resistors. The PMOS transistors M13 and M14 have the same size and are configured so that the delay time control voltage Vc is applied to the gate. M15 is an NMOS transistor that operates as a current source.
【００３０】また、１８はＮＭＯＳトランジスタＭ１５
に流れる電流を制御する制御回路であり、Ｍ１６はＰＭ
ＯＳトランジスタ、Ｍ１７はＮＭＯＳトランジスタであ
る。ＰＭＯＳトランジスタＭ１６は、制御電圧Ｖｃによ
り電流源として動作するものであり、ＰＭＯＳトランジ
スタＭ１３、Ｍ１４と同一サイズとされている。ＮＭＯ
ＳトランジスタＭ１７は、ＮＭＯＳトランジスタＭ１５
にバイアス電圧を供給するものであり、ＮＭＯＳトラン
ジスタＭ１５とでカレントミラー回路を構成している。Reference numeral 18 denotes an NMOS transistor M15
M16 is a control circuit that controls the current flowing through
The OS transistor and M17 are NMOS transistors. The PMOS transistor M16 operates as a current source by the control voltage Vc, and has the same size as the PMOS transistors M13 and M14. NMO
The S transistor M17 is an NMOS transistor M15
And a NMOS transistor M15 to form a current mirror circuit.
【００３１】図２は本発明の第１実施形態を用いたリン
グオシレ−タの一例を示す回路図である。図２中、２１
は遅延時間制御電圧Ｖc が印加される制御端子、２２〜
２４は差動増幅回路であり、Ｍ２１〜Ｍ２６は差動動作
を行う同一サイズのＮＭＯＳトランジスタ、Ｍ２７〜Ｍ
２１２は出力抵抗として動作する同一サイズのＰＭＯＳ
トランジスタ、Ｍ２１３〜Ｍ２１５は電流源をなす同一
サイズのＮＭＯＳトランジスタである。FIG. 2 is a circuit diagram showing an example of a ring oscillator using the first embodiment of the present invention. In FIG.
Are control terminals to which the delay time control voltage Vc is applied,
24 is a differential amplifier circuit, M21 to M26 are NMOS transistors of the same size that perform differential operation, and M27 to M27.
212 is a PMOS of the same size that operates as an output resistor
The transistors M213 to M215 are NMOS transistors of the same size that serve as current sources.
【００３２】また、２５はＮＭＯＳトランジスタＭ２１
３〜Ｍ２１５に流れる電流を制御する制御回路であり、
Ｍ２１６はＰＭＯＳトランジスタ、Ｍ２１７はＮＭＯＳ
トランジスタである。ＰＭＯＳトランジスタＭ２１６
は、制御電圧Ｖｃにより電流源として動作するものであ
り、ＰＭＯＳトランジスタＭ２７〜Ｍ２１２と同一サイ
ズとされている。ＮＭＯＳトランジスタＭ２１７は、Ｎ
ＭＯＳトランジスタＭ２１３〜Ｍ２１５にバイアス電圧
を供給するものであり、ＮＭＯＳトランジスタＭ２１３
〜Ｍ２１５とでカレントミラー回路が構成されている。25 is an NMOS transistor M21
3 to a control circuit for controlling a current flowing through M215;
M216 is a PMOS transistor, M217 is an NMOS
It is a transistor. PMOS transistor M216
Operate as a current source by the control voltage Vc, and have the same size as the PMOS transistors M27 to M212. The NMOS transistor M217 has N
A bias voltage is supplied to the MOS transistors M213 to M215.
To M215 constitute a current mirror circuit.
【００３３】本発明の第１実施形態においては、差動増
幅回路１６の遅延時間Ｔは、数７で表わすことができ
る。但し、ｋは比例定数、ＲはＰＭＯＳトランジスタＭ
１３によって実現される抵抗の大きさ、ＣgdはＮＭＯＳ
トランジスタＭ１１のゲート・ドレイン間容量、ＣL は
出力端子１３から見たＣgdを除く寄生容量、ｇｍはＮＭ
ＯＳトランジスタＭ１１のトランスコンダクタンスであ
る。In the first embodiment of the present invention, the delay time T of the differential amplifier 16 can be expressed by the following equation (7). Here, k is a proportional constant, and R is a PMOS transistor M
13, the magnitude of the resistance realized by Cgd is NMOS
The gate-drain capacitance of the transistor M11, C L is a parasitic capacitance excluding Cgd viewed from the output terminal 13, and gm is NM.
This is the transconductance of the OS transistor M11.
【００３４】[0034]
【数７】 (Equation 7)
【００３５】ここで、数７中のＲは、数８で表わすこと
ができる。但し、μp はＰＭＯＳトランジスタのキャリ
ア移動度、ＣOXはＰＭＯＳトランジスタＭ１３の単位面
積当たりのゲート酸化膜容量、ｋ13はＰＭＯＳトランジ
スタＭ１３のゲート長とゲート幅の比、Ｖt はＰＭＯＳ
トランジスタの閾値であり、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタの閾値の絶対値は等しいと近似す
る。Here, R in Equation 7 can be expressed by Equation 8. However, .mu.p the carrier mobility of the PMOS transistor, C OX denotes a gate oxide film capacitance per unit area of the PMOS transistors M13, k 13 is the ratio of the gate length and the gate width of the PMOS transistor M13, Vt is PMOS
The threshold value of the transistor.
The absolute values of the threshold values of the MOS transistors are approximated to be equal.
【００３６】[0036]
【数８】 (Equation 8)
【００３７】また、数７中のｇｍは、数９で表わすこと
ができる。但し、μn はＮＭＯＳトランジスタのキャリ
ア移動度、ｋ11はＮＭＯＳトランジスタＭ１１のゲート
長とゲート幅の比、ｋ15はＮＭＯＳトランジスタＭ１５
のゲート長とゲート幅の比、ｋ17はＮＭＯＳトランジス
タＭ１７のゲート長とゲート幅の比である。Further, gm in Equation 7 can be expressed by Equation 9. However, .mu.n the carrier mobility of the NMOS transistor, k 11 is the ratio of the gate length and the gate width of the NMOS transistor M11, k 15 is the NMOS transistor M15
Is the ratio of the gate length to the gate width, and k 17 is the ratio of the gate length to the gate width of the NMOS transistor M17.
【００３８】[0038]
【数９】 (Equation 9)
【００３９】したがって、本発明の第１実施形態におい
ては、差動増幅回路１６の直流利得ｇｍＲは、数１０で
示すようになる。Therefore, in the first embodiment of the present invention, the DC gain gmR of the differential amplifier circuit 16 is as shown in Expression 10.
【００４０】[0040]
【数１０】 (Equation 10)
【００４１】このように、本発明の第１実施形態におい
ては、差動増幅回路１６の直流利得ｇｍＲは制御電圧Ｖ
ｃに依存しないことが分かる。したがって、差動増幅回
路１６の遅延時間Ｔの逆数Ｔ-1は、数１１に示すよう
に、制御電圧Ｖｃの１乗に比例することになる。As described above, in the first embodiment of the present invention, the DC gain gmR of the differential amplifier circuit 16 is equal to the control voltage V
It turns out that it does not depend on c. Therefore, the reciprocal T −1 of the delay time T of the differential amplifier circuit 16 is proportional to the first power of the control voltage Vc as shown in Expression 11.
【００４２】[0042]
【数１１】 [Equation 11]
【００４３】この結果、図２に示すリングオシレータの
発振周波数ｆは、数１２に示すようになり、制御電圧Ｖ
ｃの１乗に比例することになる。As a result, the oscillation frequency f of the ring oscillator shown in FIG.
It is proportional to the first power of c.
【００４４】[0044]
【数１２】 (Equation 12)
【００４５】ちなみに、図３は図２に示すリングオシレ
−タの発振周波数ｆと制御電圧Ｖcとの関係のシミュレ
ーション結果を図７に示す従来のリングオシレータの発
振周波数ｆと制御電圧Ｖc との関係のシミュレーション
結果と共に示す図であり、Ｐ１が図２に示すリングオシ
レ−タの発振周波数ｆと制御電圧Ｖc との関係のシミュ
レーション結果を示しており、Ｐ２が図７に示す従来の
リングオシレ−タの発振周波数ｆと制御電圧Ｖc との関
係のシミュレーション結果を示している。このように、
本発明の第１実施形態を用いたリングオシレータの場合
には、発振周波数ｆと制御電圧Ｖｃとの関係は直線的で
あることが分かる。FIG. 3 shows a simulation result of the relationship between the oscillation frequency f of the ring oscillator shown in FIG. 2 and the control voltage Vc, and FIG. 7 shows the relationship between the oscillation frequency f of the conventional ring oscillator and the control voltage Vc shown in FIG. FIG. 7 is a diagram showing a simulation result of a relationship between the oscillation frequency f of the ring oscillator shown in FIG. 2 and the control voltage Vc, and P2 shows an oscillation frequency of the conventional ring oscillator shown in FIG. The simulation result of the relationship between f and the control voltage Vc is shown. in this way,
In the case of the ring oscillator using the first embodiment of the present invention, it can be seen that the relationship between the oscillation frequency f and the control voltage Vc is linear.
【００４６】以上のように、本発明の第１実施形態によ
れば、差動増幅回路１６のＮＭＯＳトランジスタＭ１５
に流れる電流を制御する制御回路１８を設け、差動増幅
回路１６の直流利得ｇｍＲが制御電圧Ｖｃに依存しない
ようにし、差動増幅回路１６の遅延時間Ｔの逆数Ｔ-1が
制御電圧Ｖｃの１乗に比例するようにしているので、本
発明の第１実施形態を用いてリングオシレータを構成す
る場合には、段数に関係なく、リングオシレータの発振
周波数ｆが制御電圧Ｖｃの１乗に比例するようにし、発
振周波数ｆの制御を容易に行うことができる。As described above, according to the first embodiment of the present invention, the NMOS transistor M15 of the differential amplifier circuit 16
Is provided so that the DC gain gmR of the differential amplifier circuit 16 does not depend on the control voltage Vc, and the reciprocal T -1 of the delay time T of the differential amplifier circuit 16 is equal to the control voltage Vc. When the ring oscillator is configured using the first embodiment of the present invention, the oscillation frequency f of the ring oscillator is proportional to the first power of the control voltage Vc regardless of the number of stages. As a result, the oscillation frequency f can be easily controlled.
【００４７】本発明の第２実施形態・・図４ 図４は本発明の第２実施形態の回路図である。図４中、
４１は入力信号Ｓin１が印加される入力端子、４２は入
力信号Ｓin１と逆相関係にある入力信号Ｓin２が印加さ
れる入力端子である。Second Embodiment of the Present Invention FIG. 4 FIG. 4 is a circuit diagram of a second embodiment of the present invention. In FIG.
Reference numeral 41 denotes an input terminal to which the input signal Sin1 is applied, and reference numeral 42 denotes an input terminal to which an input signal Sin2 having an opposite phase relationship to the input signal Sin1 is applied.
【００４８】また、４３は入力信号Ｓin１を反転遅延し
てなる出力信号Ｓout１を取り出すための出力端子、４
４は入力信号Ｓin２を反転遅延してなる出力信号Ｓout
２を取り出すための出力端子である。Reference numeral 43 denotes an output terminal for extracting an output signal Sout1 obtained by inverting and delaying the input signal Sin1;
4 is an output signal Sout obtained by inverting and delaying the input signal Sin2.
2 is an output terminal for taking out 2.
【００４９】また、４５は入力信号Ｓin１に対する出力
信号Ｓout１の遅延時間および入力信号Ｓin２に対する
出力信号Ｓout２の遅延時間を制御するための遅延時間
制御電圧Ｖc が印加される制御端子である。Reference numeral 45 denotes a control terminal to which a delay time control voltage Vc for controlling a delay time of the output signal Sout1 with respect to the input signal Sin1 and a delay time of the output signal Sout2 with respect to the input signal Sin2 is applied.
【００５０】また、４６は差動増幅回路であり、４７は
ＶＤＤ電源線、Ｍ４１、Ｍ４２は差動動作を行うＰＭＯ
Ｓトランジスタである。ＰＭＯＳトランジスタＭ４１、
Ｍ４２は同一サイズとされ、ＰＭＯＳトランジスタＭ４
１のゲートには入力信号Ｓin１が印加され、ＰＭＯＳト
ランジスタＭ４２のゲートには入力信号Ｓin２が印加さ
れるように構成されている。Reference numeral 46 denotes a differential amplifier circuit, 47 denotes a VDD power supply line, and M41 and M42 denote PMOs for performing a differential operation.
It is an S transistor. PMOS transistor M41,
M42 have the same size, and the PMOS transistor M4
The input signal Sin1 is applied to the gate of No. 1 and the input signal Sin2 is applied to the gate of the PMOS transistor M42.
【００５１】また、Ｍ４３、Ｍ４４は出力抵抗として動
作するＮＭＯＳトランジスタであり、これらＮＭＯＳト
ランジスタＭ４３、Ｍ４４は同一サイズとされ、ゲート
に遅延時間制御電圧Ｖc が印加されるように構成されて
いる。また、Ｍ４５は電流源として動作するＰＭＯＳト
ランジスタである。M43 and M44 are NMOS transistors that operate as output resistors. The NMOS transistors M43 and M44 have the same size and are configured so that the delay time control voltage Vc is applied to the gates. M45 is a PMOS transistor that operates as a current source.
【００５２】また、４８はＰＭＯＳトランジスタＭ４５
に流れる電流を制御する制御回路であり、Ｍ４６はＮＭ
ＯＳトランジスタ、Ｍ４７はＰＭＯＳトランジスタであ
る。ＮＭＯＳトランジスタＭ４６は、制御電圧Ｖｃによ
り電流源として動作するものであり、ＮＭＯＳトランジ
スタＭ４３、Ｍ４４と同一サイズとされている。ＰＭＯ
ＳトランジスタＭ４７は、ＰＭＯＳトランジスタＭ４５
にバイアス電圧を供給するものであり、ＰＭＯＳトラン
ジスタＭ４５とでカレントミラー回路が構成されてい
る。48 is a PMOS transistor M45
M46 is a control circuit for controlling the current flowing through
The OS transistor and M47 are PMOS transistors. The NMOS transistor M46 operates as a current source by the control voltage Vc, and has the same size as the NMOS transistors M43 and M44. PMO
The S transistor M47 is a PMOS transistor M45
And a PMOS transistor M45 to form a current mirror circuit.
【００５３】本発明の第２実施形態の差動増幅回路４６
は、差動動作を行うトランジスタおよび電流源をなすト
ランジスタをＰＭＯＳトランジスタで構成し、これに対
応させて、差動増幅回路４６のＰＭＯＳトランジスタＭ
４５に流れる電流を制御する制御回路４８を設けてい
る。したがって、本発明の第２実施形態においても、差
動増幅回路４６の直流利得ｇｍＲが制御電圧Ｖｃに依存
しないようにし、差動増幅回路４６の遅延時間Ｔの逆数
Ｔ-1が制御電圧Ｖｃの１乗に比例するようにできるの
で、本発明の第２実施形態を用いてリングオシレータを
構成する場合には、段数に関係なく、リングオシレータ
の発振周波数ｆが制御電圧Ｖｃの１乗に比例するように
し、発振周波数ｆの制御を容易に行うことができる。The differential amplifier circuit 46 according to the second embodiment of the present invention
Is configured such that a transistor that performs a differential operation and a transistor that forms a current source are configured by PMOS transistors, and correspondingly, the PMOS transistor M of the differential amplifier circuit 46 is
A control circuit 48 for controlling the current flowing through 45 is provided. Therefore, also in the second embodiment of the present invention, the DC gain gmR of the differential amplifier circuit 46 is made independent of the control voltage Vc, and the reciprocal T -1 of the delay time T of the differential amplifier circuit 46 is changed to the control voltage Vc. When the ring oscillator is configured using the second embodiment of the present invention, the oscillation frequency f of the ring oscillator is proportional to the first power of the control voltage Vc, regardless of the number of stages. As a result, the oscillation frequency f can be easily controlled.
【００５４】本発明の第３実施形態・・図５ 図５は本発明の第３実施形態の回路図である。図５中、
５１は入力信号Ｓin１が印加される入力端子、５２は入
力信号Ｓin１と逆相関係にある入力信号Ｓin２が印加さ
れる入力端子である。Third Embodiment of the Present Invention FIG. 5 FIG. 5 is a circuit diagram of a third embodiment of the present invention. In FIG.
Reference numeral 51 denotes an input terminal to which the input signal Sin1 is applied, and reference numeral 52 denotes an input terminal to which an input signal Sin2 having an opposite phase relationship to the input signal Sin1 is applied.
【００５５】また、５３は入力信号Ｓin１を反転遅延し
てなる出力信号Ｓout１を取り出すための出力端子、５
４は入力信号Ｓin２を反転遅延してなる出力信号Ｓout
２を取り出すための出力端子である。Reference numeral 53 denotes an output terminal for extracting an output signal Sout1 obtained by inverting and delaying the input signal Sin1;
4 is an output signal Sout obtained by inverting and delaying the input signal Sin2.
2 is an output terminal for taking out 2.
【００５６】また、５５は入力信号Ｓin１に対する出力
信号Ｓout１の遅延時間および入力信号Ｓin２に対する
出力信号Ｓout２の遅延時間を制御するための遅延時間
制御電圧Ｖc が印加される制御端子である。Reference numeral 55 denotes a control terminal to which a delay time control voltage Vc for controlling the delay time of the output signal Sout1 with respect to the input signal Sin1 and the delay time of the output signal Sout2 with respect to the input signal Sin2 is applied.
【００５７】また、５６は差動増幅回路であり、５７は
ＶＤＤ電源線、Ｍ５１、Ｍ５２は差動動作を行うＮＭＯ
Ｓトランジスタである。ＮＭＯＳトランジスタＭ５１、
Ｍ５２は同一サイズとされ、ＮＭＯＳトランジスタＭ５
１のゲートには入力信号Ｓin１が印加され、ＮＭＯＳト
ランジスタＭ５２のゲートには入力信号Ｓin２が印加さ
れるように構成されている。Reference numeral 56 denotes a differential amplifier circuit, 57 denotes a VDD power supply line, and M51 and M52 denote NMOs for performing a differential operation.
It is an S transistor. NMOS transistor M51,
M52 have the same size, and the NMOS transistor M5
The input signal Sin1 is applied to the gate of No. 1 and the input signal Sin2 is applied to the gate of the NMOS transistor M52.
【００５８】また、Ｍ５３、Ｍ５４は出力抵抗として動
作するＰＭＯＳトランジスタであり、これらＰＭＯＳト
ランジスタＭ５３、Ｍ５４は同一サイズとされ、ゲート
に遅延時間制御電圧Ｖc が印加されるように構成されて
いる。また、Ｍ５５は電流源として動作するＮＭＯＳト
ランジスタである。M53 and M54 are PMOS transistors which operate as output resistors. The PMOS transistors M53 and M54 have the same size, and are configured so that the delay time control voltage Vc is applied to the gates. M55 is an NMOS transistor that operates as a current source.
【００５９】また、５８はＮＭＯＳトランジスタＭ５５
に流れる電流を制御する制御回路であり、Ｍ５６はＰＭ
ＯＳトランジスタ、Ｍ５７、Ｍ５８はＮＭＯＳトランジ
スタである。ＰＭＯＳトランジスタＭ５６は、制御電圧
Ｖｃにより電流源として動作するものであり、ＮＭＯＳ
トランジスタＭ５３、Ｍ５４と同一サイズとされてい
る。ＮＭＯＳトランジスタＭ５７はＰＭＯＳトランジス
タＭ５６の電流値を調整するＮＭＯＳトランジスタであ
り、ダイオードとして動作するものである。ＮＭＯＳト
ランジスタＭ５８は、ＮＭＯＳトランジスタＭ５５にバ
イアス電圧を供給するものであり、ＮＭＯＳトランジス
タＭ５５とでカレントミラー回路を構成している。58 is an NMOS transistor M55
M56 is a control circuit that controls the current flowing through
The OS transistor and M57 and M58 are NMOS transistors. The PMOS transistor M56 operates as a current source by the control voltage Vc.
The transistors have the same size as the transistors M53 and M54. The NMOS transistor M57 is an NMOS transistor that adjusts the current value of the PMOS transistor M56, and operates as a diode. The NMOS transistor M58 supplies a bias voltage to the NMOS transistor M55, and forms a current mirror circuit with the NMOS transistor M55.
【００６０】本発明の第３実施形態によれば、差動増幅
回路５６のＮＭＯＳトランジスタＭ５５に流れる電流を
制御する制御回路５８を設けているので、差動増幅回路
５６の直流利得ｇｍＲが制御電圧Ｖｃに依存しないよう
にし、差動増幅回路５６の遅延時間Ｔの逆数Ｔ-1が制御
電圧Ｖｃの１乗に比例させることができる。したがっ
て、本発明の第３実施形態を用いてリングオシレータを
構成する場合には、リングオシレータの発振周波数ｆが
制御電圧Ｖｃの１乗に比例するようにし、発振周波数ｆ
の制御を容易に行うことができる。According to the third embodiment of the present invention, since the control circuit 58 for controlling the current flowing through the NMOS transistor M55 of the differential amplifier circuit 56 is provided, the DC gain gmR of the differential amplifier circuit 56 is controlled by the control voltage. Vc can be made independent, and the reciprocal T -1 of the delay time T of the differential amplifier circuit 56 can be made proportional to the first power of the control voltage Vc. Therefore, when a ring oscillator is configured using the third embodiment of the present invention, the oscillation frequency f of the ring oscillator is set to be proportional to the first power of the control voltage Vc, and the oscillation frequency f
Can be easily controlled.
【００６１】[0061]
【発明の効果】以上のように、本発明によれば、差動増
幅回路の遅延時間の逆数を制御電圧の１乗に比例するよ
うにできるので、本発明を用いてリングオシレータを構
成する場合には、リングオシレータの発振周波数が制御
電圧の１乗に比例するようにし、発振周波数の制御を容
易に行うことができる。As described above, according to the present invention, the reciprocal of the delay time of the differential amplifier circuit can be made to be proportional to the first power of the control voltage. Therefore, when a ring oscillator is constructed using the present invention. In this case, the oscillation frequency of the ring oscillator is set to be proportional to the first power of the control voltage, so that the oscillation frequency can be easily controlled.
【図１】本発明の第１実施形態の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
【図２】本発明の第１実施形態を用いたリングオシレー
タの一例の回路図である。FIG. 2 is a circuit diagram of an example of a ring oscillator using the first embodiment of the present invention.
【図３】図２に示すリングオシレ−タの発振周波数ｆと
制御電圧Ｖc との関係のシミュレーション結果を図７に
示す従来のリングオシレータの発振周波数ｆと制御電圧
Ｖc との関係のシミュレーション結果と共に示す図であ
る。3 shows a simulation result of the relationship between the oscillation frequency f of the ring oscillator shown in FIG. 2 and the control voltage Vc together with a simulation result of the relationship between the oscillation frequency f of the conventional ring oscillator shown in FIG. 7 and the control voltage Vc. FIG.
【図４】本発明の第２実施形態の回路図である。FIG. 4 is a circuit diagram of a second embodiment of the present invention.
【図５】本発明の第３実施形態の回路図である。FIG. 5 is a circuit diagram of a third embodiment of the present invention.
【図６】従来の遅延回路の一例の回路図である。FIG. 6 is a circuit diagram of an example of a conventional delay circuit.
【図７】図６に示す従来の遅延回路を用いたリングオシ
レータの一例の回路図である。FIG. 7 is a circuit diagram of an example of a ring oscillator using the conventional delay circuit shown in FIG.
【図８】図７に示す従来のリングオシレータの発振周波
数ｆと制御電圧Ｖc との関係のシミュレーション結果を
示す図である。8 is a diagram showing a simulation result of a relationship between an oscillation frequency f and a control voltage Vc of the conventional ring oscillator shown in FIG.
Ｓin１、Ｓin２ 入力信号 Ｓout１、Ｓout２ 出力信号 Ｖc 遅延時間制御電圧 Sin1, Sin2 input signal Sout1, Sout2 output signal Vc delay time control voltage
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J001 AA05 AA11 BB20 BB25 DD06 5J043 AA22 BB02 DD02 DD10 FF03 GG07 5J066 AA01 AA12 CA22 CA82 FA05 FA09 HA10 HA17 KA02 KA08 KA09 KA15 KA32 KA47 MA08 MA12 MA19 MA21 MD05 ND05 ND16 ND24 ND28 TA01 TA02 5J098 AA02 AB04 AB13 AC04 AC09 AC14 AC22 AC27 AD15 FA03 FA09 ──────────────────────────────────────────────────続 き Continued from the front page F term (reference) TA02 5J098 AA02 AB04 AB13 AC04 AC09 AC14 AC22 AC27 AD15 FA03 FA09
Claims (3)
増幅回路と、 前記制御電圧の変化により前記差動増幅回路の直流利得
が変化しないように前記差動増幅回路を制御する制御回
路を有することを特徴とする遅延回路。1. A differential amplifier circuit whose delay time is controlled by a control voltage, and a control circuit that controls the differential amplifier circuit so that a DC gain of the differential amplifier circuit does not change due to a change in the control voltage. A delay circuit comprising:
の入力信号が供給され、差動動作を行う第１、第２のト
ランジスタと、ゲートに前記制御電圧が供給され、前記
第１、第２のトランジスタの出力抵抗として動作する第
３、第４のトランジスタと、電流源として動作する第５
のトランジスタを有し、 前記制御回路は、ゲートに前記制御電圧が供給され、電
流源として動作する第６のトランジスタと、前記第５の
トランジスタとでカレントミラー回路を構成し、前記第
６のトランジスタによる電流が流れる第７のトランジス
タを有することを特徴とする請求項１記載の遅延回路。2. The differential amplifying circuit according to claim 1, wherein the gate has first and second gates.
And the third and fourth transistors, which are supplied with the input signal and perform the differential operation, and the control voltage is supplied to the gate and operate as the output resistance of the first and second transistors. Transistor and a fifth operating as a current source
Wherein the control circuit comprises a sixth transistor which is supplied with the control voltage at a gate and operates as a current source, and a current mirror circuit including the fifth transistor, wherein the sixth transistor 2. The delay circuit according to claim 1, further comprising a seventh transistor through which a current flows.
御電圧により遅延時間が制御される差動増幅回路と、 前記制御電圧の変化により前記差動増幅回路の直流利得
が変化しないように前記差動増幅回路を制御する制御回
路を有することを特徴とするリングオシレータ。3. A differential amplifier circuit which is ring-connected so as to perform an oscillating operation and whose delay time is controlled by a control voltage, and wherein the DC gain of the differential amplifier circuit is not changed by a change in the control voltage. A ring oscillator comprising a control circuit for controlling a differential amplifier circuit.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010273386A (en) * | 2010-08-16 | 2010-12-02 | Renesas Electronics Corp | Voltage controlled oscillator |
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- 2000-08-09 JP JP2000240514A patent/JP2002057558A/en active Pending
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