JP2002057515A - マトリクス回路及びその回路を用いたフェーズドアレイアンテナ - Google Patents
マトリクス回路及びその回路を用いたフェーズドアレイアンテナInfo
- Publication number
- JP2002057515A JP2002057515A JP2000244306A JP2000244306A JP2002057515A JP 2002057515 A JP2002057515 A JP 2002057515A JP 2000244306 A JP2000244306 A JP 2000244306A JP 2000244306 A JP2000244306 A JP 2000244306A JP 2002057515 A JP2002057515 A JP 2002057515A
- Authority
- JP
- Japan
- Prior art keywords
- matrix circuit
- circuit
- port
- hybrid
- matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Variable-Direction Aerials And Aerial Arrays (AREA)
Abstract
(57)【要約】
【課題】 ハイブリット及び位相器を有し、信号が入力
されるポートの位置によって出力側における隣接ポート
間の位相差が変化するマトリクス回路について、回路特
性の劣化要因であるジャンクション数を削減すると共
に、安定した高精度の大規模回路を構成することができ
るマトリクス回路を提供する。 【解決手段】 ３以上の段数Ｋの前記ハイブリットは、
Ｋ−１以下の段数Ｋ´のハイブリットから構成される。
また、Ｋ段のハイブリッドは、２Ｋ−Ｋ´個のＫ´段の
ハイブリッドが出力側で並列に並べて構成される。更
に、フェーズドアレイアンテナは、このマトリクス回路
を有し、該マトリクス回路の出力側がアンテナ素子とな
るように構成される。
されるポートの位置によって出力側における隣接ポート
間の位相差が変化するマトリクス回路について、回路特
性の劣化要因であるジャンクション数を削減すると共
に、安定した高精度の大規模回路を構成することができ
るマトリクス回路を提供する。 【解決手段】 ３以上の段数Ｋの前記ハイブリットは、
Ｋ−１以下の段数Ｋ´のハイブリットから構成される。
また、Ｋ段のハイブリッドは、２Ｋ−Ｋ´個のＫ´段の
ハイブリッドが出力側で並列に並べて構成される。更
に、フェーズドアレイアンテナは、このマトリクス回路
を有し、該マトリクス回路の出力側がアンテナ素子とな
るように構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ハイブリット及び
位相器を有し、信号が入力されるポートの位置によって
出力側における隣接ポート間の位相差が変化するマトリ
クス回路に関する。該回路には、入力信号と出力信号と
の間にＦＦＴ（Fast Fourier Transform：高速フーリエ
変換）の関係が存在する。
位相器を有し、信号が入力されるポートの位置によって
出力側における隣接ポート間の位相差が変化するマトリ
クス回路に関する。該回路には、入力信号と出力信号と
の間にＦＦＴ（Fast Fourier Transform：高速フーリエ
変換）の関係が存在する。
【０００２】
【従来の技術】マトリクス回路は、信号を給電する位置
によって異なる方向に指向したビームを形成することが
できるアンテナ用のビーム形成回路(ＢＦＮ)として用い
られる。
によって異なる方向に指向したビームを形成することが
できるアンテナ用のビーム形成回路(ＢＦＮ)として用い
られる。
【０００３】図１は、ハイブリット２段(Ｋ＝２)から構
成される４ポートのマトリクス回路の構成図である。図
２は、ハイブリット３段（Ｋ＝３）から構成される８ポ
ートのマトリクス回路の構成図である。図３及び図４
は、それぞれ４ポート及び８ポートのマトリクス回路を
それぞれＢＦＮとして用いた場合の、給電位置とビーム
方向との関係図である。尚、ハイブリットの段数Ｋとマ
トリクス回路のポート数Ｎとの間には、Ｎ＝２Ｋの関係
がある。
成される４ポートのマトリクス回路の構成図である。図
２は、ハイブリット３段（Ｋ＝３）から構成される８ポ
ートのマトリクス回路の構成図である。図３及び図４
は、それぞれ４ポート及び８ポートのマトリクス回路を
それぞれＢＦＮとして用いた場合の、給電位置とビーム
方向との関係図である。尚、ハイブリットの段数Ｋとマ
トリクス回路のポート数Ｎとの間には、Ｎ＝２Ｋの関係
がある。
【０００４】図１及び図２において、正方形は９０度ハ
イブリットを示し、楕円形は位相器を示している。楕円
に記された数値は、位相器における位相遅延量（単位：
度)を示している。−４５は−π／４を、−２２．５は
−π／８を、−６７．５は−π＊３／８を、−１１．２
５は−π／１６を、−３３．７５は−π＊３／１６を、
−５６．２５は−π＊５／１６を、−７８．７５は−π
＊７／１６を示している。マトリクス回路の上側に書か
れたアルファベットはアンテナのＢＦＮとして用いる場
合のアンテナ素子の位置を示したものである。マトリク
ス回路の下側に記した記号（例えば１Ｒ，２Ｒ，..)、
は、信号給電した場合のビーム方向を表したものであ
る。
イブリットを示し、楕円形は位相器を示している。楕円
に記された数値は、位相器における位相遅延量（単位：
度)を示している。−４５は−π／４を、−２２．５は
−π／８を、−６７．５は−π＊３／８を、−１１．２
５は−π／１６を、−３３．７５は−π＊３／１６を、
−５６．２５は−π＊５／１６を、−７８．７５は−π
＊７／１６を示している。マトリクス回路の上側に書か
れたアルファベットはアンテナのＢＦＮとして用いる場
合のアンテナ素子の位置を示したものである。マトリク
ス回路の下側に記した記号（例えば１Ｒ，２Ｒ，..)、
は、信号給電した場合のビーム方向を表したものであ
る。
【０００５】マトリクス回路に入力された信号はマトリ
クス回路の中で分配され、ポート毎に異なる位相差をも
って出力される。信号を入力するポート位置によって、
出力側で生じる位相の傾きが異なるため、その出力ポー
トに素子アンテナを接続してアレイアンテナとした場
合、給電を行うマトリクス回路のポート位置に応じてビ
ーム方向が変化する。尚、信号給電を行う側のポートは
ビームポートと呼ばれ、これに対して素子アンテナが接
続されるポートはエレメントポートと呼ばれる。
クス回路の中で分配され、ポート毎に異なる位相差をも
って出力される。信号を入力するポート位置によって、
出力側で生じる位相の傾きが異なるため、その出力ポー
トに素子アンテナを接続してアレイアンテナとした場
合、給電を行うマトリクス回路のポート位置に応じてビ
ーム方向が変化する。尚、信号給電を行う側のポートは
ビームポートと呼ばれ、これに対して素子アンテナが接
続されるポートはエレメントポートと呼ばれる。
【０００６】ハイブリット及び位相器によって構成され
たマトリクス回路は、バトラーマトリクス回路と呼ば
れ、入力信号と出力信号との間にはＦＦＴの関係が存在
することからネットワークＦＦＴ回路とも呼ばれること
がある［文献：電子通信学会「アンテナ工学ハンドブッ
ク」,５章,オーム社 参照］。前述したようにマトリク
ス回路は、フェーズドアンテナのＢＦＮとして用いられ
るが、マトリクス回路が大規模になるにつれてその回路
構成も複雑になり、多くのハイブリットと位相器の間を
複雑に結線する必要が生じる。
たマトリクス回路は、バトラーマトリクス回路と呼ば
れ、入力信号と出力信号との間にはＦＦＴの関係が存在
することからネットワークＦＦＴ回路とも呼ばれること
がある［文献：電子通信学会「アンテナ工学ハンドブッ
ク」,５章,オーム社 参照］。前述したようにマトリク
ス回路は、フェーズドアンテナのＢＦＮとして用いられ
るが、マトリクス回路が大規模になるにつれてその回路
構成も複雑になり、多くのハイブリットと位相器の間を
複雑に結線する必要が生じる。
【０００７】図５は、従来技術による、ハイブリット４
段(Ｋ＝４)から構成される１６ポートのマトリクス回路
の構成図である。実際のマトリクス回路においては、製
造誤差（例えば、位相器やハイブリットの特性のバラツ
キ）が存在することから、良好な回路特性を得るため
に、製造条件等を変えながらプリント基板などの回路を
複数種類製造して特性の良いものを選択したり、とりあ
えず基板を製造した後で回路上に装着可能な誘電体位相
器を用いて位相調整を行ったりしている。しかし、回路
規模が大きい場合はマトリクス回路の構成も複雑にな
り、多くの誤差要因が複雑に関係すると同時に特性劣化
を引き起こしている誤差要因の特定が難しく、振幅／位
相誤差の少ない良好なマトリクス回路を得ることが非常
に難しい。例えば回路特性を大幅に劣化させる要因とし
てジャンクション(線路の交叉する部分)の存在がある。
ジャンクションの実現方法としてはハイブリットを２個
用いた０ｄＢカプラーを用いたり、スルーホールによっ
て基板の上下にマイクロストリップ線路を通す方法があ
るが、僅かな製造誤差により２つの線路を流れる信号が
互いに干渉して混じったり、信号が反射したりするよう
になる。１６ポートのマトリクス回路においてはジャン
クションが６０個所と大量に存在する。大規模なマトリ
クス回路では、ハイブリットや位相器単体の電力分配誤
差や位相誤差だけでなく、ジャンクションにおける異な
る線路を流れる信号間の干渉や信号の反射等の影響の積
み重ねにより特性が劣化し易い。
段(Ｋ＝４)から構成される１６ポートのマトリクス回路
の構成図である。実際のマトリクス回路においては、製
造誤差（例えば、位相器やハイブリットの特性のバラツ
キ）が存在することから、良好な回路特性を得るため
に、製造条件等を変えながらプリント基板などの回路を
複数種類製造して特性の良いものを選択したり、とりあ
えず基板を製造した後で回路上に装着可能な誘電体位相
器を用いて位相調整を行ったりしている。しかし、回路
規模が大きい場合はマトリクス回路の構成も複雑にな
り、多くの誤差要因が複雑に関係すると同時に特性劣化
を引き起こしている誤差要因の特定が難しく、振幅／位
相誤差の少ない良好なマトリクス回路を得ることが非常
に難しい。例えば回路特性を大幅に劣化させる要因とし
てジャンクション(線路の交叉する部分)の存在がある。
ジャンクションの実現方法としてはハイブリットを２個
用いた０ｄＢカプラーを用いたり、スルーホールによっ
て基板の上下にマイクロストリップ線路を通す方法があ
るが、僅かな製造誤差により２つの線路を流れる信号が
互いに干渉して混じったり、信号が反射したりするよう
になる。１６ポートのマトリクス回路においてはジャン
クションが６０個所と大量に存在する。大規模なマトリ
クス回路では、ハイブリットや位相器単体の電力分配誤
差や位相誤差だけでなく、ジャンクションにおける異な
る線路を流れる信号間の干渉や信号の反射等の影響の積
み重ねにより特性が劣化し易い。
【０００８】このように、大規模なマトリクス回路で
は、多くの誤差要因が複雑に関係して特性劣化を引き起
こしている誤差要因の特定が非常に難しく、良好な特性
を得るためには、電磁界シミュレータを用いた緻密な回
路設計と、マトリクス回路の製造過程において非常に高
精度の加工技術とが必要とされる。実際、マイクロ波帯
以上の高周波の信号を対象とした回路において高い精度
のマトリクス回路を得ることは難く、手間をかけて誤差
要因を特定して複雑な回路の調整を行う必要がある。こ
れらのことにより、特に大規模なマトリクス回路の設計
及び製造には多く時間とコストが伴うことになる。
は、多くの誤差要因が複雑に関係して特性劣化を引き起
こしている誤差要因の特定が非常に難しく、良好な特性
を得るためには、電磁界シミュレータを用いた緻密な回
路設計と、マトリクス回路の製造過程において非常に高
精度の加工技術とが必要とされる。実際、マイクロ波帯
以上の高周波の信号を対象とした回路において高い精度
のマトリクス回路を得ることは難く、手間をかけて誤差
要因を特定して複雑な回路の調整を行う必要がある。こ
れらのことにより、特に大規模なマトリクス回路の設計
及び製造には多く時間とコストが伴うことになる。
【０００９】
【発明が解決しようとする課題】前述したような従来構
成のマトリクス回路では、特に回路規模が大きな場合、
回路特性の劣化要因となるジャンクション(線路の交叉
する部分)の数が多く、良好な回路特性が得られ難いと
いう欠点があった。また、大規模な回路では多くの誤差
要因が複雑に関係すると同時に特性劣化を引き起こして
いる誤差要因の特定が難しいという問題があった。更
に、必要とされる回路特性を得るために、製造過程にお
いて行われる調整作業には多大な時間と手間が必要とさ
れ、製造コストが増大するという課題があった。
成のマトリクス回路では、特に回路規模が大きな場合、
回路特性の劣化要因となるジャンクション(線路の交叉
する部分)の数が多く、良好な回路特性が得られ難いと
いう欠点があった。また、大規模な回路では多くの誤差
要因が複雑に関係すると同時に特性劣化を引き起こして
いる誤差要因の特定が難しいという問題があった。更
に、必要とされる回路特性を得るために、製造過程にお
いて行われる調整作業には多大な時間と手間が必要とさ
れ、製造コストが増大するという課題があった。
【００１０】そこで、本発明は、回路特性の劣化要因で
あるジャンクション数を削減すると共に、安定した高精
度の大規模回路を構成することができるマトリクス回路
を提供することを目的とする。
あるジャンクション数を削減すると共に、安定した高精
度の大規模回路を構成することができるマトリクス回路
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明のマトリクス回路
によれば、３以上の段数Ｋのハイブリットは、Ｋ−１以
下の段数Ｋ´のハイブリットから構成される。このよう
に、高次のマトリクス回路を複数の低次のマトリクス回
路を用いて構成することができるので、回路特性の劣化
要因であるジャンクション数を削減すると共に、安定し
た高精度の大規模回路を構成することができる。また、
マトリクス回路の構成部品の汎用化を実現でき、特性劣
化を引き起こす誤差要因の切り分けを容易にすることが
できる。
によれば、３以上の段数Ｋのハイブリットは、Ｋ−１以
下の段数Ｋ´のハイブリットから構成される。このよう
に、高次のマトリクス回路を複数の低次のマトリクス回
路を用いて構成することができるので、回路特性の劣化
要因であるジャンクション数を削減すると共に、安定し
た高精度の大規模回路を構成することができる。また、
マトリクス回路の構成部品の汎用化を実現でき、特性劣
化を引き起こす誤差要因の切り分けを容易にすることが
できる。
【００１２】本発明の他の実施形態によれば、Ｋ段のハ
イブリッドは、２Ｋ−Ｋ´個のＫ´段のハイブリッドが
出力側で並列に並べて構成されることも好ましい。
イブリッドは、２Ｋ−Ｋ´個のＫ´段のハイブリッドが
出力側で並列に並べて構成されることも好ましい。
【００１３】また、本発明のフェーズドアレイアンテナ
によれば、前述したマトリクス回路を有し、該マトリク
ス回路の出力側がアンテナ素子となるように構成され
る。
によれば、前述したマトリクス回路を有し、該マトリク
ス回路の出力側がアンテナ素子となるように構成され
る。
【００１４】従来の技術の中で説明したように、大規模
なマトリクス回路は、振幅/位相誤差の少ない良好な特
性を得ることが非常に難しい。しかし、回路を構成する
ハイブリットの段数が少ない小規模なマトリクス回路
は、その回路構成も簡単であり、良好な特性を比較的容
易に得ることが可能である。例えば回路特性を大幅に劣
化させる要因としてジャンクション(線路の交叉する部
分)の存在があげられるが、ハイブリットの段数Ｋが３
以下の場合にはジャンクションを介さない特殊な結線構
造でマトリクス回路を構成することが可能であり、良好
な特性を得られることが報告されている［文献:“バト
ラーマトリクスを用いた９００ＭＨｚ帯用マルチビーム
アンテナ”、中嶋信生・堀俊和、信学技報，Ａ・Ｐ８４
−５０，（１９８４年）］。
なマトリクス回路は、振幅/位相誤差の少ない良好な特
性を得ることが非常に難しい。しかし、回路を構成する
ハイブリットの段数が少ない小規模なマトリクス回路
は、その回路構成も簡単であり、良好な特性を比較的容
易に得ることが可能である。例えば回路特性を大幅に劣
化させる要因としてジャンクション(線路の交叉する部
分)の存在があげられるが、ハイブリットの段数Ｋが３
以下の場合にはジャンクションを介さない特殊な結線構
造でマトリクス回路を構成することが可能であり、良好
な特性を得られることが報告されている［文献:“バト
ラーマトリクスを用いた９００ＭＨｚ帯用マルチビーム
アンテナ”、中嶋信生・堀俊和、信学技報，Ａ・Ｐ８４
−５０，（１９８４年）］。
【００１５】
【発明の実施の形態】以下では、図面を用いて本発明の
実施形態を詳細に説明する。
実施形態を詳細に説明する。
【００１６】図６は、ジャンクションを介さない、４ポ
ートのマトリクス回路の構成図である。図７は、ジャン
クションを介さない、８ポートのマトリクス回路の構成
図である。図８は、本発明による、ハイブリットの段数
Ｋ＝３のマトリクス回路（８ポートマトリクス回路）の
構成図である。図８のマトリクス回路は、Ｋ＝２のマト
リクス回路(４ポートマトリクス回路)を用いて構成して
いる。Ｋ＝３のマトリクス回路は、ハイブリットが横に
４個(２Ｋ−１)並んでおり、エレメントポートから数え
て２段目には−４５度の位相器が左上に接続されたハイ
ブリットと、−４５度の位相器が右上に接続されたハイ
ブリットとが、２個ずつ並んでおり、バイブリットを１
つおきで組にするように並び替えることにより、エレメ
ントポートから数えて１段目と２段目のハイブリットは
Ｋ＝２のマトリクス回路２個に分割できる。
ートのマトリクス回路の構成図である。図７は、ジャン
クションを介さない、８ポートのマトリクス回路の構成
図である。図８は、本発明による、ハイブリットの段数
Ｋ＝３のマトリクス回路（８ポートマトリクス回路）の
構成図である。図８のマトリクス回路は、Ｋ＝２のマト
リクス回路(４ポートマトリクス回路)を用いて構成して
いる。Ｋ＝３のマトリクス回路は、ハイブリットが横に
４個(２Ｋ−１)並んでおり、エレメントポートから数え
て２段目には−４５度の位相器が左上に接続されたハイ
ブリットと、−４５度の位相器が右上に接続されたハイ
ブリットとが、２個ずつ並んでおり、バイブリットを１
つおきで組にするように並び替えることにより、エレメ
ントポートから数えて１段目と２段目のハイブリットは
Ｋ＝２のマトリクス回路２個に分割できる。
【００１７】図９は、本発明による、ハイブリットの段
数Ｋ＝４のマトリクス回路(１６ポートマトリクス回路)
の構成図である。図９のマトリクス回路は、Ｋ＝３のマ
トリクス回路(８ポートマトリクス回路)を用いて構成し
ている。このように、比較的大規模な１６ポートマトリ
クス回路であっても、８ポートマトリクス回路が過去に
設計・製造されていれば、これを２個用いることにより
少ない回路追加で実現することができる。
数Ｋ＝４のマトリクス回路(１６ポートマトリクス回路)
の構成図である。図９のマトリクス回路は、Ｋ＝３のマ
トリクス回路(８ポートマトリクス回路)を用いて構成し
ている。このように、比較的大規模な１６ポートマトリ
クス回路であっても、８ポートマトリクス回路が過去に
設計・製造されていれば、これを２個用いることにより
少ない回路追加で実現することができる。
【００１８】図１０は、本発明による、ハイブリットの
段数Ｋ＝４の１６ポートマトリクス回路をＫ＝２のマト
リクス回路(４ポートマトリクス回路)を用いた構成図で
ある。Ｋ＝４のマトリクス回路においては、ハイブリッ
トが横に８個(２Ｋ−１)並んでおり、エレメントポート
から数えて２段目には、−４５度の位相器が左上に接続
されたハイブリットと、−４５度の位相器が右上に接続
されたハイブリットとが、４個ずつ並んでおり、エレメ
ントポートから数えて３段目には、−６７．５度の位相
器が左上に接続されたハイブリットと、−２２．５度の
位相器が右上に接続されたハイブリットとが、２個ずつ
並んでいる。エレメントポートから数えて２段目と３段
目のハイブリットを１つおきにピックアップして組にす
るように並び替えることにより、エレメントポートから
数えて１段目から３段目のハイブリットは、Ｋ＝３のマ
トリクス回路２個に分割できる（図９）。Ｋ＝４のマト
リクス回路においてＫ＝２のマトリクス回路を用いて分
割するには、上記の手続きで分割したＫ＝３のマトリク
ス回路をＫ＝２のマトリクス回路に分割すれば良い（図
１０）。同様に、Ｋ≧５のマトリクス回路についても、
小規模なマトリクス回路を用いて構成することが可能で
ある。
段数Ｋ＝４の１６ポートマトリクス回路をＫ＝２のマト
リクス回路(４ポートマトリクス回路)を用いた構成図で
ある。Ｋ＝４のマトリクス回路においては、ハイブリッ
トが横に８個(２Ｋ−１)並んでおり、エレメントポート
から数えて２段目には、−４５度の位相器が左上に接続
されたハイブリットと、−４５度の位相器が右上に接続
されたハイブリットとが、４個ずつ並んでおり、エレメ
ントポートから数えて３段目には、−６７．５度の位相
器が左上に接続されたハイブリットと、−２２．５度の
位相器が右上に接続されたハイブリットとが、２個ずつ
並んでいる。エレメントポートから数えて２段目と３段
目のハイブリットを１つおきにピックアップして組にす
るように並び替えることにより、エレメントポートから
数えて１段目から３段目のハイブリットは、Ｋ＝３のマ
トリクス回路２個に分割できる（図９）。Ｋ＝４のマト
リクス回路においてＫ＝２のマトリクス回路を用いて分
割するには、上記の手続きで分割したＫ＝３のマトリク
ス回路をＫ＝２のマトリクス回路に分割すれば良い（図
１０）。同様に、Ｋ≧５のマトリクス回路についても、
小規模なマトリクス回路を用いて構成することが可能で
ある。
【００１９】一般にマトリクス回路のジャンクションの
数は、回路規模が大きくなるにつれて急激に大きくなる
(Ｋ＝２では１個，Ｋ＝３では１０個，Ｋ＝４では６０
個)が、本発明はマトリクス回路を小規模なマトリクス
回路を用いて構成することからジャンクションの数の削
減にも効果があり、回路特性が改善される。Ｋ＝３のマ
トリクス回路をＫ＝２のマトリクス回路を用いて構成し
た場合はジャンクションの数が２個減って８個になり、
Ｋ＝４のマトリクス回路をＫ＝３またはＫ＝２のマトリ
クス回路を用いて構成した場合はジャンクションの数が
それぞれ１２個、１６個、削減することが可能となり、
ジャンクションの合計はそれぞれ４８個、４４個とな
る。
数は、回路規模が大きくなるにつれて急激に大きくなる
(Ｋ＝２では１個，Ｋ＝３では１０個，Ｋ＝４では６０
個)が、本発明はマトリクス回路を小規模なマトリクス
回路を用いて構成することからジャンクションの数の削
減にも効果があり、回路特性が改善される。Ｋ＝３のマ
トリクス回路をＫ＝２のマトリクス回路を用いて構成し
た場合はジャンクションの数が２個減って８個になり、
Ｋ＝４のマトリクス回路をＫ＝３またはＫ＝２のマトリ
クス回路を用いて構成した場合はジャンクションの数が
それぞれ１２個、１６個、削減することが可能となり、
ジャンクションの合計はそれぞれ４８個、４４個とな
る。
【００２０】本発明の第１の実施形態のマトリクス回路
について、図１１、図１２及び図１３を用いて説明す
る。
について、図１１、図１２及び図１３を用いて説明す
る。
【００２１】図１１では、ハイブリットの段数Ｋ＝４
(１６ポートマトリクス回路)のマトリクス回路を、Ｋ＝
３のマトリクス回路(８ポートマトリクス回路)を用いて
構成する場合について表している。
(１６ポートマトリクス回路)のマトリクス回路を、Ｋ＝
３のマトリクス回路(８ポートマトリクス回路)を用いて
構成する場合について表している。
【００２２】図１１は１６ポートマトリクス回路の構成
部品として用いる８ポートマトリクスの回路パターンを
示しており、ここではジャンクションを介さない回路構
成としている。端子４ｌ，３ｌ，２ｌ，１ｌ，１ｒ，２
ｒ，３ｒ及び４ｒは、８ポートマトリクスの回路のビー
ムポートに相当しており、エレメントポートに相当する
端子に記した記号Ａ〜Ｐは１、６ポートマトリクス回路
を構成した場合の端子の位置を表している。
部品として用いる８ポートマトリクスの回路パターンを
示しており、ここではジャンクションを介さない回路構
成としている。端子４ｌ，３ｌ，２ｌ，１ｌ，１ｒ，２
ｒ，３ｒ及び４ｒは、８ポートマトリクスの回路のビー
ムポートに相当しており、エレメントポートに相当する
端子に記した記号Ａ〜Ｐは１、６ポートマトリクス回路
を構成した場合の端子の位置を表している。
【００２３】図１２は、１６ポートマトリクス回路のエ
レメントポートから数えて１段目から３段目までのハイ
ブリットを含む部分を、図１１に示した基板１Ａ、基板
１Ｂを用いて構成する場合における、１６ポートマトリ
クス回路のエレメントポートから数えて４段目のハイブ
リットとこれに繋がる線路の部分の回路パターンを示し
ている。図１２に示した基板１Ｃの回路パターンは基板
１Ａ、基板１Ｂと重ね合わせたときに、基板１Ａ、基板
１Ｂそれぞれについて端子４ｌ，３ｌ，２ｌ，１ｌ，１
ｒ，２ｒ，３ｒ，４ｒと、基板１Ｃの端子位置が一致す
るようになっている。
レメントポートから数えて１段目から３段目までのハイ
ブリットを含む部分を、図１１に示した基板１Ａ、基板
１Ｂを用いて構成する場合における、１６ポートマトリ
クス回路のエレメントポートから数えて４段目のハイブ
リットとこれに繋がる線路の部分の回路パターンを示し
ている。図１２に示した基板１Ｃの回路パターンは基板
１Ａ、基板１Ｂと重ね合わせたときに、基板１Ａ、基板
１Ｂそれぞれについて端子４ｌ，３ｌ，２ｌ，１ｌ，１
ｒ，２ｒ，３ｒ，４ｒと、基板１Ｃの端子位置が一致す
るようになっている。
【００２４】図１３は基板１Ａ、１Ｂ、１Ｃの３枚の基
板を用いて構成した１６ポートマトリクス回路を示して
いる。このように本発明を適用して回路を小規模なマト
リクス回路で分割しすることによって、１６ポートマト
リクス回路のエレメントポートから数えて１段目から３
段目までのハイブリットを含む部分をジャンクションを
含まない構造の８ポートマトリクス回路で構成すること
が可能となり、良好な回路特性を得ることが容易になる
ことが予想される。また、基板１Ｃを基板１Ａ、１Ｂと
重ね合わせるように構成することにより基板１Ｃもジャ
ンクションを介さない構造となっている。これらのジャ
ンクションを介さない回路パターンは１層の配線層だけ
で実現可能であり、単純なプリント基板で実現可能であ
る(配線間のブリッジ接合や多層基板を必要としない)。
更に、満足な特性が得られない場合においても特性劣化
を引き起こしている誤差原因の切り分けが容易である。
例えば、基板１Ａ、１Ｂ(８ポートマトリクス回路の部
分)において良好な特性が得られているのであれば、満
足な特性が得られない場合の原因は基板１Ｃあるいは、
基板間の接続状態に問題があると結論づけることが可能
であり、この部分において回路の調整を行えば良いこと
になる。また、８ポートマトリクス回路について過去に
設計・開発がなされていればこれを汎用部品として流用
することにより、回路設計に必要な手間と時間を削減
し、低コスト化を実現する。
板を用いて構成した１６ポートマトリクス回路を示して
いる。このように本発明を適用して回路を小規模なマト
リクス回路で分割しすることによって、１６ポートマト
リクス回路のエレメントポートから数えて１段目から３
段目までのハイブリットを含む部分をジャンクションを
含まない構造の８ポートマトリクス回路で構成すること
が可能となり、良好な回路特性を得ることが容易になる
ことが予想される。また、基板１Ｃを基板１Ａ、１Ｂと
重ね合わせるように構成することにより基板１Ｃもジャ
ンクションを介さない構造となっている。これらのジャ
ンクションを介さない回路パターンは１層の配線層だけ
で実現可能であり、単純なプリント基板で実現可能であ
る(配線間のブリッジ接合や多層基板を必要としない)。
更に、満足な特性が得られない場合においても特性劣化
を引き起こしている誤差原因の切り分けが容易である。
例えば、基板１Ａ、１Ｂ(８ポートマトリクス回路の部
分)において良好な特性が得られているのであれば、満
足な特性が得られない場合の原因は基板１Ｃあるいは、
基板間の接続状態に問題があると結論づけることが可能
であり、この部分において回路の調整を行えば良いこと
になる。また、８ポートマトリクス回路について過去に
設計・開発がなされていればこれを汎用部品として流用
することにより、回路設計に必要な手間と時間を削減
し、低コスト化を実現する。
【００２５】次に、本発明の第２の実施形態のマトリク
ス回路について、図１４及び図１５を用いて説明する。
ス回路について、図１４及び図１５を用いて説明する。
【００２６】図１４は、ハイブリットの段数Ｋ＝４(１
６ポートマトリクス回路)のマトリクス回路を、Ｋ＝２
のマトリクス回路(４ポートマトリクス回路)を用いて構
成する場合を表している。
６ポートマトリクス回路)のマトリクス回路を、Ｋ＝２
のマトリクス回路(４ポートマトリクス回路)を用いて構
成する場合を表している。
【００２７】図１４は、１６ポートマトリクス回路の構
成部品として用いる４ポートマトリクスの回路パターン
を示しており、ジャンクションを介さない回路構成とし
ている。端子２ｌ，１ｌ，１ｒ及び２ｒは、この４ポー
トマトリクスの回路のビームポートに相当しており、エ
レメントポートに相当する端子に記した記号Ａ〜Ｐは１
６ポートマトリクス回路を構成した場合の端子の位置を
表している。
成部品として用いる４ポートマトリクスの回路パターン
を示しており、ジャンクションを介さない回路構成とし
ている。端子２ｌ，１ｌ，１ｒ及び２ｒは、この４ポー
トマトリクスの回路のビームポートに相当しており、エ
レメントポートに相当する端子に記した記号Ａ〜Ｐは１
６ポートマトリクス回路を構成した場合の端子の位置を
表している。
【００２８】図１５は、１６ポートマトリクス回路のエ
レメントポートから数えて１段目から２段目までの部分
を、図１４に示した基板２Ａ、２Ｂ、２Ｃ、２Ｄを用い
て構成する場合における、１６ポートマトリクス回路の
エレメントポートから数えて３段目と４段目のハイブリ
ットとこれに繋がる線路の部分の回路パターンを示して
いる。図１５に示した基板２Ｅの回路パターンは基板２
Ａ、２Ｂ、２Ｃ、２Ｄと重ね合わせたときに、基板２
Ａ、２Ｂ、２Ｃ、２Ｄのそれぞれについて端子２ｌ，１
ｌ，１ｒ，２ｒと、基板２Ｅの端子位置が一致するよう
になっている。
レメントポートから数えて１段目から２段目までの部分
を、図１４に示した基板２Ａ、２Ｂ、２Ｃ、２Ｄを用い
て構成する場合における、１６ポートマトリクス回路の
エレメントポートから数えて３段目と４段目のハイブリ
ットとこれに繋がる線路の部分の回路パターンを示して
いる。図１５に示した基板２Ｅの回路パターンは基板２
Ａ、２Ｂ、２Ｃ、２Ｄと重ね合わせたときに、基板２
Ａ、２Ｂ、２Ｃ、２Ｄのそれぞれについて端子２ｌ，１
ｌ，１ｒ，２ｒと、基板２Ｅの端子位置が一致するよう
になっている。
【００２９】図１６は、基板２Ａ〜２Ｅの５枚の基板を
用いて構成した１６ポートマトリクス回路を示してい
る。このように本発明を適用して回路を小規模なマトリ
クス回路で分割しすることによって、１６ポートマトリ
クス回路のエレメントポートから数えて１段目から２段
目までのハイブリットを含む部分をジャンクションを介
さない構造の４ポートマトリクス回路で構成することが
可能となり、良好な回路特性を得ることが容易になるこ
とが予想される。また、４ポートマトリクス回路である
基板２Ａ〜２Ｄとこれ以外の回路部分を重ね合わせるよ
うに構成することにより、基板２Ｅもジャンクションを
介さない構造となっている。これらのジャンクションを
介さない回路パターンは１層の配線層だけで実現可能で
あり、単純なプリント基板で実現可能である(配線間の
ブリッジ接合や多層基板を必要としない)。更に、満足
な特性が得られない場合においても特性劣化を引き起こ
している誤差原因の切り分けが容易である。例えば、基
板２Ａ〜２Ｄ(４ポートマトリクス回路の部分)において
良好な特性が得られているのであれば、満足な特性が得
られない場合の原因は基板２Ｅあるいは、基板間の接続
状態に問題があると結論づけることが可能であり、この
部分において回路の調整を行えば良いことになる。ま
た、４ポートマトリクス回路について過去に設計・開発
がなされていればこれを汎用部品として流用することに
より、回路設計に必要な手間と時間を削減し、低コスト
化を実現する。更に、第１及び第２の実施形態で示した
マトリクス回路を、フェーズドアレイアンテナのビーム
形成回路に適用すると、各素子のアンテナの振幅・位相
精度が改善され、良好なアンテナ特性（ビーム指向精度
又はサイドローブ特性等）を有するフェーズドアレイア
ンテナが得られる。また、マトリクス回路の低コスト化
によりフェーズドアレイアンテナ自体の低コスト化も実
現できる。
用いて構成した１６ポートマトリクス回路を示してい
る。このように本発明を適用して回路を小規模なマトリ
クス回路で分割しすることによって、１６ポートマトリ
クス回路のエレメントポートから数えて１段目から２段
目までのハイブリットを含む部分をジャンクションを介
さない構造の４ポートマトリクス回路で構成することが
可能となり、良好な回路特性を得ることが容易になるこ
とが予想される。また、４ポートマトリクス回路である
基板２Ａ〜２Ｄとこれ以外の回路部分を重ね合わせるよ
うに構成することにより、基板２Ｅもジャンクションを
介さない構造となっている。これらのジャンクションを
介さない回路パターンは１層の配線層だけで実現可能で
あり、単純なプリント基板で実現可能である(配線間の
ブリッジ接合や多層基板を必要としない)。更に、満足
な特性が得られない場合においても特性劣化を引き起こ
している誤差原因の切り分けが容易である。例えば、基
板２Ａ〜２Ｄ(４ポートマトリクス回路の部分)において
良好な特性が得られているのであれば、満足な特性が得
られない場合の原因は基板２Ｅあるいは、基板間の接続
状態に問題があると結論づけることが可能であり、この
部分において回路の調整を行えば良いことになる。ま
た、４ポートマトリクス回路について過去に設計・開発
がなされていればこれを汎用部品として流用することに
より、回路設計に必要な手間と時間を削減し、低コスト
化を実現する。更に、第１及び第２の実施形態で示した
マトリクス回路を、フェーズドアレイアンテナのビーム
形成回路に適用すると、各素子のアンテナの振幅・位相
精度が改善され、良好なアンテナ特性（ビーム指向精度
又はサイドローブ特性等）を有するフェーズドアレイア
ンテナが得られる。また、マトリクス回路の低コスト化
によりフェーズドアレイアンテナ自体の低コスト化も実
現できる。
【００３０】
【発明の効果】以上説明したように、本発明のマトリク
ス回路及びその回路を用いたフェーズドアレイアンテナ
によれば、回路特性の劣化要因となるジャンクション
(線路の交叉する部分)の数を少なくすることが可能であ
り、回路特性が改善される。また、比較的容易に良好な
特性が得られる小規模マトリクス回路を構成部品として
用いることにより、高い精度を得ることが容易になると
同時に、万一、満足な精度が得られない場合においても
特性劣化を引き起こしている誤差原因の切り分けが容易
であり、回路の調整作業に要する手間と時間を削減する
ことが可能である。また、過去に設計・開発がなされた
小規模なマトリクス回路を汎用部品として流用すること
により、回路設計に必要な手間と時間を削減し、低コス
ト化を実現する。更に、本発明のマトリクス回路をフェ
ーズドアレイアンテナのビーム形成回路に適用した場
合、各素子アンテナの振幅・位相精度を改善すること
で、アンテナ特性が改善する。
ス回路及びその回路を用いたフェーズドアレイアンテナ
によれば、回路特性の劣化要因となるジャンクション
(線路の交叉する部分)の数を少なくすることが可能であ
り、回路特性が改善される。また、比較的容易に良好な
特性が得られる小規模マトリクス回路を構成部品として
用いることにより、高い精度を得ることが容易になると
同時に、万一、満足な精度が得られない場合においても
特性劣化を引き起こしている誤差原因の切り分けが容易
であり、回路の調整作業に要する手間と時間を削減する
ことが可能である。また、過去に設計・開発がなされた
小規模なマトリクス回路を汎用部品として流用すること
により、回路設計に必要な手間と時間を削減し、低コス
ト化を実現する。更に、本発明のマトリクス回路をフェ
ーズドアレイアンテナのビーム形成回路に適用した場
合、各素子アンテナの振幅・位相精度を改善すること
で、アンテナ特性が改善する。
【図１】従来の４ポートマトリクス回路の構成図であ
る。
る。
【図２】従来の８ポートマトリクス回路の構成図であ
る。
る。
【図３】４ポートマトリクス回路をＢＦＮとして用いた
場合の、給電位置とビーム方向との関係図である。
場合の、給電位置とビーム方向との関係図である。
【図４】８ポートマトリクス回路をＢＦＮとして用いた
場合の、給電位置とビーム方向との関係図である。
場合の、給電位置とビーム方向との関係図である。
【図５】従来の１６ポートマトリクス回路の構成図であ
る。
る。
【図６】ジャンクションを介さない４ポートマトリクス
回路の構成図である。
回路の構成図である。
【図７】ジャンクションを介さない８ポートマトリクス
回路の構成図である。
回路の構成図である。
【図８】本発明による、２個の４ポートマトリクス回路
で構成した８ポートマトリクス回路の構成図である。
で構成した８ポートマトリクス回路の構成図である。
【図９】本発明による、２個の８ポートマトリクス回路
で構成した１６ポートマトリクス回路の構成図である。
で構成した１６ポートマトリクス回路の構成図である。
【図１０】本発明による、４個の４ポートマトリクス回
路で構成した１６ポートマトリクス回路の構成図であ
る。
路で構成した１６ポートマトリクス回路の構成図であ
る。
【図１１】本発明の第１の実施形態の回路パターン図で
ある。
ある。
【図１２】３段のマトリクス回路を用いて構成された１
６ポートマトリクス回路の第１の実施形態の回路パター
ン図である。
６ポートマトリクス回路の第１の実施形態の回路パター
ン図である。
【図１３】３個の基板を用いて構成した第１の実施形態
の構成図である。
の構成図である。
【図１４】本発明の第２の実施形態の回路パターン図で
ある。
ある。
【図１５】５段のマトリクス回路を用いて構成された１
６ポートマトリクス回路の第２の実施形態の回路パター
ン図である。
６ポートマトリクス回路の第２の実施形態の回路パター
ン図である。
【図１６】５個の基板を用いて構成した第２の実施形態
の構成図である。
の構成図である。
Claims (3)
- 【請求項１】 ハイブリット及び位相器を有し、信号が
入力されるポートの位置によって出力側における隣接ポ
ート間の位相差が変化するマトリクス回路において、 ３以上の段数Ｋの前記ハイブリットは、Ｋ−１以下の段
数Ｋ´のハイブリットから構成されることを特徴とする
マトリクス回路。 - 【請求項２】 Ｋ段のハイブリッドは、２Ｋ−Ｋ´個の
前記Ｋ´段のハイブリッドが前記出力側で並列に並べて
構成されることを特徴とする請求項１に記載のマトリク
ス回路。 - 【請求項３】 請求項１又は２に記載のマトリクス回路
を有し、該マトリクス回路の前記出力側がアンテナ素子
となるように構成されることを特徴とするフェーズドア
レイアンテナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000244306A JP2002057515A (ja) | 2000-08-11 | 2000-08-11 | マトリクス回路及びその回路を用いたフェーズドアレイアンテナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000244306A JP2002057515A (ja) | 2000-08-11 | 2000-08-11 | マトリクス回路及びその回路を用いたフェーズドアレイアンテナ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002057515A true JP2002057515A (ja) | 2002-02-22 |
Family
ID=18735012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000244306A Pending JP2002057515A (ja) | 2000-08-11 | 2000-08-11 | マトリクス回路及びその回路を用いたフェーズドアレイアンテナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002057515A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010120760A2 (en) * | 2009-04-13 | 2010-10-21 | Viasat, Inc. | Active butler and blass matrices |
| JP2012521695A (ja) * | 2009-03-23 | 2012-09-13 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | アンテナ配置 |
| US8837632B2 (en) | 2011-11-29 | 2014-09-16 | Viasat, Inc. | Vector generator using octant symmetry |
| US9020069B2 (en) | 2011-11-29 | 2015-04-28 | Viasat, Inc. | Active general purpose hybrid |
| US9094102B2 (en) | 2009-04-13 | 2015-07-28 | Viasat, Inc. | Half-duplex phased array antenna system |
| US9425890B2 (en) | 2009-04-13 | 2016-08-23 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| WO2019116648A1 (ja) | 2017-12-11 | 2019-06-20 | ソニーセミコンダクタソリューションズ株式会社 | バトラーマトリクス回路、フェーズドアレイアンテナ、フロントエンドモジュール及び無線通信端末 |
| US10516219B2 (en) | 2009-04-13 | 2019-12-24 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| JP2020092377A (ja) * | 2018-12-07 | 2020-06-11 | 日本電信電話株式会社 | バトラーマトリクス回路 |
-
2000
- 2000-08-11 JP JP2000244306A patent/JP2002057515A/ja active Pending
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012521695A (ja) * | 2009-03-23 | 2012-09-13 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | アンテナ配置 |
| US8988302B2 (en) | 2009-03-23 | 2015-03-24 | Telefonaktiebolaget L M Ericsson (Publ) | Antenna arrangements |
| US9843107B2 (en) | 2009-04-13 | 2017-12-12 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| US10305199B2 (en) | 2009-04-13 | 2019-05-28 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| WO2010120760A3 (en) * | 2009-04-13 | 2011-01-13 | Viasat, Inc. | Active butler and blass matrices |
| US11509070B2 (en) | 2009-04-13 | 2022-11-22 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| US9094102B2 (en) | 2009-04-13 | 2015-07-28 | Viasat, Inc. | Half-duplex phased array antenna system |
| US9425890B2 (en) | 2009-04-13 | 2016-08-23 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| US11038285B2 (en) | 2009-04-13 | 2021-06-15 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| US10797406B2 (en) | 2009-04-13 | 2020-10-06 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| WO2010120760A2 (en) * | 2009-04-13 | 2010-10-21 | Viasat, Inc. | Active butler and blass matrices |
| US10516219B2 (en) | 2009-04-13 | 2019-12-24 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| US12088016B2 (en) | 2009-04-13 | 2024-09-10 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| US11791567B2 (en) | 2009-04-13 | 2023-10-17 | Viasat, Inc. | Multi-beam active phased array architecture with independent polarization control |
| US8837632B2 (en) | 2011-11-29 | 2014-09-16 | Viasat, Inc. | Vector generator using octant symmetry |
| US9020069B2 (en) | 2011-11-29 | 2015-04-28 | Viasat, Inc. | Active general purpose hybrid |
| WO2019116648A1 (ja) | 2017-12-11 | 2019-06-20 | ソニーセミコンダクタソリューションズ株式会社 | バトラーマトリクス回路、フェーズドアレイアンテナ、フロントエンドモジュール及び無線通信端末 |
| JP7078644B2 (ja) | 2017-12-11 | 2022-05-31 | ソニーセミコンダクタソリューションズ株式会社 | バトラーマトリクス回路、フェーズドアレイアンテナ、フロントエンドモジュール及び無線通信端末 |
| US11374318B2 (en) | 2017-12-11 | 2022-06-28 | Sony Semiconductor Solutions Corporation | Butler matrix circuit, phased array antenna, front-end module, and wireless communication terminal |
| JPWO2019116648A1 (ja) * | 2017-12-11 | 2020-12-17 | ソニーセミコンダクタソリューションズ株式会社 | バトラーマトリクス回路、フェーズドアレイアンテナ、フロントエンドモジュール及び無線通信端末 |
| KR20200088355A (ko) | 2017-12-11 | 2020-07-22 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 버틀러 매트릭스 회로, 페이즈드 어레이 안테나, 프론트엔드 모듈 및 무선 통신 단말기 |
| JP7075079B2 (ja) | 2018-12-07 | 2022-05-25 | 日本電信電話株式会社 | バトラーマトリクス回路 |
| JP2020092377A (ja) * | 2018-12-07 | 2020-06-11 | 日本電信電話株式会社 | バトラーマトリクス回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5021755A (en) | N-way signal splitter with isolated outputs | |
| US7319370B2 (en) | 180 degrees hybrid coupler | |
| Ding et al. | 2-D Butler matrix and phase-shifter group | |
| US20100225417A1 (en) | N-Way Divider/Combiner, With N Different From A Power Of Two, Obtained In Planar, Monolithic, And Single-Face Technology For Distribution Networks For Avionic Radars With Electronic Beam-Scanning Antenna | |
| US7973617B2 (en) | Unequal three-way divider for in-phase signal division | |
| CA2568136C (en) | Butler matrix implementation | |
| US4321605A (en) | Array antenna system | |
| US5812088A (en) | Beam forming network for radiofrequency antennas | |
| JP2002057515A (ja) | マトリクス回路及びその回路を用いたフェーズドアレイアンテナ | |
| JP3260831B2 (ja) | マルチポートマイクロ波カップラー | |
| US20020063475A1 (en) | Scalable N x M, RF switching matrix architecture | |
| CN110994108A (zh) | 一种四路任意功分比Gysel型功分器/合路器 | |
| US4862120A (en) | Wideband stripline to microstrip transition | |
| US11862837B2 (en) | Hierarchical network signal routing apparatus and method | |
| US6590531B2 (en) | Planar, fractal, time-delay beamformer | |
| US20040233024A1 (en) | Microwave frequency surface mount components and methods of forming same | |
| WO2022222763A1 (zh) | 相位平衡器及基站天线 | |
| EP4120471B1 (en) | Power distributor/combiner | |
| US11217871B2 (en) | Distributor and synthesizer | |
| CN113422207B (zh) | 巴特勒矩阵电路及电子设备 | |
| CN114422045B (zh) | 一种相控阵通道幅相校正网络的设计方法及存储介质 | |
| JPH0738301A (ja) | ストリップ線路の交差回路 | |
| AU2020299532B2 (en) | High power radio frequency (RF) amplifiers | |
| Jenning et al. | 1× 4 antenna array for chip-to-chip communication at 180GHz | |
| Jenning et al. | Miniaturized integrated butler matrix for 180 GHz chip-to-chip communication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |