JP2002055875A - メモリコントローラ - Google Patents

メモリコントローラ

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JP2002055875A
JP2002055875A JP2001210099A JP2001210099A JP2002055875A JP 2002055875 A JP2002055875 A JP 2002055875A JP 2001210099 A JP2001210099 A JP 2001210099A JP 2001210099 A JP2001210099 A JP 2001210099A JP 2002055875 A JP2002055875 A JP 2002055875A
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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Abstract

(57)【要約】 【課題】異なるメモリ素子の様々なアドレス構成でプロ
グラミングすることが出来るメモリコントローラを提供
する。 【解決手段】本発明のメモリコントローラはアドレス回
路に結合したプログラマブル・インターフェース１１４
を具備している。プログラマブル・インターフェース１
１４は、選択されたアドレス構成を示す構成信号をメモ
リコントローラ１１０へ受信するように構成されてい
る。アドレス回路１１３は、システムアドレス１０３を
選択されたアドレス構成に基づいて処理し、メモリアド
レス１１６を生成するように構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にメモリコント
ローラの分野に関するものであり、より具体的には異な
るメモリ素子の様々なアドレス構成でプログラミングす
ることが出来るメモリコントローラに関する。
【０００２】
【従来の技術】メモリコントローラはシステムにメモリ
素子へのアクセスを提供する。例えば、コンピュータプ
ロセッサとダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）との間にインターフェースを提供するメモリコン
トローラがある。メモリコントローラはシステムとメモ
リ素子との間で交わされる制御信号やアドレスを翻訳す
るものである。また、メモリコントローラはシステム・
メモリ素子間におけるデータ転送の間、データのバッフ
ァリングも行う。
【０００３】メモリコントローラはアドレス構成及びメ
モリ構成に基づいてシステムアドレスをメモリアドレス
及びメモリ選択信号へと翻訳する。残念なことに、異な
るメモリ素子は異なるアドレス構成を持ち、そして異な
るメモリシステムは異なるメモリ構成を持つ。従って、
メモリコントローラはメモリ素子と同じアドレス構成及
びメモリ構成を使用するように設計されなければならな
い。これを行うには、メモリシステムに利用する特定の
メモリ素子の選択を、その将来的な入手の可否や価格を
明確に予測することが困難なシステム設計の段階で行わ
なければならない。
【０００４】更に、様々なメモリ素子用に多種にわたる
メモリコントローラが必要とされる。複数の多様なメモ
リコントローラを利用することでメモリシステムのデザ
インはより複雑化する。この状況により一種類のメモリ
コントローラの量産を実現することが出来ない。
【０００５】
【発明が解決しようとする課題及び課題を解決するため
の手段】本発明はシステムアドレスをメモリアドレス及
びメモリ素子選択信号へと変換する為にプログラム可能
なアドレス構成及びメモリ構成を利用することで上述し
た問題を解決するものである。その利点は、メモリコン
トローラを特定のメモリ素子又はシステム用にあらかじ
め限定して設計する必要が無い点にある。これはメモリ
コントローラを選択したメモリ素子のアドレス構成や選
択したメモリシステムのメモリ構成で後からプログラミ
ングすることが出来る為である。アドレス構成及びメモ
リ構成のプログラミングはメモリコントローラが設計・
製造された後に行われるのである。
【０００６】メモリコントローラはアドレス回路に結合
したプログラマブル・インターフェースを具備してい
る。プログラマブル・インターフェースは、選択された
アドレス構成を示す構成信号をメモリコントローラへ受
信するように構成されている。アドレス回路は、システ
ムアドレスを選択されたアドレス構成に基づいて処理
し、メモリアドレスを生成するように構成されている。
本発明の一部の実施例においては、構成信号は更に選択
されたメモリ構成も表しており、アドレス回路はシステ
ムアドレスを選択されたメモリ構成に基づいて処理する
ことでメモリ素子選択信号も生成する。
【０００７】
【発明の実施の形態】メモリコントローラ （図１〜図
４） 図１ないし図４は本発明に基づくメモリコントローラ及
びシステムの具体的な実施例を示すものである。当業者
には明らかなように、この実施例に本発明の範囲から離
れることなく様々な変更を加えることが可能である。更
に以下に説明する様々な特長についても、他の実施例と
組み合わせることで本発明の複数の変更形態を構築し得
ることも明白である。
【０００８】図１は本発明の一実施例に基づくメモリコ
ントローラ１１０のブロック図である。メモリシステム
１０５は従来の方法で接続したメモリコントローラ１１
０及びメモリ素子１２１〜１２３を有する。メモリコン
トローラ１１０はデータ回路１１１、制御回路１１２、
アドレス回路１１３及びプログラマブル・インターフェ
ース１１４を含む。メモリコントローラ１１０はシステ
ム１００とメモリ素子１２１〜１２３との間でデータ１
０１の交信を行う。当業者には明らかなように、図をわ
かり易くする為にメモリシステム１０５及びメモリコン
トローラ１１０において従来から周知の要素は簡略化又
は省略した。
【０００９】データの書き込みを行う場合、システム１
００はデータ１０１、システム制御信号１０２及びシス
テムアドレス１０３をメモリコントローラ１１０へと送
る。システム制御信号１０２は書き込み動作を指示する
ものである。システムアドレス１０３は、データ１０１
の書き込みを行うメモリ素子１２１〜１２３中の所望の
位置を表している。
【００１０】制御回路１１２はシステム制御信号１０２
を受信し、これに呼応してメモリ制御信号１１５を生成
する。制御回路１１２はメモリ制御信号１１５をメモリ
素子１２１〜１２３へと送る。アドレス回路１１３はシ
ステムアドレス１０３を受信し、これに呼応してメモリ
アドレス１１６及びメモリ素子選択信号１１７をプログ
ラマブル・インターフェース１１４の設定に従って生成
する。アドレス回路１１３はメモリアドレス１１６及び
メモリ素子選択信号１１７をメモリ素子１２１〜１２３
へと送る。データ回路１１１はシステム１００からデー
タ１０１を受信し、これをメモリ素子１２１〜１２３へ
と送る。
【００１１】メモリ制御信号１１５は書き込み動作を指
示するものである。メモリアドレス１１６は、データ１
０１を格納する為の、メモリ素子１２１〜１２３のうち
の選択された１つにおける所望の位置を表している。メ
モリ素子選択信号１１７はメモリ素子１２１〜１２３の
うち、データ１０１を書き込む為に選択された１つを表
している。メモリ素子１２１〜１２３はメモリ制御信号
１１５、メモリアドレス１１６及びメモリ素子選択信号
１１７に呼応してデータ１０１を内部メモリへと書き込
む。
【００１２】データ読み出しを行う場合、システム１０
０はシステム制御信号１０２及びシステムアドレス１０
３をメモリコントローラ１１０へと送る。システム制御
信号１０２はこの場合、読み出し動作を指示するもので
ある。システムアドレス１０３はデータ１０１を読み出
す為のメモリ素子１２１〜１２３中の位置を示す。
【００１３】制御回路１１２はシステム制御信号１０２
を受信し、これに呼応してメモリ制御信号１１５を生成
する。制御回路はメモリ制御信号１１５をメモリ素子１
２１〜１２３へと送る。アドレス回路１１３はシステム
アドレス１０３を受信し、これに呼応してメモリアドレ
ス１１６及びメモリ素子選択信号１１７をプログラマブ
ル・インターフェース１１４の設定に従って生成する。
アドレス回路１１３はメモリアドレス１１６及びメモリ
素子選択信号１１７をメモリ素子１２１〜１２３へと送
る。データ回路１１１はデータ１０１をメモリ素子１２
１〜１２３から受信し、システム１００へと送る。
【００１４】メモリ制御信号１１５は読み出し動作を指
示するものである。メモリアドレス１１６はメモリ素子
１２１〜１２３のうちの選択された１つにおける位置を
表している。メモリ素子選択信号１１７はメモリ素子１
２１〜１２３のうち、データ１０１を読み出す１つを表
している。メモリ素子１２１〜１２３はメモリ制御信号
１１５、メモリアドレス１１６及びメモリ素子選択信号
１１７に呼応してデータ１０１をその内部メモリから読
み出す。
【００１５】メモリ素子１２１〜１２３のアドレスはア
ドレス構成と呼ばれるフォーマットを持っている。従っ
て、メモリコントローラ１１０はシステムアドレス１０
３をメモリ素子１２１〜１２３のアドレス構成に基づい
てメモリアドレス１１６へと変換する。メモリコントロ
ーラ１１０は独自の特長として、この変換の際にプログ
ラミング可能なアドレス構成を用いている。その利点
は、メモリコントローラ１１０を後からメモリ素子１２
１〜１２３のアドレス構成でプログラミングすることが
出来る為にメモリコントローラ１１０をメモリ素子１２
１〜１２３用にあらかじめ限定して設計する必要が無い
点にある。アドレス構成のプログラミングはメモリコン
トローラ１１０の設計・製造、及びメモリ素子１２１〜
１２３の選定後に行うことが出来る。
【００１６】メモリ構成は複数のメモリ素子１２１〜１
２３がメモリコントローラに接続されている場合にメモ
リ素子を選択する為に利用される。メモリコントローラ
はシステムアドレス１０３をメモリ素子１２１〜１２３
のメモリ構成及び従来の素子選択制御信号１１８に基づ
いてメモリ素子選択信号１１７へと変換する。メモリコ
ントローラ１１０は独自の特長として、この変換の際に
プログラム可能なメモリ構成を利用する。その利点は、
メモリコントローラ１１０を後からメモリ素子１２１〜
１２３のメモリ構成でプログラミングすることが出来る
為にメモリコントローラ１１０をメモリデバイス１２１
〜１２３にあらかじめ限定して設計する必要が無い点に
ある。メモリ構成のプログラミングはメモリコントロー
ラ１１０の設計・製造、及びメモリ素子１２１〜１２３
の選定後に行うことが出来る。
【００１７】メモリコントローラ１１０のプログラミン
グを行うには、まずプログラマブル・インターフェース
１１４が、選択されたメモリ素子１２１〜１２３のアド
レス構成及びメモリ構成を表す構成信号１１９を受信す
る。アドレス回路１１３はプログラマブル・インターフ
ェース１１４に結合している。アドレス回路１１３はシ
ステムアドレス１０３を選択されたアドレス構成に基づ
いて処理し、メモリアドレス１１６を生成する。プログ
ラマブル・インターフェース１１４が新たなアドレス構
成を示す新たな構成信号１１９を受信した場合、アドレ
ス回路１１３はシステムアドレス１０３をその新たなア
ドレス構成に基づいて処理し、新たなメモリアドレス１
１６を生成する。アドレス回路１１３はまた、システム
アドレス１０３及び制御信号１１８を選択されたメモリ
構成に基づいて処理することでメモリ素子選択信号１１
７の生成も行う。プログラマブル・インターフェース１
１４が新たなメモリ構成を示す新たな構成信号１１９を
受信した場合、アドレス回路１１３はシステムアドレス
１０３及び制御信号１１８をその新たなメモリ構成に基
づいて処理し、新たなメモリ素子選択信号１１７を生成
する。
【００１８】図２はメモリコントローラ１１０の構成設
定処理を説明するフローチャートである。構成設定処理
の初期段階において、メモリコントローラ１１０は選択
されたアドレス構成及び選択されたメモリ構成を表す構
成信号を受信し記憶する。メモリコントローラ１１０の
構成は、記憶した新たな構成信号を利用していつでも再
設定することが出来る。メモリコントローラ１１０が新
たなアドレス構成を示す新たな構成信号を受け、記憶し
た場合、メモリコントローラ１１０はシステムアドレス
を新たなアドレス構成に基づいて処理し、新たなメモリ
アドレスを生成する。メモリコントローラ１１０が新た
なメモリ構成を示す新たな構成信号を受け、記憶した場
合、メモリコントローラ１１０はシステムアドレスをそ
の新たなメモリ構成に基づいて処理し、新たなメモリ素
子選択信号を生成する。
【００１９】図３は本発明の一実施例におけるメモリコ
ントローラ１１０の処理を説明するフローチャートであ
る。メモリコントローラ１１０はシステムアドレスを受
信する。メモリコントローラ１１０はシステムアドレス
を選択されたアドレス構成に基づいて処理し、メモリ素
子選択信号を生成する。その後メモリコントローラ１１
０はメモリアドレス及びメモリ素子選択信号をメモリ素
子へと送る。
【００２０】図４は本発明の一実施例におけるメモリシ
ステム１０５の製造工程を説明するフローチャートであ
る。まず、選択されたメモリシステムを形成する為のプ
ログラマブルメモリコントローラ及びメモリ素子を選択
する。次に選択したプログラマブルメモリコントローラ
及び選択したメモリ素子を回路中に統合し、所望のメモ
リシステムを形成する。プログラマブルメモリコントロ
ーラは様々なアドレス構成に基づいてシステムアドレス
を処理し、メモリアドレスを生成する。プログラマブル
メモリコントローラは更に、様々なメモリ構成に基づい
てシステムアドレスを処理し、メモリ素子選択信号を生
成する。選択されたメモリ素子は様々なアドレス構成の
１つを利用しており、そして選択されたメモリシステム
は様々なメモリ構成の１つを利用している。次に選択さ
れたプログラマブルメモリコントローラを、選択された
メモリ素子のアドレス構成及び選択されたメモリシステ
ムのメモリ構成を使用するようにプログラミングする。
【００２１】ＤＲＡＭメモリコントローラ回路 （図
５、図６） 図５及び図６は本発明に基づくＤＲＡＭコントローラ回
路の一例を示す図である。当業者には明らかなように、
本発明の範囲から離れることなくこの実施例に様々な変
更を加えることが可能である。更に、以下に記載の様々
な特徴を他の実施例と組み合わせることで本発明の様々
な変更形態を構築し得ることもまた明らかである。
【００２２】ＤＲＡＭは複数の行列配置されたアレイ
（配列）バンクを有する。読み出し及び書き込み処理を
適正に行う為には、ＤＲＡＭアドレスは、適正なバン
ク、行及び列を指定するものでなければならない。異な
るＤＲＡＭにおいては異なるアドレス構成が利用され
る。例えば、ＤＲＡＭ“Ａ”は列の特定に１３ビットし
か必要としないが、ＤＲＡＭ“Ｂ”の場合は１５ビット
を要する、等である。従ってＤＲＡＭコントローラが効
果的に作動するには特定のＤＲＡＭの特定のアドレス構
成を使用できなければならない。
【００２３】図５は本発明の一実施例におけるＤＲＡＭ
コントローラ用のアドレス回路５１３及びプログラマブ
ル・インターフェース５１４を描いたブロック図であ
る。プログラマブル・インターフェース５１４は構成信
号５１９を受信する。アドレス回路５１３はシステムア
ドレス５０３及びチップ選択信号５１８を受信する。チ
ップ選択信号５１８はメモリコントローラ回路において
従来から使用されている信号である。アドレス回路５１
３はシステムアドレス５０３を構成信号５１９に基づい
て処理し、ＤＲＡＭアドレス５１６を生成する。アドレ
ス回路５１３は更に、システムアドレス５０３を構成信
号５１９及びチップ選択信号５１８に基づいて処理し、
ＤＲＡＭ選択信号５１７も生成する。
【００２４】構成信号５１９は、選択したＤＲＡＭのア
ドレス構成及び選択したメモリシステムのメモリ構成を
表している。アドレス構成とは、ＤＲＡＭアドレスにお
ける列、行及びバンクを指定するビット数（＃ＣＯＬ、
＃ＲＯＷ及び＃ＢＡＮＫ）を特定するものである。メモ
リ構成とは、ＤＲＡＭメモリ素子の選択に利用されるア
ドレスビットの総数（＃ＤＥＶＩＣＥ）を特定するもの
である。列アドレスビット数は行アドレスマルチプレク
サ（ＭＵＸ）に選択入力として供給される。列アドレス
ビット数は行アドレスビット数に加算され、バンクアド
レスマルチプレクサへの選択入力となる。
【００２５】列及び行アドレスビット数の和はバンクア
ドレスビット数に加算され、素子選択マルチプレクサへ
の選択入力となる。素子選択マルチプレクサは結果とし
て得られた素子アドレスビット５２１を素子選択回路５
３０へと送る。素子選択回路５３０は、素子ビット５２
０の数に基づいてチップ選択信号５１８と素子アドレス
ビット５２１とを組み合わせ、素子選択信号５１７を生
成する。素子選択回路５３０については、図６に示した
具体例を参照しつつ後に説明する。
【００２６】システムアドレス５０３は、各マルチプレ
クサへの入力をそれぞれに形成するビットグループへと
論理的に分解される。ＤＲＡＭアドレス５１６を生成す
る特定のビットグループを選択する為に、行マルチプレ
クサは構成信号５１９から得た列ビット数を利用し、バ
ンクマルチプレクサは構成信号５１９から得た列及び行
ビット数を利用する。素子マルチプレクサは構成信号５
１９からバンク、列及び行ビット数を利用して素子選択
信号５１７を生成する特定のビットグループを選択す
る。ビットグループの数及びサイズは、メモリコントロ
ーラに企図した所定の構成によって変えることが出来、
図５はこのような構成の一例として説明用に提示したも
のである。この例においては、各マルチプレクサは、様
々なＤＲＡＭのアドレス構成を網羅するシステムアドレ
ス５０３から３つのビットグループを得ている。システ
ムアドレス５０３から得ることが可能な全てのビットグ
ループをマルチプレクサへの入力として利用して最大の
プログラマビリティを提供することは可能だが、しかし
その方式は一般的に非効率的である。マルチプレクサ入
力の数及び各ビットグループ中のビット数はサポートし
ようとする所望のＤＲＡＭアドレス構成範囲によって異
なる。この原理を更に説明する為に、以下のＤＲＡＭア
ドレス構成について考察する。
【００２７】
【表１】
【００２８】システムアドレス５０３はＤＲＡＭ“Ａ”
についてビット３１〜０を含んでおり、構成信号５１９
は、列、行及びバンクビット数としてそれぞれ１５、１
４及び２を示し、素子ビットとしては１（２つのメモリ
素子を表す）を示す。システムアドレス５０３からのビ
ット１４〜０はＤＲＡＭアドレス５１６においては列ア
ドレスビット１４〜０となる。システムアドレスビット
１５は列アドレスビット１５となるが、ＤＲＡＭは列ア
ドレスビット１５を無視する為、問題とはならない。行
アドレスマルチプレクサは列アドレスビット数（１５）
を利用してＤＲＡＭアドレス５１６においては行アドレ
スビット１３〜０となるシステムアドレスビット２８〜
１５を選択する。システムアドレスビット３０〜２９は
行アドレスビット１５〜１４となるが、ＤＲＡＭは行ア
ドレスビット１５〜１４を無視する為、問題とはならな
い。バンクアドレスマルチプレクサは列ビット及び行ビ
ットの和（１５＋１４＝２９）を利用してＤＲＡＭアド
レス５１６においてはバンクアドレスビット１〜０とな
るシステムアドレスビット３０〜２９を選択する。素子
選択マルチプレクサは列ビット、行ビット及びバンクビ
ットの和（１５＋１４＋２＝３１）を利用して、チップ
選択信号５１８と組み合わせることで素子選択信号５１
７の素子ビット１〜０を得ることが出来るシステムアド
レスビット３１を選択する。
【００２９】
【表２】
【００３０】システムアドレスは、ＤＲＡＭ“Ｂ”につ
いてはこのアドレス構成においてビット４７〜０を含
み、構成信号５１９は列、行及びバンクビット数として
それぞれ２１、２１及び３を示し、そして素子ビットと
して３（８つのメモリ素子を表す）を示す。システムア
ドレス５０３のビット２０〜０はＤＲＡＭアドレス５１
６においては列アドレスビット２０〜０となる。行アド
レスマルチプレクサは列ビット数（２１）を利用してＤ
ＲＡＭアドレス５１６においては行アドレスビット２０
〜０となるシステムアドレスビット４１〜２１を選択す
る。バンクアドレスマルチプレクサは列ビット及び行ビ
ットの和（２１＋２１＝４２）を利用してＤＲＡＭアド
レス５１６においてはバンクアドレスビット２〜０とな
るシステムアドレスビット４４〜４２を選択する。素子
選択マルチプレクサは列ビット、行ビット及びバンクビ
ットの和（２１＋２１＋３＝４５）を利用して、チップ
選択信号５１８と組み合わせることで素子選択信号５１
７の素子ビット７〜０を得ることが出来るシステムアド
レスビット４７〜４５を選択する。
【００３１】図６は本発明の一実施例における素子選択
回路５３０のブロック図である。素子選択回路５３０
は、素子ビット５２０に基づいてチップ選択信号５１８
を素子アドレスビット５２１と組み合わせ、素子選択信
号５１７を生成するものである。各メモリ素子にはそれ
ぞれに異なる１つの素子選択信号５１７が提供される。
この実施例では、１〜４個のメモリ素子である為、全て
の素子選択信号５１７を必要とするわけではない。
【００３２】チップ選択信号５１８及び素子アドレスビ
ット５２１が各ＡＮＤゲートに供給される。素子アドレ
スビットは幾つかのＡＮＤゲート前で反転される。ＡＮ
Ｄゲートはチップ選択信号５１８が“１”である場合に
のみ、“１”を生成する。下表はＡＮＤゲートで“１”
が生成される為に必要な素子アドレスビット５２１の値
を示している。
【００３３】
【表３】
【００３４】マルチプレクサは、メモリ素子選択に利用
されるシステムアドレス中のビット数を表す素子ビット
５２０に基づき、素子選択信号５１７となるべきそれぞ
れの入力を選択する。素子ビット５２０が“０”だった
場合、そのシステム中にあるメモリ素子は１つだけとい
うことになり、チップ選択信号５１８は直接このメモリ
素子へと送られる。素子ビット５２０が“１”だった場
合、そのシステム中に２個のメモリ素子があることにな
り、ＡＮＤゲート１Ａ及び２Ａからの出力がそれぞれに
メモリ素子１及び２へと送られる。素子ビット５２０が
“２”だった場合、システム中には４個のメモリ素子が
あることになり、ＡＮＤゲート１Ｂ、２Ｂ、３Ｂ及び４
Ｂの出力がそれぞれにメモリ素子１、２、３及び４へと
送られる。
【００３５】チップ選択信号５１８及び素子アドレスビ
ット５２１は処理され、これにより選択されたメモリ素
子には“１”が、そして他のメモリ素子には“０”が送
られる。素子ビット５２０は、そのメモリシステムに使
用されるメモリ構成に基づいた選択信号５１７の選択を
可能にするものである。
【００３６】上述した実施例に本発明の範囲から離れる
ことなく様々な変更を加えることが可能であることは当
業者に明らかである。よって本発明は上述した特定の実
施例及び記載事項に限られるものではなく、請求項及び
それに相当するものによってのみ定義される。
【００３７】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
【００３８】（実施態様１）選択されたアドレス構成を
示す構成信号（１１９）を受信してメモリコントローラ
（１１０）へと入力するように構成されたプログラマブ
ル・インターフェース（１１４）と、前記プログラマブ
ル・インターフェース（１１４）に結合し、前記選択さ
れたアドレス構成に基づいてシステムアドレス（１０
３）を処理し、これによりメモリアドレス（１１６）を
生成するように構成されたアドレス回路（１１３）とを
具備したメモリコントローラ（１１０）。
【００３９】（実施態様２）前記アドレス回路（１１
３）が、選択されたメモリ構成に基づいて前記システム
アドレス（１０３）からビットグループを選択すること
でメモリアドレス（１１６）を生成するように構成され
ていることを特徴とする実施態様１に記載のメモリコン
トローラ（１１０）。
【００４０】（実施態様３）前記構成信号（１１９）が
更に選択されたメモリ構成を示すものであり、前記アド
レス回路（１１３）が更に前記選択されたメモリ構成に
基づいて前記システムアドレス（１０３）を処理し、こ
れによりメモリ素子選択信号（１１７）を生成するよう
に構成されていることを特徴とする実施態様１に記載の
メモリコントローラ（１１０）。
【００４１】（実施態様４）前記アドレス回路（１１
３）が、更に前記システムアドレス（１０３）を受信し
てメモリコントローラ（１１０）へと入力し、そして前
記メモリアドレス（１１６）をメモリコントローラ（１
１０）から転送するように構成されていることを特徴と
した実施態様１に記載のメモリコントローラ（１１０）
であって、システム制御信号（１０２）を前記メモリコ
ントローラ（１１０）へと受信し、前記システム制御信
号（１０２）に呼応してメモリ制御信号（１１５）を生
成し、前記メモリ制御信号（１１５）をメモリコントロ
ーラ（１１０）から転送するように構成された制御回路
（１１２）と、データ（１０１）をメモリコントローラ
（１１０）へと受信し、前記データをメモリコントロー
ラ（１１０）から転送するように構成されたデータ回路
（１１１）とを含むことを特徴としたメモリコントロー
ラ（１１０）。
【００４２】（実施態様５）前記アドレス回路（１１
３）がダイナミックランダムアクセスメモリ（１２１、
１２２、１２３）のメモリアドレス（１１６）を生成す
るように構成されていることを特徴とする実施態様１に
記載のメモリコントローラ（１１０）。
【００４３】（実施態様６）選択されたアドレス構成を
示す構成信号（１１９）をメモリコントローラ（１１
０）へと受信するステップと、前記選択されたアドレス
構成に基づいてシステムアドレス（１０３）を処理し、
これによりメモリアドレス（１１６）を生成するステッ
プとを含むメモリコントローラ（１１０）の作動方法。
【００４４】（実施態様７）前記システムアドレス（１
０３）を処理して前記メモリアドレス（１１６）を生成
する前記ステップが、前記システムアドレス（１０３）
から前記選択されたメモリ構成に基づいてビットグルー
プを選択するステップを含むことを特徴とする実施態様
６に記載の方法。
【００４５】（実施態様８）前記構成信号（１１９）が
更に選択されたメモリ構成を示すものであることを特徴
とし、更に前記システムアドレス（１０３）を前記選択
されたメモリ構成に基づいて処理し、これによりメモリ
素子選択信号（１１７）を生成するステップを含む実施
態様６に記載の方法。
【００４６】（実施態様９）システム制御信号（１０
２）及び前記システムアドレス（１０３）をメモリコン
トローラへと受信するステップと、前記システム制御信
号に呼応してメモリ制御信号（１１５）を生成するステ
ップと、前記メモリ制御信号（１１５）及び前記メモリ
アドレス（１１６）を前記メモリコントローラ（１１
０）から転送するステップと、データ（１０１）を前記
メモリコントローラ（１１０）へと受信し、前記データ
（１０１）を前記メモリコントローラ（１１０）から転
送するステップとを更に含む実施態様６に記載の方法。
【００４７】（実施態様１０）前記システムアドレス
（１０３）を処理して前記メモリアドレス（１１６）を
生成する前記ステップが、ダイナミックランダムアクセ
スメモリ（１２１、１２２、１２３）のメモリアドレス
（１１６）を生成するステップを含むことを特徴とする
実施態様６に記載の方法。
【００４８】
【発明の効果】以上のように、本発明を用いると、メモ
リコントローラを特定のメモリ素子又はシステム用にあ
らかじめ限定して設計する必要が無い。
【図面の簡単な説明】
【図１】本発明の一実施例に基づくメモリコントローラ
のブロック図である。
【図２】本発明の一実施例に基づくメモリコントローラ
の構成設定処理を説明するフローチャートである。
【図３】本発明の一実施例に基づくメモリコントローラ
による処理を説明するフローチャートである。
【図４】本発明の一実施例に基づくメモリシステムの製
造工程を説明するフローチャートである。
【図５】本発明の一実施例に基づくＤＲＡＭメモリコン
トローラ回路のブロック図である。
【図６】本発明の一実施例に基づくＤＲＡＭメモリコン
トローラの素子選択回路のブロック図である。
【符号の説明】
１０１：データ １０２：システム制御信号 １０３：システムアドレス １１０：メモリコントローラ １１１：データ回路 １１３：アドレス回路 １１４：プログラマブル・インターフェース １１５：メモリ制御信号 １１６：メモリアドレス １１７：メモリ素子選択信号 １１９：構成信号 １２１、１２２、１２３：ＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ.

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】選択されたアドレス構成を示す構成信号を
    受信してメモリコントローラへと入力するように構成さ
    れたプログラマブル・インターフェースと、前記プログ
    ラマブル・インターフェースに結合し、前記選択された
    アドレス構成に基づいてシステムアドレスを処理し、こ
    れによりメモリアドレスを生成するように構成されたア
    ドレス回路とを具備したメモリコントローラ。
JP2001210099A 2000-07-14 2001-07-11 メモリコントローラ Withdrawn JP2002055875A (ja)

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