JP2002055812A

JP2002055812A - 信号処理装置

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Publication number: JP2002055812A
Application number: JP2001125724A
Authority: JP
Inventors: T Crane Landy; ランディ・ティー・クレーン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 2000-05-04
Filing date: 2001-04-24
Publication date: 2002-02-20
Also published as: EP1152346A2

Abstract

(57)【要約】【課題】高速で、柔軟性の高い乗算および累算構造を実
現する。【解決手段】データ処理装置は、パラレルまたはシリア
ルなフォーマットでデータを受け取り、受信したデータ
を処理装置にパラレルに出力するようプログラミングす
ることができる入力装置を備える。処理装置は、予め規
定された係数に従って、データに対して乗算および累算
処理を実行し、該処理されたデータをスイッチング装置
に出力する。スイッチング装置は、該処理されたデータ
をルーティングするようプログラミングされることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、支援型乗算および
累算アルゴリズムのためのスケーラブルな処理装置に関
し、より具体的には、プログラマブルな入力および出力
を有し、データを受け取って、該データを処理のために
処理装置にルーティングする、デジタル信号処理の乗算
および累算構造に関する。

【０００２】

【従来の技術】典型的なデジタル信号処理ステムでは、
信号処理アルゴリズムが、予め決められた係数に従い、
パラレルな信号処理装置を介して実行されるのが一般的
である。典型的なデジタル信号処理装置は、データ入力
ｘ［ｎ］〜ｘ［ｎ−ｎ_ｚ］の処理を実行するために、図
１に示されるのと同様の乗算および累算アーキテクチャ
を利用する。図１では、データ入力ｘ［ｎ］〜ｘ［ｎ−
ｎ_ｚ］は、それぞれの乗算器１０、１１、１２および１
３に供給される。乗算器１０〜１３は、係数ａ０、ａ
１、ａ２およびａｎに従って、それぞれの入力データに
対して乗算処理をそれぞれ実行する。その後、乗算器１
０〜１３の出力は、累算器１４に供給される。さらに、
累算器１４は、和ｙ［ｎ］を出力する。

【０００３】

【発明が解決しようとする課題】一般に、たたみ込み計
算を実行する際に用いられるようなアルゴリズムを実行
するためのシステムは、ファームウェア、専用ハードウ
ェアおよびデジタル信号処理（ＤＳＰ）マイクロプロセ
ッサで実現されるシステムを備えている。ファームウェ
アによる実現は柔軟性を提供するが、典型的には、デー
タ処理を実行する際の速度が非常に遅い。専用ハードウ
ェアは高速な処理時間を実現するが、その専用性のため
に、設計された専用の機能以外の機能を実行することに
ついて柔軟性がない。ＤＳＰマイクロプロセッサは、特
定のアルゴリズムのために最適化されることができる
が、ＤＳＰは、高性能で電力消費が低いことが必要とさ
れる組込み型のアプリケーションの場合のように、適し
ていないアプリケーションがある。

【０００４】従って本発明の目的は、上記のような問題
点を解決することができるデジタル信号処理の乗算およ
び累算構造を提供することである。

【０００５】

【課題を解決するための手段】本発明は、乗算および累
算アルゴリズムを実行するシステムを提供する。簡単に
説明すると、このアーキテクチャでは、システムは以下
のように実現されることができる。すなわち、入力装置
はデータを受け取り、そのデータを、パラレルに（並列
に）処理装置に供給する。処理装置は、入力装置から受
け取ったデータを処理して出力信号を生成し、該出力信
号は、該出力信号を選択的にルーティング（転送）する
プログラマブルな出力装置にルーティングされる。

【０００６】また本発明の１つの側面によると、データ
を処理する方法が提供される。この点に関し、該方法
は、概略的に以下のステップを含む。すなわち、データ
がシリアル（逐次的）なフォーマットで入力されるか、
またはパラレルなフォーマットで入力されるかを判断す
るステップと、該判断したフォーマットでデータを受け
取るよう入力バッファを構成するステップと、該入力バ
ッファを介してデータを受け取るステップと、該データ
を、アルゴリズム処理装置にパラレルに出力するステッ
プとを含む。その後、処理されたデータは、アルゴリズ
ム処理装置から出力スイッチング装置に出力され、予め
決められた経路を介して出力される。

【０００７】本発明の他の特徴および利点は、以下の図
面および詳細な説明を検討すれば、当業者には明らかに
なるであろう。すべてのそのような特徴および利点は、
本発明の範囲内に含まれることを意図している。

【０００８】

【発明の実施の形態】図面を参照することにより、本発
明の理解をより進めることができる。図面内の構成要素
は、必ずしも寸法通りに記載されているわけではなく、
本発明の原理を明確に例示するために強調されている。
さらに、いくつかの図面を通して、同じ参照番号は、対
応部分を示す。

【０００９】図２を参照して、本発明の一実施形態を説
明する。図２には、プログラマブル入力装置４００と、
アルゴリズム処理装置５０と、プログラマブル出力装置
５００とが示されている。

【００１０】プログラマブル入力装置４００は、入力バ
ッファ４００、４０１および４０２を備える。入力バッ
ファ４０１は、アルゴリズム処理装置５０の処理装置１
００にデータ入力を提供する。入力バッファ装置４０２
は、処理装置２００にデータ入力を提供する。同様に、
入力バッファ４０３は、処理装置３００にデータ入力を
提供する。入力バッファ４０１、４０２および４０３
は、データを格納するための個別のデータ要素（ビッ
ト）から成り、パラレルまたはシリアルにデータを受け
取るようプログラミングされることができる、プログラ
マブルな入力−出力先入れ先出し（ＦＩＦＯ）レジスタ
であることが好ましい。

【００１１】アルゴリズム処理装置５０は、処理装置１
００、２００および３００を備える。処理装置１００
は、乗算器１０３、１０４および１０５を備える。乗算
器１０３、１０４および１０５は、入力バッファ４０１
から入力データを受け取り、予め規定された係数ａ０、
ａ１およびａ２に従って、受け取ったデータに対して乗
算処理をそれぞれ実行する。より具体的には、乗算器１
０３、１０４および１０５は、予め規定された係数と、
バッファ４０１からの入力データとを掛け合わせる。そ
の後、乗算器１０３、１０４および１０５は、その処理
されたデータを累算器１０２に出力する。累算器１０２
は、累算されたデータを乗算器１０１に出力する。乗算
器１０１は、予め規定された係数ｂ０に従って乗算処理
を実行し、出力データ信号Ｓ１を生成する。

【００１２】同様に、処理装置２００は、乗算器２０
３、２０４および２０５を備える。乗算器２０３、２０
４および２０５は、入力バッファ４０２から入力データ
を受け取り、予め決められた係数ａ３、ａ４およびａ５
に従って、受け取ったデータに対して乗算処理をそれぞ
れ実行する。より具体的には、乗算器２０３、２０４お
よび２０５は、予め決められた係数と、バッファ４０２
からの入力データとを掛け合わせる。その後、乗算器２
０３、２０４および２０５は、その処理されたデータを
累算器２０２に出力する。累算器２０２は、累算された
データを乗算器２０１に出力する。乗算器２０１は、予
め決められた係数ｂ１に従って乗算処理を実行し、出力
データ信号Ｓ２を生成する。処理装置３００は、乗算器
３０３、３０４および３０５を備える。乗算器３０３、
３０４および３０５は、入力バッファ４０３から入力デ
ータを受け取り、予め決められた係数ａ６、ａ７および
ａ８に従って、受け取ったデータに対して乗算動作をそ
れぞれ実行する。より具体的には、乗算器３０３、３０
４および３０５は、予め決められた係数と、バッファ４
０３からの入力データとを掛け合わせる。その後、乗算
器３０３、３０４および３０５は、その処理されたデー
タを累算器３０２に出力する。累算器３０２は、累算さ
れたデータを乗算器３０１に出力する。乗算器３０１
は、予め決められた係数ｂ３に従って乗算処理を実行
し、出力データ信号Ｓ３を生成する。

【００１３】予め決められた係数ａ０〜ａ８に関し、こ
れらの係数が、予めメモリデバイスに格納され、または
他の演算によって処理中に生成されて、使用時に各乗算
器に提供されることができる、ということは理解されよ
う。より具体的には、これらの係数は、例えば、中央演
算装置（ＣＰＵ）、コントローラ、論理ゲート、または
ソフトウェアによって実行される計算の結果であること
ができる。

【００１４】出力スイッチング装置５００は、スイッチ
ング装置５３１、５３２および５３３を備える。スイッ
チング装置５３１は、処理装置１００からデータを受け
取る。スイッチング装置５３２は、処理装置２００の出
力を受け取る。スイッチング装置５３３は、処理装置３
００の出力を受け取る。スイッチング装置５３１、５３
２および５３３は、共通に制御され、処理装置１００、
２００および３００の出力をそれぞれ管理するように協
動することが好ましい。好ましい実施形態では、それぞ
れのスイッチング装置５３１、５３２および５３３は、
第１の設定「ａ」と、第２の設定「ｂ」とを提供するよ
う構成されることが好ましい。設定「ａ」は第１の信号
経路に対応し、設定「ｂ」は第２の信号経路に対応す
る。スイッチング装置５３１、５３２および５３３の設
定に応じて、処理装置１００、２００および３００のそ
れぞれの出力は、以下のようになる。すなわち、（１）
設定「ａ」の場合には、それぞれ直接にルーティングさ
れ、個別かつパラレルに出力される。（２）スイッチ設
定が「ｂ」の場合には、乗算器５０１にルーティングさ
れ、互いに掛け合わされて、共通の出力信号Ｔを生成す
る。スイッチング装置５３１、５３２および５３３の設
定の選択は、制御信号ＣＳに従って制御される。制御信
号ＣＳは、例えば中央演算装置（ＣＰＵ）、コントロー
ラ、または他の論理ゲート、またはソフトウェアコード
のような制御源を介して生成されることができる。代替
的に、それぞれのスイッチング装置５３１、５３２およ
び５３３は、例えば、異なる制御源によって生成される
独立した制御信号によって独立して制御されることがで
きる。さらに、それぞれのスイッチング装置５３１、５
３２および５３３は、例えば同じ制御源によって生成さ
れる独立した制御信号によって独立して制御されること
ができる。

【００１５】図３は、例えば図２に示される実施形態に
入力することができるデータ入力の一例を示す。図３に
おいて、ビットストリームＸ、ビットストリームＹおよ
びビットストリームＺが示されている。ビットストリー
ムＸは、データビットＸ０〜Ｘｎを含む。一方、ビット
ストリームＹは、データビットＹ０〜Ｙｎを含む。同様
に、ビットストリームＺは、データビットＺ０〜Ｚｎを
含む。

【００１６】図４および図５は、入力バッファ４０１を
示す。本発明は、データを処理装置４００に入力する際
における柔軟性を実現する。より具体的には、好ましい
実施形態では、入力バッファ４０１は、データが、図４
に示されるように入力バッファ４０１にシリアルにシフ
トされること、または、図５に示されるようにパラレル
に入力されることのいずれをも可能にするプログラマブ
ルな先入れ先出しレジスタ（ＦＩＦＯ）である。

【００１７】図４は、データビット０、１、２、３、
４、５、６．．．（図４）からなるデータストリームＳ
を示す。データストリームＸは、すべての利用可能なデ
ータ要素４０１Ａ、４０１Ｂおよび４０１Ｃをデータで
満たすように、入力バッファ４０１に一度に３ビットが
シフトされる。その後、データ要素４０１Ａ、４０１Ｂ
および４０１Ｃに格納されたデータＸ１、Ｘ２およびＸ
３は、それぞれ入力バッファ４０１からパラレルに読み
出され、処理装置１００（図２）に供給される。

【００１８】図５を参照すると、入力バッファ４０１の
一例が示されており、データストリームＳは、入力バッ
ファ４０１のデータ要素４０１Ａ、４０１Ｂおよび４０
１Ｃにパラレルにロードされる。その後、入力バッファ
４０１にロードされたデータは、パラレルに読み出さ
れ、処理装置１００に供給される。

【００１９】図６は、本発明の一実施形態を示す図であ
り、入力バッファ４０１、４０２および４０３は、それ
ぞれのデータ要素（４０１ａ、４０１ｂ、４０１ｃ、４
０２ａ、４０２ｂ、４０２ｃ、４０３ａ、４０３ｂ、４
０３ｃ）への入力データを受け取るよう構成される。そ
の後、入力バッファ４０１、４０２および４０３に格納
された複数のデータビットは、それぞれの入力バッファ
から、それぞれの処理装置１００、２００または３００
にパラレルに出力される。処理されたデータは、それぞ
れの処理装置１００、２００および３００から、個別か
つパラレルに出力される。この例では、データ入力は、
例えばＲＢＧカラーデータ（赤、緑、青）である。それ
ぞれの入力バッファ４０１、４０２および４０３は、Ｒ
ＢＧカラーデータをパラレルに受け取り、その後、その
データを、それぞれの処理ブロック１００、２００およ
び３００に出力する。この実施形態は、入力バッファ４
０１、４０２および４０３が、図５に示されるようにパ
ラレルにデータを受け取るようにプログラミングされ、
スイッチング装置５３１、５３２および５３３が「ａ」
に設定された場合の、図２に示される実施形態と機能的
に等価である。

【００２０】図７は、本発明の一実施形態を示してお
り、入力バッファ４０１、４０２および４０３は、それ
ぞれのデータ要素（４０１ａ、４０１ｂ、４０１ｃ、４
０２ａ、４０２ｂ、４０２ｃ、４０３ａ、４０３ｂ、４
０３ｃ）への入力データをシリアルに受け取り、その
後、そのデータを、それぞれの処理装置１００、２００
および３００にパラレルに出力するよう構成される。処
理されたデータは、それぞれの処理装置１００、２００
および３００から乗算器５０１に出力される。乗算器５
０１は、予め決められた係数ｃ０に従って乗算処理を実
行することにより、入力データを処理する。この例で
は、データ入力は、例えば図３に示されるようなデータ
ストリームにおけるＸＹＺデータ値である。それぞれの
入力バッファ４０１、４０２および４０３は、それぞれ
のデータストリーム（Ｘ,Ｙ,Ｚ）を受け取り、そのデー
タストリームは、概ね図４に示されるように、それぞれ
の入力バッファ４０１、４０２および４０３にシリアル
にシフトされる。その後、入力バッファ４０１、４０２
および４０３に格納された複数のデータビットは、それ
ぞれの入力バッファから、それぞれの処理装置１００、
２００および３００にパラレルに出力される。この実施
形態は、入力バッファ４０１、４０２および４０３が、
概ね図４に示されるようにシリアルにデータを受け取る
ようプログラミングされ、スイッチング装置５３１、５
３２および５３３が「ｂ」に設定された場合の、図２に
示される実施形態と機能的に等価である。

【００２１】図８は、本発明の方法を示す流れ図であ
る。この方法による、データがシリアルなフォーマット
で入力されるか、またはパラレルなフォーマットで入力
されるかが判断される（８０１）。その後、入力バッフ
ァが、ステップ８０１において判断されたフォーマット
でデータを受け取るように構成（プログラミング）され
る（８０２）。データは入力バッファによって受け取ら
れ（８０３）、その後、アルゴリズム処理装置にパラレ
ルに出力される（８０４）。処理されたデータは、アル
ゴリズム処理装置から、予め決められた経路を経由して
処理されたデータを出力するよう構成された出力スイッ
チング装置に出力される（８０５）。

【００２２】本発明は、任意の数の入力データストリー
ムに対処するようスケーリングすることができる、とい
うことは理解されよう。より具体的には、入力データス
トリームに対応するために、入力バッファを追加した
り、または減らしたりすることができる。同様に、さら
に多くの入力データストリームに対応するために、追加
の処理ブロック（１００、２００、３００等）およびス
イッチング装置（５３１、５３２、５３３等）を加える
こともできる。それぞれの処理装置に関しては、それぞ
れの累算器に供給される乗算器および係数の数を増や
し、さらに多くのデータ入力に対応するようにすること
もできる。

【００２３】処理装置１００、２００および３００に対
して一定のデータストリームを保証するために、ＦＩＦ
Ｏレジスタを用いて、それぞれの入力装置４０１、４０
２および４０３に、ある一定のデータフローを供給する
ことができる。そのようなＦＩＦＯ構成は、処理装置１
００、２００および３００へのデータ入力のオーバーフ
ローに起因するＣＰＵ動作の割込みの機会をも低減させ
るであろう。さらに、本発明のアルゴリズム処理装置
は、ハードウェア、ソフトウェア、ファームウェア、ま
たはその組み合わせで実現されることができる。好まし
い実施形態では、アルゴリズム処理装置は、メモリ内に
格納され、適切な命令実行システムによって実行される
ソフトウェアまたはファームウェアで実現される。代替
の実施形態として、ハードウェアで実現される場合に
は、アルゴリズム処理装置は、当分野においてよく知ら
れている技術、たとえばデータ信号に対して論理機能を
実行するための論理ゲートを有するディスクリート論理
回路、適切な論理ゲートを有する特定用途向け集積回
路、プログラマブルゲートアレイ（ＰＧＡ）、フィール
ドプログラマブルゲートアレイ（ＦＰＧＡ）等のいずれ
か、または組み合わせで実現することができる。

【００２４】本発明の上記の実施形態、特に「好まし
い」実施形態は、実現可能な実装形態の単なる例であ
り、本発明の原理をより明確に理解できるようにするた
めの説明に過ぎないことを強調しておきたい。本発明の
精神および原理から逸脱することなく、本発明の上記の
実施形態に、多数の改変および変更を行うことができ
る。そのようなすべての改変および変更は、本発明の範
囲に含まれ、特許請求の範囲によって保護されることを
意図している。

【００２５】本発明は、以下の実施態様を含む。（１）データを受け取るためのプログラマブルな入力装
置（４００）と、前記データを処理するための処理装置
（５０）と、前記処理装置（５０）からの出力信号を選
択的に出力するスイッチング装置（５００）と、を備え
る信号処理装置。（２）前記プログラマブルな入力装置（４００）は、入
力バッファ（４０１、４０２、４０３）を備える、上記
（１）に記載の処理装置。（３）前記入力バッファ（４０１、４０２、４０３）
は、それぞれデータを格納するための複数のデータ要素
を含む、上記（２）に記載の処理装置。（４）前記入力バッファ（４０１、４０２、４０３）
は、プログラマブルな先入れ先出し（ＦＩＦＯ）レジス
タを含む、上記（３）に記載の処理装置。（５）前記プログラマブルな先入れ先出し（ＦＩＦＯ）
レジスタ（４０１、４０２、４０３）は、パラレルなフ
ォーマットでデータを前記データ要素にロードするよう
選択的に構成されることができる、上記（４）に記載の
処理装置。

【００２６】（６）前記プログラマブルな先入れ先出し
（ＦＩＦＯ）レジスタ（４０１、４０２、４０３）は、
シリアルなフォーマットでデータを前記データ要素にシ
フトするよう選択的に構成されることができる、上記
（４）に記載の処理装置。（７）データを受け取り、該データをアルゴリズム処理
装置（１００、２００、３００）にパラレルに出力する
入力装置（４００）と、複数の出力経路を含み、前記ア
ルゴリズム処理装置（１００、２００、３００）から出
力されたデータを受け取り、制御信号（ＣＳ）に従っ
て、利用可能な前記出力経路のうちの選択された経路を
介して、前記出力されたデータを選択的にルーティング
する出力装置（５００）と、を備える信号処理装置。（８）データを受け取る入力手段（４００）と、前記デ
ータを処理する処理手段（５０）と、前記処理手段から
の出力信号を選択的に出力するスイッチング手段（５０
０）と、を備える信号処理装置。（９）データが、シリアルなフォーマットで入力される
か、パラレルなフォーマットで入力されるかを判断する
ステップ（８０１）と、前記判断されたフォーマットで
データを受け取るよう入力バッファを構成し、データを
受け取るステップ（８０２）と、処理装置にパラレルに
データを出力するステップ（８０４）と、予め決められ
た経路を経由して処理されたデータを出力するよう構成
された出力スイッチング装置を介して、前記処理された
データを出力するステップ（８０５）と、を含む、デー
タを処理する方法。（１０）前記出力スイッチング装置（５３１、５３２、
５３３）は、制御信号（ＣＳ）に従って構成される上記
（９）に記載のデータを処理する方法。

【００２７】

【発明の効果】本発明によれば、データ処理を実行する
速度が速く、高い柔軟性を持ち、かつ様々なアプリケー
ションに適用することができる、乗算および累算構造が
実現される。

【図面の簡単な説明】

【図１】従来の典型的なアルゴリズム処理装置の一例を
示す図。

【図２】本発明の一実施形態に従うブロック図。

【図３】本発明の一実施形態に従う、データストリーム
の例を示す図。

【図４】本発明の一実施形態に従う、データを入力バッ
ファにシリアルにシフトする処理を示す図。

【図５】本発明の一実施形態に従う、データを入力バッ
ファにパラレルに入力する処理を示す図。

【図６】本発明の一実施形態を示すブロック図。

【図７】本発明の他の実施形態を示すブロック図。

【図８】本発明の一実施形態に従う、データを処理する
方法を示すフローチャート。

【符号の説明】

５０処理装置１００、２００、３００アルゴリズム処理装置４００プログラマブル入力装置４０１、４０２、４０３入力バッファ５００スイッチング装置５３１、５３２、５３３出力スイッチング装置

フロントページの続きＦターム(参考） 5B016 AA01 BA03 BA06 CA01 DA04 JA02 5B056 AA04 BB71 FF01 FF02 FF07

Claims

【特許請求の範囲】

【請求項１】データを受け取るためのプログラマブルな
入力装置と、前記データを処理するための処理装置と、前記処理装置からの出力信号を選択的に出力するスイッ
チング装置と、を備える信号処理装置。