JP2002043929A - Variable frequency divider circuit, and clock frequency division method using the circuit - Google Patents
Variable frequency divider circuit, and clock frequency division method using the circuitInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は可変分周回路、特に
基準入力クロックを複数の分周比で連続的に可変した出
力クロックを生成する可変分周回路およびそれを使用す
るクロック分周方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable frequency divider, and more particularly to a variable frequency divider for generating an output clock in which a reference input clock is continuously varied at a plurality of frequency division ratios, and a clock frequency dividing method using the same. .
【0002】[0002]
【従来の技術】分周回路又はそれを使用するPLL(位
相ロックループ)回路は、ヘテロダイン無線受信機の局
部発振回路等に広く使用されている。斯かる分周回路の
従来技術は、例えば特開昭63−52516号公報の
「分周回路およびこれを使用するPLL回路」、特開平
5−63565号公報の「周波数シンセサイザ」および
特開平7−95058号公報の「分周器の出力信号群に
おける位相補正用の回路装置」等に開示されている。2. Description of the Related Art A frequency dividing circuit or a PLL (Phase Locked Loop) circuit using the same is widely used in a local oscillation circuit of a heterodyne radio receiver. The prior art of such a frequency dividing circuit is disclosed in, for example, Japanese Patent Application Laid-Open No. 63-52516, "Division Circuit and PLL Circuit Using It", Japanese Patent Application Laid-Open No. 5-63565, "Frequency Synthesizer" and Japanese Patent Application Laid-Open No. This is disclosed in, for example, “Circuit Device for Correcting Phase in Output Signal Group of Frequency Divider” in 95058.
【0003】従来の一般的な分周回路又は周波数シンセ
サイザの例を図6に示す。この回路は、入力(基準)ク
ロックが入力されるL分周器1、PLL回路2、VCO
(電圧制御発振器)3、M分周器4およびN分周器5よ
り構成される。L分周器1およびM分周器4の出力をP
LL回路2に入力して位相比較する。このPLL回路2
の出力をVCO3に入力してその発振周波数を制御す
る。更に、VCO3の出力は、M分周器4およびN分周
器5に入力する。そして、N分周器5から出力クロック
を得るよう構成されている。FIG. 6 shows an example of a conventional general frequency dividing circuit or frequency synthesizer. This circuit includes an L divider 1, a PLL circuit 2, a VCO to which an input (reference) clock is input.
(Voltage Controlled Oscillator) 3, M frequency divider 4 and N frequency divider 5. The outputs of the L frequency divider 1 and the M frequency divider 4 are P
The signal is input to the LL circuit 2 and the phases are compared. This PLL circuit 2
Is input to the VCO 3 to control its oscillation frequency. Further, the output of the VCO 3 is input to the M frequency divider 4 and the N frequency divider 5. The output clock is obtained from the N frequency divider 5.
【0004】次に、図6の回路動作を説明する。入力ク
ロック(周波数をfcとする)をL分周器1により分周
したfc/Lの周波数のクロックと、VCO3の発振周
波数(この周波数をfvとする)をM分周器4で分周し
たfv/MをPLL回路2により位相比較する。このP
LL回路2からのパルス出力を一般に低域通過フィルタ
(図示せず)を介して直流制御電圧を得て、VCO3の
発振周波数を制御する。Next, the operation of the circuit shown in FIG. 6 will be described. A clock having a frequency of fc / L obtained by dividing an input clock (frequency is fc) by an L frequency divider 1 and an oscillation frequency of the VCO 3 (this frequency is represented by fc) are frequency-divided by an M frequency divider 4. The phase of fv / M is compared by the PLL circuit 2. This P
Generally, the pulse output from the LL circuit 2 is obtained through a low-pass filter (not shown) to obtain a DC control voltage to control the oscillation frequency of the VCO 3.
【0005】従って、PLL回路2を含む制御ループに
より、fc/L=fv/Mの関係が成立するように動作
する。その結果、VCO3の出力周波数fvは、fv=
(M/L)xfcとなる。出力クロックの周波数f0
は、このVCO3の発振出力fvを、更にN分周器5に
よりN分周するので、f0=(M/NL)xfcとな
る。その結果、出力クロック周波数f0は、入力クロッ
ク周波数fcに対して一定関係、即ちM/NL倍となる
ので、これら各分周器1、4および5の分周比L、Mお
よびNを適宜選定することにより、任意の非整数関係に
することが可能である。Therefore, the control loop including the PLL circuit 2 operates so that the relationship of fc / L = fv / M is established. As a result, the output frequency fv of the VCO 3 becomes fv =
(M / L) xfc. Output clock frequency f0
Since the oscillation output fv of the VCO 3 is further divided by N by the N divider 5, f0 = (M / NL) × fc. As a result, the output clock frequency f0 has a fixed relation to the input clock frequency fc, that is, M / NL times. Therefore, the division ratios L, M, and N of the frequency dividers 1, 4, and 5 are appropriately selected. By doing so, it is possible to make any non-integer relationship.
【0006】[0006]
【発明が解決しようとする課題】従来技術の問題は、基
準クロックに同期した低周波数のクロックを生成する場
合には、分周回路にて生成する場合に、生成すべき低周
波数クロック周波数が、基準クロック周波数の1/n
(nは整数)である必要があることである。その理由
は、生成すべき低周波数クロック周波数が基準クロック
周波数の1/nである場合には、基準クロックの整数分
周にて生成することが可能である。The problem of the prior art is that when a low-frequency clock synchronized with a reference clock is generated, the low-frequency clock frequency to be generated when the clock is generated by a frequency divider is: 1 / n of the reference clock frequency
(N is an integer). The reason is that when the low frequency clock frequency to be generated is 1 / n of the reference clock frequency, it is possible to generate the reference clock by an integer frequency division.
【0007】しかし、nが整数とならない場合には、整
数分周可能となる周波数になるようなVCO周波数を選
定する。そして、この高価なVCOを基準クロックに同
期させるようにPLL回路を使用する。その結果、VC
Oから出力されるクロックをm分周(mは整数)する必
要があった。However, if n is not an integer, a VCO frequency is selected so that the frequency can be divided by an integer. Then, a PLL circuit is used to synchronize this expensive VCO with a reference clock. As a result, VC
It was necessary to divide the clock output from O by m (m is an integer).
【0008】[0008]
【発明の目的】従って、本発明の目的は、高価なVCO
を使用することなく、基準クロックに同期した低周波数
のクロックを生成可能とすることにより、簡単且つ低コ
ストの分周回路およびそれを使用するクロック分周方法
を提供することである。OBJECTS OF THE INVENTION Accordingly, an object of the present invention is to provide an expensive VCO
A simple and inexpensive frequency dividing circuit and a clock frequency dividing method using the same can be provided by making it possible to generate a low-frequency clock synchronized with a reference clock without using the same.
【0009】[0009]
【課題を解決するための手段】本発明の可変分周回路
は、入力基準クロックに対し同期し且つ予め選定した任
意分周比の分周クロックを生成する分周回路であって、
入力基準クロックが入力される異なる分周比の複数の分
周回路部と、これら複数の分周回路部からの分周クロッ
クを選択する選択部と、複数の分周回路部の分周クロッ
クを監視し、複数の分周回路部のリセットおよび選択部
の選択動作を制御する制御部とを備える。本発明の好適
実施形態によると、制御部は、各分周回路部からの分周
クロックを計数するカウンタと、このカウンタのカウン
ト値を設定値と比較する比較器とにより構成される。各
比較器の設定値は、任意に変更可能である。制御部は、
比較器の出力を入力とするラッチ回路を備える。A variable frequency dividing circuit according to the present invention is a frequency dividing circuit which synchronizes with an input reference clock and generates a frequency dividing clock having an arbitrary frequency dividing ratio selected in advance.
A plurality of frequency dividers having different frequency division ratios to which an input reference clock is input, a selector for selecting a frequency-divided clock from the plurality of frequency dividers, and a frequency-divided clock of the plurality of frequency dividers. And a control unit that monitors and controls the reset operation of the plurality of frequency division circuit units and the selection operation of the selection unit. According to a preferred embodiment of the present invention, the control unit includes a counter for counting the frequency-divided clock from each frequency dividing circuit unit, and a comparator for comparing the count value of the counter with a set value. The set value of each comparator can be arbitrarily changed. The control unit is
A latch circuit that receives an output of the comparator as an input;
【0010】ここで、前記制御部は、前記各分周回路部
からの分周クロックを計数するカウンタと、該カウンタ
のカウント値を設定値と比較する比較器とにより構成さ
れる。また、前記各比較器の前記設定値は、任意値に変
更可能であり、前記選択部は、前記比較器の出力を入力
とするラッチ回路を備える。Here, the control section comprises a counter for counting the frequency-divided clock from each of the frequency-dividing circuit sections, and a comparator for comparing the count value of the counter with a set value. Further, the set value of each of the comparators can be changed to an arbitrary value, and the selection unit includes a latch circuit that receives an output of the comparator as an input.
【0011】また、本発明のクロック分周方法は、入力
基準クロックに同期し且つ任意分周比の分周クロックを
生成するクロック分周方法であって、第1分周回路部に
より予め決められた第1分周比で入力基準クロックを分
周した第1分周クロックを出力クロックとして予め決め
られた個数出力し、第2分周回路部により予め決められ
た異なる第2分周比で入力基準クロックを分周した第2
分周クロックを出力クロックとして予め決められた個数
出力し、第3分周回路部以下の分周回路部により予め決
められた分周比および個数の分周クロックを順次出力
し、上述した第1分周回路部の分周動作へ戻るステップ
を反復する。好適実施形態によると、各分周回路部の分
周比および出力クロックの個数の一方又は両方を変更可
能にする。The clock dividing method according to the present invention is a clock dividing method for synchronizing with an input reference clock and generating a divided clock having an arbitrary dividing ratio, which is predetermined by a first dividing circuit unit. A predetermined number of first frequency-divided clocks obtained by dividing the input reference clock at the first frequency division ratio are output as output clocks, and input at a different second frequency division ratio predetermined by the second frequency dividing circuit unit. The second obtained by dividing the reference clock
A predetermined number of frequency-divided clocks are output as output clocks, and frequency-divided clocks of a predetermined frequency and a predetermined number are sequentially output by frequency division circuits below the third frequency division circuit. The step of returning to the frequency dividing operation of the frequency dividing circuit is repeated. According to the preferred embodiment, one or both of the frequency division ratio and the number of output clocks of each frequency dividing circuit unit can be changed.
【0012】ここで、前記各分周回路部の分周比および
出力クロックの個数の一方又は両方を変更可能にする。Here, one or both of the frequency division ratio and the number of output clocks of each frequency dividing circuit section can be changed.
【0013】[0013]
【発明の実施の形態】以下、本発明による可変分周回路
およびそれを使用するクロック分周方法の好適実施形態
の構成および動作を、添付図を参照して詳細に説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The structure and operation of a preferred embodiment of a variable frequency dividing circuit according to the present invention and a clock frequency dividing method using the same will be described in detail with reference to the accompanying drawings.
【0014】先ず、図1は、本発明による可変分周回路
の基本原理を示すブロック図である。この可変分周回路
は、分周回路部10および分周比制御部20より構成さ
れる。分周回路部10は、入力(基準)クロックおよび
分周比制御部20の出力を受け、出力クロックを出力す
る。この分周回路部10の出力クロックは、分周比制御
部20に入力される。この可変分周回路によると、分周
回路部10は、その出力で制御される分周比制御部20
の出力により決まる分周比(N)により、入力クロック
を分周して出力クロックとして出力する。FIG. 1 is a block diagram showing the basic principle of the variable frequency dividing circuit according to the present invention. This variable frequency dividing circuit includes a frequency dividing circuit section 10 and a frequency division ratio control section 20. The frequency dividing circuit section 10 receives an input (reference) clock and an output of the frequency division ratio control section 20, and outputs an output clock. The output clock of the frequency dividing circuit unit 10 is input to the frequency dividing ratio control unit 20. According to this variable frequency dividing circuit, the frequency dividing circuit section 10 includes a frequency dividing ratio control section 20 controlled by its output.
The input clock is frequency-divided by the frequency division ratio (N) determined by the output of (1), and is output as an output clock.
【0015】次に、図2は、図1に示す基本原理に基づ
く本発明による可変分周回路の好適実施形態のブロック
図を示す。この可変分周回路は、第1分周回路部(又は
分周回路1)12、第i分周回路部(又は分周回路i)
14、選択部16および監視制御部(又は制御部)22
より構成される。両分周回路部12、14には、入力
(基準)クロックが共通入力される。これら両分周回路
部12、14の出力は、選択部16に入力されると共に
監視制御部22にも入力される。監視制御部22は、第
1リセット信号(リセット信号1)および第iリセット
信号(リセット信号i)を、それぞれ第1分周回路部1
2および第i分周回路部14に入力する。また、この監
視制御部22は、選択信号を選択部16に対して出力
し、選択部16から出力クロックを得る。FIG. 2 is a block diagram showing a preferred embodiment of the variable frequency dividing circuit according to the present invention based on the basic principle shown in FIG. The variable frequency divider includes a first frequency divider (or frequency divider 1) 12, an i-th frequency divider (or frequency divider i).
14, selection unit 16 and monitoring control unit (or control unit) 22
It is composed of An input (reference) clock is commonly input to the two frequency divider circuits 12 and 14. The outputs of the two frequency dividers 12 and 14 are input to the selector 16 and also to the monitor controller 22. The monitoring control unit 22 transmits the first reset signal (reset signal 1) and the i-th reset signal (reset signal i) to the first frequency dividing circuit unit 1 respectively.
2 and the i-th frequency divider 14. The monitoring control unit 22 outputs a selection signal to the selection unit 16 and obtains an output clock from the selection unit 16.
【0016】従って、図2に示す本発明による可変分周
回路の好適実施形態では、1つの入力(基準)クロック
を、分周比の異なる複数の分周回路部12および14に
入力し、それぞれ分周比の異なる分周クロックを生成す
る。そして、これら分周回路部12および14からの出
力分周クロックを、監視制御部22および選択部16に
入力する。監視制御部22において、入力された分周ク
ロックをそれぞれカウント(計数)し、予めそれぞれに
設定されたカウント値と比較する。そして、各分周回路
部12および14を、上述したリセット信号1およびリ
セット信号iに基づいてリセット(再スタート)させる
と共に、選択信号により選択部16に対して分周クロッ
クの選択制御を行うものである。Therefore, in the preferred embodiment of the variable frequency dividing circuit according to the present invention shown in FIG. 2, one input (reference) clock is inputted to a plurality of frequency dividing circuit sections 12 and 14 having different frequency dividing ratios, respectively. Generates divided clocks having different division ratios. Then, the output frequency-divided clocks from the frequency-dividing circuit units 12 and 14 are input to the monitoring control unit 22 and the selecting unit 16. The monitoring control unit 22 counts (counts) each of the input divided clocks and compares the counted clock with a preset count value. The frequency dividers 12 and 14 are reset (restarted) based on the reset signal 1 and the reset signal i, and control the selection of the frequency-divided clock to the selector 16 by the selection signal. It is.
【0017】次に、図2に示す可変分周回路の動作を、
図4に示すフローチャートを参照して説明する。回路動
作が開始すると、第1分周回路部(分周回路1)12が
スタートし(図4のステップS1)、選択部16は、出
力クロックとして第1分周回路部12からの第1分周ク
ロックを選択し(ステップS2)する。この第1分周回
路部12の出力は、この第1分周回路部12を構成する
図示しない第1カウンタ(又はカウンタ1)に入力され
(ステップS3)、このカウンタ1をインクリメント又
はカウントアップする(ステップS4)。このカウンタ
1のカウント値を、このカウンタ1に設定されている第
1設定値(設定値1)と比較し、(カウンタ1値=設定
値1)か否か判断する(ステップS5)。Next, the operation of the variable frequency dividing circuit shown in FIG.
This will be described with reference to the flowchart shown in FIG. When the circuit operation starts, the first frequency dividing circuit section (frequency dividing circuit 1) 12 starts (step S1 in FIG. 4), and the selecting section 16 outputs the first frequency dividing signal from the first frequency dividing circuit section 12 as an output clock. The peripheral clock is selected (step S2). The output of the first frequency dividing circuit unit 12 is input to a first counter (or counter 1) (not shown) constituting the first frequency dividing circuit unit 12 (step S3), and the counter 1 is incremented or counted up. (Step S4). The count value of the counter 1 is compared with the first set value (set value 1) set in the counter 1 to determine whether or not (counter 1 value = set value 1) (step S5).
【0018】この比較結果が等しくない場合(ステップ
S5:No)には、再び上述したステップS3へ戻り、
一致するまで第1分周回路部(分周回路1)12は動作
を継続し、分周クロック1が出力クロックとして出力さ
れる。If the comparison results are not equal (step S5: No), the flow returns to step S3 again, and
Until they match, the first frequency dividing circuit section (frequency dividing circuit 1) 12 continues to operate, and the frequency-divided clock 1 is output as the output clock.
【0019】上述した比較結果が一致すると(ステップ
S5:Yes)、分周回路2が動作し(ステップS1
1)、選択部16は、分周回路2を選択し(ステップS
12)、その分周クロック2を出力クロックとして出力
する(ステップS13)。そして、分周回路2のカウン
タ2がカウントアップ又はインクリメントする(ステッ
プS14)。次に、カウンタ2のカウント値とカウンタ
2の設定値2の一致(カウンタ2値=設定値2)を判断
する(ステップS15)。一致しない場合(ステップS
15:NO)には、一致するまでステップS13へ戻
り、ステップS13〜S15を繰り返し、その間は分周
回路2が動作を継続し、分周クロック2が出力クロック
となる。When the comparison results match (step S5: Yes), the frequency divider 2 operates (step S1).
1) The selecting unit 16 selects the frequency dividing circuit 2 (Step S)
12), and outputs the divided clock 2 as an output clock (step S13). Then, the counter 2 of the frequency dividing circuit 2 counts up or increments (step S14). Next, it is determined whether the count value of the counter 2 matches the set value 2 of the counter 2 (counter 2 value = set value 2) (step S15). If they do not match (step S
(15: NO), the process returns to step S13 until the values match, and steps S13 to S15 are repeated. During that time, the frequency dividing circuit 2 continues to operate, and the frequency-divided clock 2 becomes the output clock.
【0020】以下同様に動作して、順次分周比の異なる
分周回路部が選択され、それぞれの分周クロックが出力
クロックとして出力される。そして、最後に第i分周回
路14により、上述と同様にステップS21〜S25を
実行し、第i分周回路14からの分周クロックiが出力
クロックとなる。ここで、カウンタi値と設定値iが一
致すると(ステップS25:Yes)、上述したステッ
プS1へ戻り、上述した動作を反復する。Thereafter, the same operation is performed to sequentially select frequency-dividing circuit sections having different frequency-dividing ratios, and respective frequency-divided clocks are output as output clocks. Finally, steps S21 to S25 are executed by the i-th frequency dividing circuit 14 in the same manner as described above, and the frequency-divided clock i from the i-th frequency dividing circuit 14 becomes the output clock. Here, if the value of the counter i matches the set value i (step S25: Yes), the process returns to step S1 and repeats the above-described operation.
【0021】次に、図3は、図2に示す本発明による可
変分周回路の具体的構成図である。この可変分周回路に
あっては、n分周回路部(n分周器)30、第1カウン
タ(カウンタ1)32、第1比較器(比較器1)34、
m分周回路部(m分周器)40、第2カウンタ(カウン
タ2)42、第2比較器(比較器2)44、ラッチ回路
(RSラッチ)50、インバータ52および選択部(S
EL)60より構成される。Next, FIG. 3 is a specific configuration diagram of the variable frequency dividing circuit according to the present invention shown in FIG. In this variable frequency dividing circuit, an n frequency dividing circuit section (n frequency divider) 30, a first counter (counter 1) 32, a first comparator (comparator 1) 34,
m frequency dividing circuit section (m frequency divider) 40, second counter (counter 2) 42, second comparator (comparator 2) 44, latch circuit (RS latch) 50, inverter 52, and selecting section (S
EL) 60.
【0022】n分周回路部30およびm分周回路部40
には、入力(基準)クロックが入力される。これらn分
周回路部30およびm分周回路部40のn分周クロック
およびm分周クロックは、それぞれ第1カウンタ32お
よび第2カウンタ42に入力されると共に選択部60に
も入力される。第1カウンタ32および第2カウンタ4
2の出力は、それぞれ第1比較器34および第2比較器
44に入力される。これら第1比較器34および第2比
較器44には、それぞれ第1設定値(又は設定値1)お
よび第2設定値(又は設定値2)も入力される。N frequency dividing circuit section 30 and m frequency dividing circuit section 40
Is supplied with an input (reference) clock. The n-divided clock and the m-divided clock of the n-divided circuit section 30 and the m-divided circuit section 40 are inputted to the first counter 32 and the second counter 42 and also inputted to the selecting section 60, respectively. First counter 32 and second counter 4
2 are input to the first comparator 34 and the second comparator 44, respectively. A first set value (or set value 1) and a second set value (or set value 2) are also input to the first comparator 34 and the second comparator 44, respectively.
【0023】第1比較器34の出力である第1カウンタ
満了パルス(又はカウンタ満了パルス1)は、ラッチ回
路50およびm分周回路部40に入力される。また、第
2比較器44の出力である第2カウンタ満了パルス(又
はカウンタ満了パルス2)は、ラッチ回路50およびn
分周回路部30に入力される。また、ラッチ回路50か
ら出力される選択制御信号は、選択部60に入力され、
この選択部60の選択制御動作を行うと共に、第1カウ
ンタ32には直接、第2カウンタ42にはインバータ5
2を介して位相反転して、上述したリセット信号として
入力される。The first counter expiration pulse (or counter expiration pulse 1) output from the first comparator 34 is input to the latch circuit 50 and the m frequency dividing circuit section 40. The second counter expiration pulse (or counter expiration pulse 2) output from the second comparator 44 is supplied to the latch circuits 50 and n
The signal is input to the frequency divider 30. The selection control signal output from the latch circuit 50 is input to the selection unit 60,
The selection control operation of the selection unit 60 is performed, and the first counter 32 is directly controlled, and the second counter 42 is controlled by the inverter 5.
2, and the signal is input as the above-described reset signal.
【0024】次に、図3に示す本発明による可変分周回
路の動作を、図5に示すタイミングチャートを参照して
説明する。ここで、n分周回路部30の分周比n=2お
よびm分周回路部40の分周比m=3とし、第1比較器
34および第2比較器44に入力される第1設定値(設
定値1)および第2設定値(設定値2)を、設定値1=
設定値2=3の場合について説明する。尚、これら分周
比n、mおよび設定値1および設定値2の値は、特定用
途に応じて任意に変更可能であること勿論である。Next, the operation of the variable frequency dividing circuit according to the present invention shown in FIG. 3 will be described with reference to a timing chart shown in FIG. Here, the division ratio n of the n division circuit unit 30 is set to n = 2, and the division ratio m of the m division circuit unit 40 is set to m = 3, and the first setting input to the first comparator 34 and the second comparator 44 is performed. Value (set value 1) and second set value (set value 2)
The case where the setting value 2 = 3 will be described. Note that the frequency division ratios n and m and the values of the set value 1 and the set value 2 can be arbitrarily changed according to the specific application.
【0025】図5に示すタイミングチャートにおいて、
(a)は、nおよびm分周回路部30、40に入力され
る入力クロックである。(b)は、n分周回路部30か
ら出力されるn分周クロックである。(c)は、m分周
回路部40から出力されるm分周クロックである。
(d)は、第1比較器(比較器1)34から出力される
カウンタ満了パルス1である。(e)は、第2比較器
(比較器2)44から出力されるカウンタ満了パルス2
である。(f)は、ラッチ回路50から選択部60、第
1カウンタ32およびインバータ52に対して出力され
る選択制御信号である。また、(g)は、選択部60か
ら出力される出力クロックである。In the timing chart shown in FIG.
(A) is an input clock input to the n and m frequency dividing circuit units 30 and 40. (B) is a frequency-divided-n clock output from the frequency-divided-n circuit section 30. (C) is an m-divided clock output from the m-divider circuit unit 40.
(D) is the counter expiration pulse 1 output from the first comparator (comparator 1) 34. (E) is a counter expiration pulse 2 output from the second comparator (comparator 2) 44.
It is. (F) is a selection control signal output from the latch circuit 50 to the selection unit 60, the first counter 32, and the inverter 52. (G) is an output clock output from the selection unit 60.
【0026】図5(a)、(b)および(c)から明ら
かな如く、n=2、m=3の場合には、n分周クロック
(図5の(b)参照)は、入力クロック(図5(a)参
照)の2個の立ち上がりエッジをカウントする毎に反転
し、入力クロックの1/4周波数のクロックとなり、m
分周クロック(図5の(c)参照)は、3個の立ち上が
りエッジをカウントする毎に反転して、入力クロックの
1/6周波数のクロックとなる。そして、上述の如く設
定値1=設定値2=3に設定すると、n分周クロック
(図5の(b)参照)およびm分周クロック(図5の
(c)参照)を、それぞれ3クロック毎に、ラッチ回路
50の選択制御信号(図5の(f)参照)が反転して、
n分周クロックおよびm分周クロックを3クロック毎
に、交互に切替えて出力クロック(図5の(g)参照)
として出力する。As apparent from FIGS. 5 (a), 5 (b) and 5 (c), when n = 2 and m = 3, the n-divided clock (see FIG. 5 (b)) is the input clock. (See FIG. 5 (a).) Each time two rising edges are counted, it is inverted to become a clock having a quarter frequency of the input clock.
The frequency-divided clock (see (c) of FIG. 5) is inverted every time three rising edges are counted, and becomes a clock having a frequency of 1/6 of the input clock. When setting value 1 = setting value 2 = 3 as described above, the n-divided clock (see FIG. 5 (b)) and the m-divided clock (see FIG. 5 (c)) become three clocks each. Each time, the selection control signal of the latch circuit 50 (see (f) of FIG. 5) is inverted,
An output clock that alternately switches the n-divided clock and the m-divided clock every three clocks (see FIG. 5 (g))
Output as
【0027】以上、本発明による可変分周回路およびそ
れを使用するクロック分周方法の好適実施形態の構成お
よび動作を詳述した。しかし、斯かる実施形態は、本発
明の単なる例示に過ぎず、何ら本発明を限定するもので
はないと理解するべきである。本発明の要旨を逸脱する
ことなく、特定用途に応じて種々の変形変更が可能であ
ること、当業者には容易に理解できよう。The configuration and operation of the preferred embodiment of the variable frequency dividing circuit and the clock frequency dividing method using the same according to the present invention have been described in detail. However, it should be understood that such embodiments are merely examples of the present invention and do not limit the present invention in any way. It will be readily apparent to those skilled in the art that various modifications can be made in accordance with the particular application without departing from the spirit of the invention.
【0028】[0028]
【発明の効果】以上の説明から理解される如く、本発明
の可変分周回路およびそれを使用するクロック分周方法
によると、次の如き実用上の顕著な効果が得られる。先
ず第1に、低コストで可変分周回路が得られる。その理
由は、高価なVCO等を使用する必要がないからであ
る。第2に、可変分周回路の構成が簡単である。その理
由は、VCO等を必要としないため、VCOおよび周辺
部品が不要となり、部品点数が削減できるためである。As will be understood from the above description, according to the variable frequency dividing circuit of the present invention and the clock frequency dividing method using the same, the following remarkable practical effects can be obtained. First, a variable frequency dividing circuit can be obtained at low cost. The reason is that it is not necessary to use an expensive VCO or the like. Second, the configuration of the variable frequency dividing circuit is simple. The reason is that since a VCO or the like is not required, the VCO and peripheral components are not required, and the number of components can be reduced.
【図1】本発明による可変分周回路の基本原理を示す構
成図である。FIG. 1 is a configuration diagram showing a basic principle of a variable frequency dividing circuit according to the present invention.
【図2】本発明による可変分周回路の好適実施形態の構
成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a preferred embodiment of a variable frequency dividing circuit according to the present invention.
【図3】図2に示す可変分周回路の具体的な回路構成例
である。FIG. 3 is a specific circuit configuration example of the variable frequency dividing circuit shown in FIG. 2;
【図4】図2に示す本発明の可変分周回路の動作を説明
するためのフローチャートである。FIG. 4 is a flowchart for explaining the operation of the variable frequency dividing circuit of the present invention shown in FIG. 2;
【図5】図3に示す本発明による可変分周回路の動作を
示すタイミングチャートである。FIG. 5 is a timing chart showing an operation of the variable frequency dividing circuit according to the present invention shown in FIG. 3;
【図6】可変分周回路の従来例の構成を示すブロック図
である。FIG. 6 is a block diagram showing a configuration of a conventional example of a variable frequency dividing circuit.
10、12、14、30、40 分周回路部 16、60 選択部 20、22 分周比制御部(制御部) 32、42 カウンタ 34、44 比較器 50 ラッチ回路 52 インバータ 10, 12, 14, 30, 40 Dividing circuit section 16, 60 Selecting section 20, 22 Dividing ratio control section (control section) 32, 42 Counter 34, 44 Comparator 50 Latch circuit 52 Inverter
Claims (6)
定した任意分周比の分周クロックを生成する可変分周回
路において、 前記入力基準クロックが入力される異なる分周比の複数
の分周回路部と、該複数の分周回路部からの分周クロッ
クを選択する選択部と、前記複数の分周回路部の前記分
周クロックを監視し、前記複数の分周回路部のリセット
および前記選択部の選択動作を制御する制御部とを備え
ることを特徴とする可変分周回路。1. A variable frequency dividing circuit which synchronizes with an input reference clock and generates a divided clock having an arbitrary dividing ratio selected in advance, comprising: A circuit unit, a selecting unit that selects a divided clock from the plurality of divided circuit units, monitors the divided clocks of the plurality of divided circuit units, resets the plurality of divided circuit units, and A variable frequency dividing circuit comprising: a control unit that controls a selecting operation of the selecting unit.
周クロックを計数するカウンタと、該カウンタのカウン
ト値を設定値と比較する比較器とにより構成されること
を特徴とする請求項1に記載の可変分周回路。2. The apparatus according to claim 1, wherein the control section includes a counter for counting the frequency-divided clock from each of the frequency-dividing circuit sections, and a comparator for comparing the count value of the counter with a set value. The variable frequency dividing circuit according to claim 1.
更可能であることを特徴とする請求項2に記載の可変分
周回路。3. The variable frequency divider according to claim 2, wherein the set value of each of the comparators can be changed to an arbitrary value.
するラッチ回路を備えることを特徴とする請求項2又は
3に記載の可変分周回路。4. The variable frequency dividing circuit according to claim 2, wherein said selecting section includes a latch circuit which receives an output of said comparator as an input.
の分周クロックを生成するクロック分周方法において、 第1分周回路部により予め決められた第1分周比で前記
入力基準クロックを分周した第1分周クロックを出力ク
ロックとして予め決められた個数出力し、第2分周回路
部により予め決められた異なる第2分周比で前記入力基
準クロックを分周した第2分周クロックを前記出力クロ
ックとして予め決められた個数出力し、第3分周回路部
以下の残りの分周回路部により予め決められた分周比お
よび個数の分周クロックを順次出力し、前記第1分周回
路部の分周動作へ戻るステップを反復することを特徴と
するクロック分周方法。5. A clock dividing method for synchronizing with an input reference clock and generating a divided clock having an arbitrary dividing ratio, wherein said input reference clock is generated at a first dividing ratio predetermined by a first dividing circuit unit. A predetermined number is output as a first frequency-divided clock obtained by dividing the input reference clock, and a second frequency obtained by dividing the input reference clock at a different second frequency-division ratio predetermined by a second frequency dividing circuit unit. A predetermined number of frequency-divided clocks are output as the output clocks, and the frequency-divided clocks of a predetermined frequency-division ratio and a predetermined number are sequentially output by the remaining frequency dividers below the third frequency divider. A clock frequency dividing method comprising repeating a step of returning to a frequency dividing operation of a frequency dividing circuit unit.
ックの個数の一方又は両方を変更可能にすることを特徴
とする請求項5に記載のクロック分周方法。6. The clock frequency dividing method according to claim 5, wherein one or both of the frequency dividing ratio and the number of output clocks of each frequency dividing circuit section can be changed.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000228055A JP2002043929A (en) | 2000-07-28 | 2000-07-28 | Variable frequency divider circuit, and clock frequency division method using the circuit |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008301488A (en) * | 2007-05-31 | 2008-12-11 | Seiko Epson Corp | Circuits and method for dividing frequency |
CN1988426B (en) * | 2005-12-23 | 2010-09-01 | 中兴通讯股份有限公司 | Reference clock sending circuit and method for light repeat plate |
KR101082426B1 (en) | 2009-06-22 | 2011-11-11 | 주식회사 엑시콘 | Clock generating circuit and test system |
WO2014017472A1 (en) * | 2012-07-25 | 2014-01-30 | 日本電気株式会社 | Clock signal generation device for generating clock signal having non-integer-multiple dividing ratio |
JP2015188127A (en) * | 2014-03-26 | 2015-10-29 | ラピスセミコンダクタ株式会社 | Clock generating method and semiconductor device |
-
2000
- 2000-07-28 JP JP2000228055A patent/JP2002043929A/en active Pending
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