JP2002033560A - Manufacturing method for electronic circuit board - Google Patents

Manufacturing method for electronic circuit board

Info

Publication number
JP2002033560A
JP2002033560A JP2000216235A JP2000216235A JP2002033560A JP 2002033560 A JP2002033560 A JP 2002033560A JP 2000216235 A JP2000216235 A JP 2000216235A JP 2000216235 A JP2000216235 A JP 2000216235A JP 2002033560 A JP2002033560 A JP 2002033560A
Authority
JP
Japan
Prior art keywords
layer
alumina substrate
insulating layer
circuit board
electronic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000216235A
Other languages
Japanese (ja)
Inventor
Shinji Murata
眞司 村田
Ken Yamamura
憲 山村
Mitsuru Tokuda
満 徳田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alps Electric Co Ltd filed Critical Alps Electric Co Ltd
Priority to JP2000216235A priority Critical patent/JP2002033560A/en
Publication of JP2002033560A publication Critical patent/JP2002033560A/en
Withdrawn legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To provide an electronic circuit board which prevents the breakdown voltage of a capacitor element from falling and has superior high-frequency characteristics. SOLUTION: Positive photoresist is formed by spin coating on the top surface of an alumina substrate 1, and then exp and developed to partially form an insulating layer 6. A thin-film capacitor element 2 is formed on the insulating layer 6 by laminating a lower electrode 7, a dielectric layer 8, and an upper electrode 9 in order. A low-resistance element 3, an inductor element 4, and a transmission line 5 are formed into a thin film on the top surface of the alumina substrate 1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、アルミナ基板上に
キャパシタ素子やインダクタ素子等の薄膜回路素子が形
成された電子回路基板の製造方法に係り、特に、高周波
デバイスとして用いて好適な電子回路基板の製造方法に
関する。
The present invention relates to a method of manufacturing an electronic circuit board having a thin film circuit element such as a capacitor element and an inductor element formed on an alumina substrate, and more particularly to an electronic circuit board suitable for use as a high-frequency device. And a method for producing the same.

【0002】[0002]

【従来の技術】近年、集積回路技術の発達に伴って電子
回路がますます小型化されており、基板上に回路素子と
してのキャパシタや抵抗やインダクタ等を薄膜形成した
小型の電子回路基板が開発されている。
2. Description of the Related Art In recent years, electronic circuits have been increasingly miniaturized with the development of integrated circuit technology, and small electronic circuit boards in which capacitors, resistors, inductors, and the like as circuit elements are formed as thin films on the boards have been developed. Have been.

【0003】このような電子回路基板において、基板の
材料としてはサファイア等の単結晶基板やアルミナ等の
焼結体基板を使用可能であるが、その中でもアルミナは
比較的安価で高周波特性に優れている材料であるため、
高周波デバイスでは一般的にアルミナ基板が使用されて
いる。アルミナ基板上には必要とされる各種回路素子が
薄膜形成され、例えば、アルミナ基板上に下部電極と誘
電体層および上部電極を順次積層することによりキャパ
シタ素子が構成される。また、抵抗素子はアルミナ基板
上に所望形状の抵抗層を薄膜形成し、その両端に電極を
薄膜形成することにより構成され、インダクタ素子はア
ルミナ基板上に所望形状の金属膜を薄膜形成し、その両
端に電極を薄膜形成することにより構成される。さら
に、アルミナ基板上には導電パターンとしての伝送線路
が薄膜形成され、この伝送線路はキャパシタ素子と抵抗
素子およびインダクタ素子の各電極と接続するようにな
っている。
In such an electronic circuit board, a single crystal substrate such as sapphire or a sintered substrate such as alumina can be used as a material of the substrate. Among them, alumina is relatively inexpensive and has excellent high frequency characteristics. Material
In general, an alumina substrate is used in a high-frequency device. Various necessary circuit elements are formed on the alumina substrate in a thin film. For example, a capacitor element is formed by sequentially laminating a lower electrode, a dielectric layer, and an upper electrode on the alumina substrate. The resistance element is formed by forming a thin film of a desired shape on an alumina substrate and forming thin electrodes on both ends thereof.The inductor element is formed by forming a thin metal film of a desired shape on an alumina substrate. It is formed by forming electrodes on both ends as thin films. Further, a transmission line as a conductive pattern is formed as a thin film on the alumina substrate, and the transmission line is connected to each electrode of the capacitor element, the resistance element, and the inductor element.

【0004】このように概略構成された電子回路基板に
おいて、下部電極と誘電体層および上部電極の積層構造
からなるキャパシタ素子の容量値は、誘電体層の誘電率
と膜厚および両電極の対向面積によって決定される。こ
こで、誘電率を高くして膜厚を薄くするほど単位面積当
りの容量値が高くなるため、キャパシタ素子の素子形状
を小さくすることができ、デバイスの小型化を図ること
ができる。しかし、誘電率の高い材料を用いると誘電体
層の誘電損失が大きくなる傾向にあるため、キャパシタ
のQ値が低下してしまうという問題が発生し、また、誘
電体層の膜厚を薄くするとブレイクダウン電圧が下が
り、下部電極と上部電極間が低い電圧で破壊してしまう
という問題が発生する。このような理由から、一般的に
は誘電体層の誘電率は3〜200程度、誘電体層の膜厚
は10nm〜1μm程度の範囲に設定されている。
In the electronic circuit board having such a schematic configuration, the capacitance value of a capacitor element having a laminated structure of a lower electrode, a dielectric layer, and an upper electrode is determined by the dielectric constant and the film thickness of the dielectric layer and the opposition of both electrodes. Determined by area. Here, since the capacitance value per unit area increases as the dielectric constant is increased and the film thickness is reduced, the element shape of the capacitor element can be reduced, and the device can be downsized. However, when a material having a high dielectric constant is used, the dielectric loss of the dielectric layer tends to increase, which causes a problem that the Q value of the capacitor is reduced. There is a problem that the breakdown voltage decreases and the lower electrode and the upper electrode are broken at a low voltage. For these reasons, the dielectric constant of the dielectric layer is generally set to about 3 to 200, and the thickness of the dielectric layer is set to about 10 nm to 1 μm.

【0005】[0005]

【発明が解決しようとする課題】ところで、この種の電
子回路基板に使用されるアルミナ基板は前述したような
利点を有するが、その反面、サファイア等の単結晶基板
に比べると表面の平滑状態が悪く、例えば純度99.5
%のアルミナ基板の表面は、面粗度(Ra)が30〜1
00nm程度の凹凸面となっている。このため、表面の
平滑状態が悪いアルミナ基板上にキャパシタ素子を薄膜
形成した場合、下部電極上に形成される誘電体層の膜厚
が部分的に薄くなり、ブレイクダウン電圧が著しく低下
するという問題が発生する。
The alumina substrate used for this type of electronic circuit board has the above-mentioned advantages, but has a smoother surface than a single crystal substrate such as sapphire. Poor, eg 99.5 purity
% Of the alumina substrate has a surface roughness (Ra) of 30 to 1
It has an uneven surface of about 00 nm. Therefore, when a capacitor element is formed as a thin film on an alumina substrate having a poor surface smoothness, the thickness of a dielectric layer formed on the lower electrode is partially reduced, and the breakdown voltage is significantly reduced. Occurs.

【0006】従来より、アルミナ基板の表面を平滑化す
るために、アルミナ基板の表面全体を鏡面研磨する方法
や、アルミナ基板の表面全体に高分子膜やガラス膜等の
絶縁膜をコーティングする方法が知られている。しか
し、前者の研磨方法では、アルミナ基板中の結晶間に微
小な窪みが残ってしまい、しかも、アルミナ基板は固い
ため研磨工程に多くの時間を要するという難点がある。
一方、後者の絶縁膜をコーティングする方法では、高分
子膜やガラス膜等の絶縁膜の誘電損失が大きいため、絶
縁膜上に薄膜形成した各種回路素子や伝送線路のうち、
容量性の素子であるキャパシタ素子については大きな問
題とならないが、それ以外の抵抗素子やインダクタ素子
あるいは伝送線路の下層において誘電損失が大きくなっ
てしまい、それによって高周波デバイスの高周波特性が
劣化する虞がある。
Conventionally, in order to smooth the surface of the alumina substrate, a method of mirror polishing the entire surface of the alumina substrate and a method of coating the entire surface of the alumina substrate with an insulating film such as a polymer film or a glass film are known. Are known. However, the former polishing method has a drawback that minute recesses remain between the crystals in the alumina substrate, and the alumina substrate is hard, so that much time is required for the polishing step.
On the other hand, in the latter method of coating an insulating film, since the dielectric loss of the insulating film such as a polymer film or a glass film is large, of the various circuit elements and transmission lines formed as a thin film on the insulating film,
Capacitor elements, which are capacitive elements, do not pose a major problem, but other resistive elements, inductor elements, or dielectric layers under the transmission line may have a large dielectric loss, thereby deteriorating the high frequency characteristics of the high frequency device. is there.

【0007】本発明は、このような従来技術の実情に鑑
みてなされたもので、その目的は、キャパシタ素子のブ
レイクダウン電圧の低下を防止し、高周波特性にも優れ
た電子回路基板を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made in view of such circumstances of the prior art, and has as its object to provide an electronic circuit board which prevents a reduction in breakdown voltage of a capacitor element and has excellent high frequency characteristics. It is in.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するため
に、本発明による電子回路基板の製造方法では、アルミ
ナ基板の表面に感光性高分子膜をコーティングした後、
この感光性高分子膜を所望のパターン形状に露光/現像
して絶縁層を形成する工程と、前記絶縁層上に下部電極
と誘電体層および上部電極を順次積層してキャパシタ素
子を薄膜状に形成する工程と、前記アルミナ基板の表面
にインダクタ素子と伝送線路をそれぞれ薄膜状に形成す
る工程とを具備している。
In order to achieve the above object, in a method of manufacturing an electronic circuit board according to the present invention, after a photosensitive polymer film is coated on the surface of an alumina substrate,
Exposing / developing the photosensitive polymer film into a desired pattern to form an insulating layer; and sequentially stacking a lower electrode, a dielectric layer and an upper electrode on the insulating layer to form a capacitor element into a thin film. Forming an inductor element and a transmission line on the surface of the alumina substrate.

【0009】このように方法によって製造された電子回
路基板では、アルミナ基板の表面の微小な凹凸が絶縁層
によって平滑化されるため、絶縁層上に薄膜状に形成し
たキャパシタ素子のブレイクダウン電圧が低下すること
を防止でき、また、誘電損失の大きい絶縁膜がインダク
タ素子や伝送線路に悪影響を与えないため、高周波特性
の劣化を防止することができる。
In the electronic circuit board manufactured by the above-described method, since the minute unevenness on the surface of the alumina substrate is smoothed by the insulating layer, the breakdown voltage of the capacitor element formed in a thin film on the insulating layer is reduced. Since the insulating film having a large dielectric loss does not adversely affect the inductor element and the transmission line, deterioration of the high-frequency characteristics can be prevented.

【0010】上記の構成において、感光性高分子膜とし
てポジ型のフォトレジストを用いることが好ましく、こ
の場合、アルミナ基板の表面にポジ型のフォトレジスト
をスピンコートした後、このフォトレジストをを露光/
現像することにより、アルミナ基板上に所望形状の絶縁
層を簡単にかつ高精度に形成することができる。
In the above structure, it is preferable to use a positive type photoresist as the photosensitive polymer film. In this case, the positive type photoresist is spin-coated on the surface of the alumina substrate, and the photoresist is exposed to light. /
By developing, an insulating layer having a desired shape can be easily and accurately formed on the alumina substrate.

【0011】また、上記の構成において、回路素子がキ
ャパシタ素子やインダクタ素子の他に抵抗素子を含む場
合、特に、抵抗素子の抵抗層としてTaSiOのよう
に比抵抗が大きめな材料を用いた場合は、このTaSi
をアルミナ基板の表面に薄膜状に形成することが高
周波特性の劣化防止という観点からは好ましい。その
際、抵抗層の表面を覆う絶縁保護層とキャパシタ素子の
下層の絶縁層とを別工程で形成することも可能である
が、これら絶縁保護層と絶縁層とを共に感光性高分子膜
を用いて同一工程で形成すると、製造工程を簡略化する
ことができる。
In the above configuration, when the circuit element includes a resistance element in addition to the capacitor element and the inductor element, particularly when a material having a large specific resistance such as TaSiO 2 is used as a resistance layer of the resistance element. Is this TaSi
Forming O 2 in a thin film on the surface of an alumina substrate is preferable from the viewpoint of preventing deterioration of high-frequency characteristics. At this time, it is possible to form an insulating protective layer covering the surface of the resistance layer and an insulating layer below the capacitor element in separate steps, but the insulating protective layer and the insulating layer are both formed of a photosensitive polymer film. When they are used and formed in the same process, the manufacturing process can be simplified.

【0012】また、上記の構成において、抵抗素子の抵
抗層としてTaNのように比抵抗が小さめな材料を用
いた場合は、TaNをキャパシタ素子と同様に絶縁層
上に薄膜状に形成することが好ましく、このようにする
とTaNの下層の絶縁層によって高周波特性は若干劣
化するものの、アルミナ基板の表面の微小な凹凸が絶縁
層によって平滑化されるため、絶縁層上に薄膜状に形成
したTaNの抵抗値が著しく変動することを防止でき
る。
In the above structure, when a material having a small specific resistance, such as Ta 2 N, is used for the resistance layer of the resistance element, Ta 2 N is formed into a thin film on the insulating layer similarly to the capacitor element. In this case, the high-frequency characteristics are slightly deteriorated by the insulating layer below Ta 2 N, but fine irregularities on the surface of the alumina substrate are smoothed by the insulating layer. It is possible to prevent the resistance value of Ta 2 N formed in the shape from remarkably fluctuating.

【0013】[0013]

【発明の実施の形態】以下、発明の実施形態について図
面を参照して説明すると、図1は第1の実施形態例に係
る電子回路基板の要部平面図、図2は図1のA−A線に
沿う断面図、図3と図4はこの電子回路基板の製造工程
を示す説明図である。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a plan view of an electronic circuit board according to a first embodiment of the present invention, and FIG. FIGS. 3 and 4 are cross-sectional views taken along line A, and are explanatory views showing the steps of manufacturing the electronic circuit board.

【0014】本実施形態例に係る電子回路基板は各種の
高周波デバイスとして使用されるものであり、図1と図
2に示すように、この電子回路基板は例えば純度99.
5%のアルミナ基板1を備え、このアルミナ基板1上に
はキャパシタ素子2と抵抗素子3およびインダクタ素子
4等の回路素子とこれら回路素子間を導通する伝送線路
5とが薄膜形成されている。なお、これらの回路素子
2,3,4や伝送線路5は、必要とされる回路構成に応
じてアルミナ基板1上の有効エリア内に多数形成されて
おり、図1と図2はその一部を示すものである。
The electronic circuit board according to the present embodiment is used as various high-frequency devices. As shown in FIGS.
A 5% alumina substrate 1 is provided, on which a capacitor element 2, a resistor element 3, a circuit element such as an inductor element 4, and a transmission line 5 that conducts between these circuit elements are formed as a thin film. Incidentally, a large number of these circuit elements 2, 3, 4 and the transmission line 5 are formed in an effective area on the alumina substrate 1 according to a required circuit configuration, and FIGS. It shows.

【0015】アルミナ基板1の表面の面粗度(Ra)は
30〜100nm程度の凹凸面となっており、これはア
ルミナ基板1が多孔質焼結体基板で、その表面に微小な
窪みが多数存在するためである。アルミナ基板1上の一
部には絶縁層6が形成されており、この絶縁層6がアル
ミナ基板1の表面の微小な窪み内に充填されることによ
り、絶縁層6の表面の面粗度(Ra)は10nm以下ま
で平坦化されている。絶縁層6はポジ型のフォトレジス
トのような感光性高分子膜からなり、マスクを用いて所
望のパターン形状に露光/現像することによって形成さ
れる。
The surface roughness (Ra) of the surface of the alumina substrate 1 is an irregular surface of about 30 to 100 nm. This is a substrate in which the alumina substrate 1 is a porous sintered body, and the surface of the substrate has many fine depressions. Because it exists. An insulating layer 6 is formed on a part of the alumina substrate 1, and the insulating layer 6 is filled in minute recesses on the surface of the alumina substrate 1, so that the surface roughness of the surface of the insulating layer 6 ( Ra) is flattened to 10 nm or less. The insulating layer 6 is made of a photosensitive polymer film such as a positive photoresist, and is formed by exposing / developing a desired pattern shape using a mask.

【0016】キャパシタ素子2は絶縁層6上に順次積層
された下部電極7と誘電体層8および上部電極9とで構
成されており、絶縁層6の輪郭の内側で下部電極7と上
部電極9とを重ね合わせてキャパシタの有効エリアとし
ている。ここで、絶縁層6の輪郭がキャパシタの有効エ
リアに対して大き過ぎた場合、アルミナ基板1上の限ら
れたスペース内に占める絶縁層6の面積比率が高くなる
ため、アルミナ基板1上に形成できる回路素子の有効エ
リアが小さくなって面積効率を低下させることになる。
これとは逆に、絶縁層6の輪郭をキャパシタの有効エリ
アのギリギリまで小さくした場合、後述する各工程で用
いられるマスク精度のバラツキ等に起因して、絶縁層6
の輪郭内にキャパシタの有効エリアを形成できなくなる
ことが懸念される。したがって、本実施形態例ではこれ
らの点を考慮して、キャパシタの有効エリアの設計値に
対して絶縁層6の輪郭が10〜100μm程度大きくな
るように設定している。
The capacitor element 2 is composed of a lower electrode 7, a dielectric layer 8 and an upper electrode 9 which are sequentially laminated on the insulating layer 6, and the lower electrode 7 and the upper electrode 9 inside the contour of the insulating layer 6. Are overlapped to form an effective area of the capacitor. Here, if the contour of the insulating layer 6 is too large with respect to the effective area of the capacitor, the area ratio of the insulating layer 6 occupying a limited space on the alumina substrate 1 increases, so that the insulating layer 6 is formed on the alumina substrate 1. As a result, the effective area of the circuit element that can be obtained is reduced, and the area efficiency is reduced.
Conversely, when the contour of the insulating layer 6 is reduced to the last minute of the effective area of the capacitor, the insulating layer 6 may not be formed due to variations in mask accuracy used in each step described later.
There is a concern that the effective area of the capacitor cannot be formed within the outline of the capacitor. Therefore, in the present embodiment, in consideration of these points, the contour of the insulating layer 6 is set to be larger than the design value of the effective area of the capacitor by about 10 to 100 μm.

【0017】キャパシタ素子2の構成要素のうち、下部
電極7は第1下部電極層7aと第2下部電極層7bとの
2層構造であり、高Q値化を図るために全体の膜厚は
0.5〜5μmの範囲に設定されている。第1下部電極
層7aは絶縁層6上にスパッタ法により薄膜形成された
Ti/Cu等の金属膜からなり、第2下部電極層7bは
第1下部電極層7a上にメッキ法により薄膜形成された
Cu/Ni等の金属膜からなる。誘電体層8は下部電極
7の第1下部電極層7a上にスパッタ法やCVD法によ
り薄膜形成されたSiO等の誘電体膜からなり、この
誘電体層8は下部電極7(第1下部電極層7aと第2下
部電極層7b)の段差部分をカバーしている。上部電極
9も第1上部電極層9aと第2上部電極層9bとの2層
構造であり、高Q値化を図るために全体の膜厚は0.5
〜5μmの範囲に設定されている。第1上部電極層9a
は誘電体層8上にスパッタ法により薄膜形成されたTi
/Cu等の金属膜からなり、第2上部電極層9bは第1
上部電極層9a上にメッキ法により薄膜形成されたCu
/Ni等の金属膜からなる。
Of the constituent elements of the capacitor element 2, the lower electrode 7 has a two-layer structure of a first lower electrode layer 7a and a second lower electrode layer 7b. It is set in the range of 0.5 to 5 μm. The first lower electrode layer 7a is formed of a metal film such as Ti / Cu formed on the insulating layer 6 by sputtering, and the second lower electrode layer 7b is formed on the first lower electrode layer 7a by plating. And a metal film such as Cu / Ni. The dielectric layer 8 is formed of a dielectric film such as SiO 2 formed as a thin film on the first lower electrode layer 7a of the lower electrode 7 by a sputtering method or a CVD method, and the dielectric layer 8 is formed of the lower electrode 7 (first lower electrode 7). The step portion between the electrode layer 7a and the second lower electrode layer 7b) is covered. The upper electrode 9 also has a two-layer structure of the first upper electrode layer 9a and the second upper electrode layer 9b, and has a total thickness of 0.5 to increase the Q value.
It is set in the range of 55 μm. First upper electrode layer 9a
Is a thin film formed on the dielectric layer 8 by sputtering.
/ Cu or the like, and the second upper electrode layer 9b
Cu formed as a thin film on the upper electrode layer 9a by a plating method
/ Ni or other metal film.

【0018】抵抗素子3はアルミナ基板1上に順次積層
された抵抗層10と絶縁保護層11とで構成されてお
り、抵抗層10の両端は伝送線路5に接続されている。
抵抗層10は例えばTaSiOのように比抵抗が大き
めな抵抗材料からなり、アルミナ基板1の表面にスパッ
タ法により薄膜形成されている。絶縁保護層11はポジ
型のフォトレジストのような感光性高分子膜からなり、
抵抗層10の表面を覆うように形成されている。後述す
るように、キャパシタ素子2の下層の絶縁層6とこの絶
縁保護層11とは同じ工程で形成される。
The resistance element 3 is composed of a resistance layer 10 and an insulating protective layer 11 sequentially laminated on the alumina substrate 1, and both ends of the resistance layer 10 are connected to the transmission line 5.
The resistance layer 10 is made of a resistance material having a large specific resistance, such as TaSiO 2 , and is formed as a thin film on the surface of the alumina substrate 1 by a sputtering method. The insulating protective layer 11 is made of a photosensitive polymer film such as a positive photoresist,
It is formed so as to cover the surface of the resistance layer 10. As described later, the insulating layer 6 below the capacitor element 2 and the insulating protective layer 11 are formed in the same step.

【0019】インダクタ素子4はアルミナ基板1上に薄
膜形成された導体膜12とその両端を接続するボンディ
ングワイヤ13とで構成されており、導体膜12の両端
は伝送線路5に接続されている。導体膜12は角形渦巻
き状に形成されており、第1導体層12aと第2導体層
12bとの2層構造になっている。また、伝送線路5も
第1導体層5aと第2導体層5bとの2層構造であり、
これら導体膜12と伝送線路5は、前述したキャパシタ
素子2の下部電極7および上部電極9と同一材料からな
る。すなわち、第1導体層5a,12aはアルミナ基板
1上にスパッタ法により薄膜形成されたTi/Cu等の
金属膜からなり、第2導体層5b,12bは第1導体層
5a,12a上にそれぞれメッキ法により薄膜形成され
たCu/Ni等の金属膜からなる。
The inductor element 4 comprises a conductor film 12 formed on the alumina substrate 1 as a thin film and bonding wires 13 connecting both ends thereof. Both ends of the conductor film 12 are connected to the transmission line 5. The conductor film 12 is formed in a rectangular spiral shape, and has a two-layer structure of a first conductor layer 12a and a second conductor layer 12b. The transmission line 5 also has a two-layer structure of a first conductor layer 5a and a second conductor layer 5b.
The conductor film 12 and the transmission line 5 are made of the same material as the lower electrode 7 and the upper electrode 9 of the capacitor element 2 described above. That is, the first conductor layers 5a and 12a are made of a metal film such as Ti / Cu formed on the alumina substrate 1 by a sputtering method, and the second conductor layers 5b and 12b are formed on the first conductor layers 5a and 12a, respectively. It is made of a metal film such as Cu / Ni formed as a thin film by a plating method.

【0020】次に、上記の如く構成された電子回路基板
の製造工程について、主としてキャパシタ素子2と抵抗
素子3の工程を図3と図4を用いて説明する。
Next, the steps of manufacturing the electronic circuit board configured as described above will be described mainly with reference to FIG. 3 and FIG.

【0021】まず、アルミナ基板1の表面にスパッタ法
によりTaSiOを成膜し、これをフォトレジストを
パターニングした後にRIE法でエッチングすることに
より、図3(a)に示すように、アルミナ基板1上に矩
形状の抵抗層10を形成する。この場合、TaSiO
は比抵抗が大きめな抵抗材料で、抵抗層10の膜厚を十
分に厚くしても所望の抵抗値が得られるため、アルミナ
基板1上に抵抗層10を直接形成したとしても、アルミ
ナ基板1の表面の微小な凹凸によって抵抗値が著しく変
動することはない。
First, a film of TaSiO 2 is formed on the surface of the alumina substrate 1 by a sputtering method, which is patterned by a photoresist and then etched by an RIE method, as shown in FIG. A rectangular resistance layer 10 is formed thereon. In this case, TaSiO 2
Is a resistance material having a large specific resistance, and a desired resistance value can be obtained even if the film thickness of the resistance layer 10 is sufficiently large. Therefore, even if the resistance layer 10 is directly formed on the alumina substrate 1, The resistance value does not fluctuate significantly due to minute irregularities on the surface.

【0022】次いで、抵抗層10の上からアルミナ基板
1の全面にポジ型のフォトレジスト(クラリアント社
製:AZ−P4620)をスピンコートし、これをマス
クを用いて露光/現像して所望形状にパターニングした
後、さらにキュアー処理(240°C−60分)するこ
とにより、図3(b)に示すように、アルミナ基板1上
の所定部位に絶縁層6を形成すると共に抵抗層10上に
絶縁保護層11を形成する。
Next, a positive type photoresist (AZ-P4620, manufactured by Clariant) is spin-coated on the entire surface of the alumina substrate 1 from above the resistance layer 10, and this is exposed / developed using a mask to obtain a desired shape. After patterning, a further curing treatment (240 ° C.-60 minutes) forms an insulating layer 6 on a predetermined portion of the alumina substrate 1 and an insulating layer on the resistance layer 10 as shown in FIG. The protection layer 11 is formed.

【0023】次いで、図3(c)に示すように、絶縁層
6と絶縁保護層11の上からアルミナ基板1の全面にス
パッタ法によりTi(0.1μm)とCu(0.1μ
m)を順次成膜してTi/Cu層を形成した後、このT
i/Cu層上にポジ型のフォトレジスト(クラリアント
社製:AZ−P4620)をスピンコートし、このフォ
トレジストをマスクを用いて露光/現像することによ
り、図3(d)に示すように所望形状のレジストパター
ンを形成する。さらに、図3(e)に示すように、Ti
/Cu層上に電解メッキ法によりCu(3μm)とNi
(0.3μm)を順次成膜してCu/Ni層を形成した
後、図3(f)に示すようにレジストパターンを剥離
し、しかる後、ドライエッチング(ミリング法)により
Ti/Cu層をエッチングする。これにより、図3
(g)示すように、アルミナ基板1上に第1下部電極層
7aと第2下部電極層7bからなる下部電極7が形成さ
れると共に、この下部電極7の引き回しパターンである
伝送線路5(第1導体層5aと第2導体層5b)も同時
に形成される。
Next, as shown in FIG. 3C, Ti (0.1 μm) and Cu (0.1 μm) are formed on the entire surface of the alumina substrate 1 from above the insulating layer 6 and the insulating protective layer 11 by sputtering.
m) are sequentially formed to form a Ti / Cu layer.
A positive photoresist (AZ-P4620, manufactured by Clariant) is spin-coated on the i / Cu layer, and the photoresist is exposed / developed using a mask to obtain a desired photoresist as shown in FIG. A resist pattern having a shape is formed. Further, as shown in FIG.
/ Cu (3 μm) and Ni on the Cu layer by electrolytic plating
(0.3 μm) is sequentially formed to form a Cu / Ni layer, and then the resist pattern is peeled off as shown in FIG. 3F. Thereafter, the Ti / Cu layer is formed by dry etching (milling method). Etch. As a result, FIG.
As shown in (g), a lower electrode 7 composed of a first lower electrode layer 7a and a second lower electrode layer 7b is formed on an alumina substrate 1, and a transmission line 5 (the The first conductor layer 5a and the second conductor layer 5b) are simultaneously formed.

【0024】次に、下部電極7と絶縁保護層11の上か
らスパッタ法によりSiO(0.3μm)を成膜し、
このSiO層をポジ型のフォトレジスト(東京応化社
製:OFPR−7450)をパターニングした後にRI
E法でエッチングすることにより、図4(a)に示すよ
うに、下部電極7の表面と側面からアルミナ基板1にわ
たって連続する誘電体層8を形成する。
Next, a film of SiO 2 (0.3 μm) is formed on the lower electrode 7 and the insulating protective layer 11 by sputtering.
After patterning this SiO 2 layer with a positive photoresist (OFPR-7450 manufactured by Tokyo Ohka Co., Ltd.), RI
As shown in FIG. 4A, a dielectric layer 8 is formed over the alumina substrate 1 from the surface and side surfaces of the lower electrode 7 by etching using the E method.

【0025】次に、図4(b)に示すように、誘電体層
8と絶縁保護層11の上からスパッタ法によりTi
(0.1μm)とCu(0.1μm)を順次成膜してT
i/Cu層を形成した後、このTi/Cu層上にポジ型
のフォトレジスト(クラリアント社製:AZ−P462
0)をスピンコートし、このフォトレジストを露光/現
像することにより、図4(c)に示すように所望形状の
レジストパターンを形成する。さらに、図4(d)に示
すように、Ti/Cu層上に電解メッキ法によりCu
(3μm)とNi(0.3μm)を順次成膜してCu/
Ni層を形成した後、図4(e)に示すようにレジスト
パターンを剥離する。最後、ドライエッチング(ミリン
グ法)によりTi/Cu層をエッチングすることによ
り、図4(f)示すように、第1上部電極層9aと第2
上部電極層9bからなる上部電極9が形成されると共
に、この上部電極9と抵抗層10の引き回しパターンで
ある伝送線路5(第1導体層5aと第2導体層5b)も
同時に形成される。
Next, as shown in FIG. 4B, a Ti layer is formed on the dielectric layer 8 and the insulating protective layer 11 by sputtering.
(0.1 μm) and Cu (0.1 μm) are sequentially formed and T
After forming the i / Cu layer, a positive photoresist (AZ-P462, manufactured by Clariant) is formed on the Ti / Cu layer.
0), and the photoresist is exposed / developed to form a resist pattern having a desired shape as shown in FIG. 4 (c). Further, as shown in FIG. 4 (d), Cu
(3 μm) and Ni (0.3 μm) are sequentially formed to form Cu /
After forming the Ni layer, the resist pattern is peeled off as shown in FIG. Finally, by etching the Ti / Cu layer by dry etching (milling method), the first upper electrode layer 9a and the second upper electrode layer 9a are etched as shown in FIG.
The upper electrode 9 composed of the upper electrode layer 9b is formed, and the transmission line 5 (the first conductor layer 5a and the second conductor layer 5b), which is a routing pattern of the upper electrode 9 and the resistance layer 10, is formed at the same time.

【0026】なお、以上の説明ではインダクタ素子3の
製造工程について省略してあるが、このインダクタ素子
3の導体膜12は上部電極9や伝送線路5と同一の工程
で形成することができる。すなわち、図4(b)〜図4
(f)に示した各工程において、Ti/Cu層とCu/
Ni層をレジストパターン等を用いて所望形状にパター
ニングすれば、第1導体層12aと第2導体層12bか
らなるインダクタ素子3の導体膜12をアルミナ基板1
上に形成することができる。したがって、アルミナ基板
1上にこれらの各種回路素子2〜4や伝送線路5を薄膜
形成した後、インダクタ素子3の導体膜12にボンディ
ングワイヤ13を接続することにより、図1と図2に示
すような電子回路基板を得ることができる。
In the above description, the manufacturing process of the inductor element 3 is omitted, but the conductor film 12 of the inductor element 3 can be formed in the same process as the upper electrode 9 and the transmission line 5. That is, FIGS.
In each step shown in (f), the Ti / Cu layer and the Cu /
If the Ni layer is patterned into a desired shape using a resist pattern or the like, the conductor film 12 of the inductor element 3 composed of the first conductor layer 12a and the second conductor layer 12b is
Can be formed on. Therefore, after forming these various circuit elements 2 to 4 and the transmission line 5 on the alumina substrate 1 as a thin film, the bonding wire 13 is connected to the conductor film 12 of the inductor element 3 as shown in FIGS. A simple electronic circuit board can be obtained.

【0027】このように第1の実施形態例に係る電子回
路基板によれば、アルミナ基板1上の一部に形成した絶
縁層6によってアルミナ基板1の表面の微小な凹凸を平
滑化し、この絶縁層6上に下部電極7と誘電体層8およ
び上部電極9が順次積層されたキャパシタ素子2を薄膜
形成したため、下部電極7上に誘電体層8を均一な膜厚
で形成することができ、キャパシタ素子2のブレイクダ
ウン電圧の低下を防止することができる。一方、抵抗素
子3の抵抗層10とインダクタ素子4の導体膜12およ
び伝送線路5については、絶縁層6の形成されていない
アルミナ基板1の表面に薄膜形成したため、誘電損失の
大きい絶縁膜6はこれら抵抗素子3とインダクタ素子4
および伝送線路5に悪影響を与えず、高周波特性の劣化
を防止することができる。また、キャパシタ素子2の下
層の絶縁層6と抵抗層10の表面を覆う絶縁保護層11
とが同じ材料を用いて同一工程で形成されているため、
その分、製造工程を簡略化することができる。
As described above, according to the electronic circuit board of the first embodiment, the insulating layer 6 formed on a part of the alumina substrate 1 smoothes out minute irregularities on the surface of the alumina substrate 1, Since the capacitor element 2 in which the lower electrode 7, the dielectric layer 8, and the upper electrode 9 are sequentially laminated on the layer 6 is formed as a thin film, the dielectric layer 8 can be formed on the lower electrode 7 with a uniform film thickness. It is possible to prevent the breakdown voltage of the capacitor element 2 from lowering. On the other hand, the resistive layer 10 of the resistive element 3, the conductive film 12 of the inductor element 4, and the transmission line 5 are formed on the surface of the alumina substrate 1 where the insulating layer 6 is not formed. These resistance element 3 and inductor element 4
In addition, it is possible to prevent high-frequency characteristics from deteriorating without adversely affecting the transmission line 5. Further, an insulating protective layer 11 covering the surface of the insulating layer 6 below the capacitor element 2 and the surface of the resistance layer 10.
Are formed in the same process using the same material,
To that extent, the manufacturing process can be simplified.

【0028】図5は第2の実施形態例に係る電子回路基
板の要部平面図、図6は図5のB−B線に沿う断面図で
あり、図1と図2に対応する部分には同一符号を付して
ある。
FIG. 5 is a plan view of a main part of an electronic circuit board according to the second embodiment, and FIG. 6 is a cross-sectional view taken along the line BB of FIG. 5, showing portions corresponding to FIGS. Are denoted by the same reference numerals.

【0029】本実施形態例が前述した第1の実施形態例
と相違する点は、抵抗素子3の抵抗層10としてTa
Nのように比抵抗が小さめな材料を用い、この抵抗層1
0の下層にも絶縁層6を形成したことにあり、それ以外
の構成は基本的に同じである。すなわち、キャパシタ素
子2の下部電極7と抵抗素子3の抵抗層10とはそれぞ
れアルミナ基板1の表面に部分的に形成された絶縁層6
上に薄膜形成されており、それ以外のインダクタ素子4
と伝送線路5はアルミナ基板1上に薄膜形成されてい
る。抵抗素子3の抵抗層10はTaNのように比抵抗
が小さめな抵抗材料からなり、アルミナ基板1の表面に
絶縁層6を部分的に形成した後、絶縁層6の上からスパ
ッタ法によりTaNを成膜し、これをフォトレジスト
をパターニングした後にRIE法でエッチングすること
により形成される。この場合、Ta NはTaSiO
よりも比抵抗が著しく小さく、所望の抵抗値を得るため
に抵抗層10の膜厚を非常に薄くしてあるが、抵抗層1
0の下層に形成した絶縁層6によってアルミナ基板1の
表面の微小な凹凸が平坦化されているため、抵抗値が著
しく変動することはない。なお、絶縁層6上に抵抗層1
0を薄膜形成する関係上、抵抗層10の表面を覆う絶縁
保護層11は絶縁層6と別工程で形成する必要がある。
This embodiment is the first embodiment described above.
The difference from this is that the resistance layer 10 of the resistance element 3 is Ta.2
A material having a small specific resistance, such as N, is used.
That the insulating layer 6 was also formed under the layer 0.
Is basically the same. That is, the capacitor element
The lower electrode 7 of the element 2 and the resistance layer 10 of the resistance element 3 are
Insulating layer 6 partially formed on the surface of alumina substrate 1
The other inductor elements 4 are formed on the thin film.
And the transmission line 5 are formed as a thin film on the alumina substrate 1.
You. The resistance layer 10 of the resistance element 3 is Ta2Specific resistance like N
Is made of a small resistance material, and the surface of the alumina substrate 1
After the insulating layer 6 is partially formed, the spa
Ta by Tatta method2N is deposited and this is
Etching by RIE after patterning
Formed by In this case, Ta 2N is TaSiO2
Has a significantly lower specific resistance than
Although the thickness of the resistance layer 10 is very thin,
0 of the alumina substrate 1 by the insulating layer 6 formed below
Since the minute irregularities on the surface are flattened, the resistance value is
It does not fluctuate. Note that the resistance layer 1 is formed on the insulating layer 6.
Insulation covering the surface of the resistive layer 10 because a thin film of 0 is formed.
The protective layer 11 needs to be formed in a step different from that of the insulating layer 6.

【0030】このように構成された電子回路基板にあっ
ては、アルミナ基板1の表面に部分的に形成した絶縁層
6上にキャパシタ素子2と抵抗素子3を薄膜形成したた
め、キャパシタ素子2のブレイクダウン電圧が低下する
ことを防止でき、しかも、抵抗素子3の抵抗層10とし
てTaNのように比抵抗が小さい抵抗材料を用いたに
も拘らず、抵抗値のバラツキを防止することができる。
また、抵抗素子3の下層の絶縁層6によって高周波特性
は若干劣化するものの、それ以外のインダクタ素子4と
伝送線路5をアルミナ基板1上に薄膜形成したため、誘
電損失の大きい絶縁膜6がインダクタ素子4や伝送線路
5に悪影響を与えず、高周波特性の著しい劣化を防止す
ることができる。
In the electronic circuit board configured as described above, the capacitor element 2 and the resistor element 3 are formed on the insulating layer 6 partially formed on the surface of the alumina substrate 1 so that the capacitor element 2 breaks. The down voltage can be prevented from lowering, and the resistance value can be prevented from varying even though a resistance material having a small specific resistance such as Ta 2 N is used for the resistance layer 10 of the resistance element 3. .
Although the high-frequency characteristics are slightly degraded by the insulating layer 6 below the resistance element 3, the other inductor element 4 and the transmission line 5 are formed on the alumina substrate 1 in a thin film, so that the insulating film 6 having a large dielectric loss is formed by the inductor element. 4 and the transmission line 5 are not adversely affected, and remarkable deterioration of high-frequency characteristics can be prevented.

【0031】[0031]

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
The present invention is embodied in the form described above and has the following effects.

【0032】アルミナ基板の表面に感光性高分子膜をコ
ーティングした後、この感光性高分子膜を所望のパター
ン形状に露光/現像して絶縁層を形成し、この絶縁層上
に下部電極と誘電体層および上部電極を順次積層してキ
ャパシタ素子を薄膜状に形成すると共に、アルミナ基板
の表面に少なくともインダクタ素子と伝送線路をそれぞ
れ薄膜状に形成して電子回路基板を製造すると、アルミ
ナ基板の表面の微小な凹凸が絶縁層によって平滑化され
るため、絶縁層上に薄膜状に形成したキャパシタ素子の
ブレイクダウン電圧が低下することを防止でき、また、
誘電損失の大きい絶縁膜がインダクタ素子や伝送線路に
悪影響を与えないため、高周波特性の劣化を防止するこ
とができる。
After coating the surface of the alumina substrate with a photosensitive polymer film, the photosensitive polymer film is exposed / developed into a desired pattern to form an insulating layer, and a lower electrode and a dielectric are formed on the insulating layer. When an electronic circuit board is manufactured by sequentially laminating a body layer and an upper electrode to form a capacitor element in the form of a thin film and forming at least an inductor element and a transmission line in the form of a thin film on the surface of the alumina substrate, the surface of the alumina substrate is Since the minute irregularities of the above are smoothed by the insulating layer, it is possible to prevent the breakdown voltage of the capacitor element formed in a thin film on the insulating layer from decreasing, and
Since the insulating film having a large dielectric loss does not adversely affect the inductor element and the transmission line, it is possible to prevent the high-frequency characteristics from deteriorating.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施形態例に係る電子回路基板
の要部平面図である。
FIG. 1 is a plan view of a main part of an electronic circuit board according to a first embodiment of the present invention.

【図2】図1のA−A線に沿う断面図である。FIG. 2 is a sectional view taken along line AA of FIG.

【図3】電子回路基板の製造工程を示す説明図である。FIG. 3 is an explanatory diagram illustrating a manufacturing process of the electronic circuit board.

【図4】電子回路基板の製造工程を示す説明図である。FIG. 4 is an explanatory view illustrating a manufacturing process of the electronic circuit board.

【図5】本発明の第2の実施形態例に係る電子回路基板
の要部平面図である。
FIG. 5 is a plan view of a main part of an electronic circuit board according to a second embodiment of the present invention.

【図6】図5のB−B線に沿う断面図である。FIG. 6 is a sectional view taken along line BB of FIG. 5;

【符号の説明】[Explanation of symbols]

1 アルミナ基板 2 キャパシタ素子 3 抵抗素子 4 インダクタ素子 5 伝送線路 5a 第1導体層 5b 第2導体層 6 絶縁層 7 下部電極 7a 第1下部電極層 7b 第2下部電極層 8 誘電体層 9 上部電極 9a 第1上部電極層 9b 第2上部電極層 10 抵抗層 11 絶縁保護層 12 導体膜 12a 第1導体層 12b 第2導体層 13 ボンディングワイヤ DESCRIPTION OF SYMBOLS 1 Alumina substrate 2 Capacitor element 3 Resistance element 4 Inductor element 5 Transmission line 5a First conductor layer 5b Second conductor layer 6 Insulating layer 7 Lower electrode 7a First lower electrode layer 7b Second lower electrode layer 8 Dielectric layer 9 Upper electrode 9a first upper electrode layer 9b second upper electrode layer 10 resistive layer 11 insulating protective layer 12 conductive film 12a first conductive layer 12b second conductive layer 13 bonding wire

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01G 4/33 H01G 4/06 102 (72)発明者 徳田 満 東京都大田区雪谷大塚町1番7号 アルプ ス電気株式会社内 Fターム(参考) 4E351 AA07 BB03 BB05 BB09 BB32 CC03 CC16 DD01 GG07 5E032 BA09 BA14 BB01 CC16 CC18 5E062 DD01 5E070 AA01 AB03 AB07 CB12 5E082 AB03 BB05 BC35 EE05 EE18 EE19 EE26 EE37 EE39 FG03 FG22 FG27 FG42 KK01 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01G 4/33 H01G 4/06 102 (72) Inventor Mitsuru Tokuda 1-7 Yukitani Otsukacho, Ota-ku, Tokyo Alps Electric Co., Ltd. F term (reference) 4E351 AA07 BB03 BB05 BB09 BB32 CC03 CC16 DD01 GG07 5E032 BA09 BA14 BB01 CC16 CC18 5E062 DD01 5E070 AA01 AB03 AB07 CB12 5E082 AB03 BB05 BC35 EE05 EE18 FG37

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 アルミナ基板の表面に感光性高分子膜を
コーティングした後、この感光性高分子膜を所望のパタ
ーン形状に露光/現像して絶縁層を形成する工程と、前
記絶縁層上に下部電極と誘電体層および上部電極を順次
積層してキャパシタ素子を薄膜状に形成する工程と、前
記アルミナ基板の表面にインダクタ素子と伝送線路をそ
れぞれ薄膜状に形成する工程とを具備することを特徴と
する電子回路基板の製造方法。
A step of coating a surface of an alumina substrate with a photosensitive polymer film, and exposing / developing the photosensitive polymer film into a desired pattern to form an insulating layer; Forming a capacitor element in a thin film by sequentially laminating a lower electrode, a dielectric layer, and an upper electrode; and forming a inductor element and a transmission line in a thin film on the surface of the alumina substrate, respectively. A method for manufacturing an electronic circuit board.
【請求項2】 請求項1の記載において、前記感光性高
分子膜がポジ型のフォトレジストからなることを特徴と
する電子回路基板の製造方法。
2. The method according to claim 1, wherein said photosensitive polymer film is made of a positive photoresist.
【請求項3】 請求項1または2の記載において、前記
アルミナ基板の表面にTaSiOからなる抵抗層を薄
膜状に形成する工程を具備することを特徴とする電子回
路基板の製造方法。
3. The method for manufacturing an electronic circuit board according to claim 1, further comprising a step of forming a resistive layer made of TaSiO 2 in a thin film on the surface of the alumina substrate.
【請求項4】 請求項3の記載において、前記抵抗層の
表面に感光性高分子膜からなる絶縁保護層が形成されて
おり、この絶縁保護層と前記絶縁層とを同一工程で形成
することを特徴とする電子回路基板の製造方法。
4. The method according to claim 3, wherein an insulating protective layer made of a photosensitive polymer film is formed on the surface of the resistance layer, and the insulating protective layer and the insulating layer are formed in the same step. A method for manufacturing an electronic circuit board, comprising:
【請求項5】 請求項1または2の記載において、前記
絶縁層上にTaNからなる抵抗層を薄膜状に形成する
工程を具備することを特徴とする電子回路基板の製造方
法。
5. The method according to claim 1, further comprising the step of forming a resistive layer made of Ta 2 N on the insulating layer in a thin film shape.
JP2000216235A 2000-07-17 2000-07-17 Manufacturing method for electronic circuit board Withdrawn JP2002033560A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000216235A JP2002033560A (en) 2000-07-17 2000-07-17 Manufacturing method for electronic circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000216235A JP2002033560A (en) 2000-07-17 2000-07-17 Manufacturing method for electronic circuit board

Publications (1)

Publication Number Publication Date
JP2002033560A true JP2002033560A (en) 2002-01-31

Family

ID=18711530

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000216235A Withdrawn JP2002033560A (en) 2000-07-17 2000-07-17 Manufacturing method for electronic circuit board

Country Status (1)

Country Link
JP (1) JP2002033560A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2397173A (en) * 2002-12-30 2004-07-14 Motorola Inc Distributive Capacitor for High Density Applications.
JP2009164220A (en) * 2007-12-28 2009-07-23 Fujitsu Media Device Kk Electronic component
JP2009164219A (en) * 2007-12-28 2009-07-23 Fujitsu Media Device Kk Method of manufacturing electronic device
JP2009283946A (en) * 2003-02-12 2009-12-03 Moog Inc Torque motor
TWI552174B (en) * 2014-01-02 2016-10-01 矽品精密工業股份有限公司 Electrical circuit structure

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2397173A (en) * 2002-12-30 2004-07-14 Motorola Inc Distributive Capacitor for High Density Applications.
GB2397173B (en) * 2002-12-30 2005-04-20 Motorola Inc Distributive capacitor for high density applications
JP2009283946A (en) * 2003-02-12 2009-12-03 Moog Inc Torque motor
JP2009164220A (en) * 2007-12-28 2009-07-23 Fujitsu Media Device Kk Electronic component
JP2009164219A (en) * 2007-12-28 2009-07-23 Fujitsu Media Device Kk Method of manufacturing electronic device
US8221962B2 (en) 2007-12-28 2012-07-17 Taiyo Yuden Co., Ltd. Method of manufacturing electronic device
TWI552174B (en) * 2014-01-02 2016-10-01 矽品精密工業股份有限公司 Electrical circuit structure

Similar Documents

Publication Publication Date Title
US7079371B2 (en) Capacitor device, electronic parts packaging structure, and method of manufacturing the capacitor device
JP3755453B2 (en) Inductor component and method for adjusting inductance value thereof
US6552384B2 (en) Thin-film capacitor element and electronic circuit board on which thin-film capacitor element is formed
JPH11126976A (en) Laminated structure body of printed circuit board
JP3934366B2 (en) Method for manufacturing thin film capacitor element
JP4984855B2 (en) Thin film chip resistor, thin film chip capacitor, and thin film chip inductor manufacturing method
JP3759381B2 (en) Electronic circuit board
JP2002033560A (en) Manufacturing method for electronic circuit board
JPH0653660A (en) Flattening of wiring layers
JPH1197243A (en) Electronic component and its manufacture
US7005722B2 (en) RC terminator and production method therefor
US7872853B2 (en) Thin film capacitor, manufacturing method of the same, and electronic component
JP2007281278A (en) Thin film capacitor
JP2002025854A (en) Thin-film capacitor
JPH09199365A (en) Manufacture of high-frequency inductor
JP2001345205A (en) Method of forming thin-film resistor element in printed board, thin-film resistor element and thin-film capacitor element
JP2003017301A (en) Thin film resistance element and method of fabricating the element
JP2003017324A (en) Thin-film inductor element and its manufacturing method
WO2022181323A1 (en) Electronic component
JP3144596B2 (en) Thin film electronic component and method of manufacturing the same
JPH07131155A (en) Manufacture of multilayer interconnection substrate, and multilayer interconnection substrate
JP4178896B2 (en) LR composite parts
JP7443734B2 (en) electronic components
JP2003059725A (en) Lr composite component
JPH10135077A (en) Thin film capacitor

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050802

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20050831