JP2002032729A - トランスポンダシステム及びその通信用回路素子 - Google Patents

Abstract

(57)【要約】 【課題】 データの記憶容量を削減できるトランスポン
ダシステム及びその通信用回路素子を提供する。 【解決手段】 トランスポンダ１０において、ディジタ
ル情報の４ビットを処理単位とすると共に、この４ビッ
トの情報をメモリ１４の１バイトを用いて記憶する。こ
れにより、従来１ビットの情報をメモリの１バイトを用
い記憶していたときに比べて一定容量のメモリに記憶で
きる情報量を増大することができる。さらに、前記イン
タロゲータとの間における授受情報を４ビットを処理単
位として通信を行うため、メモリ１４の１バイトから読
み出した情報ごとに送信処理を行うことができるので回
路構成を簡略化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信のデータ量を
低減可能なトランスポンダシステム及びその通信用回路
素子に関するものである。

【０００２】

【従来の技術】近年、トランスポンダを用いた他種のシ
ステムが開発され或いは使用されている。本願出願人も
商品管理装置（特開平９−１６７２８５号公報）や、バ
ーコードラベル（特開平９−１５３１２３号公報）、タ
イヤ生産管理方法（特開平１０−０００７００号公報）
などのトランスポンダシステムを提案している。

【０００３】これらのトランスポンダシステムでは、ト
ランスポンダを商品や製品に付設し、トランスポンダ内
に設けられたメモリに記録されている情報をインタロゲ
ータによってワイヤレスに読み出すことによりその商品
や製品に関する情報を得ることができる。さらに、トラ
ンスポンダに書き換え可能なメモリを設け、インタロゲ
ータからの書き込み命令によって新たな情報を加えたり
情報の書き換えを行うことも可能である。

【０００４】また、上記トランスポンダは商品や製品に
付設された状態で市場に出されることもあるので、電源
として電池を用いず、インタロゲータからの質問信号の
電波のエネルギーを蓄電器に充電し、この充電されたエ
ネルギーによって動作するものが多く用いられる。

【０００５】

【発明が解決しようとする課題】しかしながら、製品の
種類によっては生産管理情報や流通情報、リサイクル情
報など多くの情報をトランスポンダのメモリに記憶させ
ておくこと或いは追記することが、望まれることがあっ
た。このため、トランスポンダとインタロゲータとの間
の通信データの容量が多くなると、トランスポンダにお
いては蓄電器に充電されたエネルギーによって全記憶デ
ータの送信が困難になる。これを回避するために蓄電器
の容量を大きく設定するとトランスポンダの形状が大型
化してしまう。さらに、データ量が多くなるとトランス
ポンダに内蔵するメモリの容量が増加し、これによって
もトランスポンダの形状が大型化してしまう。例えば、
従来例のトランスポンダにおいては、図６に示すように
メモリの１バイト（８ビット）に通信データの１ビット
分の情報を書き込んでいた。

【０００６】本発明の目的は上記の問題点に鑑み、デー
タの記憶容量を削減できるトランスポンダシステム及び
その通信用回路素子を提供することである。

【０００７】

【課題を解決するための手段】本発明は上記の目的を達
成するために請求項１では、インタロゲータとトランス
ポンダとの間でワイヤレスでディジタル情報の通信を行
い、前記トランスポンダが前記インタロゲータから送信
された質問信号を受信したときに応答信号を送信するト
ランスポンダシステムにおいて、前記トランスポンダ
は、ディジタル情報の２ビット以上８ビット以下のビッ
ト数の情報をメモリの１バイトを用いて記憶すると共
に、前記インタロゲータとの間における授受情報を前記
ビット数を処理単位として通信を行うトランスポンダシ
ステムを提案する。

【０００８】該トランスポンダシステムによれば、前記
トランスポンダにおいて、ディジタル情報の２ビット以
上８ビット以下のビット数の情報がメモリの１バイトを
用いて記憶されるので、従来１ビットの情報をメモリの
１バイトを用い記憶していたときに比べて一定容量のメ
モリに記憶できる情報量を増大することができる。さら
に、前記インタロゲータとの間における授受情報を前記
ビット数を処理単位として通信を行うため、メモリの１
バイトから読み出した情報ごとに送信処理を行うことが
できるので、回路構成を簡略化できる。

【０００９】また、請求項２では、請求項１に記載のト
ランスポンダシステムにおいて、前記処理単位のビット
数が４ビットであるトランスポンダシステムを提案す
る。

【００１０】該トランスポンダシステムによれば、前記
処理単位のビット数を４ビットにしたため、情報をヘキ
サ形式で処理することができるので処理を簡略化するこ
とができる。

【００１１】また、請求項３では、請求項１に記載のト
ランスポンダシステムにおいて、前記トランスポンダ
は、書き換え可能なメモリと、前記インタロゲータから
書き込み命令と共に書き込み対象情報を受信したときに
書き込み対象情報を前記処理単位のビット数の情報を前
記メモリの１バイトに書き込む手段とを備えているトラ
ンスポンダシステムを提案する。

【００１２】該トランスポンダシステムによれば、前記
トランスポンダは、インタロゲータから受信した書き込
み対象情報を書き換え可能なメモリに書き込むことがで
き、この書き込みにおいても書き込み対象情報における
前記処理単位のビット数毎にメモリの１バイトに書き込
む。

【００１３】また、請求項４では、インタロゲータとの
間でワイヤレスでディジタル情報の通信を行い、前記イ
ンタロゲータから送信された質問信号を受信したときに
応答信号を送信するトランスポンダにおいて、２ビット
以上８ビット以下のビット数の情報をメモリの１バイト
を用いて記憶する手段と、前記インタロゲータとの間に
おける授受情報を前記ビット数を処理単位として通信を
行う手段とを備えているトランスポンダを提案する。

【００１４】該トランスポンダによれば、ディジタル情
報の２ビット以上８ビット以下のビット数の情報がメモ
リの１バイトを用いて記憶されるので、従来１ビットの
情報をメモリの１バイトを用い記憶していたときに比べ
て一定容量のメモリに記憶できる情報量を増大すること
ができる。さらに、前記インタロゲータとの間における
授受情報を前記ビット数を処理単位として通信を行うた
め、メモリの１バイトから読み出した情報ごとに送信処
理を行うことができるので、回路構成を簡略化できる。

【００１５】また、請求項５では、請求項４に記載のト
ランスポンダにおいて、前記処理単位のビット数が４ビ
ットであるトランスポンダを提案する。

【００１６】該トランスポンダによれば、前記処理単位
のビット数を４ビットにしたため、情報をヘキサ形式で
処理することができるので処理を簡略化することができ
る。

【００１７】また、請求項６では、請求項４に記載のト
ランスポンダにおいて、書き換え可能なメモリと、前記
インタロゲータから書き込み命令と共に書き込み対象情
報を受信したときに書き込み対象情報を前記処理単位の
ビット数ごとに前記メモリの１バイトに書き込む手段と
を備えているトランスポンダを提案する。

【００１８】該トランスポンダによれば、前記トランス
ポンダは、インタロゲータから受信した書き込み対象情
報を書き換え可能なメモリに書き込むことができ、この
書き込みにおいても書き込み対象情報における前記処理
単位のビット数毎にメモリの１バイトに書き込む。

【００１９】また、請求項７では、インタロゲータとト
ランスポンダとの間でワイヤレスでディジタル情報の通
信を行い、前記トランスポンダが前記インタロゲータか
ら送信された質問信号を受信したときに応答信号を送信
するトランスポンダシステムに用いる通信用回路素子で
あって、２ビット以上８ビット以下のビット数を処理単
位とした送信信号を生成する送信信号生成回路を備えて
いる通信用回路素子を提案する。

【００２０】該通信用回路素子によれば、前記インタロ
ゲータとトランスポンダとの間において前記ビット数を
処理単位として容易に通信を行えるトランスポンダ或い
はインタロゲータを容易に構成することができると共に
回路構成を簡略化できる。

【００２１】また、請求項８では、インタロゲータとト
ランスポンダとの間でワイヤレスでディジタル情報の通
信を行い、前記トランスポンダが前記インタロゲータか
ら送信された質問信号を受信したときに応答信号を送信
するトランスポンダシステムに用いる通信用回路素子で
あって、２ビット以上８ビット以下のビット数を処理単
位とした受信信号から受信データを再生する再生回路を
備えている通信用回路素子を提案する。

【００２２】該通信用回路素子によれば、前記インタロ
ゲータとトランスポンダとの間において前記ビット数を
処理単位として容易に通信を行えるトランスポンダ或い
はインタロゲータを容易に構成することができると共に
回路構成を簡略化できる。

【００２３】また、請求項９では、請求項８に記載の通
信用回路素子において、２ビット以上８ビット以下のビ
ット数を処理単位とした送信信号を生成する送信信号生
成回路を備えている通信用回路素子を提案する。

【００２４】該通信用回路素子によれば、前記インタロ
ゲータとトランスポンダとの間において前記ビット数を
処理単位として容易に通信を行えるトランスポンダ或い
はインタロゲータを容易に構成することができると共に
回路構成をさらに簡略化できる。

【００２５】また、請求項１０では、請求項７乃至９の
何れかに記載の通信用回路素子において、半導体集積回
路チップからなる通信用回路素子を提案する。

【００２６】該通信用回路素子によれば、半導体集積回
路チップからなるので小型のトランスポンダ或いはイン
タロゲータを容易に構成することができる。

【００２７】また、請求項１１では、請求項７乃至９の
何れかに記載の通信用回路素子において、前記処理単位
のビット数が４ビットである通信用回路素子を提案す
る。

【００２８】該通信用回路素子によれば、前記処理単位
のビット数が４ビットであるため、素子の外部回路にお
いて情報をヘキサ形式で処理することができるので、外
部回路の構成及び処理を簡略化することができる。

【００２９】また、請求項１２では、請求項７乃至９の
何れかに記載の通信用回路素子において、前記送信信号
を送信する送信回路を含んでいる通信用回路素子を提案
する。

【００３０】該通信用回路素子によれば、送信回路も含
むため、トランスポンダやインタロゲータを構成する際
に外部回路の構成を簡略化することができると共に装置
を小型化することができる。

【００３１】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。

【００３２】図１は本発明の第１の実施形態のトランス
ポンダシステムにおけるトランスポンダの構成を示すブ
ロック図である。図において、１０はトランスポンダ
で、トランスポンダ本体１０ａとアンテナ１０ｂとから
構成され、トランスポンダ本体１０ａはアンテナ切替器
１１、整流回路１２、周知のＣＰＵ１３、メモリ１４、
送信部１５から構成されている。

【００３３】アンテナ切替器１１は、例えば電子スイッ
チ等から構成され、整流回路１２或いは送信部１５の何
れか一方をアンテナ１０ｂと接続するためのものであ
り、ＣＰＵ１３から出力される制御信号によって接続切
替が行われる。

【００３４】整流回路１２は、ダイオード１２１，１２
２と、コンデンサ１２３、抵抗器１２４から構成され、
周知の全波整流回路を形成している。この整流回路１２
の入力側にはアンテナ切替器１１を介してアンテナ１０
ｂが接続されている。整流回路１２は、インタロゲータ
からの質問信号を受信してアンテナ１０ｂに誘起した高
周波電流を整流して直流電流に変換し、これをＣＰＵ１
３、メモリ１４及び送信部１５の駆動電源として出力す
るものである。

【００３５】ＣＰＵ１３は、電源が供給されて駆動する
とＥＥＰＲＯＭ（electrically erasable programmable
read-only memory）等の電気的に書き換え可能な不揮
発性の半導体メモリ１４内に記憶されている識別情報と
応答情報を１バイト毎に読み出して送信部１５に出力す
る。上記識別情報はトランスポンダ１０に固有の識別情
報であり、トランスポンダ１０の製造時にメモリ１４内
の書き換え不可に指定された領域に予め記憶されてい
る。

【００３６】メモリ１４は、図２に示すように１つのア
ドレスに１バイト（８ビット）のディジタル情報を記憶
できるようになっている。本実施形態では実際に情報が
記録されるのは１バイトのうちの下４ビットであり、４
ビットを処理単位として、ＣＰＵ１３による処理が行わ
れる。

【００３７】送信部１５は、発振回路１５１、変調回路
１５２及び高周波増幅回路１５３から構成され、発振回
路１５１によって発振された周波数ｆ0のサイン波搬送
波を、ＣＰＵ１３から入力したディジタル情報に基づい
て変調回路１５２で変調し、これを高周波増幅回路１５
３及びアンテナ切替器１１を介してアンテナ１０ｂから
電磁波として輻射する。

【００３８】変調回路１５２は、図３に示すように、Ｃ
ＰＵ１３から入力した応答情報の１バイトのうちの下４
ビットのディジタル情報のみを抽出して、各バイトの４
ビットを連結して送信情報とする。さらに、送信情報の
ビットの値が「１」のとき搬送波を周波数ｆ1（＝ｆ0＋
Δｆ）の信号に変調し、ビットの値が「０」のとき搬送
波を周波数ｆ2（＝ｆ0−Δｆ）の信号に変調して高周波
増幅回路１５３に出力する。

【００３９】図４は本発明の第１の実施形態のトランス
ポンダシステムにおけるインタロゲータの構成を示すブ
ロック図である。図において、２０はインタロゲータ
で、受信用アンテナ２１と、送信用アンテナ２２、受信
部２３、送信部２４、中央処理部２５、表示部２６、操
作部２７から構成されている。

【００４０】受信部２３は受信回路２３１と復調回路２
３２から構成され、トランスポンダ１０から送信された
応答信号がアンテナ２１を介して受信回路２３１によっ
て受信され、さらに復調回路２３２によってディジタル
信号に復調される。この復調されたディジタル信号は中
央処理部２５のＣＰＵ２５１に入力される。

【００４１】送信部２４は、発振回路２４１、変調回路
２４２及び高周波増幅回路２４３から構成され、発振回
路２４１によって発振された周波数ｆ0の搬送波を、Ｃ
ＰＵ２５１から入力したディジタル情報に基づいて変調
回路２４２で変調し、これを高周波増幅回路２４３を介
してアンテナ２２から電磁波として輻射する。この送信
部２４はトランスポンダ１０の送信部１５とほぼ同じで
あり、送信部１５に比べて送信出力する高周波電力が大
きい。

【００４２】中央処理部２５は、周知のＣＰＵ２５１と
メモリ２５２から構成され、ＣＰＵ２５１は操作部２７
を介して入力された命令に従って質問信号を送信し、ト
ランスポンダ１０から受信した情報を表示部２６に表示
する。

【００４３】表示部２６は液晶ディスプレイ及びその表
示制御回路から構成されている。また、操作部２７は複
数のスイッチからなるキーボードによって構成されてい
る。

【００４４】前述の構成よりなる第１の実施形態によれ
ば、トランスポンダ１０においてメモリ１４の１バイト
に４ビット分のディジタル情報を格納しているので、従
来の１バイトに１ビット分のディジタル情報を格納する
よりも、一定容量のメモリに格納できる情報の容量を増
大することができる。また、４ビットを処理単位とし
て、この処理単位毎のディジタル情報をメモリ１４の１
バイトに格納しているので、メモリ１４からの情報読み
出しを１つのアドレスを指定して行うことができる。こ
れにより、ＣＰＵ１３における処理の簡略化及びＣＰＵ
１３以外の回路構成の簡略化を図ることができる。

【００４５】尚、本実施形態では４ビットを処理単位と
してメモリ１４の１バイトに４ビットのディジタル情報
を格納するようにしたが、これに限定されることはな
く、２ビット以上８ビット以下の任意のビット数を処理
単位としても良い。

【００４６】また、送信部１５，２４の発振回路１５
１，２４１と変調回路１５２，２４２を一体化した半導
体集積回路（ＩＣチップ）を構成すれば、上記トランス
ポンダ１０やインタロゲータ２０の装置製造を簡略化す
ることができると共に装置を小型化することができる。
また、トランスポンダ本体１０ａを１つのＩＣチップに
しても良い。

【００４７】また、第１の実施形態では、メモリ１４と
してＥＥＰＲＯＭ（electrically erasable programmab
le read-only memory）等の電気的に書き換え可能な不
揮発性の半導体メモリを用いたが、情報の読み出しだけ
を必要とするならば書き換え不可能なＲＯＭを用いても
良い。

【００４８】次に、本発明の第２の実施形態を説明す
る。

【００４９】図５は第２の実施形態のトランスポンダシ
ステムにおけるトランスポンダの構成を示すブロック図
である。図において、前述した第１の実施形態と同一構
成部分は同一符号をもって表しその説明を省略する。ま
た、第２の実施形態と第１の実施形態との相違点は、第
２の実施形態では質問信号を解読するための受信部１６
を備え、質問信号に書き込み命令と書き込み対象情報が
含まれているときにこの書き込み対象情報をメモリ１４
に書き込む機能を備えたトランスポンダ３０を構成し
た。

【００５０】即ち、受信部１６は受信回路１６１と復調
回路１６２からなり、インタロゲータ２０から送信され
た質問信号がアンテナ１０ｂ及びアンテナ切替器１１を
介して受信回路１６１によって受信され、さらに復調回
路１６２によってディジタル信号に復調される。この復
調されたディジタル信号はＣＰＵ１３に入力される。

【００５１】ＣＰＵ１３は、質問信号を受信すると自己
に対する書き込み命令が含まれているか否かを判断し
て、自己に対する書き込み命令が含まれているときは、
質問信号に含まれる書き込み対象情報をメモリ１４の所
定アドレスに書き込む。この情報を書き込むアドレスは
質問信号によって指定できるようにしても良いし、メモ
リ１４内の未格納領域を割り当てるようにしても良い。

【００５２】上記のようにメモリ１４に情報を書き込む
ときにも、メモリ１４の１バイトには処理単位のビット
数のディジタル情報が格納される。

【００５３】

【発明の効果】以上説明したように本発明の請求項１乃
至請求項３に記載のトランスポンダシステムによれば、
トランスポンダのメモリ記憶可能な情報量を従来よりも
大幅に増大することができる。

【００５４】また、請求項４乃至請求項６に記載のトラ
ンスポンダによれば、トランスポンダのメモリ記憶可能
な情報量を従来よりも大幅に増大することができる。

【００５５】また、請求項７乃至請求項１２に記載の通
信用回路素子によれば、上記のトランスポンダシステム
やトランスポンダを容易に構成することができると共に
装置を小型化することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のトランスポンダシス
テムにおけるトランスポンダの構成を示すブロック図

【図２】本発明の第１の実施形態のトランスポンダにお
けるメモリのデータ記憶構成を説明する図

【図３】本発明の第１の実施形態のトランスポンダにお
ける変調動作を説明する図

【図４】本発明の第１の実施形態のトランスポンダシス
テムにおけるインタロゲータの構成を示すブロック図

【図５】本発明の第２の実施形態のトランスポンダシス
テムにおけるトランスポンダの構成を示すブロック図

【図６】従来例のトランスポンダにおけるメモリのデー
タ記憶構成を説明する図

【符号の説明】 １０，３０…トランスポンダ、１０ａ，３０ａ…トラン
スポンダ本体、１０ｂ…アンテナ、１１…アンテナ切替
器、１２…整流回路、１３…ＣＰＵ、１４…メモリ、１
５…送信部、１６…受信部、１６１…受信回路、１６２
…復調回路、１２１，１２２…ダイオード、１２３…コ
ンデンサ、１２４…抵抗器、２０…インタロゲータ、２
１…受信用アンテナ、２２…送信用アンテナ、２３…受
信部、２４…送信部、２５…中央処理部、２６…表示
部、２７…操作部、２３１…受信回路、２３２…復調回
路、２４１…発振回路、２４２…変調回路、２４３…高
周波増幅回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 インタロゲータとトランスポンダとの間
   でワイヤレスでディジタル情報の通信を行い、前記トラ
   ンスポンダが前記インタロゲータから送信された質問信
   号を受信したときに応答信号を送信するトランスポンダ
   システムにおいて、 前記トランスポンダは、ディジタル情報の２ビット以上
   ８ビット以下のビット数の情報をメモリの１バイトを用
   いて記憶すると共に、前記インタロゲータとの間におけ
   る授受情報を前記ビット数を処理単位として通信を行う
   ことを特徴とするトランスポンダシステム。
2. 【請求項２】 前記処理単位のビット数が４ビットであ
   ることを特徴とする請求項１に記載のトランスポンダシ
   ステム。
3. 【請求項３】 前記トランスポンダは、書き換え可能な
   メモリと、前記インタロゲータから書き込み命令と共に
   書き込み対象情報を受信したときに該書き込み対象情報
   を前記処理単位のビット数ごとに前記メモリの１バイト
   に書き込む手段とを備えていることを特徴とする請求項
   １に記載のトランスポンダシステム。
4. 【請求項４】 インタロゲータとの間でワイヤレスでデ
   ィジタル情報の通信を行い、前記インタロゲータから送
   信された質問信号を受信したときに応答信号を送信する
   トランスポンダにおいて、 ２ビット以上８ビット以下のビット数の情報をメモリの
   １バイトを用いて記憶する手段と、 前記インタロゲータとの間における授受情報を前記ビッ
   ト数を処理単位として通信を行う手段とを備えているこ
   とを特徴とするトランスポンダ。
5. 【請求項５】 前記処理単位のビット数が４ビットであ
   ることを特徴とする請求項４に記載のトランスポンダ。
6. 【請求項６】 書き換え可能なメモリと、 前記インタロゲータから書き込み命令と共に書き込み対
   象情報を受信したときに書き込み対象情報を前記処理単
   位のビット数ごとに前記メモリの１バイトに書き込む手
   段とを備えていることを特徴とする請求項４に記載のト
   ランスポンダ。
7. 【請求項７】 インタロゲータとトランスポンダとの間
   でワイヤレスでディジタル情報の通信を行い、前記トラ
   ンスポンダが前記インタロゲータから送信された質問信
   号を受信したときに応答信号を送信するトランスポンダ
   システムに用いる通信用回路素子であって、 ２ビット以上８ビット以下のビット数を処理単位とした
   送信信号を生成する送信信号生成回路を備えていること
   を特徴とする通信用回路素子。
8. 【請求項８】 インタロゲータとトランスポンダとの間
   でワイヤレスでディジタル情報の通信を行い、前記トラ
   ンスポンダが前記インタロゲータから送信された質問信
   号を受信したときに応答信号を送信するトランスポンダ
   システムに用いる通信用回路素子であって、 ２ビット以上８ビット以下のビット数を処理単位とした
   受信信号から受信データを再生する再生回路を備えてい
   ることを特徴とする通信用回路素子。
9. 【請求項９】 ２ビット以上８ビット以下のビット数を
   処理単位とした送信信号を生成する送信信号生成回路を
   備えていることを特徴とする請求項８に記載の通信用回
   路素子。
10. 【請求項１０】 半導体集積回路チップからなることを
    特徴とする請求項７乃至９の何れかに記載の通信用回路
    素子。
11. 【請求項１１】 前記処理単位のビット数が４ビットで
    あることを特徴とする請求項７乃至請求項９の何れかに
    記載の通信用回路素子。
12. 【請求項１２】 前記送信信号を送信する送信回路を含
    んでいることを特徴とする請求項７又は請求項９に記載
    の通信用回路素子。