JP2002009279A - Semiconductor device having fet and its manufacturing method - Google Patents
Semiconductor device having fet and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置に関し、特に、電界効果型トラン
ジスタを有する半導体装置およびその製造方法に関す
る。The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device, and more particularly to a semiconductor device having a field-effect transistor and a method of manufacturing the same.
【０００２】[0002]
【背景技術】従来、電界効果型トランジスタは、次のよ
うにして形成されている。図４は、従来例に係る電界効
果型トランジスタの製造工程を模式的に示す断面図であ
る。2. Description of the Related Art Conventionally, a field-effect transistor is formed as follows. FIG. 4 is a cross-sectional view schematically showing a manufacturing process of a conventional field-effect transistor.
【０００３】まず、図４（ａ）に示すように、半導体基
板１１０に、不純物１６０をイオン注入し、しきい値の
調整を行う。次に、半導体基板１１０の上に、図４
（ｂ）に示すように、ゲート絶縁層１２０およびゲート
電極１２２を形成する。その後、図４（ｃ）に示すよう
に、ゲート電極１２２をマスクとして、半導体基板１１
０内に不純物１６０をイオン注入して、低濃度不純物拡
散層１３２，１４２を形成する。次に、ゲート電極１２
０のサイドにサイドウオール絶縁層１２４を形成する。
次に、ゲート電極１２２およびサイドウオール絶縁層１
２４をマスクとして、半導体基板１１０内に不純物をイ
オン注入して、高濃度不純物拡散層１３４，１４４を形
成する。こうして、ソース／ドレイン領域１３０，１４
０が形成されることにより、電界効果型トランジスタ２
００が形成される。First, as shown in FIG. 4A, an impurity 160 is ion-implanted into a semiconductor substrate 110 to adjust a threshold value. Next, on the semiconductor substrate 110, FIG.
As shown in (b), a gate insulating layer 120 and a gate electrode 122 are formed. Thereafter, as shown in FIG. 4C, using the gate electrode 122 as a mask, the semiconductor substrate 11
Impurity 160 is ion-implanted in the region 0 to form low-concentration impurity diffusion layers 132 and 142. Next, the gate electrode 12
A sidewall insulating layer 124 is formed on the 0 side.
Next, the gate electrode 122 and the sidewall insulating layer 1
Using the mask 24 as a mask, impurities are ion-implanted into the semiconductor substrate 110 to form the high-concentration impurity diffusion layers 134 and 144. Thus, the source / drain regions 130, 14
0 is formed, the field-effect transistor 2
00 is formed.
【０００４】[0004]
【発明が解決しようとする課題】本発明の目的は、少な
い工程数で、電界効果型トランジスタを形成することが
できる、電界効果型トランジスタを有する半導体装置の
製造方法およびその製造方法により得られた、電界効果
型トランジスタを有する半導体装置を提供することにあ
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device having a field-effect transistor, which can form a field-effect transistor with a small number of steps, and a method of manufacturing the same. Another object of the present invention is to provide a semiconductor device having a field effect transistor.
【０００５】[0005]
【課題を解決するための手段】本発明の電界効果型トラ
ンジスタを有する半導体装置の製造方法は、以下の工程
（ａ）〜（ｃ）を含む。（ａ）半導体基板の上に、ゲー
ト絶縁層を形成する工程、（ｂ）前記ゲート絶縁層の上
に、ゲート電極を形成する工程、および（ｃ）前記半導
体基板内に、不純物をイオン注入することにより、第１
の不純物拡散層および第２の不純物拡散層を形成する工
程であって、前記第１の不純物拡散層および前記第２の
不純物拡散層の形成とともに、前記ゲート絶縁層の下の
半導体基板内に、不純物をイオン注入する工程。A method for manufacturing a semiconductor device having a field effect transistor according to the present invention includes the following steps (a) to (c). (A) forming a gate insulating layer on the semiconductor substrate; (b) forming a gate electrode on the gate insulating layer; and (c) ion-implanting impurities into the semiconductor substrate. By the first
Forming a first impurity diffusion layer and a second impurity diffusion layer, and forming the first impurity diffusion layer and the second impurity diffusion layer in the semiconductor substrate below the gate insulating layer; A step of ion-implanting impurities;
【０００６】本発明においては、工程（ｃ）において、
不純物拡散層の形成と同時に、ゲート絶縁層の下の半導
体基板内に、不純物をイオン注入を注入している。この
ため、不純物拡散層の形成と同時に、半導体基板の導電
型と反対導電型の不純物を、ゲート絶縁層の下の半導体
基板内にイオン注入することができる。その結果、ゲー
ト絶縁層の下の半導体基板内に、半導体基板の導電型と
反対導電型の不純物をイオン注入する必要がある半導体
装置を製造する際における、プロセス数を減少させるこ
とができる。In the present invention, in the step (c),
At the same time as the formation of the impurity diffusion layer, an impurity is ion-implanted into the semiconductor substrate below the gate insulating layer. Therefore, at the same time as the formation of the impurity diffusion layer, an impurity of a conductivity type opposite to the conductivity type of the semiconductor substrate can be ion-implanted into the semiconductor substrate below the gate insulating layer. As a result, the number of processes can be reduced when manufacturing a semiconductor device in which impurities of the conductivity type opposite to the conductivity type of the semiconductor substrate need to be ion-implanted into the semiconductor substrate below the gate insulating layer.
【０００７】前記第１の不純物拡散層は、第１の低濃度
不純物拡散層と第１の高濃度不純物拡散層とを有し、前
記第２の不純物拡散層は、第２の低濃度不純物拡散層と
第２の高濃度不純物拡散層とを有する場合には、前記工
程（ｃ）は、さらに、前記半導体基板内に、不純物をイ
オン注入することにより、前記第１の低濃度不純物拡散
層と前記第２の低濃度不純物拡散層とを形成する工程
（ｃ−１）と、前記半導体基板内に、不純物をイオン注
入することにより、前記第１の高濃度不純物拡散層と前
記第２の高濃度不純物拡散層とを形成する工程（ｃ−
２）とを含み、工程（ｃ−１）および（ｃ−２）の少な
くとも一方の工程において、前記ゲート絶縁層の下の半
導体基板内に、不純物がイオン注入されることができ
る。The first impurity diffusion layer has a first low concentration impurity diffusion layer and a first high concentration impurity diffusion layer, and the second impurity diffusion layer has a second low concentration impurity diffusion layer. When the semiconductor device has a layer and a second high-concentration impurity diffusion layer, the step (c) further includes the step of ion-implanting an impurity into the semiconductor substrate to form the first low-concentration impurity diffusion layer. Forming the second low-concentration impurity diffusion layer (c-1), and ion-implanting an impurity into the semiconductor substrate to form the first high-concentration impurity diffusion layer and the second high-concentration impurity diffusion layer. Forming a high concentration impurity diffusion layer (c-
2), and in at least one of the steps (c-1) and (c-2), an impurity may be ion-implanted into the semiconductor substrate below the gate insulating layer.
【０００８】この場合、前記工程（ｃ−１）において、
前記ゲート絶縁層の下の半導体基板内に、不純物がイオ
ン注入されることが好ましい。In this case, in the step (c-1),
Preferably, an impurity is ion-implanted into the semiconductor substrate below the gate insulating layer.
【０００９】前記第１の低濃度不純物拡散層および前記
第２の低濃度不純物拡散層は、それぞれ、前記第１の高
濃度不純物拡散層および前記第２の高濃度不純物拡散層
を取り囲むようにして形成されていることができる。こ
のような構成をとることで、高耐圧接合化を容易に図る
ことができる。つまり、この電界効果型トランジスタ
は、高耐圧電界効果型トランジスタとして特に有用であ
る。The first low-concentration impurity diffusion layer and the second low-concentration impurity diffusion layer surround the first high-concentration impurity diffusion layer and the second high-concentration impurity diffusion layer, respectively. Can be formed. By adopting such a configuration, it is possible to easily achieve high breakdown voltage bonding. That is, this field effect transistor is particularly useful as a high withstand voltage field effect transistor.
【００１０】さらに、前記工程（ｃ−１）と前記工程
（ｃ−２）との間において、前記ゲート絶縁層の側方に
サイドウオールを形成する工程を含むことが好ましい。
サイドウオールの膜厚を制御することで、高濃度不純物
拡散層の形成領域を制御することができる。Further, it is preferable that a step between the steps (c-1) and (c-2) includes a step of forming a sidewall on a side of the gate insulating layer.
By controlling the thickness of the sidewall, the formation region of the high concentration impurity diffusion layer can be controlled.
【００１１】前記工程（ｃ）において、前記ゲート絶縁
層の下の半導体基板内への、不純物のイオン注入は、し
きい値を調整するために行われることができる。特に、
前記ゲート絶縁層の下の半導体基板内への、不純物のイ
オン注入は、しきい値を下げるために行うことが好まし
い。[0011] In the step (c), ion implantation of impurities into the semiconductor substrate under the gate insulating layer may be performed to adjust a threshold value. In particular,
Ion implantation of impurities into the semiconductor substrate below the gate insulating layer is preferably performed to lower the threshold.
【００１２】また、本発明は、電界効果型トランジスタ
が埋め込みチャネル型である場合に、特に有用である。The present invention is particularly useful when the field effect transistor is a buried channel type.
【００１３】具体的には、前記ゲート電極は、第１導電
型を有し、前記第１の不純物拡散層および前記第２の不
純物拡散層の導電型は、前記第１導電型に対して反対の
導電型である態様である。Specifically, the gate electrode has a first conductivity type, and the conductivity types of the first impurity diffusion layer and the second impurity diffusion layer are opposite to the first conductivity type. It is an aspect which is a conductivity type of.
【００１４】より具体的には、次のいずれかの態様であ
ることができる。More specifically, any one of the following embodiments can be adopted.
【００１５】（１）第１に、前記ゲート電極は、Ｐ型を
有し、前記第１の不純物拡散層および前記第２の不純物
拡散層の導電型は、Ｎ型である態様である。(1) First, the gate electrode has a P-type, and the conductivity type of the first impurity diffusion layer and the second impurity diffusion layer is N-type.
【００１６】（２）第２に、前記ゲート電極は、Ｎ型を
有し、前記第１の不純物拡散層および前記第２の不純物
拡散層の導電型は、Ｐ型である態様である。(2) Secondly, the gate electrode has N-type, and the conductivity type of the first impurity diffusion layer and the second impurity diffusion layer is P-type.
【００１７】本発明の電界効果型トランジスタを有する
半導体装置は、本発明の電界効果型トランジスタを有す
る半導体装置の製造方法により得られる。A semiconductor device having a field effect transistor according to the present invention can be obtained by the method for manufacturing a semiconductor device having a field effect transistor according to the present invention.
【００１８】たとえば、本発明の電界効果型トランジス
タを有する半導体装置の一つの態様は、半導体基板の上
に形成されたゲート絶縁層と、前記ゲート絶縁層の上に
形成されたゲート電極と、前記半導体基板内に形成され
た、第１の不純物拡散層および第２の不純物拡散層と、
前記ゲート絶縁層の下の半導体基板内に形成された不純
物注入層と、を含み、前記不純物注入層は、前記第１の
不純物拡散層および前記第２の不純物拡散層と同一の工
程で形成される。For example, one embodiment of a semiconductor device having a field-effect transistor according to the present invention includes a gate insulating layer formed on a semiconductor substrate, a gate electrode formed on the gate insulating layer, A first impurity diffusion layer and a second impurity diffusion layer formed in a semiconductor substrate;
An impurity implantation layer formed in a semiconductor substrate below the gate insulating layer, wherein the impurity implantation layer is formed in the same step as the first impurity diffusion layer and the second impurity diffusion layer. You.
【００１９】また、好ましい電界効果型トランジスタを
有する半導体装置の態様は、前記第１の不純物拡散層
は、第１の低濃度不純物拡散層と第１の高濃度不純物拡
散層とを有し、前記第２の不純物拡散層は、第２の低濃
度不純物拡散層と第２の高濃度不純物拡散層とを有し、
前記不純物注入層は、前記第１の低濃度不純物層および
前記第２の低濃度不純物層と同一の工程で形成されてい
る態様である。In a preferred embodiment of a semiconductor device having a field-effect transistor, the first impurity diffusion layer has a first low-concentration impurity diffusion layer and a first high-concentration impurity diffusion layer. The second impurity diffusion layer has a second low concentration impurity diffusion layer and a second high concentration impurity diffusion layer,
In one embodiment, the impurity implantation layer is formed in the same step as the first low-concentration impurity layer and the second low-concentration impurity layer.
【００２０】[0020]
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.
【００２１】［デバイスの構造］以下、本実施の形態に
係る半導体装置について説明する。図１は、本実施の形
態に係る半導体装置を模式的に示す断面図である。本実
施の形態においては、Ｐ型の電界効果型トランジスタで
あって、埋め込みチャネル型の電界効果型トランジスタ
を有する半導体装置の構成について説明する。[Device Structure] A semiconductor device according to the present embodiment will be described below. FIG. 1 is a sectional view schematically showing a semiconductor device according to the present embodiment. In this embodiment, a structure of a semiconductor device which is a P-type field-effect transistor and has a buried-channel field-effect transistor will be described.
【００２２】半導体装置は、トレンチ素子分離領域１２
により素子領域が画定された半導体基板１０を有する。
素子領域における半導体基板１０内には、Ｎウエル（図
示せず）が形成され、さらに、電界効果型トランジスタ
（以下「トランジスタ」という）１００が形成されてい
る。In the semiconductor device, the trench element isolation region 12
Has a semiconductor substrate 10 in which an element region is defined.
An N-well (not shown) is formed in the semiconductor substrate 10 in the element region, and a field-effect transistor (hereinafter, referred to as “transistor”) 100 is formed.
【００２３】トランジスタ１００は、ゲート絶縁層２０
と、ゲート電極２２と、ソース／ドレイン領域３０，４
０とを有する。ゲート電極２２は、半導体基板１０の上
に形成されている。ゲート電極２２と半導体基板１０の
間には、ゲート絶縁層２０が介在している。ゲート電極
２２は、Ｎ型のポリシリコンからなる。ゲート絶縁層２
０の一方の側方において、半導体基板１０内にソース領
域３０が形成されている。ゲート絶縁層２０の他方の側
方において、半導体基板１０内にドレイン領域４０が形
成されている。ゲート電極２２の両サイドには、サイド
ウオール絶縁層２４が形成されている。The transistor 100 includes a gate insulating layer 20
, Gate electrode 22, source / drain regions 30, 4
0. Gate electrode 22 is formed on semiconductor substrate 10. A gate insulating layer 20 is interposed between the gate electrode 22 and the semiconductor substrate 10. Gate electrode 22 is made of N-type polysilicon. Gate insulating layer 2
The source region 30 is formed in the semiconductor substrate 10 on one side of 0. On the other side of the gate insulating layer 20, a drain region 40 is formed in the semiconductor substrate 10. Sidewall insulating layers 24 are formed on both sides of the gate electrode 22.
【００２４】ソース領域３０は、Ｐ型の第１の低濃度不
純物拡散層３２と、Ｐ型の第１の高濃度不純物拡散層３
４とからなる。ドレイン領域４０は、Ｐ型の第２の低濃
度不純物拡散層４２と、Ｐ型の第２の高濃度不純物拡散
層４４とからなる。第１および第２の低濃度不純物拡散
層３２，４２は、第１および第２の高濃度不純物拡散層
３４，４４を取り巻くようにして形成されている。この
ため、ソース／ドレイン領域３０，４０の濃度勾配が緩
やかとなることから、接合が高耐圧化されている。その
ため、このトランジスタは、高耐圧トランジスタとして
好適である。The source region 30 includes a P-type first low-concentration impurity diffusion layer 32 and a P-type first high-concentration impurity diffusion layer 3.
4 The drain region 40 includes a P-type second low-concentration impurity diffusion layer 42 and a P-type second high-concentration impurity diffusion layer 44. The first and second low-concentration impurity diffusion layers 32 and 42 are formed so as to surround the first and second high-concentration impurity diffusion layers 34 and 44. For this reason, since the concentration gradient of the source / drain regions 30 and 40 becomes gentle, the breakdown voltage of the junction is increased. Therefore, this transistor is suitable as a high breakdown voltage transistor.
【００２５】ゲート絶縁層２０の下の半導体基板には、
Ｐ型の不純物が注入され、不純物注入層５０が形成され
ている。不純物注入層の不純物濃度を制御することによ
り、しきい値を調整することができる。また、不純物注
入層５０が形成されていることにより、トランジスタの
駆動時において、不純物注入層５０の下にチャネルが形
成される。The semiconductor substrate under the gate insulating layer 20 includes:
P-type impurities are implanted to form an impurity implantation layer 50. The threshold value can be adjusted by controlling the impurity concentration of the impurity implantation layer. Further, since the impurity injection layer 50 is formed, a channel is formed below the impurity injection layer 50 when the transistor is driven.
【００２６】［半導体装置の製造方法］以下、本実施の
形態に係る半導体装置の製造方法について、説明する。
図２および図３は、本実施の形態に係る半導体装置の製
造工程を模式的に示す断面図である。[Method of Manufacturing Semiconductor Device] Hereinafter, a method of manufacturing the semiconductor device according to the present embodiment will be described.
2 and 3 are cross-sectional views schematically showing manufacturing steps of the semiconductor device according to the present embodiment.
【００２７】（１）まず、図２に示すように、半導体基
板１０に、公知の方法により、トレンチ素子分離領域１
２を形成する。次に、トレンチ素子分離領域１２によっ
て画定された素子領域における半導体基板１０内に、Ｎ
ウエル（図示せず）を形成する。次に、半導体基板１０
の上に、ゲート絶縁層２０のための絶縁層２０ａを形成
する。(1) First, as shown in FIG. 2, a trench element isolation region 1 is formed on a semiconductor substrate 10 by a known method.
Form 2 Next, in the semiconductor substrate 10 in the device region defined by the trench device isolation region 12, N
A well (not shown) is formed. Next, the semiconductor substrate 10
The insulating layer 20a for the gate insulating layer 20 is formed on the substrate.
【００２８】次に、ゲート絶縁層２０ａの上に、ポリシ
リコン層２２ａを形成する。ポリシリコン層２２ａは、
たとえばＣＶＤ法により形成される。その後、ポリシリ
コン層２２ａにリンやひ素を拡散して、ポリシリコン層
２２ａをＮ型にする。Next, a polysilicon layer 22a is formed on the gate insulating layer 20a. The polysilicon layer 22a
For example, it is formed by a CVD method. Thereafter, phosphorus or arsenic is diffused into the polysilicon layer 22a to make the polysilicon layer 22a N-type.
【００２９】ポリシリコン層２２ａの厚さは、第１およ
び第２の低濃度不純物拡散層３２，４２を形成するため
の不純物の注入条件、および、第１および第２の高濃度
不純物拡散層３４，４４を形成するための不純物の注入
条件を考慮して規定される。すなわち、ポリシリコン層
２２ａの厚さは、第１および第２の低濃度不純物拡散層
３２，４２を形成するための不純物の注入の際には、不
純物を通過させてゲート絶縁層２０の下の半導体基板１
０に不純物が注入されるような厚さである。さらに、ポ
リシリコン層２２ａの厚さは、第１および第２の高濃度
不純物拡散層３４，４４を形成するための不純物の注入
の際には、不純物をブロックしてゲート絶縁層２０の下
の半導体基板１０に不純物が注入されないような厚さで
ある。具体的には、ポリシリコン層の厚さは、たとえば
２００〜３５０ｎｍ、好ましくは２５０〜３００ｎｍで
ある。The thickness of the polysilicon layer 22a depends on the conditions for implanting impurities for forming the first and second low-concentration impurity diffusion layers 32 and 42, and the first and second high-concentration impurity diffusion layers 34. , 44 in consideration of impurity implantation conditions. In other words, the thickness of the polysilicon layer 22a is set so that the impurity is allowed to pass through and the gate insulating layer 20 is formed under the gate insulating layer 20 when the impurity for forming the first and second low-concentration impurity diffusion layers 32 and 42 is implanted. Semiconductor substrate 1
The thickness is such that an impurity is implanted into zero. Further, the thickness of the polysilicon layer 22 a is such that the impurity is blocked and the gate insulating layer 20 is formed under the gate insulating layer 20 when the impurity is implanted to form the first and second high-concentration impurity diffusion layers 34 and 44. The thickness is such that impurities are not injected into the semiconductor substrate 10. Specifically, the thickness of the polysilicon layer is, for example, 200 to 350 nm, preferably 250 to 300 nm.
【００３０】ポリシリコン層２２ａをＮ型にする他の方
法としては、ポリシリコン層２２ａを形成した後、リン
やひ素イオンを注入する方法、ポリシリコン層２２ａを
形成した後、塩化ホスホリル（ＰＯＣｌ3）を含んだキ
ャリアガスを導入する方法、あるいはポリシリコン層２
２ａを形成する時に、ホスフィン（ＰＨ3）を含んだキ
ャリアガスを導入する方法、などがある。Other methods for converting the polysilicon layer 22a to N-type include forming the polysilicon layer 22a and then implanting phosphorus and arsenic ions, and forming the polysilicon layer 22a and then adding phosphoryl chloride (POCl 3). ) Or a method of introducing a carrier gas containing
There is a method of introducing a carrier gas containing phosphine (PH 3 ) when forming 2a.
【００３１】（２）次に、図３（ａ）に示すように、フ
ォトリソグラフィおよびエッチングにより、ポリシリコ
ン層２２ａおよびゲート絶縁層２０ａをパターニング
し、ゲート絶縁層２０とゲート電極２２とを形成する。
その後、必要に応じて、半導体基板１０およびゲート電
極２２を犠牲酸化する。(2) Next, as shown in FIG. 3A, the polysilicon layer 22a and the gate insulating layer 20a are patterned by photolithography and etching to form the gate insulating layer 20 and the gate electrode 22. .
Thereafter, the semiconductor substrate 10 and the gate electrode 22 are sacrificed if necessary.
【００３２】（３）次に、図２（ｂ）に示すように、半
導体基板１０内にＰ型の不純物６０をイオン注入し、第
１および第２の低濃度不純物拡散層３２，４２を形成す
る。この際、同時に、ゲート絶縁層２０の下の半導体基
板１０にも不純物６０がイオン注入され、不純物注入層
５０が形成される。不純物注入層５０が形成されること
によって、不純物注入層５０の不純物濃度を制御するこ
とにより、しきい値を調整することができる。不純物注
入層５０が形成されることにより、トランジスタの駆動
時において、不純物注入層５０の下にチャネルが形成さ
れることになる。このイオン注入の条件は、第１および
第２の低濃度不純物拡散層３２，４２が形成されて、か
つ、所望のしきい値の調整が行うことができる条件であ
れば特に限定されない。Ｐ型の不純物としてボロンを例
にとると、イオン注入のエネルギーは、たとえば４０〜
１００ｋｅＶ、好ましくは５０〜７０ｋｅＶである。イ
オン注入のドーズ量は、たとえば１×１０12〜５×１０
13ｃｍ-2、好ましくは５×１０12〜１×１０13ｃｍ-2で
ある。また、ゲート絶縁層２０の半導体基板１０にイオ
ン注入される不純物の条件の制御は、たとえば、ゲート
電極２２の膜厚を制御することでも行うことができる。(3) Next, as shown in FIG. 2B, a P-type impurity 60 is ion-implanted into the semiconductor substrate 10 to form first and second low-concentration impurity diffusion layers 32 and 42. I do. At this time, the impurity 60 is also ion-implanted into the semiconductor substrate 10 under the gate insulating layer 20 at the same time, so that the impurity-implanted layer 50 is formed. By forming the impurity injection layer 50, the threshold value can be adjusted by controlling the impurity concentration of the impurity injection layer 50. By forming the impurity implantation layer 50, a channel is formed below the impurity implantation layer 50 when the transistor is driven. The conditions for the ion implantation are not particularly limited as long as the first and second low-concentration impurity diffusion layers 32 and 42 are formed and the desired threshold value can be adjusted. Taking boron as an example of a P-type impurity, the energy of ion implantation is, for example, 40 to
It is 100 keV, preferably 50 to 70 keV. The dose amount of the ion implantation is, for example, 1 × 10 12 to 5 × 10
13 cm −2 , preferably 5 × 10 12 to 1 × 10 13 cm −2 . In addition, the control of the condition of the impurity to be ion-implanted into the semiconductor substrate 10 of the gate insulating layer 20 can be performed, for example, by controlling the thickness of the gate electrode 22.
【００３３】（４）次に、図１に示すように、ゲート電
極２２の両サイドにおいて、サイドウオール絶縁層２４
を形成する。たとえば、次のようにして、サイドウオー
ル絶縁層２４を形成することができる。ＣＶＤ法などに
よって、シリコン酸化膜（図示せず）を全面に形成す
る。次いで、反応性イオンエッチングなどによって、シ
リコン酸化膜を異方性エッチングすることにより、サイ
ドウォール絶縁層２４を形成することができる。(4) Next, as shown in FIG. 1, a sidewall insulating layer 24 is formed on both sides of the gate electrode 22.
To form For example, the sidewall insulating layer 24 can be formed as follows. A silicon oxide film (not shown) is formed on the entire surface by a CVD method or the like. Next, the side wall insulating layer 24 can be formed by anisotropically etching the silicon oxide film by reactive ion etching or the like.
【００３４】次に、ゲート電極２２およびサイドウオー
ル絶縁層２４をマスクとして、半導体基板１０内に不純
物をイオン注入し、第１および第２の高濃度不純物拡散
層３４，４４を形成する。この不純物のイオン注入にお
いて、ゲート電極２２は、不純物をブロックする役割を
果たす。その結果、このイオン注入工程においては、ゲ
ート絶縁層２０の下の半導体基板１０に不純物が注入さ
れない。こうして、ソース／ドレイン領域３０，４０が
形成されて、トランジスタ１００が完成する。Next, using the gate electrode 22 and the sidewall insulating layer 24 as a mask, impurities are ion-implanted into the semiconductor substrate 10 to form first and second high-concentration impurity diffusion layers 34 and 44. In the ion implantation of the impurity, the gate electrode 22 plays a role of blocking the impurity. As a result, in this ion implantation step, no impurity is implanted into the semiconductor substrate 10 below the gate insulating layer 20. Thus, source / drain regions 30 and 40 are formed, and transistor 100 is completed.
【００３５】（作用効果）以下、本実施の形態に係る半
導体装置の作用効果を説明する。(Operation and Effect) The operation and effect of the semiconductor device according to the present embodiment will be described below.
【００３６】本実施の形態においては、第１および第２
の低濃度不純物拡散層３２，４２の形成と同時に、ゲー
ト絶縁層２０の下に不純物注入層５０を形成している。
このため、不純物注入層５０を形成する工程を、ゲート
絶縁層２０の形成前に行う必要がないため、工程数を削
減することができる。In the present embodiment, the first and second
At the same time as the formation of the low-concentration impurity diffusion layers 32 and 42, an impurity implantation layer 50 is formed below the gate insulating layer 20.
Therefore, the step of forming the impurity implantation layer 50 does not need to be performed before the formation of the gate insulating layer 20, so that the number of steps can be reduced.
【００３７】［変形例］本発明は、上記の実施の形態に
限定されず、本発明の要旨を超えない範囲で種々の変更
が可能である。たとえば、次の変更が可能である。[Modifications] The present invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the present invention. For example, the following changes are possible.
【００３８】（１）上記の実施の形態においては、Ｐ型
のトランジスタであって、埋め込みチャネル型のトラン
ジスタの場合の例を示した。しかし、Ｎ型のトランジス
タであって、埋め込みチャネル型のトランジスタであっ
てもよい。このトランジスタは、次の構成を有する。こ
のトランジスタは、Ｐウエル上に形成される。ゲート電
極２２は、Ｐ型である。不純物注入層５０は、Ｎ型の不
純物が注入されて、形成される。(1) In the above embodiment, an example of a P-type transistor and a buried channel type transistor has been described. However, the transistor may be an N-type transistor and may be a buried channel transistor. This transistor has the following configuration. This transistor is formed on a P-well. Gate electrode 22 is P-type. The impurity implantation layer 50 is formed by implanting N-type impurities.
【００３９】この構成を有するトランジスタの製造の場
合も、上記実施の形態と同様に、低濃度不純物拡散層３
２，４２と同一の工程で、不純物注入層５０を形成する
ことができる。Ｎ型の不純物としてリンを例にとると、
イオン注入のエネルギは、たとえば１５０〜３００ｋｅ
Ｖ、好ましくは１８０〜２２０ｋｅＶである。イオン注
入のドーズ量は、たとえば１×１０12〜５×１０13ｃｍ
-2、好ましくは５×１０12〜１×１０13ｃｍ-2である。In the case of manufacturing a transistor having this structure, similarly to the above-described embodiment, the low-concentration impurity diffusion layer 3 is formed.
The impurity implantation layer 50 can be formed in the same step as the steps 2 and 42. Taking phosphorus as an example of an N-type impurity,
The energy of the ion implantation is, for example, 150 to 300 ke.
V, preferably 180 to 220 keV. The dose amount of the ion implantation is, for example, 1 × 10 12 to 5 × 10 13 cm.
−2 , preferably 5 × 10 12 to 1 × 10 13 cm −2 .
【００４０】（２）上記の実施の形態においては、低濃
度不純物拡散層３２，４２の形成と同時に、ゲート絶縁
層２０の下の不純物注入層５０を形成した。しかし、こ
れに限定されず、高濃度不純物拡散層３４，４４の形成
と同時に、不純物注入層５０を形成してもよい。(2) In the above embodiment, the impurity implantation layer 50 under the gate insulating layer 20 was formed simultaneously with the formation of the low-concentration impurity diffusion layers 32 and 42. However, the present invention is not limited to this, and the impurity implantation layer 50 may be formed simultaneously with the formation of the high-concentration impurity diffusion layers 34 and 44.
【００４１】（３）上記の実施の形態においては、本発
明を、埋め込みチャネル型のトランジスタの製造に適用
した場合の例を示した。しかし、これに限定されず、本
発明は、ゲート絶縁層２０の下の半導体基板１０に、半
導体基板１０の導電型と反対の導電型の不純物を注入す
る必要があるトランジスタの製造に適用できる。たとえ
ば、半導体基板の不純物濃度が高いため、その不純物と
反対導電型の不純物をイオン注入（カウンタードープ）
して、トランジスタのしきい値を下げたい場合において
も適用することができる。(3) In the above embodiment, an example in which the present invention is applied to the manufacture of a buried channel transistor has been described. However, the present invention is not limited to this, and the present invention can be applied to the manufacture of a transistor in which an impurity having a conductivity type opposite to the conductivity type of the semiconductor substrate 10 needs to be implanted into the semiconductor substrate 10 below the gate insulating layer 20. For example, since a semiconductor substrate has a high impurity concentration, an impurity of the opposite conductivity type to the impurity is ion-implanted (counter doping).
Thus, the present invention can be applied to a case where it is desired to lower the threshold value of a transistor.
【００４２】（４）上記の実施の形態においては、低濃
度不純物拡散層３２，４２は、高濃度不純物拡散層３
４，４４を取り囲むようにして形成されている。しか
し、低濃度不純物拡散層３２，４２は、高濃度不純物拡
散層３４，４４のチャネル側の端部のみに連続するよう
に形成されていてもよい。つまり、低濃度不純物拡散３
２，４２と、高濃度不純物拡散層３４，４４とで、ＬＤ
Ｄ構造を構成させた態様であってもよい。(4) In the above embodiment, the low-concentration impurity diffusion layers 32 and 42 are
4, 44 are formed. However, the low-concentration impurity diffusion layers 32 and 42 may be formed so as to be continuous only with the channel-side ends of the high-concentration impurity diffusion layers 34 and 44. That is, the low concentration impurity diffusion 3
LDs 2 and 42 and the high concentration impurity diffusion layers 34 and 44
An embodiment in which a D structure is configured may be used.
【００４３】（５）本発明は、ソース／ドレインエクス
テンション構造を有するトランジスタにも適用すること
ができる。具体的には、エクステンションの不純物濃度
が、高濃度不純物拡散層３４，４４と同程度の濃度であ
ってもよい。(5) The present invention can be applied to a transistor having a source / drain extension structure. Specifically, the impurity concentration of the extension may be approximately the same as that of the high-concentration impurity diffusion layers 34 and 44.
【図１】実施の形態に係る半導体装置を模式的に示す断
面図である。FIG. 1 is a cross-sectional view schematically showing a semiconductor device according to an embodiment.
【図２】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing a manufacturing process of the semiconductor device according to the embodiment.
【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing a manufacturing process of the semiconductor device according to the embodiment.
【図４】従来例に係る電界効果型トランジスタを有する
半導体装置の製造工程を模式的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing a manufacturing process of a semiconductor device having a field-effect transistor according to a conventional example.
１０ 半導体基板 １２ トレンチ素子分離領域 ２０ ゲート絶縁層 ２０ａ 絶縁層 ２２ ゲート電極 ２２ａ ポリシリコン層 ２４ サイドウオール絶縁層 ３０ ソース領域 ３２ 第１の低濃度不純物拡散層 ３４ 第１の高濃度不純物拡散層 ４０ ドレイン領域 ４２ 第２の低濃度不純物拡散層 ４４ 第２の高濃度不純物拡散層 ５０ 不純物注入層 ６０ 不純物 １００ 電界効果型トランジスタ Reference Signs List 10 semiconductor substrate 12 trench element isolation region 20 gate insulating layer 20a insulating layer 22 gate electrode 22a polysilicon layer 24 side wall insulating layer 30 source region 32 first low concentration impurity diffusion layer 34 first high concentration impurity diffusion layer 40 drain Region 42 Second low-concentration impurity diffusion layer 44 Second high-concentration impurity diffusion layer 50 Impurity injection layer 60 Impurity 100 Field effect transistor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｇ Ｆターム(参考） 5F040 DA00 DC01 EC07 EE05 EF02 EF12 EK05 FA05 FB02 FB04 FC11 FC16 FC21 5F048 AA05 AA09 AC01 AC03 BB06 BB07 BB16 BB18 BC05 BC06 BC07 BD04 BD05 BE03 BG14 DA25 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 21/336 H01L 29/78 301G F-term (Reference) 5F040 DA00 DC01 EC07 EE05 EF02 EF12 EK05 FA05 FB02 FB04 FC11 FC16 FC21 5F048 AA05 AA09 AC01 AC03 BB06 BB07 BB16 BB18 BC05 BC06 BC07 BD04 BD05 BE03 BG14 DA25
Claims (15)
効果型トランジスタを有する半導体装置の製造方法。
（ａ）半導体基板の上に、ゲート絶縁層を形成する工
程、（ｂ）前記ゲート絶縁層の上に、ゲート電極を形成
する工程、および（ｃ）前記半導体基板内に、不純物を
イオン注入することにより、第１の不純物拡散層および
第２の不純物拡散層を形成する工程であって、 前記第１の不純物拡散層および前記第２の不純物拡散層
の形成とともに、前記ゲート絶縁層の下の半導体基板内
に、不純物をイオン注入する工程。1. A method of manufacturing a semiconductor device having a field effect transistor, comprising the following steps (a) to (c).
(A) forming a gate insulating layer on the semiconductor substrate; (b) forming a gate electrode on the gate insulating layer; and (c) ion-implanting impurities into the semiconductor substrate. Thereby forming a first impurity diffusion layer and a second impurity diffusion layer, wherein the first impurity diffusion layer and the second impurity diffusion layer A step of ion-implanting impurities into the semiconductor substrate;
と第１の高濃度不純物拡散層とを有し、 前記第２の不純物拡散層は、第２の低濃度不純物拡散層
と第２の高濃度不純物拡散層とを有し、 前記工程（ｃ）は、さらに、前記半導体基板内に、不純
物をイオン注入することにより、前記第１の低濃度不純
物拡散層と前記第２の低濃度不純物拡散層とを形成する
工程（ｃ−１）と、 前記半導体基板内に、不純物をイオン注入することによ
り、前記第１の高濃度不純物拡散層と前記第２の高濃度
不純物拡散層とを形成する工程（ｃ−２）とを含み、 工程（ｃ−１）および（ｃ−２）の少なくとも一方の工
程において、前記ゲート絶縁層の下の半導体基板内に、
不純物がイオン注入される、電界効果型トランジスタを
有する半導体装置の製造方法。2. The device according to claim 1, wherein the first impurity diffusion layer has a first low-concentration impurity diffusion layer and a first high-concentration impurity diffusion layer. A second low-concentration impurity diffusion layer and a second high-concentration impurity diffusion layer; and the step (c) further comprises: ion-implanting an impurity into the semiconductor substrate to form the first low-concentration impurity diffusion layer. Forming a high-concentration impurity diffusion layer and the second low-concentration impurity diffusion layer (c-1); and ion-implanting an impurity into the semiconductor substrate to form the first high-concentration impurity diffusion layer. And (c-2) forming the second high-concentration impurity diffusion layer. In at least one of the steps (c-1) and (c-2), the semiconductor under the gate insulating layer is formed. In the substrate,
A method for manufacturing a semiconductor device having a field-effect transistor into which impurities are ion-implanted.
半導体基板内に、不純物がイオン注入される、電界効果
型トランジスタを有する半導体装置の製造方法。3. The method for manufacturing a semiconductor device having a field effect transistor according to claim 2, wherein in the step (c-1), an impurity is ion-implanted into a semiconductor substrate below the gate insulating layer.
不純物拡散層は、それぞれ、前記第１の高濃度不純物拡
散層および前記第２の高濃度不純物拡散層を取り囲むよ
うにして形成されている、電界効果型トランジスタを有
する半導体装置の製造方法。4. The device according to claim 2, wherein the first low-concentration impurity diffusion layer and the second low-concentration impurity diffusion layer are respectively the first high-concentration impurity diffusion layer and the second high-concentration impurity diffusion layer. A method for manufacturing a semiconductor device having a field-effect transistor formed so as to surround a high concentration impurity diffusion layer.
ンジスタである、電界効果型トランジスタを有する半導
体装置の製造方法。5. The method for manufacturing a semiconductor device according to claim 4, wherein the field-effect transistor is a high-breakdown-voltage field-effect transistor.
間において、前記ゲート絶縁層の側方にサイドウオール
を形成する工程を含む、電界効果型トランジスタを有す
る半導体装置の製造方法。6. The method according to claim 2, wherein a sidewall is formed on a side of the gate insulating layer between the step (c-1) and the step (c-2). A method for manufacturing a semiconductor device having a field-effect transistor, comprising the steps of:
体基板内への、不純物のイオン注入は、しきい値を調整
するために行われる、電界効果型トランジスタを有する
半導体装置の製造方法。7. The method according to claim 1, wherein in the step (c), ion implantation of an impurity into the semiconductor substrate below the gate insulating layer is performed to adjust a threshold value. A method for manufacturing a semiconductor device having a field-effect transistor.
オン注入は、しきい値を下げるために行われる、電界効
果型トランジスタを有する半導体装置の製造方法。8. The method for manufacturing a semiconductor device having a field-effect transistor according to claim 7, wherein the ion implantation of impurities into the semiconductor substrate below the gate insulating layer is performed to lower a threshold value. .
ある、電界効果型トランジスタを有する半導体装置の製
造方法。9. The method according to claim 1, wherein the field-effect transistor is a buried channel type and includes a field-effect transistor.
の導電型は、前記第１導電型に対して反対の導電型であ
る、電界効果型トランジスタを有する半導体装置の製造
方法。10. The device according to claim 9, wherein the gate electrode has a first conductivity type, and the conductivity types of the first impurity diffusion layer and the second impurity diffusion layer are different from the first conductivity type. Of manufacturing a semiconductor device having a field-effect transistor of opposite conductivity type.
の導電型は、Ｎ型である、電界効果型トランジスタを有
する半導体装置の製造方法。11. The field-effect transistor according to claim 10, wherein the gate electrode has a P-type, and a conductivity type of the first impurity diffusion layer and the second impurity diffusion layer is an N-type. A method for manufacturing a semiconductor device having:
の導電型は、Ｐ型である、電界効果型トランジスタを有
する半導体装置の製造方法。12. The field effect transistor according to claim 10, wherein the gate electrode has an N type, and the conductivity type of the first impurity diffusion layer and the second impurity diffusion layer is P type. A method for manufacturing a semiconductor device having:
界効果型トランジスタを有する半導体装置の製造方法に
より得られた、電界効果型トランジスタを有する半導体
装置。13. A semiconductor device having a field-effect transistor, obtained by the method for manufacturing a semiconductor device having the field-effect transistor according to claim 1. Description:
縁層と、 前記ゲート絶縁層の上に形成されたゲート電極と、 前記半導体基板内に形成された、第１の不純物拡散層お
よび第２の不純物拡散層と、 前記ゲート絶縁層の下の半導体基板内に形成された不純
物注入層と、を含み、 前記不純物注入層は、前記第１の不純物拡散層および前
記第２の不純物拡散層と同一の工程で形成される、電界
効果型トランジスタを有する半導体装置。14. A gate insulating layer formed on a semiconductor substrate, a gate electrode formed on the gate insulating layer, a first impurity diffusion layer and a second impurity formed in the semiconductor substrate. And an impurity implantation layer formed in the semiconductor substrate below the gate insulating layer, wherein the impurity implantation layer is formed of a first impurity diffusion layer and a second impurity diffusion layer. A semiconductor device having a field-effect transistor formed in the same step.
と第１の高濃度不純物拡散層とを有し、 前記第２の不純物拡散層は、第２の低濃度不純物拡散層
と第２の高濃度不純物拡散層とを有し、 前記不純物注入層は、前記第１の低濃度不純物層および
前記第２の低濃度不純物層と同一の工程で形成される、
電界効果型トランジスタを有する半導体装置。15. The first impurity diffusion layer according to claim 14, wherein the first impurity diffusion layer has a first low-concentration impurity diffusion layer and a first high-concentration impurity diffusion layer. A second low-concentration impurity diffusion layer and a second high-concentration impurity diffusion layer, wherein the impurity-implanted layer is formed in the same step as the first low-concentration impurity layer and the second low-concentration impurity layer. It is formed,
A semiconductor device having a field-effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186528A JP2002009279A (en) | 2000-06-21 | 2000-06-21 | Semiconductor device having fet and its manufacturing method |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247541A (en) * | 2003-02-14 | 2004-09-02 | Sanyo Electric Co Ltd | Semiconductor device and its manufacturing method |
-
2000
- 2000-06-21 JP JP2000186528A patent/JP2002009279A/en not_active Withdrawn
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