JP2002009223A - 半導体チップ実装用配線基板、その製造方法及び半導体装置 - Google Patents
半導体チップ実装用配線基板、その製造方法及び半導体装置Info
- Publication number
- JP2002009223A JP2002009223A JP2000186815A JP2000186815A JP2002009223A JP 2002009223 A JP2002009223 A JP 2002009223A JP 2000186815 A JP2000186815 A JP 2000186815A JP 2000186815 A JP2000186815 A JP 2000186815A JP 2002009223 A JP2002009223 A JP 2002009223A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- resistor
- semiconductor chip
- mounting
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Abstract
(57)【要約】
【課題】 小型化でき、更にコストもかからない半導体
チップ実装用配線基板、その製造方法及び半導体装置を
提供することを課題とする。 【解決手段】 半導体チップ実装用配線基板１４に形成
された配線１７中に埋め込まれて抵抗体９ａ、９ｂが設
けられている。
チップ実装用配線基板、その製造方法及び半導体装置を
提供することを課題とする。 【解決手段】 半導体チップ実装用配線基板１４に形成
された配線１７中に埋め込まれて抵抗体９ａ、９ｂが設
けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ実装
用配線基板、その製造方法及びその半導体チップ実装用
基板に複数の半導体が実装されパッケージングされた半
導体装置に関する。
用配線基板、その製造方法及びその半導体チップ実装用
基板に複数の半導体が実装されパッケージングされた半
導体装置に関する。
【０００２】
【従来の技術】ＩＣとＩＣとの間に抵抗を形成させる方
法としては、プリント配線基板に各ＩＣを実装し、それ
らＩＣ間を接続するプリント回路上に例えばチップ抵抗
などの抵抗部品を実装するものがある。
法としては、プリント配線基板に各ＩＣを実装し、それ
らＩＣ間を接続するプリント回路上に例えばチップ抵抗
などの抵抗部品を実装するものがある。
【０００３】また、複数のベア（パッケージング前）チ
ップを小型基板（リードフレーム）に実装させて、１つ
のパッケージ部品とするマルチチップパッケージにおい
ても、そのリードフレームに形成された回路配線上に抵
抗部品を実装することで、チップ間やチップとリード端
子間に抵抗を形成するようにしている。
ップを小型基板（リードフレーム）に実装させて、１つ
のパッケージ部品とするマルチチップパッケージにおい
ても、そのリードフレームに形成された回路配線上に抵
抗部品を実装することで、チップ間やチップとリード端
子間に抵抗を形成するようにしている。
【０００４】また、異なる機能の素子を集積して１チッ
プ化したシステムＬＳＩでは、半導体基板に抵抗素子も
合わせて作り込むことができる。
プ化したシステムＬＳＩでは、半導体基板に抵抗素子も
合わせて作り込むことができる。
【０００５】
【発明が解決しようとする課題】プリント配線基板やリ
ードフレーム上に抵抗部品を実装する方法では、その実
装のためのスペースを必要とし、小型化の障害となる。
また、システムＬＳＩではその製造に際して手間や時間
がかかり、更に製造コストも高くつく。
ードフレーム上に抵抗部品を実装する方法では、その実
装のためのスペースを必要とし、小型化の障害となる。
また、システムＬＳＩではその製造に際して手間や時間
がかかり、更に製造コストも高くつく。
【０００６】本発明は上述の問題に鑑みてなされ、小型
化でき、更にコストもかからない半導体チップ実装用配
線基板、その製造方法及び半導体装置を提供することを
課題とする。
化でき、更にコストもかからない半導体チップ実装用配
線基板、その製造方法及び半導体装置を提供することを
課題とする。
【０００７】
【課題を解決するための手段】以上の課題を解決するに
あたり、本発明の請求項１では、半導体チップ実装用配
線基板に形成された配線中に埋め込まれて抵抗体が設け
られている。
あたり、本発明の請求項１では、半導体チップ実装用配
線基板に形成された配線中に埋め込まれて抵抗体が設け
られている。
【０００８】本発明の請求項３では、半導体チップと電
気的に接続される配線を形成して、この配線に開口孔を
形成し、この開口孔に抵抗ペーストを埋め込み、この抵
抗ペーストを焼結させて配線中に抵抗体を形成させて、
半導体チップ実装用配線基板を製造している。
気的に接続される配線を形成して、この配線に開口孔を
形成し、この開口孔に抵抗ペーストを埋め込み、この抵
抗ペーストを焼結させて配線中に抵抗体を形成させて、
半導体チップ実装用配線基板を製造している。
【０００９】本発明の請求項５では、複数の半導体チッ
プが実装されてパッケージに収容された半導体装置にお
ける半導体チップ実装用配線基板に形成された配線中に
埋め込まれて抵抗体が設けられている。
プが実装されてパッケージに収容された半導体装置にお
ける半導体チップ実装用配線基板に形成された配線中に
埋め込まれて抵抗体が設けられている。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１１】図２及び図３は本実施の形態による半導体
チップ実装用基板の製造工程を示す。本実施の形態では
半導体チップ実装用基板の一例として、マルチチップパ
ッケージに用いられるリードフレーム（UFPL;Ultra Fin
e Pitch Lead Frame）を示す。
チップ実装用基板の製造工程を示す。本実施の形態では
半導体チップ実装用基板の一例として、マルチチップパ
ッケージに用いられるリードフレーム（UFPL;Ultra Fin
e Pitch Lead Frame）を示す。
【００１２】先ず、図２Ａに示すように銅合金から成る
ベース１の上にドライフィルムレジストを形成した後、
露光、現像処理を行うことにより所定のパターンのレジ
スト２を形成する。
ベース１の上にドライフィルムレジストを形成した後、
露光、現像処理を行うことにより所定のパターンのレジ
スト２を形成する。
【００１３】次に、図２Ｂに示すように、レジスト２を
マスクとして、ベース１の上にニッケル膜３をメッキに
より形成し、そのニッケル膜３の上にメッキにより銅膜
４を形成する。
マスクとして、ベース１の上にニッケル膜３をメッキに
より形成し、そのニッケル膜３の上にメッキにより銅膜
４を形成する。
【００１４】次に、図２Ｃに示すように、ベース１上か
らレジスト２を剥離する。これにより、所望のパターン
のニッケル膜３及び銅膜４が形成されたベース１が得ら
れる。
らレジスト２を剥離する。これにより、所望のパターン
のニッケル膜３及び銅膜４が形成されたベース１が得ら
れる。
【００１５】次に、図２Ｄに示すように、ニッケル膜３
及び銅膜４を覆ってベース１の上にポリアミック酸を塗
布し焼結することにより、第１の絶縁膜としてポリイミ
ド膜５を形成し、更にポリイミド膜５の上に選択的にド
ライフィルムレジスト６を形成する。
及び銅膜４を覆ってベース１の上にポリアミック酸を塗
布し焼結することにより、第１の絶縁膜としてポリイミ
ド膜５を形成し、更にポリイミド膜５の上に選択的にド
ライフィルムレジスト６を形成する。
【００１６】次に、図２Ｅに示すように、レジスト６を
マスクとして、ポリイミド膜５、銅膜４及びニッケル膜
３をエッチングして、開口孔７ａ、７ｂを形成する。
マスクとして、ポリイミド膜５、銅膜４及びニッケル膜
３をエッチングして、開口孔７ａ、７ｂを形成する。
【００１７】次に、図３Ａに示すように、ベース１の両
面に選択的にドライフィルムレジスト８を形成する。そ
して、このレジスト８をマスクとしてベース１をエッチ
ングして、図３Ｂに示すように開口孔１０ａ、１０ｂを
形成する。この開口孔１０ａ、１０ｂは平面的に見て複
数形成され、従って後工程でリードフレームが切り出さ
れたとき複数のリード端子が形成されることになる。
面に選択的にドライフィルムレジスト８を形成する。そ
して、このレジスト８をマスクとしてベース１をエッチ
ングして、図３Ｂに示すように開口孔１０ａ、１０ｂを
形成する。この開口孔１０ａ、１０ｂは平面的に見て複
数形成され、従って後工程でリードフレームが切り出さ
れたとき複数のリード端子が形成されることになる。
【００１８】次に、開口孔７ａ、７ｂに、例えばスクリ
ーン印刷で抵抗ペーストを埋め込み焼結させ、図３Ｂに
示すように、抵抗体９ａ、９ｂを形成させる。抵抗ペー
ストの材料としては例えばカーボン、酸化金属などが用
いられる。
ーン印刷で抵抗ペーストを埋め込み焼結させ、図３Ｂに
示すように、抵抗体９ａ、９ｂを形成させる。抵抗ペー
ストの材料としては例えばカーボン、酸化金属などが用
いられる。
【００１９】次に、図３Ｃに示すように、ベース１の上
面全てを覆うようにして、更に下面には選択的にドライ
フィルムレジスト１１を形成する。
面全てを覆うようにして、更に下面には選択的にドライ
フィルムレジスト１１を形成する。
【００２０】そして、そのレジスト１１をマスクとして
ベース１の下面側をエッチングして、図３Ｄに示すよう
に開口１２を形成する。
ベース１の下面側をエッチングして、図３Ｄに示すよう
に開口１２を形成する。
【００２１】次に、図３Ｅに示すように、開口１２の形
成により露出したニッケル膜３の下面にメッキにより金
膜１３を形成し、リードフレーム１４が得られる。金膜
１３、ニッケル膜３及び銅膜４により所望のパターンの
回路配線１７が形成される。
成により露出したニッケル膜３の下面にメッキにより金
膜１３を形成し、リードフレーム１４が得られる。金膜
１３、ニッケル膜３及び銅膜４により所望のパターンの
回路配線１７が形成される。
【００２２】また、抵抗体９ａ、９ｂの劣化を防ぐため
に、ポリイミド膜５の上に保護膜を形成して抵抗体９
ａ、９ｂを覆い保護してもよい。
に、ポリイミド膜５の上に保護膜を形成して抵抗体９
ａ、９ｂを覆い保護してもよい。
【００２３】そして、完成したリードフレーム１４の金
膜１３上に、図１に示すように、絶縁ペースト１５を介
して複数の半導体チップ（図では例えばＤＲＡＭチップ
１８ａとロジックチップ１８ｂの２つ）を実装する。各
チップ１８ａ、１８ｂに形成された電極は例えば金線１
６によって金膜１３とワイヤボンディングされる。そし
て、樹脂１９によりパッケージングされ、半導体装置と
してマルチチップパッケージ２０が完成する。各チップ
１８ａ、１８ｂ間や、これらとリード端子１ａとの間が
所望の抵抗値で接続されることになる。
膜１３上に、図１に示すように、絶縁ペースト１５を介
して複数の半導体チップ（図では例えばＤＲＡＭチップ
１８ａとロジックチップ１８ｂの２つ）を実装する。各
チップ１８ａ、１８ｂに形成された電極は例えば金線１
６によって金膜１３とワイヤボンディングされる。そし
て、樹脂１９によりパッケージングされ、半導体装置と
してマルチチップパッケージ２０が完成する。各チップ
１８ａ、１８ｂ間や、これらとリード端子１ａとの間が
所望の抵抗値で接続されることになる。
【００２４】配線１７中に埋め込まれて形成された抵抗
体９ａ、９ｂには、その体積を制御することによって所
望の抵抗値とされる。また、配線１７に抵抗を形成した
い箇所、数に応じて抵抗体９ａ、９ｂは配線１７中に埋
め込まれる。
体９ａ、９ｂには、その体積を制御することによって所
望の抵抗値とされる。また、配線１７に抵抗を形成した
い箇所、数に応じて抵抗体９ａ、９ｂは配線１７中に埋
め込まれる。
【００２５】従来においては配線上に実装されていたチ
ップ周辺の抵抗体を配線中に取り込むことになるので小
型化が実現できる。また、抵抗部品が実装されていた場
所に別のチップを実装すれば、実装のより高密度化が図
れる。更に、配線中に抵抗体を埋め込むという簡単な方
法で所望の位置に抵抗を形成するので、システムＬＳＩ
に比べて製造が容易であり製造時間も短くコストがかか
らない。
ップ周辺の抵抗体を配線中に取り込むことになるので小
型化が実現できる。また、抵抗部品が実装されていた場
所に別のチップを実装すれば、実装のより高密度化が図
れる。更に、配線中に抵抗体を埋め込むという簡単な方
法で所望の位置に抵抗を形成するので、システムＬＳＩ
に比べて製造が容易であり製造時間も短くコストがかか
らない。
【００２６】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００２７】本実施の形態では、上記第１の実施の形態
における図３Ｂで示す工程の後、すなわち、ポリイミド
膜５、銅膜４及びニッケル膜３に抵抗体９ａ、９ｂが埋
め込まれた後、図４Ａで示すように、ポリイミド膜５の
上に、第２の絶縁膜としてドライフィルム２１を形成す
る。
における図３Ｂで示す工程の後、すなわち、ポリイミド
膜５、銅膜４及びニッケル膜３に抵抗体９ａ、９ｂが埋
め込まれた後、図４Ａで示すように、ポリイミド膜５の
上に、第２の絶縁膜としてドライフィルム２１を形成す
る。
【００２８】そして、図５は図４Ａにおける要部の平面
図を示し、上記ドライフィルム２１上にスリット２１ａ
を形成する。スリット２１ａは抵抗体９ａと、この抵抗
体９ａと同様に形成された他の箇所の抵抗体９ｃとを接
続して形成される。なお、スリット２１ａの形成は、ド
ライフィルム２１上に選択的に形成したレジストをマス
クとして行われる。
図を示し、上記ドライフィルム２１上にスリット２１ａ
を形成する。スリット２１ａは抵抗体９ａと、この抵抗
体９ａと同様に形成された他の箇所の抵抗体９ｃとを接
続して形成される。なお、スリット２１ａの形成は、ド
ライフィルム２１上に選択的に形成したレジストをマス
クとして行われる。
【００２９】そして、スリット２１ａに、抵抗体９ａを
形成したときと同じ抵抗ペーストを埋め込み焼結させ
る。従って、抵抗体９ａはスリット２１ａに埋め込まれ
た抵抗体を介して抵抗体９ｃと接続される。
形成したときと同じ抵抗ペーストを埋め込み焼結させ
る。従って、抵抗体９ａはスリット２１ａに埋め込まれ
た抵抗体を介して抵抗体９ｃと接続される。
【００３０】上記第１の実施の形態と同様な工程により
ベース１に開口孔１０ａ、１０ｂを形成した後、図４Ｂ
に示すように、ドライフィルム２１の上に保護膜２３を
形成して抵抗体９ａ、９ｂ、９ｃ及びスリット２１ａに
埋め込まれた抵抗体２２を保護する。
ベース１に開口孔１０ａ、１０ｂを形成した後、図４Ｂ
に示すように、ドライフィルム２１の上に保護膜２３を
形成して抵抗体９ａ、９ｂ、９ｃ及びスリット２１ａに
埋め込まれた抵抗体２２を保護する。
【００３１】以後、第１の実施の形態と同様な工程を経
て、図４Ｃに示すように、本実施の形態によるリードフ
レーム２４が得られる。
て、図４Ｃに示すように、本実施の形態によるリードフ
レーム２４が得られる。
【００３２】そして、第１の実施の形態と同様にリード
フレーム２４に複数のチップを実装し、樹脂でパッケー
ジングしてマルチチップパッケージが得られる。
フレーム２４に複数のチップを実装し、樹脂でパッケー
ジングしてマルチチップパッケージが得られる。
【００３３】第１の実施の形態では、図５に示されるよ
うに、配線１７ａに接続するチップやリード端子と、配
線１７ｂに接続するチップやリード端子との間には抵抗
体９ａによって抵抗が形成されており、本第２の実施の
形態では、更に配線１７ｃに接続するチップやリード端
子との間にも抵抗が形成されることになる。
うに、配線１７ａに接続するチップやリード端子と、配
線１７ｂに接続するチップやリード端子との間には抵抗
体９ａによって抵抗が形成されており、本第２の実施の
形態では、更に配線１７ｃに接続するチップやリード端
子との間にも抵抗が形成されることになる。
【００３４】また、第１の実施の形態において形成され
る開口孔７ａ、７ｂを、回路配線が高密度に形成されて
いるため所望の大きさにできないとき、すなわちこれに
埋め込まれる抵抗体９ａ、９ｂを所望の抵抗値にできな
いときには、本第２の実施の形態による方法により、ス
リットに埋め込まれた分の抵抗体によって抵抗体の体積
を調整して、抵抗値の安定化を図ることができる。
る開口孔７ａ、７ｂを、回路配線が高密度に形成されて
いるため所望の大きさにできないとき、すなわちこれに
埋め込まれる抵抗体９ａ、９ｂを所望の抵抗値にできな
いときには、本第２の実施の形態による方法により、ス
リットに埋め込まれた分の抵抗体によって抵抗体の体積
を調整して、抵抗値の安定化を図ることができる。
【００３５】以上、本発明の各実施の形態について説明
したが、勿論、本発明はこれらに限定されることなく、
本発明の技術的思想に基づいて種々の変形が可能であ
る。
したが、勿論、本発明はこれらに限定されることなく、
本発明の技術的思想に基づいて種々の変形が可能であ
る。
【００３６】上記実施の形態では、半導体チップ実装用
基板としては、例えばＢＧＡパッケージにおけるインタ
ーポーザーであってもよい。
基板としては、例えばＢＧＡパッケージにおけるインタ
ーポーザーであってもよい。
【００３７】また、上記第２の実施の形態において、第
２の絶縁膜２１を設けず、第１の絶縁膜５に所望のパタ
ーンでスリットを形成し、これに抵抗体を埋め込むよう
にしてもよい。この場合、そのスリットは第１の絶縁膜
５を貫通しないように、すなわち銅膜４が露出しないよ
うに形成する。
２の絶縁膜２１を設けず、第１の絶縁膜５に所望のパタ
ーンでスリットを形成し、これに抵抗体を埋め込むよう
にしてもよい。この場合、そのスリットは第１の絶縁膜
５を貫通しないように、すなわち銅膜４が露出しないよ
うに形成する。
【００３８】
【発明の効果】以上述べたように、本発明の請求項１又
は３によれば、小型化が図れ、且つ低コストな半導体チ
ップ実装用基板が得られる。
は３によれば、小型化が図れ、且つ低コストな半導体チ
ップ実装用基板が得られる。
【００３９】請求項５によれば、小型化が図れ、且つ低
コストな半導体装置が得られる。
コストな半導体装置が得られる。
【００４０】請求項２、４、６の何れかによれば、抵抗
体の引き回し回路を立体的に形成させることができるの
で、抵抗体の形成箇所が多い場合、抵抗体の引き回し長
さを不要に長くすることなく、よって抵抗値を安定化さ
せることができる。
体の引き回し回路を立体的に形成させることができるの
で、抵抗体の形成箇所が多い場合、抵抗体の引き回し長
さを不要に長くすることなく、よって抵抗値を安定化さ
せることができる。
【図１】本発明の第１の実施の形態による半導体装置の
断面図である。
断面図である。
【図２】本発明の第１の実施の形態による半導体チップ
実装用配線基板の製造工程を説明する工程説明図であ
る。
実装用配線基板の製造工程を説明する工程説明図であ
る。
【図３】図２に続いて、本発明の第１の実施の形態によ
る半導体チップ実装用配線基板の製造工程を説明する工
程説明図である。
る半導体チップ実装用配線基板の製造工程を説明する工
程説明図である。
【図４】本発明の第２の実施の形態による半導体チップ
実装用配線基板の製造工程を説明する工程説明図であ
る。
実装用配線基板の製造工程を説明する工程説明図であ
る。
【図５】図４Ａにおける要部の平面図である。
１……銅合金ベース、３……ニッケル膜、４……銅、５
……第１の絶縁膜（ポリイミド膜）、７ａ……開口孔、
７ｂ……開口孔、９ａ……抵抗体、９ｂ……抵抗体、１
３……金膜、１４……リードフレーム、１７……配線、
１８ａ……半導体チップ、１８ｂ……半導体チップ、２
０……マルチチップパッケージ、２１……第２の絶縁
膜、２１ａ……スリット、２３……保護膜、２４……リ
ードフレーム。
……第１の絶縁膜（ポリイミド膜）、７ａ……開口孔、
７ｂ……開口孔、９ａ……抵抗体、９ｂ……抵抗体、１
３……金膜、１４……リードフレーム、１７……配線、
１８ａ……半導体チップ、１８ｂ……半導体チップ、２
０……マルチチップパッケージ、２１……第２の絶縁
膜、２１ａ……スリット、２３……保護膜、２４……リ
ードフレーム。
Claims (6)
- 【請求項１】 半導体チップと電気的に接続される配線
が形成され、この配線に抵抗体が設けられている半導体
チップ実装用配線基板において、 前記抵抗体は前記配線中に埋め込まれていることを特徴
とする半導体チップ実装用配線基板。 - 【請求項２】 前記配線に積層して絶縁膜が形成され、
この絶縁膜に、前記配線中に埋め込まれた異なる抵抗体
間を接続するスリットが形成され、このスリットにも抵
抗体が埋め込まれていることを特徴とする請求項１に記
載の半導体チップ実装用配線基板。 - 【請求項３】 半導体チップと電気的に接続される配線
を形成して、この配線に抵抗体を設けるようにした半導
体チップ実装用配線基板の製造方法において、 前記配線に開口孔を形成し、 前記開口孔に抵抗ペーストを埋め込み、 この抵抗ペーストを焼結させて前記配線中に抵抗体を形
成させることを特徴とする半導体チップ実装用配線基板
の製造方法。 - 【請求項４】 前記配線に積層して絶縁膜を形成し、 前記絶縁膜に、前記配線に形成された異なる開口孔間を
接続するスリットを形成し、 前記開口孔及び前記スリットに抵抗ペーストを埋め込
み、 この抵抗ペーストを焼結させて前記開口孔及び前記スリ
ットに抵抗体を形成させることを特徴とする請求項３に
記載の半導体チップ実装用配線基板の製造方法。 - 【請求項５】 抵抗体が設けられている配線が形成され
た半導体チップ実装用配線基板に、複数の半導体チップ
が前記配線に電気的に接続され実装されてパッケージに
収容された半導体装置において、 前記抵抗体は前記配線中に埋め込まれていることを特徴
とする半導体装置。 - 【請求項６】 前記配線に積層して絶縁膜が形成され、
この絶縁膜に、前記配線中に埋め込まれた異なる抵抗体
間を接続するスリットが形成され、このスリットにも抵
抗体が埋め込まれていることを特徴とする請求項５に記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186815A JP2002009223A (ja) | 2000-06-21 | 2000-06-21 | 半導体チップ実装用配線基板、その製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186815A JP2002009223A (ja) | 2000-06-21 | 2000-06-21 | 半導体チップ実装用配線基板、その製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009223A true JP2002009223A (ja) | 2002-01-11 |
Family
ID=18686914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000186815A Pending JP2002009223A (ja) | 2000-06-21 | 2000-06-21 | 半導体チップ実装用配線基板、その製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009223A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259454B2 (en) | 2004-08-20 | 2007-08-21 | Rohm Co., Ltd. | Semiconductor chip manufacturing method, semiconductor chip, semiconductor device manufacturing method, and semiconductor device |
-
2000
- 2000-06-21 JP JP2000186815A patent/JP2002009223A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259454B2 (en) | 2004-08-20 | 2007-08-21 | Rohm Co., Ltd. | Semiconductor chip manufacturing method, semiconductor chip, semiconductor device manufacturing method, and semiconductor device |
| US7432196B2 (en) | 2004-08-20 | 2008-10-07 | Rohm Co., Ltd. | Semiconductor chip manufacturing method, semiconductor chip, semiconductor device manufacturing method, and semiconductor device |
| CN100461371C (zh) * | 2004-08-20 | 2009-02-11 | 罗姆股份有限公司 | 半导体芯片及其制造方法、半导体装置及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3689696B2 (ja) | チップパッケージの製造方法 | |
| US7790270B2 (en) | Wiring board and semiconductor device | |
| JP5661225B2 (ja) | 半導体デバイスのパッケージング方法 | |
| JP3351706B2 (ja) | 半導体装置およびその製造方法 | |
| US6596560B1 (en) | Method of making wafer level packaging and chip structure | |
| US7166916B2 (en) | Manufacturing method for semiconductor integrated circuit, semiconductor integrated circuit, and semiconductor integrated circuit apparatus | |
| JP2008172267A (ja) | 集積回路パッケージの製造方法および集積回路パッケージ | |
| JP3894091B2 (ja) | Ｉｃチップ内蔵多層基板及びその製造方法 | |
| TW200845350A (en) | Dual or multiple row package | |
| JP3927783B2 (ja) | 半導体部品 | |
| US20090001603A1 (en) | High-Density Fine Line Structure And Method Of Manufacturing The Same | |
| US20060006504A1 (en) | Multilayer leadframe module with embedded passive component and method of fabricating the same | |
| JP4122143B2 (ja) | 半導体装置及びその製造方法 | |
| US6896173B2 (en) | Method of fabricating circuit substrate | |
| KR100541677B1 (ko) | 반도체 패키지장치 및 그 제조 방법 | |
| JP2003218278A (ja) | ウェーハレベル・チップスケール・パッケージの製造方法 | |
| JP3029736B2 (ja) | 混成集積回路装置の製造方法 | |
| JP2002009223A (ja) | 半導体チップ実装用配線基板、その製造方法及び半導体装置 | |
| JP2002368027A (ja) | 半導体装置の製造方法 | |
| JP2798108B2 (ja) | 混成集積回路装置 | |
| JPH0517709B2 (ja) | ||
| US20040119155A1 (en) | Metal wiring board and method for manufacturing the same | |
| JP2006210796A (ja) | 回路装置およびその製造方法 | |
| JP2809191B2 (ja) | 半導体チップの実装方法 | |
| JP3398556B2 (ja) | 半導体装置の製造方法 |