JP2001511976A - データ識別子を複製することによって複数のコピーを送信するための方法および装置 - Google Patents

Abstract

(57)【要約】 パケット交換網におけるネットワークスイッチからフレームの複数のコピーを送信するための方法および構成は、スイッチで受取られたフレームの１つのコピーを外部メモリへとストアする。フレームはフレームポインタが指すメモリ内の場所にストアされる。スイッチ内のストアされたフレームの複数の送信をキュー入れするに当たって、フレーム自体ではなく、フレームポインタが複製され、ネットワークスイッチ内に送信のためにキュー入れされる。

Description

【発明の詳細な説明】 データ識別子を複製することによって複数のコピーを 送信するための方法および装置 発明の分野 本発明はデータ記憶および送信の分野に関し、特に、装置からデータの複数の コピーを送信するための方法および装置に関する。 背景技術 コンピュータシステムまたは通信網のような多くのシステムにおいて、１つの データの組が複数回与えられる（送信される）ことが必要とされる。たとえば、 同じフレームを多くのポートに転送するネットワークスイッチを採用するパケッ ト交換網では、単一のフレームがスイッチで受取られ、複数のポートへ転送され るよう指定され得る。他のシステムは、サーバがデータの単一のコピーを複数の クライエントに送るコンピュータ網を含む。 このようなシステムのための設計上の問題は、装置を実現するチップのサイズ を小さく保つことである。たとえばネットワークスイッチ上のチップの記憶容量 を増大させると、望ましくないことにチップのサイズが増大し、他の方法を用い れば装置特徴の向上のために用いられ得る領域が低減する。１フレームのデータ をチップ上にストアするには比較的大量のメモリが必要とされる。スイッチがた とえば２８個のポートを接続するマルチポートスイッチである場合、チップ上に フレームをストアするためのメモリ要件は極めて大きくなる。スイッチのあるボ ートで受信されたデータのフレームをそのスイッチの別のポートが送信するよう に切換えるには、大量のバッファ空間がチップ上に必要となる。同じフレームの 複数のコピーが送信されるべき場合、この問題はさらに悪化する。同じフレーム が送信されるべき各コピーごとに複製され、したがって遥かに多くのメモリが各 コピーをストアするために必要となる。 単一のフレームの複数のコピーを複製し、ストアするのはメモリ空間の無駄で あり、メモリ資源の輻輳の増大につながる。なぜなら、１フレームのデータが多 数回コピーされ、フレームのコピーがストアされたバッファに他のフレームがス トアされくなるかもしれないためである。 発明の概要 送信装置およびメモリ全体においてメモリ空間の使用量を低減する、データフ レームのような１組のデータの複数のコピーを送信する構成および方法が必要で ある。 上記および他の必要は、データの組をストアするよう構成されるメモリを含み 、データの各組にデータ識別子が割当てられ、メモリから別個に取出し可能であ る、データの組を送信するための構成を提供する本発明の実施例によって満たさ れる。送信ベクタ発生器が送信されるべき１組のデータのコピー数を決定し、そ のデータの組のためのデータ識別子を複製する。１つの組のデータの送信される べき各コピーごとに１つの複製されたデータ識別子がある。送信ベクタマネージ ャから受取られるデータ識別子をキューに入れる少なくとも１つの出力キューが 設けられる。少なくとも１つの送信ポートが、出力キューを出るデータ識別子を 検査し、データ識別子が識別するメモリからのデータの組にアクセスし、アクセ スされたデータの組のコピーを送信する。 複数のコピーを送信するために装置がデータ自体ではなくデータ識別子を複製 するので、装置内のメモリ空間がはるかに小さく保たれ得る。すなわち、データ の同じ組の複数のコピーをストアするのに十分な容量を有するキューを設けるの ではなく、本発明は、データ自体よりもはるかに小さいであろうデータ識別子の 複数のコピーをキューに入れるのに十分な容量をキューが有するようにさせる。 上述の必要はまた、フレームを受取り、転送するためにパケット交換網内にス イッチ構成を設ける本発明の別の実施例によって満たされる。スイッチ構成はフ レームをストアするよう構成されるメモリを有し、各フレームには、フレームが ストアされ、メモリから取出し可能であるメモリ内の場所を指すフレームポイン タが割当てられる。送信ベクタ発生器が転送されるべきフレームのコピー数を決 定し、１つのフレームの送信されるべき各コピーごとに１つ、フレームポインタ を複製する。送信ベクタマネージャから受取られるフレームポインタをキューと して維持するための少なくとも１つの出力キューが設けられる。少なくとも１つ の送信ポートが、出力キューを出るフレームを検査し、フレームポインタが指す メモリからのフレームにアクセスし、アクセスされたフレームのコピーを送信す る。 本発明のスイッチ構成の利点は、フレームの複数のコピーを送信するためにマ ルチコピーフレームが複製されないことである。むしろ、フレームの１つのコピ ーだけがストアされ、メモリ内のフレームの場所がフレームポインタによって提 供される。フレームではなくフレームポインタを複製することによって、フレー ムコピーの送信をキューとして維持するための、複製されたフレームポインタを キューとして維持するために用いられる構造が比較的小さく保たれ得る。 上述の必要はまた、装置から１つのデータの組の複数のコピーを送信する方法 を提供する本発明の別の実施例によって満たされる。この方法は、メモリ内にデ ータの組をストアするステップと、データの組を識別するデータ識別子を発生す るステップと、送信されるべきデータの組のコピー数を決定するステップとを含 む。データ識別子が複製され、送信されるべきデータの組の各コピーごとに複製 されたデータ識別子を生ずる。複製されたデータ識別子はキューに入れられる。 メモリがアクセスされ、複製されたデータ識別子が識別するメモリからのデータ の組のコピーが、複製されたデータ識別子のキュー入れの完了時に送信される。 本発明の上述および他の特徴、局面および利点は添付の図面と関連して本発明 の以下のより詳細な説明からより明らかとなるであろう。 図面の簡単な説明 図１は、この発明の実施例に従って構成されたパケット交換システムのブロッ ク図である。 図２は、この発明の実施例に従って構成され、図１のパケット交換システムに 用いられるマルチポートスイッチのブロック図である。 図３は、この発明の実施例に従って構成された、図２のマルチポートスイッチ のスイッチサブシステムの概略図である。 図４は、この発明の実施例に従って構成された、図３のスイッチサブシステム の単一の出力キューを示すブロック図である。 図５は、この発明の実施例による第１のタイプの出力キューを詳細に示す図で ある。 図６は、この発明の実施例による第２のタイプの出力キューを詳細に示す図で ある。 図７は、この発明の実施例に従って構成された、外部メモリのオーバフロー領 域を詳細に示す図である。 図８は、この発明に採用されるリンクトリストデータ構造のブロック図である 。 図９は、この発明の実施例によるフレームバッファヘッダフォーマットを概略 的に示す図である。 図１０は、この発明の実施例に従って構成された、図４のスイッチサブシステ ムのマルチコピー、リクレームおよびフリーバッファプール領域を詳細に示す図 である。 図１１は、この発明の実施例に従って構成されたフリーバッファプール構造の ブロック図である。 図１２は、この発明の実施例に従って構成されたマルチコピーキューのブロッ ク図である。 図１３は、この発明の実施例に従って構成されたマルチコピーキャッシュの概 略図である。 図１４は、この発明の実施例に従って構成された、スイッチサブシステムのバ ッファマネージャのキュー部およびポートベクタＦＩＦＯのブロック図である。 例示的な実施例の詳細な説明 イーサネット（ＩＥＥＥ ８０２．３）網などのパケット交換ネットワークに おけるスイッチを例に挙げてこの発明を説明する。しかしながら、以下に詳細に 説明するように、この発明は他のパケット交換システムおよび一般的な他のタイ プのシステムにも適用可能であることが明らかとなるであろう。 図１は、この発明が有利に採用され得る例示的なシステムのブロック図である 。例示的なシステム１０はイーサネット網などのパケット交換ネットワークであ る。パケット交換ネットワークは、ネットワークステーション間でのデータパケ ット の通信を可能にする統合マルチポートスイッチ（ＩＭＳ）１２を含む。ネットワ ークはたとえば１０Ｍ＼ｂｐｓのネットワークデータレートでデータの授受を行 なう２４個の毎秒１０メガビットの速度（Ｍ＼ｂｐｓ）のネットワークステーシ ョン１４と、１００Ｍ＼ｂｐｓのネットワーク速度でデータパケットの授受を行 なう２つの１００Ｍ＼ｂｐｓネットワークステーション２２といった、種々の構 成を有するネットワークステーションを含み得る。したがって、スイッチ１２は ネットワークステーション１４または２２から受けたデータパケットをイーサネ ットプロトコルに基づく適切な宛先に選択的に転送する。 開示される実施例によると、１０Ｍ＼ｂｐｓネットワークステーション１４は 媒体１７を介して、かつ半二重イーサネットプロトコルに従って、スイッチ１２ に対してデータパケットの授受を行なう。イーサネットプロトコルＩＳＯ／ＩＥ Ｃ ８８０２−３（ＡＮＳＩ／ＩＥＥＥ Ｓｔｄ．８０２．３，１９９３Ｅｄ． ）は、すべてのステーション１４が等しくネットワークチャネルにアクセスでき るようにする半二重媒体アクセス機構を規定する。半二重環境のトラヒックは媒 体１７と区別されたりまたはそれより優先されることはない。各ステーション１ ４はむしろ、媒体上のトラヒックを認識するために搬送波感知多重アクセス／衝 突検出（ＣＳＭＡ／ＣＤ）を用いるイーサネットインタフェースカードを含む。 媒体上の受信搬送波がデアサートされたことを感知することによりネットワーク トラヒックの不在が検出される。送信するデータを有するステーション１４はす べて、パケット間ギャップ期間（ＩＰＧ）として公知である、媒体上の受信搬送 波がデアサートされた後、予め定められた時間だけ待機することにより、チャネ ルにアクセスしようとする。複数のステーション１４がネットワーク上に送信す るデータを有する場合、ステーションの各々が、媒体上の受信搬送波の、デアサ ートが感知されたことに応答してＩＰＧ期間の後に送信を行なおうとするため、 衝突が生じる。したがって、送信ステーションは、別のステーションが同時にデ ータを送信することにより衝突が生じていないかを判断するために媒体を監視す る。衝突が検出されれば、両方のステーションが停止し、ランダムな期間だけ待 機し、再度送信を試みる。 １００Ｍ＼ｂｐｓネットワークステーション２２は好ましくは、提案されてい るフロー制御によるイーサネット規格ＩＥＥＥ ８０２．３ｘ全二重−草案（０ ．３）に従う全二重モードで動作する。全二重環境は各１００Ｍ＼ｂｐｓネット ワークステーション２２とスイッチ１２との間に双方向ポイントツーポイント通 信リンクを設け、スイッチ１２およびそれぞれのステーション２２は衝突するこ となくデータパケットの送受信を同時に行なうことができる。１００Ｍ＼ｂｐｓ ネットワークステーション２２の各々は、１００ベース−ＴＸ、１００ベース− Ｔ４または１００ベース−ＦＸタイプの１００Ｍ＼ｂｐｓ物理（ＰＨＹ）装置２ ０を介してネットワーク媒体１７に結合される。スイッチ１２は、物理装置２０ への接続をもたらす媒体独立インタフェース（ＭＩＩ）２４を含む。１００Ｍ＼ ｂｐｓネットワーク２２は他のネットワークへの接続のためのサーバまたはルー タとして実現され得る。 図１に示されるように、ネットワーク１０は、スイッチ１２と１０Ｍ＼ｂｐｓ ステーション１４との間で送信されたデータパケットの時分割多重化および時分 割非多重化を行なう一連のスイッチトランシーバ２６を含む。磁気変成器モジュ ール１９は媒体１７上の信号の波形を維持する。スイッチ１２は、時分割多重化 プロトコルを用いて単一のシリアルノンリターンツーゼロ（ＮＲＺ）インタフェ ース２３を介して各スイッチトランシーバ１６に対するデータパケットの送受信 を行なうトランシーバインタフェース１８を含む。スイッチトランシーバ１６は シリアルＮＲＺインタフェース２３からパケットを受信し、受信されたパケット を非多重化し、ネットワーク媒体１７を介して適切なエンドステーション１４に そのパケットを出力する。開示される実施例によると、各スイッチトランシーバ １６は独立した４つの１０Ｍ＼ｂｐｓツイストペアポートを有し、スイッチ１２ が必要とするＰＩＮの数が４分の１に減少するようにするシリアルＮＲＺインタ フェースを介する４：１多重化を用いる。 スイッチ１２は、意思決定エンジン、切換エンジン、バッファメモリインタフ ェース、構成／制御／状態レジスタ、管理カウンタ、ならびにネットワークステ ーション１４および１２のためのイーサネットポート間でデータパケットの経路 制御を行なうためのＭＡＣ（媒体アクセス制御）プロトコルインタフェースを含 む。スイッチ１２はまた、インテリジェントな切換決定を行ない、後に説明する ように、外部の管理エンティティに管理情報ベース（ＭＩＢ）オブジェクトの形 式で統計的なネットワーク情報を与えるための優れた機能を有する。スイッチ１ ２はさらに、スイッチ１２のチップサイズを最小にするためにパケットデータの 外部ストアおよびスイッチ論理を可能にするインタフェースを含む。たとえば、 スイッチ１２は、受信したフレームデータ、メモリ構造およびＭＩＢカウンタ情 報をストアするための外部メモリ３６へのアクセスをもたらす同期型ダイナミッ クＲＡＭ（ＳＤＲＡＭ）インタフェース３４を含む。メモリ３６は２Ｍｂまたは ４Ｍｂのメモリサイズを有する８０、１００または１２０ＭＨｚ同期型ＤＲＡＭ であってもよい。 スイッチ１２はさらに、外部管理エンティティが管理ＭＡＣインタフェース３ ２によってスイッチ１２の全体的な動作を制御できるようにする、管理ポート３ ０を含む。スイッチ１２は、ＰＣＩホストおよびブリッジ２８を介して管理エン ティティがアクセスできるようにするＰＣＩインタフェース２６をさらに含む。 これに代えて、ＰＣＩホストおよびブリッジ２８が複数のスイッチデバイス１２ に対する拡張バスとしての役割を果たしてもよい。 スイッチ１２は、１つのソースから少なくとも１つの宛先ステーションに受信 データパケットを選択的に送信する内部意思決定エンジン（図２）を含む。内部 意思決定エンジンには外部ルールチェッカが代用されてもよい。スイッチ１２は 外部ルールチェッカインタフェース（ＥＲＣＩ）４０を含み、これは内部意思決 定エンジンの代わりにフレーム転送決定を行なうために外部ルールチェッカ４２ が用いられるようにする。したがって、フレーム転送決定は、内部切換エンジン または外部ルールチェッカ４２のいずれかによって行なわれ得る。 スイッチ１２は、ポートごとのステータスをクロックに合せて出力しＬＥＤ外 部論理４６を駆動する、ＬＥＤインタフェース４４をさらに含む。ＬＥＤ外部論 理４６は人間が読取ることができるＬＥＤディスプレイエレメント４８を駆動す る。発振器３８はスイッチ１２のシステム機能に４０ＭＨｚのクロック入力を与 える。 図２は、図１の統合マルチポートスイッチ（ＩＭＳ）１２のブロック図である 。スイッチ１２はそれぞれの１０Ｍ＼ｂｐｓネットワークステーション１４間で 半 二重のデータパケットの送受信を行なうための２４個の１０Ｍ＼ｂｐｓ媒体アク セス制御（ＭＡＣ）ポート５０（ポート１から２４）と、それぞれの１００Ｍ＼ ｂｐｓネットワークステーション間で全二重のデータパケットの送受信を行なう ための２つの１００Ｍ＼ｂｐｓ ＭＡＣポート５３（ポート２５および２６）と を含む。上述のとおり、管理インタフェース３０もまたＭＡＣ層プロトコル（ポ ート０）に従って動作する。ＭＡＣポート５０、５３および３０の各々は、受信 先入れ先出し（ＦＩＦＯ）バッファ５２と送信ＦＩＦＯ５４とを有する。ネット ワークステーションからのデータパケットは対応のＭＡＣポートで受信され、対 応の受信ＦＩＦＯ５２にストアされる。受信されたデータパケットは対応の受信 ＦＩＦＯ５２から外部メモリインタフェース３４に出力されて、外部メモリ３６ にストアされる。 受信されたパケットのヘッダもまた、内部ルールチェッカ５８または外部ルー ルチェッカインタフェース４０のいずれかである、意思決定エンジンに転送され 、いずれのＭＡＣポートからデータパケットが出力されるかを決定する。具体的 には、パケットヘッダは、スイッチ１２が内部ルールチェッカ５８または外部ル ールチェッカ４２を用いて動作するよう構成されているか否かに依存して、内部 ルールチェッカ５８または外部ルールチェッカインタフェース４０に送られる。 内部ルールチェッカ５８および外部ルールチェッカ４２は、所与のデータパケッ トに関する宛先ＭＡＣポートを決定するための意思決定論理を提供する。したが って、意思決定エンジンは、単一ポート、マルチプルポートまたは全ポート（す なわちブロードキャスト）のいずれかに所与のデータパケットを出力し得る。た とえば、各データパケットにはソースおよび宛先アドレスを有するヘッダが含ま れ、意思決定エンジンは宛先アドレスに基づいて適切な出力ＭＡＣポートを特定 する。これに代えて、宛先アドレスは、適切な意思決定エンジンが複数のネット ワークステーションに対応するものと特定するバーチャルアドレスに対応しても よい。これに代えて、受信されたデータパケットは、（１００Ｍ＼ｂｐｓステー ション２２のうちの１つのルータを介する）別のネットワークまたは所定のグル ープのステーションを特定するＩＥＥＥ ８０２．１ｄプロトコルに準拠するＶ ＬＡＮ（バーチャルＬＡＮ）タグ付フレームを含んでもよい。したがって、内部 ルール チェッカ５８または外部ルールチェッカ４２のいずれかがインタフェース４０を 介して、バッファメモリ３６に一時的にストアされたフレームが単一のＭＡＣポ ートまたは複数のＭＡＣポートに出力されるべきかを決定する。 外部ルールチェッカ４２を使用することにより、容量の増加、およびフレーム が外部メモリに完全にバッファされる前にフレーム転送決定を可能にし、かつス イッチ１２がフレームを受信する順からは独立した順で決定が行なわれるように する、決定キューのうちランダムな順序付け、といった利点がもたらされる。 意思決定エンジン（すなわち内部ルールチェッカ５８または外部ルールチェッ カ４２）は、データパケットを受信すべき各ＭＡＣポートを特定するポートベク タの形式で転送決定をスイッチサブシステム５６に出力する。ルールチェッカか らのポートベクタは、外部メモリ３６にデータパケットをストアするアドレス場 所と、データパケットを受信して送信するためのＭＡＣポート（たとえばＭＡＣ ポート０から２６）の識別子とを含む。スイッチサブシステム５６はポートベク タに特定されたデータパケットを外部メモリインタフェース３４を介して外部メ モリ３６から取出し、取出されたデータパケットを特定されたポートの適切な送 信ＦＩＦＯ５４に与える。 付加的なインタフェースにより管理および制御情報が与えられる。たとえば、 管理データインタフェース５９は、ＭＩＩ管理仕様（ＩＥＥＥ ８０２．３ｕ） に従うスイッチトランシーバ１６および１００Ｍ＼ｂｐｓ物理装置２０と制御お よびステータス情報をスイッチ１２が交換できるようにする。たとえば、管理デ ータインタフェース５９は、双方向管理データＩＯ（ＭＤＩＯ）信号経路に時間 基準を与える管理データクロック（ＭＤＣ）を出力する。 ＰＣＩインタフェース２６は、ＰＣＩホストプロセッサ２８によって内部ＩＭ Ｓステータスおよび構成レジスタ６０にアクセスし、かつ外部メモリ３６にアク セスするための、３２ビットＰＣＩ改訂２．１に適合したスレーブインタフェー スである。ＰＣＩインタフェース２６は複数のスイッチデバイスのための拡張バ スとしての役割も果たし得る。管理ポート３０は標準７ワイヤ反転シリアルＧＰ ＳＩインタフェースを介して外部ＭＡＣエンジンにインタフェースされ、標準Ｍ ＡＣ層プロトコルによりホストコントローラがスイッチ１２にアクセスできるよ うにする。 図３は、この発明の例示的な実施例に従う、図２のスイッチサブシステム５６ をより詳細に説明する図である。図２に示されるマルチポートスイッチ１２の他 のエレメントは、スイッチサブシステム５６とこれらの他のエレメントとの接続 を示すために図３に再度示される。スイッチサブシステム５６はフレームの受信 および転送を行なうためのコアスイッチングエンジンを含む。スイッチングエン ジンを実現するために用いられる主な機能ブロックは、ポートベクタＦＩＦＯ７ ０と、バッファマネージャ７２と、複数のポート出力キュー７４と、管理ポート 出力キュー７５と、拡張バスポート出力キュー７７と、フリーバッファプール１ ０４と、マルチコピーキュー９０と、マルチコピーキャッシュ９６と、リクレー ムキュー９８とを含む。これらの機能ブロックの動作および構成は後により詳細 に説明するが、まず、個々のエレメントに関する後の説明に関連性を持たせるた めに、図３のスイッチサブシステム５６の全体像を簡単に説明する。 ポートからマルチポートスイッチ１２に入るフレームには基本的に２つのタイ プがある。すなわち、単一コピーフレームとマルチコピーフレームとである。単 一コピーフレームは、マルチポートスイッチ１２によって他の１つのポートにの み送られることとなる、ポートで受信されたフレームである。これとは対照的に 、マルチコピーフレームは、１つのポートで受信され、１つより多い数のポート に送信されるフレームである。図３では、各ポートは別個のＭＡＣ５０によって 表わされ、それ自体の受信ＦＩＦＯ５２および送信ＦＩＦＯ５４を有する。 単一コピーまたはマルチコピーであるフレームは内部ＭＡＣエンジン５０によ って受信される。フレームパケットがポートで受信されると、それは受信ＦＩＦ Ｏ５２に置かれる。各フレームはヘッダを有し、これは、内部ルールチェッカ５ ８または外部ルールチェッカ４２のいずれかのルールチェッカに与えられる。ル ールチェッカ４２または５８は、ヘッダの情報に基づいて、フレームパケットが どこから送り出されるかを決定し、すなわちいずれのポートを介してフレームパ ケットが送信されるかを決定する。 ルールチェッカ４２または５８が転送決定を行なうのと同時に、バッファマネ ージャ７２はフリーバッファプール１０４からフリーバッファポインタを得る。 このフリーバッファポインタは、受信ＦＩＦＯ５２によってフレームがストアさ れることとなる外部メモリ３６の場所である。バッファマネージャ７２によって フリーバッファポインタがフリーバッファプール１０４から得られると、フリー バッファポインタによってポイントされるバッファはもはやフリーであるとは考 えられない。フレームデータは、直接メモリアクセス（ＤＭＡ）トランザクショ ンでデータバス８０を介して受信ＦＩＦＯ５２から外部メモリ３６に転送される 。フレームはフリーバッファプール１０４から得られたフリーバッファポインタ がポイントする場所にストアされるが、後に説明するように、フレームをストア するために多くの他のバッファが用いられてもよい。 ヘッダデータの他に、ルールチェッカ４２または５８はバッファマネージャ７ ２からのフリーバッファポインタも受信する。このフリーバッファポインタはこ こではフレームポインタと呼ばれる。なぜなら、フレームがストアされる外部メ モリ３６でのメモリ場所をポイントするからである。ルールチェッカ４２または ５８は、転送決定を行ないかつ「ポートベクタ」の形式で転送命令を発生するた めにヘッダ情報を用いる。図示される例示的な実施例では、ポートベクタは、フ レームが転送されるべき各出力ポートに対してセットされたビットを備えた２８ ビットベクタである。この全体像での例では、受信されたフレームは単一フレー ムであると想定する。したがって、ルールチェッカ４２または５８によって生成 されたポートベクタには１つのビットしかセットされない。ポートベクタにセッ トされたビットはポートのうち特定的なものに対応する。 ルールチェッカ４２または５８はポートベクタＦＩＦＯ７０にポートベクタお よびフレームポインタ（ならびに制御操作コードおよびＶＬＡＮインデックス） を置く。ポートベクタはポートベクタＦＩＦＯ７０によって検査され、ポートベ クタに関連したフレームポインタがどの特定の出力キュー７４に入力されるべき かを決定する。ポートベクタＦＩＦＯ７０は適切な出力キュー７４の一番上にフ レームポインタを置く。これによりフレームの送信がキューとして維持される。 ある時点で、フレームポインタは出力キュー７４を通過した後に出力キュー７ ４の一番下まで到達する。バッファマネージャ７２はそれが出力キュー７４の一 番下まで到達したときにフレームポインタを取り、フレームポインタ書込バス８ ６を介して正しいポートの適切な送信ＦＩＦＯ５４にそのフレームポインタを送 る。これによりフレームの送信がスケジュールされる。フレームポインタによっ てポイントされた外部メモリ３６での場所からＤＭＡトランザクションにおいて 読出されたフレームデータは、適切な送信ＦＩＦＯ５４に置かれ後に送信される 。 マルチコピー送信は、ポートベクタが、フレームがそれらから送信されること となるマルチプルポートを示す、セットされた複数のビットを有する点を除いて 、単一コピー送信と同様である。フレームポインタは適切な出力キュー７４の各 々に置かれ、対応の送信ＦＩＦＯ５４から送信される。 バッファマネージャ７２は特殊な制御キューを用い、すなわち、フリーバッフ ァプール１０４と、マルチコピーキュー９０と、リクレームキュー９８と、マル チコピーキャッシュ９６とを用いて、受信フレームをストアするためにバッファ を割当て、フレームがその指定された出力ポートに送信されると再度使用できる ようバッファを取出すプロセスを管理する。後により詳細に説明するが、バッフ ァマネージャ７２はまた、出力キュー７４ならびに制御キュー１０４、９０およ び９８のために外部メモリ３６に「オーバフロー」領域を維持する。 この動作上の全体像を背景として、以下にスイッチサブシステム５６の個々の セクションおよびさまざまな局面をより詳細に説明する。これらの局面のうち最 初に説明するものは、この発明のさまざまな出力キュー７４の構造である。１０ Ｍｂ／ｓポートおよび１００Ｍｂ／ｓ出力ポートに指定される出力キュー７４の 他に、管理ポート３０のために出力キュー７５が設けられ、拡張ポート２６のた めに出力キュー７７が設けられる。これらの出力キュー７５および７７は出力キ ュー７４と同じ外部構成を有するが、後に説明するように、異なった内部構成を 有する。 図４は、この発明の実施例に従う出力キュー７４の外部構成を示すブロック図 である。図４から明らかなように、この発明の出力キュー７４は３部構成である 。性能を最も高くするためには、チップ上のキュー構造のすべてを保持すること が好ましいが（マルチポートスイッチ１２を参照）、チップの占有面積に関する 費用は非常に高い。これにより、チップが多数のエントリの切換を行ない、それ らをキューとして維持する必要があるときにはジレンマが生じる。この発明は、 チ ップ上に高性能な小容量セクションを含み、チップ外にオーバフロー領域を含む 、単一の出力キューを与えることによりこのジレンマを解消する。オーバフロー 領域は、チップ上の領域よりも比較的性能が低いにも関わらず、所要の大容量の キューとしてキューが役割を果たすようにする。 図４の実施例に従うこの発明の単一論理出力キュー７４は３つの物理セクショ ンを有する。これらには、出力キュー書込側７６と、出力キュー読出側７８と、 外部メモリ３６にある出力キューオーバフロー領域（全体が１１０として示され る）とが含まれる。出力キュー７４のすべてに関する外部メモリ３６へのアクセ スは、前述のとおり外部メモリインタフェース３４を介するものである。この発 明は、現在の外部メモリのバースト的な性質を利用し、（フレームポインタなど の）データが、チップ１２を外部メモリ３６に接続するバス８４を介してバース ト状にチップの内外からオーバフローキュー領域１１０に送られるようにする。 出力キュー書込側７６および出力キュー読出側７８はチップ１２上にある。書 込側７６および読出側７８は小さくて値段の高い資源であると考えられる。これ とは対照的に、出力キュー７４の第３の部分を形成するオーバフロー領域１１０ は大きくて比較的安価である。書込側７６および読出側７８により高い性能がも たらされ、オーバフロー領域を通る経路によっては低性能で大容量の経路がもた らされる。 動作時に、出力キュー書込側７６はエントリを受信する。この発明に従うマル チポートスイッチ１２の例示的な実施例では、エントリは、フレームの最初の２ ５６バイトがストアされる外部メモリの第１のバッファをポイントするフレーム ポインタである。しかしながら当業者には、出力キューの構成７４はエントリと してのフレームポインタに制限されず、マルチポートスイッチおよび他の技術の 両方において、他のタイプのエントリをキューとして維持することに広く適用可 能であることが明らかであろう。 エントリが出力キュー書込側７６内を完全に移動し、その一番下まで到達する と、出力キュー７４に関連した制御論理はエントリをどう処理するか決定する。 出力キュー読出側７８にスペースがあれば、出力キュー７４のオーバフロー領域 １１０は空いており、１つまたはそれ以上のエントリが出力キュー書込側７６か ら出力キュー読出側７８に直接送られる。書込側７６から読出側７８に直接エン トリを送ることはすべてチップ１２上で行なわれるため、エントリは低レイテン シーで素早く完全に送られる。 出力キュー読出側７８がいっぱいであり、出力キュー書込側７６に少なくとも １バーストサイズの量のデータ（たとえばエントリの１６バイト分）があれば、 データはその出力キュー７４のオーバフロー領域１１０にバースト状に書込まれ る。出力キュー読出側７８がいっぱいであり、かつ出力キュー書込側７６にはま だ１バーストサイズの量のデータがないときは、エントリは出力キュー書込側に 留まりさらに処理は行なわれない。最終的には、出力キュー読出側７８は空にな り、出力キュー読出側７８に１バーストサイズの量のデータを収容する十分なス ペースが生まれ、かつオーバフロー領域１１０にデータがあるときがくると、オ ーバフロー領域１１０から出力キュー読出側７８に１バーストのデータが与えら れる。 出力キュー構成において、読出側７８は伝統的なキューとほぼ同様に作用する 。なぜなら、エントリが１つずつ取出されるのはこの部分からであるからである 。出力キュー書込側７６は主に、データをバーストに組立てて外部メモリ３６に 書込むための回収機能を果たす。したがって、この発明は単一の事象（エントリ を出力キュー７４に置くこと）をバースト事象に変える。書込側７６は、蓄積さ れたデータが必要に応じて外部メモリ３６のオーバフロー領域１１０にバースト されるようにする。比較的稀な場合にのみ必要となる機能に高価なチップ資源を 提供するのではなく、輻輳時にオーバフロー領域１１０が安価なストレージを提 供する。この発明はチップ外のオーバフロー領域１１０を利用するが、この領域 １１０のアクセスは、１度に多くのバイトの情報をバーストすることにより効率 よく行なわれる。これは、単一のエントリがキューに対して書込まれたり読出さ れたりする従来のキュー構造とは対照的である。 動作時に、出力キュー７４に到達するエントリが多ければ、これらのエントリ はオーバフロー領域１１０に置かれ、チップ上のキュー７８のオーバフローを回 避するようにする。したがって、この発明のキュー構造を用いるとフレームの廃 棄が大幅に防止される。また、オーバフロー領域１１０のためのメモリの合計量 は、外部メモリ３６のサイズを変更することにより容易に変更可能である。さら に、個々の特定のオーバフロー領域１１０のサイズは、出力キュー７４の性能に 影響を及ぼすことなくキューのサイズをカスタマイズするためにプログラム可能 である。 典型的に、キューは、先入れ先出し構成を有する順序づけられた構成である。 しかしながら、リクレームキュー９８およびフリーバッファプール１０４などの いくつかのタイプのキューでは、エントリの順序は問題ではない。書込側１００ から読出側１０２にデータを直接送信することが可能であれば、この発明はその キューに関するオーバフロー領域を迂回して情報がこの経路に直接送信されるよ うにする。これは、情報が順番によって影響を受けない限り、関連のオーバフロ ー領域に情報がある場合でも可能である。たとえば、バッファの再要求は順番に よって影響を受けない。なぜなら、バッファがフレームにストアされる必要がな くなった後に、最終的にバッファがフリーバッファプール１０４のフリーリスト に戻される順番は、いかなるものでも許容されるからである。したがって、デー タが順番によって影響を受けない場合に外部メモリ３６のリクレームキュー９８ のオーバフロー領域１１０への書込についての帯域幅が生じるのを回避するため に、読出側１０２にさらなるエントリのためのスペースがあるものと想定して、 書込側１００から読出側１０２に情報が直接送られる。リクレームキュー９８は 順番によって影響を受けないデータをキューとして維持するタイプのキューの一 例である。しかしながら、順番によって影響を受けない他の多くのタイプのデー タが種々の適用例で可能であるため、この発明のこの特徴は、他のタイプのデー タをキューとして維持するキューにおいて有用性を見出す。 図１および図２に示されるこの発明の例示的な実施例のマルチポートスイッチ には２８個の出力キュー（各々が出力ポートと関連する）があり、すなわち、１ ０Ｍｂ／ｓユーザポートに関するものが２４個、１００Ｍｂ／ｓサバポートに関 するものが２つ、管理ポートに関するものが１つ、そして拡張バスポートに関す るものが１つある。出力キュー７４、７５および７７は、フレームポインタが送 信のためにキューとして維持されるときにそれらに一時的なストレージを提供す る。キュー作業は、転送ポートベクタに示されるさまざまな出力キュー７４、７ ５および７７に対してポートベクタＦＩＦＯ７０がフレームポインタを書込むと いう形態をとる。 この発明のある好ましい実施例では、さまざまな出力キュー７４、７５および ７７は以下のフィールドのうちいくつかまたはすべてを含む。すなわち、単一コ ピービットと、フレームポインタと、制御操作コードまたは制御信号と、ＶＬＡ Ｎ（バーチャルローカルエリアネットワーク）インデックスとである。単一コピ ービットは１つの出力ポートにのみ転送されることとなるフレームを示す。フレ ームポインタは外部メモリ３６のフレームをポイントする。制御操作コードはフ レームに関する特定的な情報（すなわち新たに得たフレームなど）を識別する。 制御信号は制御操作コードからの情報を用いて、送信前にポートによってフレー ムがいかに処理されるかを示す。ＶＬＡＮインデックスは、外部へのフレームに （必要であれば）挿入されるべきＶＬＡＮタグに対する基準を与える。しかしな がら、この発明は種々のタイプのフィールドを有する他の出力キューにも適用可 能であるため、これらのフィールドは例としてのみのものである。 第１のタイプの出力キュー７４、すなわち１０Ｍｂ／ｓポート出力キューの例 示的な実施例の内部構成が図５に示される。１０Ｍｂ／ｓ出力キュー７４は１０ Ｍｂ／ｓポートに転送されることとなるフレームのエントリを保持する。これら のキューの出力キュー書込側７６は３２個のエントリを保持し、出力キュー読出 側７８は図示される例示的な実施例において１６個のエントリを保持するが、考 えられる他のサイズのものもこの発明の範囲内である。１０Ｍｂ／ｓ出力キュー ７４は単一コピービットとフレームポインタ（１４ビット）とを含む。この発明 のマルチポートスイッチの例示的な実施例では、１０Ｍｂ／ｓポートにはＶＬＡ ＮタグがないためＶＬＡＮインデックスは必要ない。 第２のタイプの出力キュー７４、すなわち１００Ｍｂ／ｓポート出力キューの 例示的な実施例の内部構成が図６に示される。１００Ｍｂ／ｓポート出力キュー は１００Ｍｂ／ｓポートに転送されることとなるフレームのエントリを保持する 。出力キュー書込側７６はこのタイプの出力キューに６４個のエントリを保持し 、出力キュー読出側は１６個のエントリを保持する。各エントリはＶＬＡＮイン デックスと、部分的な制御操作コード（ビット４−０）と、単一コピービットと 、 フレームポインタとを含む。 外部メモリ３６の例示的なマップが図７に示される。外部メモリ３６の全体の 容量はたとえば４Ｍｂであるが、種々の実施例において他の容量のメモリが採用 されてもよい。この発明に従ってオーバフロー領域に外部メモリ３６を使用する ことにより、外部メモリを変更するだけで出力キューのサイズを増減することが できる。これは、キューとして維持する容量全体がチップの製造時に設定される 、キュー構成がすべてチップ上にあるシステムよりも有利である。 スイッチ１２のストア要件を満たすために、外部メモリ３６の例示的な実施例 は下記の領域にスペースを割当てる。すなわち、フリーバッファプールオーバフ ロー１２０と、リクレームキューオーバフロー１２２と、マルチコピーキューオ ーバフロー１２４と、管理ポート出力キューオーバフロー１２６と、１０Ｍｂ／ ｓおよび１００Ｍｂ／ｓ宛先ポートの各々のための個々の出力キューオーバフロ ー１２８と、拡張バスポート出力キューオーバフロー１３０と、ＭＩＢカウンタ １３２と、グローバルフレームバッファプール１３４とである。 メモリ領域全体のＢＡＳＥアドレスはチップ上のレジスタ６０の中のメモリベ ースアドレスレジスタ内でプログラム可能である。外部メモリマップ内の各領域 のＢＡＳＥアドレスはレジスタセット内でプログラム可能である。領域長レジス タは不要である。所与の領域の長さは、マッピング内のその領域のＢＡＳＥアド レスから次の領域のＢＡＳＥアドレスまでの領域に等しい。 個々のオーバフロー領域の長さ（したがって容量）がプログラム可能であるた め、各キューの容量全体がプログラム可能である。この発明のこの特徴により、 必要に応じて容量の増大した特定の出力キューを提供するようにスイッチをカス タマイズすることが可能になる。 したがって、チップ１２上の制御キューに適合しない後続のオーバフロー領域 ストアエントリは外部メモリ３６に置かれる。フリーバッファプールオーバフロ ー領域１２０はアドレスポインタをグローバルフレームバッファプール１３４中 の未使用のバッファにストアする。リクレームキューオーバフロー領域１２２は 、必要でなくなったリンクトリストチェーンにフレームポインタをストアする。 マルチコピーキューオーバフロー領域１２４は（キューとして維持されたフレー ム ポインタについては）コピーナンバー「≧１」を、かつ（うまく送信されたフレ ームについては）コピーナンバー「−１」を付してフレームポインタをストアす る。 後続のオーバフロー領域は、チップ上に入らない出力キューのエントリをスト アする。管理ポート出力キューオーバフロー領域１２６は管理ポートへの送信を 待機するフレームポインタをストアする。出力キューオーバフロー領域１２８は 適切な１０Ｍｂ／ｓまたは１００Ｍｂ／ｓポートへの送信を待機するフレームポ インタをストアする。拡張バスポート出力キューオーバフロー領域１３０は拡張 バスポートへの送信を待機するフレームポインタをストアする。 ＭＩＢカウンタ領域１３２は、スイッチ１２によって周期的に更新されるポー トごとの統計をすべて含む。スイッチ１２はＭＩＢ統計をストアするための８ビ ットおよび１６ビットカウンタをチップ上に維持する。スイッチ１２はＭＩＢデ ータの損失を防止するために要求される周波数で、外部メモリ３６の３２ビット または６４ビットのＭＩＢカウンタを更新する。 グローバルフレームバッファプール１３４は、受信されたフレームデータをス トアするリンクトリストのバッファを含む。任意の時点で、これらリンクトリス トは有効フレームデータと無効になったバッファとを含み、無効になったこれら のバッファは、バッファマネージャ７２によってフリーバッファプール１０４に 戻されるか、またはＰＣＩホストプロセッサ２８の所有となる。 次に図８を参照して、いずれかのＭＡＣポートまたはＰＣＩバスから受信され たフレームデータは、この発明の例示的な実施例におけるリンクトリストデータ 構成のフォーマットで外部メモリ３６にストアされる。リンクトリストを生成す るために用いられるバッファ１４０の長さは２５６バイトであるが、発明の種々 の実施例では他の長さのバッファ長さが採用されてもよい。これらのバッファ１ ４０の各々へのアドレスポインタはスイッチ１２内のフリーバッファプール１０ ４によってストアされる。 スイッチ１２のポートのうち１つにフレームが受信されると、バッファマネー ジャ７２はフリーバッファプール１０４からアドレスポインタを要求し、バッフ ァ１４０をリンクしてフレームをストアするようにする。フレームをストアする 外部メモリ３６の第１のバッファに対するアドレスポインタが、そのフレームに 対するフレームポインタになる。フレームポインタは、送信されることとなるフ レームをキューとして維持するためのスイッチサブシステム５６において用いら れる。 バッファ１４０は、メモリの次のバッファの場所を示す各バッファヘッダ１４ ２のアドレスポインタによって互いに繋がれる。バッファヘッダ１４２はまた、 バッファ１４０に含まれるフレームデータに関する他の情報を含む。図９ａの例 示的なバッファヘッダフォーマットに示されるように、先頭のバッファのヘッダ は１２バイトである。図９ｂに示されるように、後の各バッフアのヘッダは４バ イトである。外部メモリバーストは、２バンク×１６バイトの長さであるため、 各バッファの実際のフレームストア容量は２５６Ｂ−１６Ｂ＝２４０Ｂである。 図９ａおよび図９ｂに示されるように、先頭および後のバッファヘッダフォー マットは下記のフィールドを含む。 バッファフォーマットビット：どのバッファフォーマットが使用中であるかを 示す。１は１２バイトの長さの先頭バッファフォーマットを示す。０は４バイト である後のバッファのフォーマットを示す。バッファを繋ぐ際に残りのバッファ の各々に関して用いられる。 Ｅビット（フレームマーカの最後）：フレームに関する最後のバッファである ことを示す。Ｅビットがセットされていれば、チェーンにはこれ以上バッファは ない。 Ｃビット（ＣＲＣエラー検出）：ＣＲＣエラーが受信機によって検出されたこ とを示す。Ｃビットが検出されると、送信機能は反転されたＣＲＣを意図的に送 信する。 Ｌビット（整列エラー）：フレーム整列エラーが（ＣＲＣエラーとともに）受 信フレームに検出されたことを示す。 Ｏビット（受信ＦＩＦＯオーバフロー）：受信ＦＩＦＯがオーバフローし、バ ッファのデータが有効でないかもしれないことを示す。 バッファ長さ：バッファヘッダの後の最初のバイトから始まる、バッファのデ ータフィールドにおいて有効なバイトの合計数。この長さにはオフセットバイト 値は含まれるべきではない。 次のバッファポインタ：次のバッファに対するポインタ。次のバッファポイン タはＥビットがセットされているときには有効でない。 オフセットバイト数：バッファのフレームデータセクションにおいてフレーム の最初のバイトが始まる場所を示す。０のオフセットは、データがバッファヘッ ダ１４２の後の最初のビットで始まることを意味する。０のオフセットは、デー タがバッファの１６番目のバイトに後続するバイトで始まることを示す。オフセ ットが０でない値の場合、フレームデータは１６Ｂ＋バッファの始まりからのオ フセットの後に始まる。送信機能はオフセットバイトフィールドに示されるバイ ト数だけ飛び越す。 Ｐビット（ポートタイプ）：入来する受信フレームのポートタイプを示す。０ は１０Ｍｂ／ｓポートを示し、１は１００Ｍｂ／ｓポートを示す。このビットは 、フレームが完全に受信されて外部メモリ３６にバッファされる前に、フレーム を拡張バスに転送するようスイッチ１２をプログラミングする際に、タイムスタ ンプフィールドに関連してホスト２８によって用いられる。 Ｔビット：受信されたフレームのタイプを示す。タグ付またはタグ付でない場 合がある。１はタグ付のフレームであることを示し、ＶＬＡＮ識別子フィールド は受信ＶＬＡＮ ＩＤを含む。０はタグ付でないフレームを示し、ＶＬＡＮ Ｉ Ｄは有効でない。 受信ポート番号：フレームが受信されたポート番号を示す。 ＶＬＡＮ識別子：「タグ付」ポートから受信されたＶＬＡＮ ＩＤ。フレーム がタグ付でないポートから受信される場合、このフィールドは無効である。 Ｒビット（ＣＲＣ再計算）：ＣＲＣを除去し送信機能において再計算する必要 があることを示す。スイッチ１２はタグ付フレームが受信されるとこのビットを セットする。さらに、ホスト２８がフレームの内容を修正した場合、ホスト２８ はこのビットをセットしなければならない。スイッチ１２がフレームを送信する と、スイッチ１２はこのビットを検査して、既存のＣＲＣを送信するか、ＣＲＣ を除去してＣＲＣを再計算するかを判断する。 Ａビット（ＣＲＣ追加）：フレームデータの最後にＣＲＣがないことを示す。 ホストはメモリに（ＣＲＣなしの）フレームを生成し、このビットをセットする ことができる。スイッチ１２はフレームの送信時にＣＲＣを発生して追加する。 Ａビットがセットされている場合、フレームの長さにはＣＲＣは含まれるべきで ない。 Ｆビット（フォーマットビット）：フレーム長／タイムスタンプフィールドを 特定する。０はフィールドが入来フレームのタイムスタンプであることを示す。 １はフィールドが受信フレームのフレーム長であることを示す。 フレーム長／タイムスタンプ：Ｆビットに依存する。Ｆビットがクリアされて いると、このフィールドは受信フレームの最初からのタイムスタンプを表わす。 タイムスタンプは１μｓの分解能を有する。Ｆビットがセットされている場合に は、ＣＲＣおよび受信されたＶＬＡＮタグの全てを含む受信フレームの長さの合 計が示される。フレームが受信されると、スイッチ１２は（タイマレジスタから の）タイムスタンプでこのフィールドをマークする。フレームが完全に受信され る前に拡張バスフレームを転送するようホスト２８によってスイッチ１２がプロ グラミングされている場合、フレームデータを過度に読出すことなく外部メモリ ３６から取出すことができるデータを測定するために（受信ポートの速度ととも に）タイムスタンプを用いることができる。フレーム全体が受信されると、スイ ッチ１２はフレーム長をこのフィールドに書込みＦビットをセットする。 コピー数：ポートベクタＦＩＦＯ７０によって送信されるようにうまくキュー として維持されたコピーの数を示すために用いられる。このフィールドは、バッ ファマネージャ７２が、新しいエントリのためのマルチコピーキャッシュ９６に スペースを設ける必要がある場合に、フレームポインタのコピー数をストアする ために用いられる。 図１０は図３のスイッチサブシステム５６のいくつかの要素を示す詳細図であ る。これらの要素は、フレーム記憶のためのバッファを与えるため、かつ、バッ ファがフレーム記憶のためにもはや必要とされなくなるとこれらのバッファを再 要求し、再び使用可能にするために用いられる。上述のように、各出力キュー７ ４、７５（出力キュー７７を除く）はフレームポインタをバッファマネージャ７ ２に渡し、バッファマネージャ７２はフレームポインタが指すフレームの送信を スケジュールする。バッファマネージャ７２は、１）スイッチ１２の内部バスを 管理し、２）出力キュー７４への／からのフレームポインタのキュー入れ／出し を容易にし、３）バッファの位置を決め、フリーバッファプール１０４に戻すた めに制御キュー９０、９８を管理し、４）外部メモリ３６を出入りするデータの 流れを制御し、５）ＭＩＢおよびオーバーフロー領域を含むメモリ構造を維持す るという機能を制御する。バッファマネージャ７２は全アクセスを外部メモリ３ ６に割当てるためのスケジューラ機能を含む。これらのアクセスには、１）受信 されたフレームデータを記憶バッファ１４０に書込み、２）送信のために記憶バ ッファ１４０からフレームデータを読出し、３）出力キュー７４および制御キュ ー９０、９８のためのオーバーフロー領域の各々にフレームポインタを維持し（ すなわち、書込み、読出す）、４）ＭＩＢカウンタを更新することが含まれる。 バッファマネージャ７２が所与のフレームポインタを適切な全出力キュー７４ 、７５にコピーした後、ポートベクタＦＩＦＯ７０がコピーの数（「コピー数」 )を計算し、フレームポインタおよびコピー数をマルチコピーキュー９０の書込 側に入れる。コピー数は、フレームが転送されるべきでないことを示す「０」、 単一コピー送信を示す「１」、またはマルチコピー送信を示す「＞１」であり得 る。これらの３つの場合を以下に説明する。 コピー数が「０」であり、フレームポインタがセットされたビットのないヌル 転送ポートベクタを有することが意味されているとき、ポートベクタＦＩＦＯ７ ０はフレームポインタをリクレームキュー９８の書込側１００に直接渡す。バッ ファマネージャ７２がリクレームキュー９８を処理するときは、以下に述べるよ うにバッファマネージャ７２がバッファのリンクトリストチェーンを解体し、各 「フリー」バッファごとのアドレスポインタをフリーバッファプール１０４の書 込側１０６に戻す。 コピー数が「１」の単一コピー送信のとき、ポートベクタＦＩＦＯ７０はフレ ームポインタ、制御信号／制御操作コードおよびＶＬＡＮインデックスを適切な ボートの出力キュー７４にコピーする。ポートベクタＦＩＦＯ７０は出力キュー ７４内の単一コピービットをセットして（図５および図６参照）、これが単一の 送信であることを示す。バッファマネージャ７２はそのポートの出力キュー７４ からフレームポインタおよび単一コピービットを読出すと、上述のように送信を スケジュールする。バッファマネージャ７２は、フレームがストアされている外 部メモリ３６において最初のバッファの位置を決めるためにフレームポインタを 用いる。バッファマネージャ７２はこの最初のバッファからバッファヘッダを読 出し、最初のバッファからデータを捕捉し、このデータを適切なＭＡＣ送信ＦＩ ＦＯ５４に入れる。フレームが複数バッファにおよぶ場合を想定すると、そのフ レームのためのチェーン内の全バッファを見つけ、送信するためのアドレスを、 後続バッファへのリングがバッファマネージャ７２に与える。データが送信のた めにＦＩＦＯ５４に一旦置かれると、バッファは不使用となり、フリーバッファ プール１０４に戻され、結果として別のフレームデータをストアするために再割 当される。 コピー数が１よりも大きいとき、ポートベクタＦＩＦＯ７０はフレームポイン タ、ＶＬＡＮインデックスおよび制御信号／制御操作コードを適切な出力キュー ７４の各々にコピーする（キュー７４に言及する際には、キュー７５、７７もま た言及されている）。ポートベクタＦＩＦＯ７０は出力キュー７４内の適切なフ レームポインタのための単一コピービットをクリアし、コピー数が「＞１」であ るフレームポインタをマルチコピーキュー９０の書込側９２に入れる。 バッファマネージャ７２がフレームポインタおよびクリアされた単一コピービ ットを出力キュー７４の１つから読出すたびに、バッファマネージャ７２はフレ ームの送信をスケジュールするが、コピー数「１」のフレームポインタを有する エントリがあるかどうかマルチコピーキャッシュ９６をも調べる。コピー数「１ 」のフレームポインタがマルチコピーキャッシュ９６に見つかれば、バッファマ ネージャ７２は、フレームの単一コピー送信の場合と同様に、送信のためにフレ ームをスケジュールし、送信の間にバッファを再要求する。しかしながら、フレ ームポインタがマルチコピーキャッシュ９６にないか、マルチコピーキャッシュ ９６におけるフレームポインタのコピー数が１よりも大きければ、バッファマネ ージャ７２はフレームを送信するがバッファを再要求しない。送信を成功させた 後、バッファマネージャ７２はフレームポインタのコピーをコピー数「−１」と ともにマルチコピーキュー９０の書込側９２に入れる。 マルチコピーフレームが送信されるたびに、バッファマネージャ７２はマルチ コピーキャッシュ９６内にコピー数「１」のフレームポインタを見つけられなか ったならば、フレームポインタのコピーをマルチコピーキュー９０に入れる。し たがって、いかなる所与の時間でも、マルチコピーキュー９０はコピー数が「１ 」よりも大きいフレームポインタ、および／または、各々コピー数が「−１」で ある、同じフレームポインタのいくつかのコピーを含むことができる。 バッファマネージャ７２は不使用となったバッファを再要求するためにマルチ コピーキュー９０およびマルチコピーキャッシュ９６を絶えず処理する。バッフ ァマネージャ７２はマルチコピーキュー９０を処理し、コピー数「＞１」のフレ ームポインタを読出すと、この新しいエントリ（フレームポインタおよびコピー 数）をマルチコピーキャッシュ９６に入れようと試みる。マルチコピーキャッシ ュ９６がフルであれば、バッファマネージャ７２はその新しいフレームポインタ のためにスペースを設ける。バッファマネージャ７２は「より古い」マルチコピ ーキャッシュエントリを読出し、外部メモリ３６内のそのバッファヘッダ内のこ のエントリに対するコピー数を更新し、このエントリをマルチコピーキャッシュ ９６からクリアする。マルチコピーキャッシュ９６内に使用可能な空きができる と、バッファマネージャ７２はマルチコピーキュー９０からの新しいエントリを マルチコピーキャッシュ９６に入れることができる。 バッファマネージャ７２がマルチコピーキュー９０を処理し、コピー数「−１ 」のフレームポインタを読出すと、それはマルチコピーキャッシュ９６を探索し て、デクリメントまたはデリートするためにコピー数「≧１」の対応するフレー ムポインタアドレスを探す。バッファマネージャ７２がフレームポインタの一致 を見つければ、それは１）コピー数が「＞１」であればマルチキャッシュのフレ ームポインタをデクリメントするし、または２）コピー数が「１」であればマル チコピーキャッシュのフレームポインタ／コピー数エントリをデリートし、フレ ームポインタをリクレームキュー９８に入れる。 一致するフレームポインタが見つからなければ、バッファマネージャ７２はコ ピー数を求めて外部メモリ３６（図９参照）におけるフレームポインタのバッフ ァヘッダを探索する。メモリ内のコピー数が「１」であれば、バッファマネージ ャ７２はフレームポインタをリクレームキュー９８に入れる。メモリ内のコピー 数が「＞１」であれば、バッファマネージャ７２はこのコピー数のフレームポイ ンタをマルチコピーキャッシュ９６に入れ、そのコピー数をデクリメントする。 バッファマネージャ７２は、フレームポインタを読出してから、リンクトリス トチェーンをたどり、バッファをフリーバッファプール１０４に戻すことによっ て、リクレームキュー９８を絶えず処理する。この作用は、ヌルポートベクタを 有し、ポートベクタＦＩＦＯ７０によってリクレームキューに入れられていたフ レームか、マルチコピー転送ベクタを有し、全コピーの送信を完了したフレーム かのためのバッファを戻すのみである。単一コピーフレームにリンクされたバッ ファは、上述のようにそのフレームが送信されるときにフリーバッファプール１ ０４へと直接戻される。 出力キュー７４と外部メモリ３６内のそのオーバーフロー領域１１０とがフル であるために、ポートベクタＦＩＦＯ７０が単一コピー転送ベクタのためのフレ ームポインタを出力キュー７４に入れることができなければ、そのフレームは廃 棄される。フレームポインタはリクレームキュー９８に戻され、フレームの廃棄 がスイッチの管理資源によって記録される。１つ以上の出力キュー７４と外部メ モリ３６内のそれらのオーバーフロー領域１１０とがフルであるために、ポート ベクタＦＩＦＯ７０がマルチコピー転送べクタのための１つ以上のフレームポイ ンタを入れることができなければ、そのフレームは使用可能なスペースのある出 力キューへと転送されるのみであり、マルチコピーキュー９０に入れられたコピ ー数はうまく入れられたフレームポインタを反映するのみである。フレームポイ ンタが入れられなかったことは、フレームポインタがキューに入れられなかった 各ポートごとにスイッチ管理資源によって記録される。全出力キュー７４と外部 メモリ３６内のそれらのオーバーフロー領域１１０とがフルであるためにポート ベクタＦＩＦＯ７０がマルチコピー転送ベクタのためのどのフレームポインタも 入れることができなければ、そのフレームポインタはリクレームキュー９８に渡 され、スイッチ管理資源にはそれに従い通知される。 マルチコピーキュー９０は、フレームをストアするために用いられる全バッフ ァ（すなわち、アドレスポインタ）がフリーバッファプール１０４に戻され得る 前に、特定のマルチコピーフレームの何回の送信が完了されなければならないか を追跡するためにバッファマネージャ７２が用いる高優先順位キューである。こ の出力キューの書込側９２および読出側９４はそれぞれ６４エントリおよび１６ エントリを保持する。マルチコピーキュー９０はマルチコピーキャッシュ９６に 入力を与え、マルチコピーキャッシュ９６はいつバッファを再要求するかを決定 するためにバッファマネージャ７２によって用いられる。マルチコピーキューの 内部構造を図１２に示す。 出力キュー７４にうまく入れることができたフレームポインタの数に基づいて 、ポートベクタＦＩＦＯ７０はフレームのフレームポインタコピーと「＞１」で あるコピー数とをマルチコピーキュー９０に入れる。特定のポートの出力キュー ７４がフルであれば、ポートベクタＦＩＦＯ７０はフレームポインタのコピーを その出力キュー７４に入れることができず、したがって、これをコピー数を決定 する際の成功した事象として含めることはできない。 バッファマネージャ７２が出力キューフレームポインタを読出し、単一コピー ビットが「０」である（すなわち、マルチコピー）ことを見つけるたびに、それ は、これが最後の送信であることを示すコピー数「１」のフレームポインタを求 めてマルチコピーキャッシュを調べる。この一致が見つからなければ、各バッフ ァの内容が送信された後に不使用になったバッファをフリーバッファプール１０ ４に与えることによって、バッファマネージャ７２は単一コピー送信の場合と同 様にフレームを送信し、バッファを再要求する。一致が見つかれば、バッファマ ネージャ７２はマルチコピーフレームを送信し、コピー数「−１」のフレームポ インタのコピーをマルチコピーキュー９０に入れる。拡張バス出力キュー７５ま たは管理ポート出力キュー７７へとキューに入れられたフレームのためのマルチ コピーフレームポインタの（ＰＣＩインターフェイス２６を介しての）使用をホ ストが終了すると、ホストはコピー数「−１」のフレームポインタのコピーをフ レームポインタレジスタを介してマルチコピーキューへと書込む。このレジスタ は図２におけるレジスタ６０のブロックに示されるレジスタの１つである。 出力キュー７４と同様に、マルチコピーキュー９０も入力経路および出力経路 を備えて構成される。入力経路または書込側により、ポートベクタＦＩＦＯ７０ およびバッファマネージャはフレームポインタ／コピー数をマルチコピーキュー ９０に入れることができる。出力経路または読出側により、マルチコピーキュー ９０はフレームポインタ／コピー数をマルチコピーキャッシュ９６に入れること ができる。マルチコピーキューオーバーフロー１２４と呼ばれる、フレームポイ ンタ／コピー数のためのさらなるストレージが外部メモリ３６に設けられる。 フレームポインタ／コピー数が空のマルチコピーキュー９０に書込まれると、 それらは読出側９４がフルになるまで書込側９２から読出側９４へと移動する。 マルチコピーキュー９０の書込側９２に書込まれるさらなるフレームポインタ／ コピー数は外部メモリ３６内のマルチコピーキューオーバーフロー領域１２４に 入れられる。一旦マルチコピーキュー９０の読出側９４とそのオーバーフロー領 域１２４とがフルになれば、マルチコピーキューに入れられるさらなるフレーム ポインタ／コピー数が書込側９２を満たし始める。 マルチコピーキュー９０を通過するフレームポインタの順序は、マルチコピー キューの読出側９４のスペースがクリアされると、フレームポインタ／コピー数 がマルチコピーキューオーバーフロー領域１２４からマルチコピーキューの読出 側９４へと移動し、マルチコピーキューの書込側９２からマルチコピーキューオ ーバーフロー領域１２４へと移動するようにして維持される。 マルチコピーキャッシュ９６はマルチコピーキュー９０と同様であるが、フレ ームポインタ／コピー数をスキャンするための探索可能な領域を設ける。マルチ コピーキャッシュ９６は２５６までのエントリを保持する。バッファマネージャ ７２はマルチコピーキュー９０からフレームポインタを読出し、コピー数が「＞ １」または「−１」のいずれであるかによって、フレームポインタをマルチコピ ーキャッシュ９６に入れるかそれを処理するかする。 さらに、バッファマネージャ７２が出力キュー７４の読出側からフレームポイ ンタを読出すごとに、バッファマネージャ７２は送信をスケジュールする。単一 コピービットが「０」である（マルチコピーフレームを意味する）ならば、バッ ファマネージャ７２は、このフレームの最後の送信であることを示すコピー数「 １」のフレームポインタを求めてマルチコピーキャッシュ９６をスキャンする。 一致があれば、バッファマネージャ７２はフレーム送信の間にエントリを除去し 、 バッファをフリーバッファプールに戻す。一致がなければ、バッファマネージャ は送信の終了時にコピー数「−１」のフレームポインタをマルチコピーキュー９ ０に入れる。 バッファマネージャ７２は周期的に、フレームポインタ／コピー数を読出し、 それをマルチコピーキャッシュ９６に入れるか処理することによってマルチコピ ーキュー９０を処理する。これはフレーム送信から独立して行なわれる。バッフ ァマネージャがコピー数「＞１」のフレームポインタを読出すか、コピー数「− １」のフレームポインタを読出すかによって２つの場合が引き続いて生じる。 １）バッファマネージャ７２がマルチコピーキュー９０からコピー数「＞１」 のフレームポインタを読出す。マルチコピーキャッシュ９６に空きがあれば、そ れは新しいエントリを書込む。マルチコピーキャッシュ９６がフルであれば、バ ッファマネージャ７２はキャッシュ９６内のスペースをクリアしなければならな い。これが行われるのは、マルチコピーキャッシュ９６からより古いフレームポ インタ／コピー数の１つを読出し、外部メモリ３６内のフレームポインタのバッ ファヘッダをマルチコピーキャッシュ９６内のコピー数で更新し、このキャッシ ュエントリをデリートすることによってである。一旦スペースが生じると、新し いフレームポインタ／コピー数がマルチコピーキャッシュ９６に書込まれる。 ２）バッファマネージャ７２がマルチコピーキャッシュ９０からコピー数「− １」のフレームポインタを読出す。バッファマネージャ７２はコピー数「≧１」 の一致するフレームポインタを求めてマルチコピーキャッシュ９６を探索する。 バッファマネージャ７２がマルチコピーキャッシュ９６内でフレームポインタの 一致を見つけられるかどうかによって２つの場合が続く。 ａ）バッファマネージャ７２がフレームポインタの一致を見つける。マルチコ ピーキャッシュ９６のエントリのコピー数が「１」であれば、バッファマネージ ャ７２はマルチコピーキャッシュエントリをデリートし、フレームポインタをリ クレームキュー９８に入れる。キャッシュエントリのコピー数が「＞１」であれ ば、バッファマネージャ７２はコピー数を「１」だけデクリメントする。 ｂ）バッファマネージャ７２がマルチコピーキャッシュ９６内でフレームポイ ンタの一致を見つけられない。これは、一致するフレームポインタが外部メモリ ３６内のフレームのリンクトリストチェーンのバッファヘッダに既に移動されて いることを意味する。バッファマネージャ７２はバッファヘッダに行って、コピ ー数を読出さなければならない。（メモリ内の）この値が「１」であれば、フレ ームはもはや必要ではなく、バッファマネージャ７２はフレームポインタをリク レームキュー９８に入れる。（メモリ内の）この値が「＞１」であれば、バッフ ァマネージャ７２は（外部メモリ３６内にあった）フレームポインタ／コピー数 のコピーをマルチコピーキャッシュ９６に入れ、コピー数を「１」だけデクリメ ントする。マルチコピーキャッシュ９６がフルであれば、バッファマネージャは より古いフレームポインタ／コピー数の１つを外部メモリ３６に移動させること によってスペースをクリアする。 リクレームキュー９８はもはや必要とされないリンクトリストチェーンを指す フレームポインタを保持する。バッファマネージャ７２は、マルチコピーキャッ シュを処理してフレームポインタのコピー数が「１」である（すなわち、フレー ムの最後の送信がうまく終った）ことを見出すと、フレームポインタのリクレー ムキューに書込む。さらに、ポートベクタＦＩＦＯ７０は、１）フレームポイン タのポートベクタがヌルであるか、２）転送ベクタの全出力キューがフルであっ たのでフレームポインタがキューに入れられることができなかったという条件下 で、フレームポインタをリクレームキュー９８に書込む。最後に、ホストは、拡 張バス出力キュー７７または管理ポート出力キュー７５に対してキューに入れら れた単一コピーフレームの使用を終えると、（フレームポインタレジスタを用い て）フレームポインタをリクレームキュー９８に書込む。 バッファマネージャ７２はリクレームキューのエントリを処理するとき、フレ ームポインタのリンクトリストチェーンをたどり、各バッファをフリーバッファ プール１０４に戻す。リクレームキュー構造の内部構造は図示されないが、本発 明の例示的実施例においてはフレームポインタ（１４ビット）のみを含む。リク レームキューの書込側１００は６４エントリを保持し、リクレームキューの書込 側１０２は１６エントリを保持する。 出力キュー７４と同様に、リクレームキュー９８は入力経路および出力経路を 備えて構成される。入力経路または書込側１００によってバッファマネージャ７ ２はフレームポインタをリクレームキュー９８に入れることができる。出力経路 または読出側１０２によってバッファマネージャ７２はフレームポインタを読出 し、関連の全バッファをフリーバッファプール１０４に戻すことができる。フレ ームポインタのためのさらなるストレージは外部メモリ３６内に設けられるリク レームキューオーバーフロー領域１２２内に設けられる。 フレームポインタが空のリクレームキュー９８に書込まれると、これらは読出 側１０２がフルになるまで書込側１００から読出側１０２へと移動する。リクレ ームキュー９８の書込側１００に書込まれるさらなるフレームポインタは外部メ モリ３６内のリクレームキューオーバーフロー領域１２２に入れられる。一旦リ クレームキュー９８の読出側１０２およびオーバーフロー領域１２２がフルにな ると、リクレームキュー９８に入れられるさらなるフレームポインタが書込側１ ００を満たし始める。 図１１はフリーバッファプール１０４の内部構造の例示的実施例を示す。フリ ーバッファプール１０４は、外部メモリ３６内の全フリーバッファ１４０を指す アドレスポインタを含んだＦＩＦＯである。フレームが受信されると、バッファ マネージャ７２は入来するデータをストアするためにフリーバッファプール１０ ４から使用可能なアドレスポインタを捕捉する。バッファマネージャ７２はまた フリーバッファプール１０４からのアドレスポインタを（要求される場合）ホス トプロセッサ２８に割当てる。ホストは、直接入力／出力スペースにおけるレジ スタ６０の中のフリーバッファプールレジスタを読出すか書込むことによってア ドレスポインタを要求するかそれらをフリーバッファプール１０４に戻すことが できる。フリーバッファプール１０４の書込側１０６および読出側１０８は本発 明の例示的実施例においては各々６４エントリを保持する。 フリーバッファプール１０４は（出力キュー７４と同様に）入力経路および出 力経路を備えて構成される。入力経路または書込側１０６により、バッファマネ ージャ７２またはホスト２８はアドレスポインタをフリーバッファプール１０４ へと入れることができる。フリーバッファプール１０４の出力経路または読出側 １０８により、バッファマネージャ７２はアドレスポインタをホスト２８に与え 、またはプール１０４からアドレスポインタを引出して受信フレームデータをス ト アすることができる。使用可能なアドレスポインタのさらなるストレージ、フリ ーバッファプールのオーバーフロー領域１２０は上述のように外部メモリ３６内 に設けられる。 スイッチ１２が起動すると、フリーバッファプールは読出側１０８からアドレ スポインタを発生する。フレームが入来するときにフリーバッファプール１０４ 内のフリーリストが読出される。書込側１０６にトラフィック要求を扱うのに十 分なバッファポインタがなければ、オーバーフロー領域１２０がより多くのバッ ファポインタを得るためにアクセスされる。 本発明のある実施例は、スイッチ１２が開始されるとバッファポインタを与え る有利な配置および方法を提供する。スイッチ１２が初めに電源投入されるとき 、外部メモリ３６内のオーバーフロー領域１２０がバッファポインタを含むこと は必要とされない。代わりに、バッファポインタはオンザフライで発生される。 スイッチ１２は電源投入されるとバッファポインタを発生し、それをオーバーフ ロー領域１２０に入れることができるが、このようなポインタは１６，０００個 または３２，０００個存在することがあり、これによってスイッチ１２の電源投 入手順が遅くなるであろう。本発明は、電源投入時に全バッファがフリーであり 、これらのバッファのアイデンティティが既知であるという事実を利用する。し たがって、バッファポインタは電源投入後に必要とされるときに図１０に示され るようにカウンタ１８０を用いて発生される。 フリーリストカウント発生器１８０がマルチプレクサ１８２の入力に接続され る。フリーバッファプール１０４のフリーリストが開始時に空であるので、フリ ーリストカウンタ１８０はバッファポインタを発生する。一旦フリーリストが最 高カウントに達すると、それはこれ以上バッファポインタを発生しない。 フレームパケットがスイッチ１２において受信されると、フレームパケットは 固定長バッファへと分解する。典型的にフレームはさまざまなサイズである。バ ッファは２５６バイトのサイズであり、バッファのデータ部分は２４０バイトで ある。バッファ内容の送信後、バッファポインタがリクレームキュー９８に入れ られるか、または、バッファチェーンをたどることができるならばフリーバッフ ァプール１０４のフリーリストに直接入れられる。スイッチ１２の動作の間、フ リーバッファプール１０４に戻されるどのアドレスポインタも書込側１０６から 読出側１０８へと移動する。読出側１０８がフルとなれば、さらなるアドレスポ インタはオーバーフロー領域１２０に渡される。一旦読出側１０８およびオーバ ーフロー領域１２０がフルとなると、フリーバッファプール１０４に入れられる さらなるアドレスポインタがプール１０４の書込側１０６を再び満たし始める。 図１３は本発明の実施例に従うマルチコピーキャッシュ９６の内部配列の概略 図である。上で簡単に述べたように、マルチコピーキャッシュ９６へのエントリ の時間順が維持される。本発明では、このように時間順が維持されるのは先行技 術におけるようなタイムスタンプによってではなく、メモリ内の物理的順序によ ってである。本発明のマルチコピーキャッシュ９６はまた有効性ビットの使用を 避け、代わりに後述するように有効性を符号化する。 図１３を参照すると、マルチコピーキャッシュ９６は４ウェイセットアソシア ティブメモリとして構成される。マルチコピーキャッシュ９６へのエントリは上 述のようにフレームポインタとそのコピー数とを含む。フレームポインタの最下 位６ビットが、エントリがストアされるセットアソシアティブキャッシュ９６内 の行を決定する。本発明の図示される実施例では、キャッシュ９６には６４行が 存在するが、キャッシュサイズが大きくされれば他の行数も制限されない。 セットアソシアティブキャッシュ９６は４列に分割され、その各々が並行して 探索される。バッファマネージャ７２がエントリをキャッシュ９６へとストアす るとき、エントリは常に、第１の列の、フレームポインタの最下位６ビットによ って示される行の最上位（５１：３９）ビットに入る。この行は読出され、全エ ントリが１３ビット分右にシフトされ、行は再び書込まれる。実際にキャッシュ ９６に書込まれるエントリはフレームポインタの上位８ビットを含み、それはア ドレスタグとフレームポインタに関連した５ビットコピー数を形成する。エント リがキャッシュ９６から読出されると、フレームポインタはキャッシュ９６の行 数を指すビットおよびアドレスタグで再形成される。 行がフルであり、その行への新たなエントリが書込まれれば、キャッシュ９６ 内の最も古いエントリがキャッシュ９６から除去される。バッファヘッダ１４２ に関して上述したように、除去されるフレームポインタに関連したコピー数は除 去されるフレームポインタが指す外部メモリ内のフレームのバッファヘッダ１４ ２に書込まれる。したがって、外部メモリ３６にストアされるフレーム（すなわ ち、バッファ１４０）はコピー数をストアするためのマルチコピーキャッシュ９ ６のためのオーバーフロー領域となる。 本発明の有利な特徴の１つはセットアソシアティブキャッシュ９６に別個の有 効ビットが存在しないことである。コピー数が０００００であるとき、エントリ がもはや有効でないことをバッファマネージャ７２はわかっており、エントリを キャッシュ９６から除去する。これによってキャッシュ構成が簡素化される。本 発明のキャッシュ９６の別の利点は非常に高速な探索が行なわれ得ることである 。これは、バッファマネージャ７２がマルチコピーキュー９０を出たフレームポ ンタによって既に定められている単一の行を検査しさえすればよいためである。 その行内の４つのエントリが並行して検査され、探索速度をさらに高める。４ウ ェイセットアソシアティブメモリとして説明しているが、これは例にすぎず、メ モリは本発明の範疇から逸脱せずにｎウェイセットアソシアティブ方式となり得 る。 上の説明から、本発明がキャッシュにおけるエントリの行ごとの物理的位置決 めによってキャッシュエントリの時間順（エージ）を維持すると理解されるべき である。すなわち、キャッシュ内のエントリの物理的位置がエントリの相対的エ ージを示す。エントリはメモリにおけるエントリの物理的再順序付けによってエ ージングされる。 本発明のある実施例はポートごとにスイッチ１２によって切換えられるフレー ムのレイテンシをカスタマイズする。図１４を参照すると、ポートベクタＦＩＦ Ｏ７０が受信ポートのプログラムされたスイッチモードを検査して、いつフレー ムポインタおよび関連の情報を送信ポートの適切な出力キュー７４へと入れるか を決定する。第１のモード（低レイテンシモード）では、ポートベクタＦＩＦＯ ７０はいつフレームポインタを出力キュー７４に入れるかに対して制限を与えな い。第２のモード（中間レイテンシモード）では、ポートベクタＦＩＦＯ７０は フレームの６４バイトが受信されて初めてフレームポインタを出力キュー７４に 入れる。第３のモード（高レイテンシモード）では、ポートベクタＦＩＦＯ７０ はフレームが完全に受信されて初めてフレームポインタを出力キュー７０に入れ る。 いつポートベクタＦＩＦＯ７０がフレームポインタを出力キュー７４へと移動 するかのタイミングを変えるいくつかの特殊な場合があり、それらは、１）第１ または第２のモードの１０Ｍｂ／ｓポートから１００Ｍｂ／ｓポートへのフレー ム転送と、２）管理ポート３０へのフレーム転送と、３）拡張バスポートへのフ レーム転送とを含む。場合１）では、１０Ｍｂ／ｓポートから１００Ｍｂ／ｓポ ートへの速度不一致によって転送モードが強制的に第３の高レイテンシモードと される。場合２）では、管理ポートへと移動する全フレームが第３のモードのフ レームである。場合３）では、拡張バスポートへのどのフレーム転送も拡張バス ポート２６のスイッチモードを用いる。マルチコピーポートベクタが特殊な場合 のポートの１つを含む場合、ポートベクタ全体に対するフレームポインタのキュ ー入れはポートベクタ内で表わされる最長レイテンシスイッチモードのそれにな る。たとえば、フレームが第１または第２のモードのポートによって受信され、 そのマルチコピー転送ポートベクタが管理ポート３０を含めば、スイッチモード は第３のモードである。この場合、フレームが完全に受信されて初めてフレーム ポインタのコピーが全出力キュー７４に入れられる。 スイッチモードをここでより詳細に説明する。入力（すなわち、受信）ポート に当てはまるスイッチモードが転送レイテンシ（一旦スイッチ１２がフレームを 受信し始めるとどの程度後にスイッチ１２がフレームを転送するか）と出力ポー トへのフラグメント／エラー伝搬を低減する能力とを決定する。第２の中間レイ テンシモードは各ポートに対するデフォルトであるが、スイッチモードはレジス タ６０ではポートごとにプログラム可能である。 これら３つのモデルのすべてにおいて、内部ＭＡＣポートの受信ＦＩＦＯ５２ で受信されるフレームデータはできるだけ早く外部メモリ５２内のバッファ１４ ０に転送される。ほぼ同時に、ルールチェッカ４２または５８が宛先アドレスお よびソースアドレス、受信ポート数、フレームポインタ、ならびにいくつかの付 加的情報を受信し、適切なルックアップを行なう。一旦ルックアップが完了する と、ルールチェッカ４２または５８はフレームポインタおよび転送ポートベクタ をポートベクタＦＩＦＯ７０に戻す。 ポートベクタＦＩＦＯはポートベクタ内で識別される出力ポートのための出力 キュー７４の書込側７６にフレームポインタを入れる。受信ポートのスイッチモ ードは、ポートベクタＦＩＦＯ７０がポートベクタ（およびフレームポインタ） を受取るときから、それがフレームポインタを出力キュー７４に入れるときまで の間のレイテンシを規定する。これは以下の３つのモードに対して説明される。 一旦フレームポインタが出力キュー７４の読出側７８に移動すると、バッファマ ネージャ７２はフレームポインタを読出し、送信をスケジュールする。バッファ マネージャはフレームポインタによって特定されるアドレスからフレームデータ を移動させ始める。一旦ＭＡＣポートの送信ＦＩＦＯ５４がその開始点に設定さ れると（そして、データ送信のために媒体が使用可能であると想定すると）、フ レーム送信が始まる。 第１のモードは最低のレイテンシを与えるように設計される。フレームはライ ン−レート速度で受信され、転送される。この第１のモードにおいてはネットワ ークエラーに対する保護がなく、これは、フレームがフラグメント（すなわち、 ＜６４バイトの長さ）であるかＣＲＣエラーを含むかが判断され得る前にフレー ムが送信のためにキューに入れられるためである。第１のモードにおいて、フレ ーム受信は出力ポートでのフレーム送信が始まるまでに完了していないかもしれ ない。受信フレームが短すぎる場合または無効なＣＲＣで終る場合、受信ＭＡＣ は外部メモリ３６内のバッファヘッダ１４２に印を付けてこれらの条件を示す。 送信ＭＡＣは、後に短すぎるものか無効なＣＲＣで終るフレームの送信が始まれ ばＭＡＣが無効なＣＲＣを発生することを保証する。送信ＭＡＣがフレーム送信 を始めておらず、バッファヘッダ１４２が短すぎるものか無効なＣＲＣで終るフ レームを示している場合、バッファマネージャ７２はフレームを出力ポートへと 転送しない。 第２のモードはフレームを転送するための低レイテンシとあるネットワークエ ラーに対する保護とを与える。フレームは６４バイト以上が受信された後に受信 され、転送される。これによってスイッチ１２がフレームのフラグメントをフィ ルタ処理する（すなわち、転送しない）ことが可能となるが、これは６４バイト よりも大きいＣＲＣエラーフレームを完全にはフィルタ処理しない。 第２のモードにおいては、受信ＭＡＣで６４バイトのしきい値を達成したフレ ームのフレームポインタは適切な出力キュー７４に入れられる。最小の６４バイ トのしきい値を達成できないフレームはデリートされ、それらのフレームポイン タは出力キュー７４に入れられない。６４バイト以上の受信フレームが無効なＣ ＲＣで終れば、受信ＭＡＣは外部メモリ３６内のバッファヘッダ１４２に印を付 けてこの条件を示す。後に無効なＣＲＣで終る６４バイト以上のフレームの送信 が開始されるときには、送信ＭＡＣは不良なＣＲＣで送信を終了する。送信ＭＡ Ｃがフレーム送信を開始しておらず、バッファヘッダ１４２が無効なＣＲＣで終 るフレーム（６４ビット以上）であることを示している場合、バッファマネージ ャはフレームポインタを（単一コピー転送のための）リクレームキュー９８また は（マルチコピー転送のための）マルチコピーキュー９６へと出力ポート７４へ の転送なしに戻す。 第３のモードは３つのモードの中で最高レベルのネットワークエラー保護を与 えるがより高い転送レイテンシを有するストアアンドフォワードモードである。 フレームは、スイッチ１２がそれらを出力ポートに転送する前に完全に受信され る。このモードでは、スイッチ１２は転送の前に全てのフラグメントおよびＣＲ Ｃエラーフレームをふるい分ける。第３のモードにおいて、一旦有効フレームが 受信側でうまく完了すると（すなわち、有効なＣＲＣを持ち、６４バイト以上で あると）、フレームポインタが適切な出力キュー７４に入れられる。受信エラー （無効ＣＲＣ、短すぎるもの（＞６４バイト）等）で終るフレームはデリートさ れ、それらのフレームポインタは出力キュー７４に入れられない。 ポートベクタＦＩＦＯ７０は、受信ポートの選択されたモードと受信されたデ ータ量とに依存してポートベクタを出力キュー７４に入れる決定を行なう。上述 の実施例では、３つのしきい値があるが他の実施例では異なる数のしきい値が存 在する。例示的実施例では、これらのしきい値は１）ｎ＜６４バイトであるよう なｎバイト（たとえば６バイト）の受信、２）６４バイトの受信、および３）全 フレームの受信である。 本発明はしきい値に基づいてフレームを出力キュー７４へと転送する。ポート ベクタＦＩＦＯ７０は、受信されるデータタイプの量とポートがプログラムされ たモードとに基づいて送信シーケンスを再び順序付ける。例示的実施例は受信さ れたデータの量に基づいて転送の決定を行なうが、本発明の他の実施例では、受 信されるデータタイプのような他の要因に基づいて転送の決定が行われる。 本発明の転送方式を実施するにあたって、バッファマネージャ７２はフレーム ポインタを受信ポートと関連付ける、キャッシュメモリ（ＣＡＭ）１６１内のテ ーブル１６０を維持する。ポートベクタＦＩＦＯ７０が新しいポートベクタおよ びフレームポインタをルールチェッカ４２または５８から受信するたびに、それ は関連付けを行なって受信ポートがフレーム受信を終えたかどうかを判断し、終 えていなければどれほどのフレームが既に受信されているかを判断する。ポート ベクタＦＩＦＯ７０が受信ポートのアイデンティティに関する情報をルールチェ ッカ４２または５８から受信することはない。ポートベクタが受取る唯一のポー トの何らかの識別を与える情報はフレームポインタである。 ポートベクタＦＩＦＯ７０はフレームポインタでアドレステーブル１６０に問 合せをする。フレームがなお受信されていればアドレステーブルは受信ポートを 戻し、またはアドレステーブル１６０はフレームポインタを見つけることができ ないときはフレームが既に受信されたことを意味する。一旦フレームが完全に受 信されると、フレームポインタがアドレステーブル１６０から移動される。これ は、第３のしきい値（フレーム完了）が満たされたことを意味する。したがって 、フレームポインタは直ちに出力キュー７４に入れられ得る。 アドレステーブル１６０が受信ポートを戻せば、ポートベクタＦＩＦＯ７０が フレームポインタおよび関連の情報を保持領域１６２に入れ、その受信ポートか らの２信号を監視し始める。これらの２信号は３つの事象のうちの１つを示す。 第１の事象はポートがｎバイトを受信するときに示される。その時点で、そのポ ートが第１のモードにあれば、ポートベクタＦＩＦＯ７０がフレームポインタを 適切な出力キュー７４に送ることによってその処理を開始する。受信ポートが第 １のモードになければ、ポートベクタＦＩＦＯ７０は第２の事象の発生を示す信 号が受信されるまで待機する。このポートが第２のモードにあれば、ポートベク タＦＩＦＯ７０はフレームポインタを保持領域１６２から解放し、適切な出力キ ュー７４に入れる。最後に、受信ポートが第３のモードにあれば、ポートベクタ ＦＩＦＯ７０はフレームが完全であることを示すフラグの受信を待つ。各受信ポ ート（図１４の参照番号１６４）がこのフラグを維持し、この情報をポートベク タＦＩＦＯ７０に提供する。フレームポインタに関連付けられたポートの決定は ポートベクタＦＩＦＯ７０次第である。ポートベクタＦＩＦＯ７０は各ポートの モードを識別する情報を維持する。要約すると、フレームポインタが受信される と、ポートベクタＦＩＦＯ７０は最初にバッファマネージャ７２のアドレステー ブル１６０に問合せをして受信ポートを決定し、その受信ポートのためのモード を決定し、受信ポートからのフラグを監視し、モードおよびフラグに従ってフレ ームポインタを解放する。 本発明が詳細に説明され、図示されたが、これは図示および例示のためのもの にすぎず、限定するものとは受取られるべきでなく、本発明の精神および範疇が 請求の範囲によってのみ限定されることが明らかに理解される。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年２月１９日（１９９９．２．１９） 【補正内容】 データ識別子を複製することによって複数のコピーを 送信するための方法および装置 発明の分野 本発明はデータ記憶および送信の分野に関し、特に、装置からデータの複数の コピーを送信するための方法および装置に関する。 背景技術 ＥＰ−Ａ−０ ６２２ ９２２は、複数のユーザによって共用されるメモリを 含み、各ユーザが互いにメッセージを授受する、通信システムにおいてデータを マルチキャストするための公知の方法および装置を開示している。メッセージは メモリ内にストアされる複数のデータバッファにより構成され、各データバッフ ァは一意の直接制御ブロックにマッピングされる。マルチキャスチングの際、複 製されるメッセージの特性を表わし、ストアし、直接制御ブロックを指す間接制 御ブロックを用いて、ユーザはメッセージを複製して性能を向上させる。直接制 御ブロック内のフィールドがメッセージの複製数のカウントするために用いられ る。 コンピュータシステムまたは通信網のような多くのシステムにおいて、１つの 組のデータが複数回与えられる（送信される）ことが必要とされる。たとえば、 同じフレームを多くのポートに転送するネットワークスイッチを採用するパケッ ト交換網では、１つのフレームがスイッチで受取られ、複数のポートへ転送され るよう指定され得る。他のシステムは、サーバがデータの１つのコピーを複数の クライエントに送るコンピュータ網を含む。 このようなシステムのための設計上の問題は、装置を実現するチップのサイズ を小さく保つことである。たとえばネットワークスイッチ上のチップの記憶容量 を増大させると、望ましくないことにチップのサイズが増大し、他の方法を用い れば装置特徴の向上のために用いられ得る領域が低減する。１フレームのデータ をチップ上にストアするには比較的大量のメモリが必要とされる。スイッチがた とえば２８個のポートを接続するマルチポートスイッチである場合、チップ上に フレームをストアするためのメモリ要件は極めて大きくなる。スイッチのあるポ ートで受信されたデータのフレームをそのスイッチの別のポートが送信するよう に切換えるには、大量のバッファ空間がチップ上に必要となる。同じフレームの 複数のコピーが送信されるべき場合、この問題はさらに悪化する。同じフレーム が送信されるべき各コピーごとに複製され、したがって遥かに多くのメモリが各 コピーをストアするために必要となる。 １つのフレームの複数のコピーを複製し、ストアするのはメモリ空間の無駄で あり、メモリ資源の輻輳の増大につながる。なぜなら、１フレームのデータが多 数回コピーされ、フレームのコピーがストアされたバッファに他のフレームがス ＦＩＦＯ７０はフレームが完全であることを示すフラグの受信を待つ。各受信ボ ート（図１４の参照番号１６４）がこのフラグを維持し、この情報をポートベク タＦＩＦＯ７０に提供する。フレームポインタに関連付けられたポートの決定は ポートベクタＦＩＦＯ７０次第である。ポートベクタＦＩＦＯ７０は各ポートの モードを識別する情報を維持する。要約すると、フレームポインタが受信される と、ポートベクタＦＩＦＯ７０は最初にバッファマネージャ７２のアドレステー ブル１６０に問合せをして受信ポートを決定し、その受信ポートのためのモード を決定し、受信ポートからのフラグを監視し、モードおよびフラグに従ってフレ ームポインタを解放する。 本発明が詳細に説明され、図示されたが、これは図示および例示のためのもの にすぎず、限定するものとは受取られるべきでなく、本発明の範疇が請求の範囲 によってのみ限定されることが明らかに理解される。 請求の範囲 １．データの組を送信するための構成であって、 データの組をストアするよう構成されるメモリ（３６）を含み、データの各組 は割当てられたデータ識別子を有し、メモリ（３６）から別個に取出し可能であ り、さらに、 送信されるべきデータの組のコピー数を決定し、１つのデータの組の送信され るべき各コピーごとに１つの複製されたデータ識別子があるように、そのデータ の組のためのデータ識別子を複製する送信ベクタ発生器（４２、５８）と、 送信ベクタ発生器（４４、５８）から受取られるデータ識別子をキューに入れ るよう構成される少なくとも１つの出力キュー（７４、７５、７７）と、 出力キュー（７４、７５、７７）を出るデータ識別子を検査し、データ識別子 が識別するメモリ（３６）からのデータの組にアクセスし、アクセスされたデー タの組のコピーを送信する少なくとも１つの送信ポート（３０、５０、５３）と を含む、構成。 ２．複数の出力キュー（７４、７５、７７）と複数の送信ポート（３０、５０、 ５３）とをさらに含み、各送信ポートは出力キューのそれぞれ１つからデータ識 別子を受取る、請求項１に記載の構成。 ３．マルチコピーキュー（９０）およびマルチコピーキャッシュ（９６）をさら に含み、マルチコピーキュー（９０）はエントリを受取り、キューに入れ、各エ ントリはデータ識別子と関連のコピー数とを含み、正のコピー数は、そのコピー 数だけの、データ識別子が識別するデータの組のコピーが送信されるべきことを 示し、負のコピー数はデータ識別子が識別するデータの組の送信を示す、請求項 ２または請求項３に記載の構成。 ４．マルチコピーキュー（９０）を出るエントリを検査し、正のコピー数を有す るエントリをマルチコピーキャッシュ（９６）へとストアし、負のコピー数を有 するマルチコピーキュー（９０）を出る各エントリごとに、負のコピー数を有す るマルチコピーキュー（９０）から出るエントリと同じデータ識別子を有するマ ルチコピーキャッシュ（９６）内のエントリを突き止め、マルチコピーキャッシ ュ（９６）内のコピー数が１よりも大きければマルチコピーキャッシュ（９６） 内のエントリのコピー数をデクリメントし、コピー数が１と等しければマルチコ ピーキャッシュ（９６）からエントリを除去するよう構成されるマネージャをさ らに含む、請求項３に記載の構成。 ５．送信ベクタ発生器（４２、５８）は、どのポート（３０、５０、５３）がデ ータの組のコピーを送信するかを決定し、それらのポートを識別するポートベク タを発生するルールチェッカーと、ポートベクタを受取り、そのデータの組のた めに発生されたポートベクタが識別する各ポートに対応する各出力キュー（７４ 、７５、７７）内に複製されたデータ識別子をロードするポートベクタＦＩＦＯ （７０）とを含む、請求項１から４のいずれかに記載の構成。 ６．構成はパケット交換網内のネットワークスイッチ（１２）構成であり、デー タの組はスイッチ（１２）の送信ポート（３０、５０、５３）に転送するために スイッチの１つのポートで受取られるデータのフレームであり、データ識別子は フレームがストアされるメモリ（３６）内の場所を指すフレームポインタである 、請求項１から５のいずれかに記載の構成。 ７．メモリ（３６）はスイッチ（１２）の外部にあり、したがって、フレームは スイッチ（１２）の外部にストアされる、請求項６に記載の構成。 ８．メモリは外部メモリ（３６）であり、スイッチ構成は、外部メモリと、出力 キュー（７４、７４、７７）、送信ポート（３０、５０、５３）、マネージャ、 マルチコピーキュー（９０）およびマルチコピーキャッシュ（９６）との間に結 合される外部メモリインタフェースをさらに含む、請求項４から請求項７に記載 の構成。 ９．装置（１２）から１つのデータの組の複数のコピーを送信する方法であって 、 メモリ（３６）内にデータの組をストアするステップと、 データの組を識別するデータ識別子を発生するステップと、 送信されるべきデータの組のコピー数を決定するステップと、 送信されるべきデータの組の各コピーごとに複製されたデータ識別子を生ずる ためにデータ識別子を複製するステップと、 複製されたデータ識別子をキューに入れるステップと、 複製されたデータ識別子のキュー入れが完了すると、メモリ（３６）にアクセ スし、複製されたデータ識別子が識別するメモリ（３６）からのデータの組のコ ピーを送信するステップとを含む、方法。 １０．複製されたデータをキューに入れるステップは複製されたデータ識別子を 複数の出力キュー（７４、７５、７７）へとロードするステップを含み、各出力 キューは関連の送信ポート（３０、５０、５３）を有し、メモリ（３６）にアク セスし、コピーを送信するステップは、送信ポート（３０、５０、５３）の１つ の１つがメモリ（３６）にアクセスし、データ識別子が識別するデータの組を取 出すステップを含む、請求項９に記載の方法。 １１．送信されるべきコピー数のカウントを維持し、データの組の各コピーが送 信された後にカウントを調節するステップをさらに含む、請求項９または請求項 １０に記載の方法。 １２．カウントを維持し、カウントを調節するステップはマルチコピーキュー（ ９０）内にエントリを入れるステップを含み、各エントリはデータ識別子と関連 のコピー数とを含み、正のコピー数は、そのコピー数だけの、データ識別子が識 別するデータの組のコピーが転送されるべきことを示し、負のコピー数はデータ 識別子が識別するデータの組の送信を示す、請求項１１に記載の方法。 １３．維持し、調節するステップはさらに、マルチコピーキュー（９０）を出る エントリを検査し、正のコピー数を有するエントリをキャッシュメモリ（９６） へとストアし、負のコピー数を有するマルチコピーキュー（９０）を出る各エン トリごとに、負のコピー数を有するマルチコピーキュー（９０）から出るエント リと同じデータ識別子を有するキャッシュメモリ（９６）内のエントリを突き止 め、キャッシュメモリ（９６）内のコピー数が１よりも大きければキャッシュメ モリ（９６）内のエントリのコピー数をデクリメントし、コピー数が１と等しけ ればキャッシュメモリ（９６）からエントリを除去するステップをさらに含む、 請求項１２に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ (72)発明者 エグバート，チャンダン アメリカ合衆国、95132 カリフォルニア 州、サン・ノゼ、ブルームズバリィ・ウェ イ、3632 (72)発明者 レオン，エリック・ジン−ホ アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、エスカロン・アベニ ュ、1000、ナンバー・エフ・2041 (72)発明者 エリムリ，バハディール アメリカ合衆国、94040 カリフォルニア 州、マウンテン・ビュー、カリフォルニ ア・ストリート、2101、ナンバー・109 (72)発明者 クレイフォード，イアン アメリカ合衆国、95129 カリフォルニア 州、サン・ノゼ、アイリーン・ドライブ、 5380

Claims (1)

1. 【特許請求の範囲】 １．データの組を送信するための構成であって、 データの組をストアするよう構成されるメモリを含み、データの各組は割当て られたデータ識別子を有し、メモリから別個に取出し可能であり、さらに、 送信されるべきデータの組のコピー数を決定し、１つのデータの組の送信され るべき各コピーごとに１つの複製されたデータ識別子があるように、そのデータ の組のためのデータ識別子を複製する送信ベクタ発生器と、 送信ベクタマネージャから受取られるデータ識別子をキューに入れるよう構成 される少なくとも１つの出力キューと、 出力キューを出るデータ識別子を検査し、データ識別子が識別するメモリから のデータの組にアクセスし、アクセスされたデータの組のコピーを送信する少な くとも１つの送信ポートとを含む、構成。 ２．複数の出力キューと複数の送信ポートとをさらに含み、各送信ポートは出力 キューのそれぞれ１つからデータ識別子を受取る、請求項１に記載の構成。 ３．マルチコピーキューおよびマルチコピーキャッシュをさらに含み、マルチコ ピーキューはエントリを受取り、キューに入れ、各エントリはデータ識別子と関 連のコピー数とを含み、正のコピー数は、そのコピー数だけの、データ識別子が 識別するデータの組のコピーが送信されるべきことを示し、負のコピー数はデー タ識別子が識別するデータの組の送信を示す、請求項２に記載の構成。 ４．マルチコピーキューを出るエントリを検査し、正のコピー数を有するエント リをマルチコピーキャッシュへとストアし、負のコピー数を有するマルチコピー キューを出る各エントリごとに、負のコピー数を有するマルチコピーキューから 出るエントリと同じデータ識別子を有するマルチコピーキャッシュ内のエントリ を突き止め、マルチコピーキャッシュ内のコピー数が１よりも大きければマルチ コピーキャッシュ内のエントリのコピー数をデクリメントし、コピー数が１と等 しければマルチコピーキャッシュからエントリを除去するよう構成されるマネー ジャをさらに含む、請求項３に記載の構成。 ５．送信ベクタ発生器は、どのポートがデータの組のコピーを送信するかを決定 し、それらのポートを識別するポートベクタを発生するルールチェッカーと、ポ ートベクタを受取り、そのデータの組のために発生されたポートベクタが識別す る各ポートに対応する各出力キュー内に複製されたデータ識別子をロードするポ ートベクタＦＩＦＯとを含む、請求項４に記載の構成。 ６．構成はパケット交換網内のネットワークスイッチ構成であり、データの組は スイッチの送信ポートに転送するためにスイッチの１つのポートで受取られるデ ータのフレームであり、データ識別子はフレームがストアされるメモリ内の場所 を指すフレームポインタである、請求項５に記載の構成。 ７．メモリはスイッチの外部にあり、したがって、フレームはスイッチの外部に ストアされる、請求項６に記載の構成。 ８．フレームを受取り、転送するためのパケット交換網内のスイッチ構成であっ て、 フレームをストアするよう構成されるメモリを含み、各フレームは、フレーム がストアされ、メモリから取出し可能であるメモリ内の場所を指す割当てられた フレームポインタを有し、さらに、 転送されるべきフレームのコピー数を決定し、１つのフレームの送信されるべ き各コピーごとに１つの複製されたフレームポインタがあるように、フレームポ インタを複製する送信ベクタ発生器と、 送信ベクタマネージャから受取られるフレームポインタをキューに入れるよう 構成される少なくとも１つの出力キューと、 出力キューを出るフレームを検査し、フレームポインタが指すメモリからのフ レームにアクセスし、アクセスされたフレームのコピーを送信する、少なくとも １つの送信ポートとを含む、スイッチ構成。 ９．複数の出力キューと複数の送信ポートとをさらに含み、各送信ポートは出力 キューのそれぞれ１つからフレームポインタを受取る、請求項８に記載のスイッ チ構成。 １０．マルチコピーキューおよびマルチコピーキャッシュをさらに含み、マルチ コピーキューはエントリを受取り、キューに入れ、各エントリはフレームポイン タと関連のコピー数とを含み、正のコピー数は、そのコピー数だけの、フレーム ポインタが指すフレームのコピーが転送されるべきことを示し、負のコピー数は フレームポインタが指すフレームの送信を示す、請求項９に記載のスイッチ構成 。 １１．マルチコピーキューを出るエントリを検査し、正のコピー数を有するエン トリをマルチコピーキャッシュへとストアし、負のコピー数を有するマルチコピ ーキューを出る各エントリごとに、負のコピー数を有するマルチコピーキューか ら出るエントリと同じフレームポインタを有するマルチコピーキャッシュ内のエ ントリを突き止め、マルチコピーキャッシュ内のコピー数が１よりも大きければ マルチコピーキャッシュ内のエントリのコピー数をデクリメントし、コピー数が １と等しければマルチコピーキャッシュからエントリを除去するよう構成される マネージャをさらに含む、請求項１０に記載のスイッチ構成。 １２．送信ベクタ発生器は、どのポートがフレームのコピーを送信するかを決定 すし、それらのポートを識別するポートベクタを発生するルールチェッカと、ポ ートベクタを受取り、そのデータの組のために発生されたポートベクタが識別す る各ポートに対応する各出力キューに内に複製されたフレームポインタをロード するポートベクタＦＩＦＯとを含む、請求項１１に記載のスイッチ構成。 １３．メモリは外部メモリであり、スイッチ構成は、外部メモリと、出力キュー 、送信ポート、マネージャ、マルチコピーキューおよびマルチコピーキャッシュ との間に結合される外部メモリインタフェースをさらに含む、請求項１２に記載 のスイッチ構成。 １４．装置からデータの単一の組の複数のコピーを送信する方法であって、 メモリ内にデータの組をストアするステップと、 データの組を識別するデータ識別子を発生するステップと、 送信されるべきデータの組のコピー数を決定するステップと、 送信されるべきデータの組の各コピーごとに複製されたデータ識別子を生ずる ためにデータ識別子を複製するステップと、 複製されたデータ識別子をキューに入れるステップと、 複製されたデータ識別子のキュー入れが完了すると、メモリにアクセスし、複 製されたデータ識別子が識別するメモリからのデータの組のコピーを送信するス テップとを含む、方法。 １５．複製されたデータをキューに入れるステップは複製されたデータ識別子を 複数の出力キューへとロードするステップを含み、各出力キューは関連の送信ポ ートを有し、メモリにアクセスし、コピーを送信するステップは、送信ポートの １つの１つがメモリにアクセスし、データ識別子が識別するデータの組を取出す ステップを含む、請求項１４に記載の方法。 １６．送信されるべきコピー数のカウントを維持し、データの組の各コピーが送 信された後にカウントを調節するステップをさらに含む、請求項１５に記載の方 法。 １７．カウントを維持し、カウントを調節するステップはマルチコピーキュー内 にエントリを入れるステップを含み、各エントリはデータ識別子と関連のコピー 数とを含み、正のコピー数は、そのコピー数だけの、データ識別子が識別するデ ータの組のコピーが転送されるべきことを示し、負のコピー数はデータ識別子が 識別するデータの組の送信を示す、請求項１６に記載の方法。 １８．維持し、調節するステップはさらに、マルチコピーキューを出るエントリ を検査し、正のコピー数を有するエントリをキャッシュメモリへとストアし、負 のコピー数を有するマルチコピーキューを出る各エントリごとに、負のコピー数 を有するマルチコピーキューから出るエントリと同じデータ識別子を有するキャ ッシュメモリ内のエントリを突き止め、キャッシュメモリ内のコピー数が１より も大きければキャッシュメモリ内のエントリのコピー数をデクリメントし、コピ ー数が１と等しければキャッシュメモリからエントリを除去するステップをさら に含む、請求項１７に記載の方法。