JP2001511281A - ポインタ、状態フラグ、メモリブロックカウンタおよびパリティを有する多重リンクリストを使用する共用メモリ制御 - Google Patents

Abstract

(57)【要約】 リンクリスト（ＬＬ）を利用して共用メモリを割付ける装置および方法であって、共用メモリ（ＲＡＭ）に入る／から出るデータのフローを制御し、ＬＬの数とＲＡＭのフリーリンクリスト（ＦＬＬ）に関連する情報を格納する管理ＲＡＭおよび使用されないＲＡＭのロケーションを指すブロックポインタが使用される。ヘッドポインタ(ＨＰ)、末尾ポインタ(ＴＰ)、ブロックカウンタおよび空きフラグ（ＥＦ）が、各データリンクリストについて格納される。ＨＰとＴＰはそれぞれブロックポインタと位置カウンタを含む。ブロックカウンタは、特定の待ち行列で使用されるブロックの数を含む。ＥＦは、空待ち行列を表示する。ＦＬＬは、ＨＰ、ブロックカウンタ、およびＥＦを含む。入って来るデータを受取るＲＡＭの各ページは、データを格納するロケーションを含む。ブロックの最後のページの最後のロケーションは、次のブロックのポインタにパリティ情報を加えたものを格納し、待ち行列の最後のブロックで、全てが１に設定される。バックグラウンドで使用される独立したエージェントがＬＬ構造の完全性を監視する。

Description

【発明の詳細な説明】 ポインタ、状態フラグ、メモリブロックカウンタおよびパリティを有する 多重リンクリストを使用する共用メモリ制御 本出願は、ここでその全体を参照して援用する１９６６年５月１７日に出願さ れた共有の米国特許出願番号０８／６５０，９１０に関連する。 発明の背景 １．発明の分野 本発明はメモリ管理に関する。特に、本発明は、共用共通メモリのリンクリス ト（リンクされたリスト）に格納された複数のデータ待ち行列（キュー）を管理 する装置および方法に関する。本発明は、特に、ＡＴＭデータなどの通信情報を バッファリングする超大規模集積回路（ＶＬＳＩ）の使用に応用されるが、これ に限定されるものではない。 ２．技術の状態 高速通信ネットワークでは、バッファ資源（リソース）の管理がネットワーク 性能を向上させる１つのメカニズムである。バッファ資源を管理する方法の１つ のグループは、共用（シェアリング）として知られているもので、単一のＲＡＭ が同時に複数の様々のチャネルによってバッファとして利用される。様々のシェ アリング方法が知られている(Ｖｅｌａｍｕｒｉ，Ｒ．ｅｔ ａｌ.，「Ａ Ｍｕ ｌｔｉ−Ｑｕｅｕｅ Ｆｌｅｘｉｂｌｅ Ｂｕｆｆｅｒ Ｍａｎａｇｅｒ Ａｒ ｃｈｉｔｅｃｔｕｒｅ」，ＩＥＥＥ，Ｄｏｃｕｍｅｎｔ Ｎｏ．０−７８０３− ０９１７−０／９３を参照されたい)。各方法は、ブロッキング（ｂｌｏｃｋｉ ｎｇ）確率、ユーティライゼーシュン(ｕｔｉｌｉｚａｔｉｏｎ)、スループット および遅延に関して固有の欠点に結びついた固有の利点を持っている。しかし、 全てのシェアリング方法に共通なことは、データがＲＡＭから適切に読み出され るように、所望の順序でＲＡＭの適切な記憶位置にデータを向けるメカニズムが 必要であることである。よく知られているそのような１つの方法は、共通メモリ バッファを共用する多重待ち行列を管理するために使用されるリンクリスト（ｌ ｉｎｋ ｌｉｓｔ）を使用することである。一般的には、リンクリストは、バイ トデータを含み、ここで、各バイトはそれに付けられた少なくとも１つもポイン タ（正方向および／または逆方向）を有し、それによって待ち行列のデータの次 のバイトのロケーションを識別する。リンクリストは、典型的には、非実時間（ リアルタイム）方式のマイクロプロセッサによって実行される広範な初期化手続 き（プロシージャ）およびセルフチェック手続きを含んでいる。従って、共通メ モリを共用する多重待ち行列を管理するために標準的な従来技術のリンクリスト 構造を使用することは、ＶＬＳＩの実装に容易に適応できないし、更に、特に処 理と操作が実時間通信信号のデータ速度で命令される非常に高速な通信情報を処 理するのには適していない。 発明の概要 従って、メモリ割付け（メモリアロケーション）を制御する装置および方法を 提供することが本発明の目的である。 共用メモリの待ち行列を管理する新しいリンクリスト構造を提供することが本 発明の他の目的である。 共用メモリの高速実時間データの待ち行列を管理するリンクリスト構造を利用 する単一のＶＬＳＩを提供することが本発明のさらに他の目的である。 共用バッファに入るまたは共用バッファから出る非同期転送モード（ＡＴＭ： Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）の通信データのフロ ーを制御するリンクリスト装置および方法を提供することが本発明の更なる目的 である。 本発明の他の目的は、共用ＲＡＭの複数のリンクリストと関連する情報を含む 別個のＲＡＭを使用して、共用ＲＡＭに入るまたは共用ＲＡＭから出るＡＴＭデ ータのＶＬＳＩ制御の装置および方法を提供することである。 本発明の目的にしたがって、ＶＬＳＩの中に含まれる管理ＲＡＭが、共用メモ リ（データＲＡＭ）に入るまたは出るデータの流れを制御するために設けられる 。管理ＲＡＭは、共用ＲＡＭ内のｙ−２データリンクリスト、共用ＲＡＭ内のフ リ ーリンクリスト、および使用されていない共用ＲＡＭロケーションを指すブロッ クポインタに関する情報を格納するｘビット×ｙビットＲＡＭとして構成される のが好ましい。各データリンクリストのｘビットに格納される情報は、ヘッドポ インタ、末尾ポインタ、ブロックカウンタおよび空きフラグを含む。特にＡＴＭ データの制御に応用できる好ましい実施形態では、ヘッドポインタと末尾ポイン タはそれぞれブロックポインタと位置カウンタから構成され、ここで、位置カウ ンタは、メモリの連続したページのセットで構成されるブロック内の特定のペー ジを表示し、ブロックポインタはブロック番号を指し示す。どのように構成され るかにかかわらず、ヘッドポインタはリンクリストの最初のメモリページの最初 のワードのアドレスを含み、末尾ポインタはリンクリストの最後のメモリページ の最初のワードのアドレスを含むことが好ましい。ブロックカウンタは、特定の 待ち行列で使用されているブロックの数を含み、少なくとも１つのページが待ち 行列で使用されている場合、ゼロでない値を有する。空きフラグは、待ち行列空 きフラグが待ち行列が空いていると表示する場合に、待ち行列が空いていてリン クリストの内容が無視されるべきであるかどうかを表示する。 フリーリンクリストの管理ＲＡＭに格納された情報は、ヘッドポインタ、ブロ ックポインタ、および空フラグを含むが、本発明の好ましい実施形態にしたがっ て解放された（フリーの）ブロックがフリーリストのトップに追加されるので、 末尾ポインタを含む必要はない。以下により詳細に述べるように、異なるチャネ ルからのデータがデータＲＡＭのブロックに向けられるので、１つのリンクリス トは各チャネルのために維持される。データがデータＲＡＭから読み出されると きに、ブロックは新しいデータを受取るために利用できるようになる。フリーリ ストに加えられるのは、これらの自由になった（解放された）ブロックである。 不使用ブロック（以下に述べる）が使用される前に、または後で、ブロック空間 がフリーリストから割当てられる。 過度の初期設定要件を避けるために、不使用ブロックポインタが、上記のよう に、管理ＲＡＭに与えられて、メモリの次の不使用ブロックを指すポインタとな る。最初に、フリーリストを含む全てのリンクリストが空いていて、不使用ブロ ックポインタはメモリのブロックの数に設定される。共用ＲＡＭメモリのブロッ クにデータが書込まれるときに、不使用ブロックポインタはデクリメントされる 。不使用ブロックポインタがゼロに等しいときに、全てのセルブロックがリンク リスト（フリーリンクリストを含む）に含まれている。 本発明の好ましい態様にしたがって、入って来るデータを受取る共用データＲ ＡＭの各メモリページは(管理ＲＡＭによってＲＡＭが管理されている)、Ｍの連 続したメモリアドレスで構成される。メモリのタイプによって、各アドレスロケ ーションはＢビットのサイズであってよい。最も一般的なサイズは、８ビット( バイト)、１６ビット(ワード)、３２ビットおよび６４ビットである。ページの 最初のＭ−１ロケーションはデータを格納するために使用される。ブロックの最 後のページの最後の（Ｍ番目の）ロケーションは、待ち行列に奇数パリティを加 えたものの次のブロックの最初のロケーションのアドレスを格納するために使用 されるのが好ましい。即ち、ブロックの最後のページのＭ番目のロケーションが 次のブロックポインタにパリティ情報を加えたものを格納する。待ち行列にもう ブロックがない場合には、最後のページのＭロケーションは全てを１に設定され る。 本発明の他の態様にしたがって、独立したエージェントがリンクリストの完全 性を監視するために背景（バックグラウンド）で使用される。独立したエージェ ントは、リンクリストブロックカウンタに不使用ブロックを加えた全てのカウン トの和を監視して、それが共通ＲＡＭのメモリブロックの総数に等しいか確認す る。等しくなければ、エラーが宣言される。同様に、独立したエージェントは、 下記のエラー条件について管理ＲＡＭに格納された各リンクリストを検査する： 即ち、ヘッドポインタと末尾ポインタが等しく、且つブロックカウンタが１の値 でない；また、ヘッドポインタと末尾ポインタが違っていて、ブロックカウンタ が１である；および、ブロックカウンタがゼロである。必要であれば、独立した エージェントは、また、各ブロックの最後のページのＭ番目のロケーションに格 納されたブロックポインタを監視し、パリティエラーを決定し、および／または パリティまたはＣＲＣを用いてエラーを決定することができる。 本発明の方法および装置を使用して、ＡＴＭセル管理について４つの動作が定 義される：即ち、セル書込み、セル読み出し、待ち行列クリア、およびリンクリ スト監視である。セル書込み動作においては、セルが待ち行列に格納される。特 に、待ち行列番号ｎ（ポートｗのために優先順位ｖのセルを格納する）で格納さ れるためにＡＴＭセルがポートｗで受取られる時に、最初に待ち行列が空いてい るかどうかについて決定がされる。空いていなければ、待ち行列状態（即ち、管 理ＲＡＭに格納された末尾ポインタと位置カウンタ）が得られ、新しいブロック を待ち行列に追加する必要があるかどうかについて決定がされる。新しいブロッ クが必要でなければ、セルは末尾ポインタ位置によって示されたロケーションに 書込まれ、管理ＲＡＭのその待ち行列のための末尾ポインタ位置カウンタが更新 される。これがブロックの最後のページであれば、そのページのＭ番目のロケー ション（共用メモリの）は全てを１に設定される。待ち行列が空いたか、または 、前のセルがブロックの最後のページに書込まれたかいずれかの理由で、新しい ブロックが必要な場合には、ブロックが得られなければならない。それが待ち行 列の最初のブロックであれば、最初の待ち行列パラメーラが格納される。それが リンクリストの最初のブロックでなければ、ブロックがフリーリストから得られ 、フリーリストは更新される。または、ブロックは不使用ブロックから得られ、 不使用ブロックのブロックポインタが更新される。次に、セルが待ち行列に書込 まれ、末尾ポインタ、位置カウンタ、および待ち行列のブロックカウンタが管理 ＲＡＭで全て更新される。 セル読み出し動作は、セルが待ち行列から読み出される場合に利用される。セ ル読み出し動作では、その待ち行列のヘッドポインタとヘッドポインタ位置カウ ンタで表示されるセルが、待ち行列から読み出される。待ち行列からセルを読み 出した後で、そのセルがブロックの最後のセルであったか、および／または待ち 行列の最後のセルであったかについて決定がされる。どちらでもない場合には、 次に、待ち行列状態が更新され(即ち、ヘッドポインタ位置カウンタが変えられ る)、別のセル読み出し動作が待機される。セルがブロックの最後のセルであれ ば、次に、待ち行列状態は、好ましくは、ポインタのパリティを検証することに よって（パリティビットを用いて）その正当性について検査され、ヘッドポイン タおよびヘッドポインタ位置カウンタを変えることで更新される。フリーリスト は、フリーリストのヘッドに解放されたブロックを付け加えることで更新され、 フリ ーリストブロックカウンタおよびリンクリストブロックカウンタが更新される。 セルが待ち行列の最後のセルであれば、ブロックの最後のセルに対する手順が続 いて行われ、待ち行列空フラグが設定される。 待ち行列クリア動作は、待ち行列をクリアする目的のために与えられるマイク ロプロセッサ命令である。待ち行列クリア動作が表示される時に、待ち行列状態 は待ち行列フラグを設定することで更新され、待ち行列のブロックが同様に更新 されるフリーリストのヘッドに付け加えられる。 リンクリスト監視動作は、セル書込み、セル読み出し、および待ち行列クリア 動作が行われていない時にはいつでも、リンクリスト構造の完全性を監視するエ ージェントである。先のように設定されると、リンクリスト監視動作は、リンク リストブロックカウンタに不使用ブロックを加えた全てのカウントの和が共通Ｒ ＡＭのメモリブロックの総数に等しいこと、ヘッドポインタと末尾ポインタが等 しい時にブロックカウンタが１に設定されていること、およびヘッドポインタと 末尾ポインタが違っているときにブロックカウンタが１に設定されていないこと などを検査することで、エラーについてリンクリストを監視する。 本発明の更なる目的および効果は、与えられた図面に関連して行われる詳細な 説明を参照することで当業者には明らかになるであろう。 図面の簡単な説明 図１は、本発明のリンクリストメモリ管理ＲＡＭを組み込んだ装置のブロック 図である。 図２は、図１のメモリ管理ＲＡＭの構造を示す図である。 図３ａは、図１の装置の共用データメモリの１例の図表である。 図３ｂは、図３ａに示される１つのブロックのページの詳細図である。 図３ｃは、図３ａの共用データメモリの例を管理する図１のメモリ管理ＲＡＭ に含まれる情報の１例である。 図４ａ〜図４ｄは、図１の装置のフローコントローラで実行される書込み、読 み出し、待ち行列クリア、およびリンクリスト監視動作のフローチャートである 。 図５ａ〜図５ｄは、本発明による書込み、読み出し、クリア、および監視状態 マシンの状態マシン図である。 好ましい実施形態の詳細な説明 本発明は、ここで、米国特許出願第０８／６５０，９１０号に記載されている ＡＴＭ宛先（デスティネーション）スイッチの物理レイヤＶＬＳＩ部分を参照に して説明されるが、これに限定されるものではない。図１で理解されるように、 さらに親出願で説明されているように、ＡＴＭ宛先スイッチ１００の物理レイヤ 部分１３０は、ＵＴＯＰＩＡインタフェース１５０、管理ＲＡＭ１６２、フロー コントローラ１６６、マイクロプロセッサインタフェース１６７、チャネルイン タフェースバッファ１７０、およびＲＡＭインタフェース１７５を含むことが好 ましい。フローコントローラ１６６は、ＵＴＯＰＩＡインタフェース１６０、管 理ＲＡＭ１６２、マイクロプロセッサインタフェース１６７、チャネルインタフ ェースバッファ１７０、およびＲＡＭインタフェース１７５に結合される。ＵＴ ＯＰＩＡインタフェースは、一般に、バイト幅フォーマットのＡＴＭデータのセ ルを受取り、それをフローコントローラ１６６に送る。セルの宛先（親出願に述 べられているように）とセルの優先順位に基づいて、フローコントローラ１６６ はそのセルを適当な出力バッファ１７０に書込む。出力バッファは、１つのセル を読込みながら別のセルをバッファに読み出すことが矛盾なくできるように、少 なくとも２つのＡＴＭセルを格納することができるのが好ましい。バッファ空間 が特定の時間に特定のセルに利用できなければ、フローコントローラ１６６は、 以下により詳細に述べるように、管理ＲＡＭ１６２に含まれる情報に基づいてＡ ＴＭセルをＲＡＭインタフェース１７５を介して共用ＲＡＭ１８０（チップに実 装されたものでも、また、実装されないものでもよい）の所望のロケーションに 転送する。出力バッファ１７０のメモリ空間がセルに利用できるようになった時 に、フローコントローラ１６６は共用ＲＡＭ１８０からデータを読み出し、それ をバッファ１７０に入れる。バックグラウンドで、ＵＴＯＰＩＡインタフェース からデータを受取らないときには、そして、共用ＲＡＭ１８０からのデータの読 み出しまたは共用ＲＡＭ１８０へのデータの書込み、またはバッファへのデータ の書込みをしないときには、フローコントローラ１６６は、以下により詳細に述 べるように、管理ＲＡＭに含まれるリンクリスト構造の完全性（ｉｎｔｅｇｒｉ ｔｙ）を監視する。更に、フローコントローラ１６６は、マイクロプロセッサイ ンタフェース１６７を介して受取られるマイクロプロセッサの命令に応答して様 々の機能を行うことができる。 管理ＲＡＭ１６２は様々の機能を行うことができるが、それには、親出願に述 べられているＡＴＭセルヘッダの処理を手助けする情報を供給することが含まれ ている。しかし、本発明の目的のために、管理ＲＡＭは、または少なくともその 一部は、共用ＲＡＭ１８０に設定されるｙ−２リンクリストを管理するために( ｙ−２はｖ優先順位のｗポート倍の積に等しい)、ｘビット×ｙワードＲＡＭと して与えられるのが好ましい。従って、図２から理解されるように、ｙ−２デー タ待ち行列のためのリンクリスト情報構造は、ヘッドポインタ、末尾ポインタ、 ブロックカウンタ、およびｙ−２データ待ち行列の各々の待ち行列空フラグ、フ リーリスト（ｆｒｅｅ ｌｉｓｔ）のためのフリーリストブロックポインタとブ ロックカウンタおよび待ち行列空フラグ、メモリの不使用ブロックのためのブロ ックポインタを含む。各ヘッドポインタ及び末尾ポインタは、好ましくはブロッ クポインタ及び位置カウンタを含み、ブロックポインタはメモリ内のブロックを 指定するために使用され、位置カウンタはメモリブロック内のページを追跡（ト ラック）するために使用される。従って、例えば、５３バイトデータのＡＴＭセ ルが共用メモリに格納され、且つ各セルが１「ページ」に格納される場合には、 ４つの連続したページを持つブロックが、ブロックのページを参照するための２ ビットカウンタである位置カウンタと共に配列される。各待ち行列のためのブロ ックカウンタが、待ち行列内に含まれるブロックの数を参照するために用いられ る。待ち行列空フラグは、設定されているときには、待ち行列が空いていること 、およびブロックカウンタと同様に待ち行列内に含まれるポインタを無視できる ことを示す。 先に提示したように、各リンクリスト待ち行列のヘッドポインタは、共用メモ リの待ち行列の最初のメモリページの最初のワードのアドレスを含んでいる。各 リンクリスト待ち行列の末尾ポインタは、待ち行列の最後のメモリページの最初 のワードアドレスを含んでいる。共用メモリの各メモリページは、Ｍの連続した メモリアドレスから成っている。メモリのタイプによって、各アドレスロケーシ ョンは、Ｂビットのサイズにできる。ここで、共通のサイズは８ビット(バイト) 、１６ビット(ワード)、３２ビット、または６４ビットである。本発明の好まし い実施形態によって、アドレスロケーションは長さが１６ビットであり、１ペー ジの最初のＭ−１ロケーションが格納された情報を含んでいる。ブロックの最後 のページのＭ番目ロケーションが次のブロックのポインタを格納するために使用 され、そのブロックポインタは次のブロックに奇数のパリティビットを加えたも のの最初のロケーションに設定される。ブロックが待ち行列の最後のブロックで ある場合には、最後のブロックの最後のページのＭ番目のロケーションの全てが １に設定される。ページがブロックの最後のページでもなくまた待ち行列の最後 のブロックでもない場合には、ページのＭ番目のロケーションは使用されない。 ＡＴＭ通信データに関連して使用される本発明の好ましい実施形態では、各ペー ジは長さが３２ワード（即ち、Ｍ＝３２）で、各ワードは１６ビットである。し たがって、５３バイトのＡＴＭセルは、予備のメモリ空間を持って単一ページに 格納することができる。いくつかの用途では、ＡＴＭセルのデータペイロード部 だけ（即ち、４８バイト）とオーバヘッド部でない（即ち、５バイト）が共用メ モリに格納されることを理解すべきである。経路指定（ルーティング）情報が追 加されるスイッチなどの他の用途では、５３バイトよりも多いセルを格納しても よい。それにもかかわらず、３２ワードのページで、システムのアドレス指定は 簡単化される。 共用メモリのメモリ構成の例が図３ａに示される。図３ａにおいて、フリーリ スト待ち行列および不使用ブロックと同様に、２つのアクティブリンクリストデ ータ待ち行列が表わされている。特に、第１待ち行列のために、メモリブロック ５１２、１２４、および１２２が一緒にリンクされているのが示されている。第 ２待ち行列のためにメモリブロック５１１、１２５、および１２３が一緒にリン クされ、フリーリスト待ち行列のためにメモリブロック５１０〜１２５が一緒に リンクされ、そしてメモリブロック１２１〜１が不使用である。本発明の好まし い実施形態では、各ページは３２の１６ビットワードを含んでいることが理解さ れるだろう。従って、メモリブロック５１２（図３ｂにより詳細に示される）の ３２番目（Ｍ番目）ワードはメモリブロック１２４を指し示すポインタ（最下位 ビット側の１０ビット）を含み、メモリブロック１２４の３２番目ワードはメモ リブロック１２２を指し示すポインタを含み、メモリブロック１２２の３２番目 のワードは全てが１になっており、これによって、待ち行列の最後のワードであ ることを示している。同様に、メモリブロック５１１の３２番目のワードはメモ リブロック１２５を指し示すポインタを含み、メモリブロック１２５の３２番目 のワードはメモリブロック１２３を指し示すポインタを含み、メモリブロック１ ２３の３２番目のワードは全てが１になっており、これによってその待ち行列最 後のワードであることを示している。 図３ａのフリーリストは、ブロック５１０からブロック１２６に及んでいるの が理解される。不使用ブロックはブロック１２１からブロック１にわたっている 。 図３ｃを参照すると、図３ａの状態にある共用メモリの管理に関連する管理Ｒ ＡＭの詳細が示されている。特に、リンクリスト♯１の情報が示されており、ヘ ッドポインタは、５１２に等しい値を持つブロックポインタおよびブロック格納 データのメモリの第１ページを示す「００」に設定された位置カウンタを有する 。リンクリスト♯１情報の末尾ポインタは、１２２に等しい値を持つブロックポ インタおよびブロック１２２の全てのページが使用されていることを示すために 「１１」に設定された位置カウンタを有している。リンクリスト♯１の情報のブ ロックカウンタは３の値に設定され、待ち行列空フラグは設定されていない(即 ち、ゼロに等しい)。リンクリスト♯２の情報は、ヘッドポインタが５１１に等 しい値を持つブロックポインタおよびデータの最初がブロックの第２ページで起 きる（即ち、第１ページは既にブロックから読み出された）ことを示すための「 ０１」に設定された位置カウンタを含んでいるのが理解される。リンクリスト♯ ２情報の末尾ポインタは、１２３に等しい値を持つブロックポインタおよびブロ ックの最後のページにデータがないことを示す「０１」で設定された位置カウン タを含んでいる。リンクリスト♯２情報のブロックカウンタも３の値に設定され 、待ち行列空フラグは設定されていない。リンクリスト♯Ｎの情報については、 ヘッドポインタおよび末尾ポインタおよびブロックカウンタの値は示されていな いが、リンクリスト♯Ｎの待ち行列空フラグは設定されている（１に等しい）の で、 これによって、ポインタとブロックカウンタは有効なデータを格納していないこ とを示している。同様に、他のリンクリストの情報の詳細は示されていないが、 重要な唯一のデータは、これらのリンクリストの全てに関係した待ち行列空フラ グが１に等しく、これらのリンクリストに関して有効なデータが格納されていな いことを示している。フリーリスト情報のヘッドポインタは、値５１０に設定さ れたブロックポインタと３８５のブロックカウントを有する。フリーリストはデ ータを含むので、フリーリストの待ち行列空フラグは設定されていない。最後に 、不使用待ち行列に関係するブロックポインタは１２１の値に設定されているの が示されている。理解されることであるが、性能（パフォーマンス）を向上する ために、フリーリストヘッドポインタおよびブロックカウンタの情報は、一連の フリップフロップで実現されるのが好ましく、従って、図４ａ〜図４ｂに関連し て以下に述べられる目的に容易に利用できる。待ち行列空フラグも、また、同様 に実現されることが好ましい。 待ち行列空フラグと不使用ブロックポインタを与えることで、過度の初期設定 要件が必要でなくなる。先に言及したように、待ち行列空フラグは、リンクリス トについて有効なデータがないことおよびそのリンクリストのヘッドポインタと 末尾ポインタおよびそのリンクリストのブロックカウンタを無視できることを示 す。不使用ブロックポインタは共用メモリの次の不使用ブロックを指し示すため に与えられる。メモリページが書込まれている、即ち使用されているときには、 不使用ブロックポインタは、ゼロの値になるまでデクリメントされる。その点で 、全てのセルブロックはリンクリストに含まれる(フリーリストを含めて)。先に 述べたように、ブロックが共用メモリから読み出される時に、利用できるブロッ クがフリーリストに追加される。リンクリストに追加するための新しいブロック が必要な時に、ブロック空間をフリーリストからか、不使用ブロックからいずれ かから取り入れることができ、フリーリストからの利用できるブロックは、不使 用ブロックが使用される前か後のいずれかに取込んでよい。 次に、図４ａを参照すると、図１の装置１００のフローコントローラ１６６の 動作のフローチャートが、共用メモリへのデータ書込みに関して示されている。 動作はフローチャート形式で示されているが、本発明の好ましい実施形態によっ て、その動作はハードウェアで実現されることが理解される。フローコントロー ラ１６６がバッファに直接に書込むことのできないＡＴＭセルを受取っていると 決定した時に、そのセルを受取るべき待ち行列（キュー）が空いているかどうか について、フローコントローラは２００で（その待ち行列に関連する管理ＲＡＭ 待ち行列空フラグを検査することで）決定する。待ち行列が空いていなければ、 ２０２で、その待ち行列に対する待ち行列状態（即ち、末尾ポインタと位置カウ ンタ）が得られ、２０４で、待ち行列に追加される新しいブロックが必要である かどうか（即ち、位置カウンタが「１１」に等しいか）について決定がされる。 新しいブロックが必要でなければ、２０６で、セルは、その待ち行列の末尾ポイ ンタ位置カウンタ（管理ＲＡＭで格納される）で示される共用ＲＡＭロケーショ ンに書込まれ、２０８で、その待ち行列の末尾ポインタ位置カウンタが更新され る。２１０で、セルがブロックの最後のページに書込まれているかどうかについ て決定がなされる。もしそうであれば、２１２で、フローコントローラは、ペー ジのＭ番目のロケーション（共用メモリの）に全て１（オールワン）のワードを 書込む。 ２００で待ち行列が空いているので入ってくるセルを格納するために、共用Ｒ ＡＭの新しいブロックが必要であるということが決定されると、２１４において フリーリストか、不使用ＲＡＭかいずれかからブロックが得られる。ブロックが フリーリストから得られた場合には、２１６で、フリーリスト情報はフリーリス トのヘッドポインタを変えること（即ち、得られたブロックの最後のページのＭ 番目のロケーションに格納されている値にヘッドポインタを設定する）によって およびフリーリストに関連するブロックカウンタをデクリメントすることによっ て更新される。ブロックが不使用ＲＡＭから得られた場合には、不使用ＲＡＭの ブロックポインタが２１６でデクリメントされる。それにもかかわらず、２１８ で、セルは待ち行列に書込まれ、２２０で、待ち行列の末尾ポインタとブロック カウンタが両方とも管理ＲＡＭで更新され(ブロックカウンタは１の値に設定さ れる)、待ち行列空フラグが変る。 ２０４で、リンクリストの末尾ポインタ位置カウンタが全ての末尾ブロックが データを格納していることを示したので、入って来るセルを格納するために共用 ＲＡＭが必要であると決定された場合には、２２２で、ブロックがフリーリスト か不使用ＲＡＭから得られる。ブロックがフリーリストから得られる場合には、 ２２４でフリーリストのヘッドポインタを変えること（即ち、ヘッドポインタを 得られたブロックの最後のページのＭ番目のロケーションに格納された値に設定 すること）およびフリーリストに関連するブロックカウンタをデクリメントする ことで、フリーリストが更新される。ブロックが取り出されてフリーリストが空 きになった場合には、フリーリストの待ち行列空フラグが設定される。ブロック が不使用ＲＡＭから得られる場合には、不使用ＲＡＭのブロックポインタは２２ ４でデクリメントされる。それにもかかわらず、２２８で、セルは待ち行列に書 込まれ、２３０で、待ち行列の末尾ポインタとブロックカウンタは両方とも管理 ＲＡＭで更新される。 セル読み出し動作に関するフローコントローラ動作の詳細（即ち、バッファが セルを受取るために利用できるので、セルが待ち行列から読み出される場合）が 図４ｂに示されている。特に、データバッファが利用できるようになる時に、２ ５０でフローコントローラが利用できるデータバッファのために管理ＲＡＭのヘ ッドポインタと末尾ポインタを読み出す。次に、２５２で、フローコントローラ はヘッドポインタによって示された共用メモリのロケーションにあるセルを共用 メモリから読み出し、セルをデータバッファに供給する。データが読み出された 後で、２５４でフローコントローラが（ヘッドポインタと末尾ポインタに基づい て）セルが待ち行列の最後のセルかどうかを決め、２５６で（ヘッドポインタ位 置カウンタに基づいて）セルがブロックの最後のセルかどうかを決める。どちら でもない場合には、次に２５８で、待ち行列状態が更新され(即ち、ヘッドポイ ンタ位置カウンタが変更される)、別のセル読み出し動作が待機される。２５４ で、セルが待ち行列の最後のセルであると決定される場合には、２６０で、フリ ーリストのヘッドポインタ（管理ＲＡＭから得られる）が解放されたブロックの 最後のページの最後のワードに挿入される。次に、２６２で、管理ＲＡＭのフリ ーリストがフリーリストのヘッドに解放されたブロックを付け加えること、即ち 、フリーリストブロックポインタとブロックカウンタを更新することで、更新さ れる。２６４で、待ち行列空フラグが、今はブロックを持たないリンクリストの ために 設定される。解放されたブロックを追加する前にフリーリストが空いていた場合 には、フリーリストは初期化されなければならないし(適当なヘッドポインタと ブロックカウンタで)、待ち行列空フラグは２６４で変更されなければならない 。更に、解放されたブロックを追加する前にフリーリストが空いていた場合には 、共用メモリの解放されたブロックの最後のワードは全てが１に設定されるべき である。 ２５６で、共用メモリから読み出されたセルがブロックの最後であると決定さ れる場合には、次に２６６で、管理ＲＡＭから得られるフリーリストのヘッドポ インタが解放されたブロックの最後のページの最後のワードに挿入される。次に 、２６８で、ヘッドポインタのブロックポインタと位置カウンタを変える（共用 メモリから読み出されるメモリのページの最後のワードに含まれる値に）こと、 およびブロックカウンタを決めることでリンクリストの待ち行列状態が更新され る。再び、理解されることであるが、解放されたブロックを追加する前にフリー リストが空いていた場合には、フリーリストは初期化され(適当なヘッドポイン タとブロックカウンタで)、且つ待ち行列空フラグは変えられなければならず、 且つ共用メモリの解放されたブロックの最後のワードは全てが１に設定されなけ ればならない。また、理解されることであるが、２７０で、本発明の好ましい実 施形態にしたがって、ブロックの最後のページのＭ番目のロケーションのポイン タを得る際に、ポインタについてパリィティチェックが行われる。２７２で、計 算されたパリティ値が、ポインタと一緒に格納されているパリティビットと比較 される。比較に基づいて、２７４で、パリティエラー条件が宣言され、割り込み メッセージとしてマイクロプロセッサインタフェースポート１６７（図１）を介 してマイクロプロセッサ（図示されない）に送られる。パリティエラーが発見さ れた時に、マイクロプロセッサは状況を破局的エラーとして扱い、管理ＲＡＭと データＲＡＭを再初期化するのが好ましい。 図４ｃは、待ち行列クリアマイクロプロセッサ命令（マイクロプロセッサイン タフェース１６７を介して受取られる）に関する動作を述べる。待ち行列クリア 動作が表され時に、２７０で、リンクリストの待ち行列状態が待ち行列空フラグ を設定することで更新され、２７２で、待ち行列のブロックが、セル読み出し動 作に関連して上に述べた（図４ｂ）方法で更新されるフリーリストのヘッドに付 け加えられる。 図４ｄに示されるリンクリスト監視動作は、セル書込み、セル読み出し、およ び待ち行列クリア動作が行われていない時にはいつでもリンクリスト構造の完全 性を監視するハードウェアのエージェントである。リンクリスト監視動作は、４ つの異なるエラー条件を監視するのが好ましい。特に、２８０で、それらのリン クリストの待ち行列空フラグが設定されていない全てのリンクリストブロックカ ウンタ（フリーリストを含む）のカウントが不使用ブロックと一緒に加算され、 共通ＲＡＭのメモリブロックの総数と比較される。和が共通ＲＡＭのメモリブロ ックの総数に等しくない場合には、２８１で、マイクロプロセッサ割り込みビッ トをトリガすることでエラー条件が宣言される。２８２で、各リンクリストのヘ ッドブロックポインタと末尾ブロックポインタが比較される。２８４で、ヘッド ブロックポインタと末尾ブロックポインタが等しいと決定されれば、２８６で、 ブロックカウンタが検査され、１に等しくなければ、２８７で、エラー条件が宣 言される。２８４で比較されたときに、ヘッドブロックポインタと末尾ブロック ポインタが等しくなければ、２８８で、ブロックが検査され、ブロックカウント が１に等しければ、２８９で、エラー条件が宣言される。２９０で、待ち行列空 フラグが設定されていない各リンクリストのブロックカウンタが検査される。そ して、ブロックカウンタがゼロに等しければ、２９１で、エラー条件が宣言され る。 本発明の好ましい実施形態によって、フローコントローラの書込み、読み出し 、クリア、および監視の動作は、ＶＨＤＬコンパイラの使用を介してハードウェ アのゲートを合成するＨＤＬコードを使用してつくられるハードウェアで実現さ れる。図５ａ〜図５ｄは、ＨＤＬコードに対応する状態（ステート）マシン図で あり、書込み状態マシン(図５a)、読み出し状態マシン(図５ｂ)、クリア状態マ シン(図５ｃ)、および監視状態マシン（図５ｄ）を含む。そのコードを使用して つくられたゲートは、スタンダードセル技術であっても、またはゲートアレイ技 術であってもよい。 本発明は、厳密にハードウェアの実施に限定されることを意図されるものでは なく、関連するファームウェア（例えば、ＲＯＭ）でマイクロプロセッサを使用 するメモリ管理に応用することも意図されることは理解されるべきである。 これまで、共用メモリを管理する装置および方法が説明され図示された。本発 明の特定の実施形態を説明したが、本発明はそれに限定されることが意図される ものではなく、本発明は当技術で可能である範囲で広いものであり、明細書も同 じように読まれることが意図される。したがって、本発明は、ＶＬＳＩで実施さ れるＡＴＭ装置に関して説明したが、本発明はもっと広く適用できることは理解 されるであろう。また、ＲＡＭのサイズなどの具体的な詳細を開示したが、本発 明の範囲から逸脱することなく、その詳細は変えることができることは理解され るであろう。例えば、データのｙ−２リンクリストを管理するｘビット×ｙワー ドのサイズのＲＡＭの管理ついて説明されたが、違ったサイズの管理ＲＡＭを想 定することもできることは理解されるであろう。従って、例えば、不使用ブロッ クポインタのために独立したワードを使用する代わりに、不使用ブロックポイン タをフリーリストの「末尾ポインタ」のロケーション（それ自身は末尾ポインタ を使用しない）に置くことができ、それによって、ｙ−１リンクリストのデータ を管理するためにｘビット×ｙワードの管理ＲＡＭを提供することができる。更 に、リンクリストに関係する情報にヘッドポインタ、末尾ポインタ、ブロックカ ウンタ、および待ち行列空フラグをその順序で設けるよりもむしろ、リンクリス トアの変数を再順序付けすることができる。同様に、各ワードが１６ビットの長 さで深さが３２ワードのページを持つ共用メモリを設ける代わりに、違った長さ と深さのメモリを利用できることは理解されるであろう。また、前のブロックの 最後のページの最後のワードに次のブロックを指すポインタを置くよりもむしろ 、ポインタを違ったロケーションに置くことができることは理解される。更にま た、様々な動作に関連して具体的なフローチャートが開示されたが、動作の様々 な態様が違った順序で行うことができることは理解されるであろう。更に、ハー ドウェアで動作するゲートアレイをつくるための特定のコードを開示したが、ハ ードウェアをつくるために他のコードが利用できること、およびハードウェアお よび／またはファームウェアを違った方法でつくることができることは、当業者 は理解すべきである。更に、本発明は、管理ＲＡＭと共用データＲＡＭについて 独立 した別個のＲＡＭに関して述べたが、両方のメモリは大きな単一メモリ手段の一 部であってもよいことは理解されるであろう。従って、請求の範囲で請求される 精神と範囲から逸脱することなく、提供された発明にさらに他の変更を加えるこ とができることは当業者には理解されるであろう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カレルツ，ディルク・エル・エム ベルギー王国ベ―3110 ロツエラー，ヘヴ ェストラート 13 (72)発明者 ヴァンデヴェールト，イヴォ・エドモン ド・ニコル ベルギー王国ベ―3500 ハゼルト，ヴール クルイセンラーン １

Claims (1)

1. 【特許請求の範囲】 １． ａ）複数のデータ記憶ロケーションを有する共用メモリ手段と、 ｂ）前記データを受取り、前記共用メモリ手段の前記複数のデータ記憶ロケー ションの所望のロケーションに前記データを送る制御手段であって、前記データ が複数のリンクリストの形で前記複数のデータ記憶ロケーションに格納され、各 リンクリストがヘッドを有している制御手段と、 ｃ）前記複数のリンクリストの各々に関する情報を格納する管理メモリ手段で あって、前記情報が各リンクリストのヘッドポインタと待ち行列空フラグを含み 、特定のそれぞれのリンクリストの各々の前記ヘッドポインタがその特定のリン クリストのそれぞれの前記ヘッドのロケーションを指し示し、さらにリンクリス トの前記待ち行列空フラグがそのリンクリストはその中には有効なデータを含ま ないことを示す管理メモリ手段と、 を備えたメモリにおけるデータの記憶を管理する装置。 ２． 前記制御手段が前記共用メモリ手段からデータを読み出し、 前記データ記憶ロケーションの少なくとも複数がフリーリンクリストの形であ り、前記フリーリンクリストがデータが前記制御手段によって読み出されたデ− タ記憶ロケーションと関連があり、 前記管理メモリ手段が前記フリーリンクリストのポインタと待ち行列空フラグ を含む請求項１に記載の装置。 ３． ａ）複数のデータ記憶ロケーションを有する共用メモリ手段と、 ｂ）前記データを受取り、前記共用メモリ手段の前記複数のデータ記憶ロケー ションの所望のロケーションに前記データを送るとともに、前記共用メモリ手段 からデータを読み出す制御手段であって、前記データが複数のリンクリストの形 で前記複数のデータ記憶ロケーションに格納され、各リンクリストがヘッドを有 している制御手段と、 ｃ）前記複数のリンクリストの各々に関する情報を格納する管理メモリ手段で あって、前記情報が各リンクリスト待ち行列のヘッドポインタを含み、特定のそ れぞれのリンクリストの各々の前記ヘッドポインタがその特定のリンクリストの それぞれの前記ヘッドのロケーションを指し示す管理メモリ手段と、 を備え、 初期化に際して、前記共用メモリ手段の前記データ記憶ロケーションの少なく とも複数が使用されておらず、ユーティライゼーションの後に、前記データ記憶 ロケーションの少なくとも複数がフリーリンクリストの形であり、前記フリーリ ンクリストが前記制御手段によって読み出されたデータ記憶ロケーションと関連 し、 前記管理メモリ手段が前記使用されていないデータ記憶ロケーションの少なく とも１つを指すポインタを含み、前記管理メモリ手段が前記フリーリンクリスト のポインタを含む、メモリにおけるデータの記憶を管理する装置。 ４． 少なくとも初期化に際して、前記共用メモリ手段の前記データ記憶ロケー ションの少なくとも複数が使用されておらず、 前記管理メモリ手段が前記使用されていないデータ記憶ロケーションの少なく とも１つを指すポインタを含む前出の請求項のいずれかに記載の装置。 ５． 前記共用メモリ手段が複数のブロックに配列され、各ブロックが複数の前 記データ記憶ロケーションを有し、 前記複数のリンクリスト待ち行列の各々と関連する前記管理メモリ手段に格納 された前記情報が前記複数のリンクリスト待ち行列の各々のためのブロックカウ ンタを含み、各ブロックカウンタがそのリンクリスト待ち行列に含まれるブロッ クの数をカウントする前出の請求項のいずれかに記載の装置。 ６． 前記複数のブロックの各々が複数の連続したページとして配列され、各ペ ージが複数の前記データ記憶ロケーションを有し、 前記ヘッドポインタの各々が、ブロックを指し示すブロックポインタと前記ブ ロックのページを指し示すページカウンタを含む請求項５に記載の装置。 ７． データを格納する各ブロックが、（ｉ）リンクリストの次ぎのブロックを 指すポインタと（ii）ブロックがリンクリストの最後のブロックであることを表 示する標識と、の１つを含む少なくとも１つのロケーション含む請求項５に記載 の装置。 ８． リンクリストの次のブロックを指す前記ポインタが、前記ポインタのパリ ティビットを含む請求項７に記載の装置。 ９． データを格納する各ブロックが、（ｉ）リンクリストの次ぎのブロックを 指すポインタと（ii）ブロックがリンクリストの最後のブロックであることを表 示する標識と、の１つを含むそのブロックの最後のページの少なくとも１つのロ ケーション含む請求項６に記載の装置。 １０． 前記情報が前記データを含む各リンクリストの末尾ポインタを含む前出 の請求項のいずれかに記載の装置。 １１． 前記情報が、前記データを含む各リンクリストの末尾ポインタを含み、 前記複数のブロックの各々が複数の連続したページとして配列され、各ページ が複数の前記デ−タ記憶ロケーションを有し、 前記ヘッドポインタの各々が、ブロックを指し示す第１ブロックポインタと前 記ブロック内のページを指し示すページカウンタとを含み、 前記末尾ポインタの各々が、末尾ブロックを指し示す第２ブロックポインタと 前記末尾ブロック内のページを指し示すページカウンタとを含む請求項６に記載 の装置。 １２． 前記データがセルフォーマットで受取られるＡＴＭデータを含み、前記 ページの各々がＡＴＭセルに含まれるデータの全てを格納するのに十分な前記デ ータ記憶ロケーションを含む請求項６に記載の装置。 １３． 各ページが３２の１６ビットワードロケーションを含む請求項１２に記 載の装置。 １４． 前記制御手段が前記共用メモリ手段からデータを読み出し、 少なくとも複数の前記データ記憶ロケーションがフリーリンクリストの形であ り、前記フリーリンクリストはデータが前記制御手段によって読み出されたデー タ記憶ロケーションと関連し、 前記管理メモリ手段が、ポインタ、ブロックカウンタ、および前記フリーリン クリストのための待ち行列空フラグを含み、 前記共用メモリ手段の少なくとも複数の前記データ記憶ロケーションが使用さ れていないで、 前記管理メモリ手段が、前記少なくとも１つの前記使用されていないデータ記 憶ロケーションを指すポインタを含み、 前記制御手段が、データ含む各リンクリストの前記ブロックカウンタ、前記フ リーリンクリスト、および前記使用されていないポインタのカウントの和を前記 共用メモリ手段のブロックの数と比較する手段を含む請求項５に記載の装置。 １５．前記制御手段が、さらに、カウントの前記和が前記共用メモリ手段のブロ ックの数に等しくない場合に、エラー信号を生成する手段を含む請求項１４に記 載の装置。 １６． 前記制御手段が、データを含む各リンクリストについて、前記末尾ポイ ンタを前記ヘッドポインタと比較する手段を含む請求項１０に記載の装置。 １７． 前記制御手段が、さらに、データを含むリンクリストの前記末尾ポイン タと前記ヘッドポインタが同一ブロックを指し示し、且つ前記リンクリストの前 記ブロックカウンタが１に等しくない場合に、エラー信号を生成する手段を含む 請求項１６に記載の装置。 １８． 前記制御手段が、さらに、データを含むリンクリストの前記末尾ポイン タと前記ヘッドポインタが違ったブロックを指し示し、且つ前記リンクリストの 前記ブロックカウンタが１に等しい場合に、エラー信号を生成する手段を含む請 求項１６に記載の装置。 １９． 前記制御手段が、さらに、待ち行列空フラグが設定されていないリンク リストの各ブロックカウンタのカウントを検査し、且つカウントがゼロで待ち行 列空フラグが設定されていない場合に、エラー信号を生成する手段を含む請求項 ５に記載の装置。 ２０． 前記制御手段と前記管理メモリ手段が単一集積回路に含まれる前出の請 求項のいずれかに記載の装置。 ２１． 前記管理メモリ手段が、前記ポインタ、ブロックカウンタ、および前記 フリーリンクリストのための待ち行列空フラグを含み、 前記制御手段が、データを含む各リンクリストの前記ブロックカウンタ、前記 フリーリンクリスト、および前記使用されていないポインタのカウントの和を前 記共用メモリ手段のブロックの数と比較する手段、およびカウントの前記和が前 記共用メモリ手段のブロックの前記の数に等しくない場合にエラー信号を生成す る手段を含む請求項５に記載の装置。 ２２． 前記制御手段が、データを含む各リンクリストについて前記末尾ポイン タを前記ヘッドポインタと比較する手段、および （ｉ）データを含むリンクリストの前記末尾ポインタと前記ヘッドポインタが 同一ブロックを指し示し、且つ、前記リンクリストの前記ブロックカウンタが１ に等しくないか、または、 （ii）データを含むリンクリストの前記末尾ポインタと前記ヘッドポインタが 違ったブロックを指し示し、且つ前記リンクリストの前記ブロックカウンタが１ に等しいか、 のいずれかの場合にエラー信号を生成する手段を含む請求項１０に記載の装置。 ２３． コントローラ、複数のデータ記憶ロケーションを有する共用メモリ、お よび管理メモリを利用してデータの記憶を管理する方法であって、前記方法が、 ａ）共用メモリの複数のデータ記憶ロケーションの所望のロケーションに受信 データを送るために前記コントローラを使用するステップであって、前記データ が複数のデータ記憶ロケーションに複数のリンクリストの形で格納され、各リン クリストがヘッドを有しているステップと、 ｂ）管理メモリの複数のリンクリストの各々と関連する情報を格納するステッ プとを含み、前記情報が各リンクリストのためのヘッドポインタと待ち行列空フ ラグを含み、特定のそれぞれのリンクリストの各々の前記ヘッドポインタがその 特定のリンクリストのそれぞれの前記ヘッドのロケーションを指し示し、リンク リストの前記待ち行列空フラグがそのリンクリストがその中に有効なデータを含 まないことを表示するステップと、 を含む方法。