JP2001509975A

JP2001509975A - 非同期転送モード通信システム中でデータ・パケットをメッセージに再構成する方法および装置

Info

Publication number: JP2001509975A
Application number: JP50639498A
Authority: JP
Inventors: オプレア・ダン
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1996-07-23
Filing date: 1997-06-11
Publication date: 2001-07-24
Also published as: DE69727936D1; US5870394A; CA2258767C; CA2258767A1; WO1998004096A1; EP0914749A1; EP0914749B1; DE69727936T2

Abstract

(57)【要約】各ヘッダとペイロード部を有するデータ・パケットによって形成されるメッセージ受信装置で、各ヘッダ部はデータ・パケットに関するチャネルに関するチャネル表示、およびそのデータ・パケットがメッセージ内の最終データ・パケットか否かを表示するメッセージ終了表示を含み、各ペイロード部はメッセージに関する情報を含む。このメッセージ受信装置は、データ・パケットのペイロード部を保存するデータ・メモリ（３６）、リスト・メモリ（９４）、データ・パケットのヘッダ部を受信し前記のチャネル表示（４６）と前記のメッセージ終了表示（４８）を示す状態信号を供給するヘッダ・プロセッサ（３２）、リスト・メモリ（９４）の中にデータ・メモリの使われないブロックを示すアドレス・ポインタのポインタ・リスト、および各チャネルに関するアドレス・ポインタのリンク・リスト（９６）を有するようにプログラムされた再構成プロセッサ（３４）を含む。

Description

【発明の詳細な説明】発明の名称非同期転送モード通信システム中でデータ・パケットをメッセージに再構成する方法および装置発明の分野本発明はデータ・パケットを非同期転送モード通信システムでメッセージに再構成する方法および装置に関する。背景技術非同期転送モード（ＡＴＭ）ネットワーク・インタフェースは徐々に普及しつつある。特に北アメリカにおける毎秒１．５４４メガビットを超えるデータ転送レートや、ヨーロッパにおける２．０メガビットを超えるデータ転送レートをサポートするネットワークにおいて普及しつつある。ネットワーク内において情報を非同期的に転送し切換えることによって、データ、音声、ビデオを同じメディア上で混合できるという利点が知られている。ＡＴＭ転送においては、送信ネットワーク・ノードはメッセージを複数のパケットとして表す。異なるメッセージは異なる長さ、すなわち異なる数のデータ・パケットを有する。たとえば、キャリッジ・リターン・メッセージはビデオ・フレームを表すメッセージよりも短くなる。各データ・パケットは５３オクテットすなわちバイトを含み、このうち４８はデータを表し、残りの５はメッセージ識別およびメッセージの終わりの状態などの制御情報を表す。これら５３のオクテットは物理層インタフェース（ＰＨＹ）によってＡＴＭネットワーク上で送信され、物理層インタフェースは、ホスト・コンピュータからの信号をインタフェースを介して受信する。このインタフェースは、ＡＴＭ用ユニバーサル・テストおよびオペレーション物理層インタフェース（ＵＴＯＰＩＡ）として知られ、ネットワーク上で使われる物理信号を生成してデータとハンドシェーキング機能に影響を与える。物理信号には光ファイバケーブル上の送信用の光信号も含まれる。ＡＴＭネットワーク上の受信ノードにおいて、同様の物理層インタフェースは上記およびその他の送信機から物理信号を受信し、システム・レベルの物理信号をＵＴＯＰＩＡフォーマットで生成する。このような信号にはもともと各送信機から送信された５３オクテットのＡＴＭデータパケットを表すデータ信号も含まれる。しかしながら、特に混雑したネットワークにおいては、元の送信機からの次のデータパケットを受信する前に他の送信機から５３オクテットのＡＴＭデータ・パケットが受信されてしまう場合もある。このように、受信機は異なる送信機から転送されたデータ・パケットを連続的に受信することになる。その後、受信機は各メッセージのすべてのデータ・パケットを連続したシーケンスに再構成するタスクを実行する。１９９５年１０月、米国カリフォルニア州のサンタ・クララにあるIntegrated Device Technology Inc.は、データ・パケット再構築の一方法をＰＣＩローカル・バス用１５５Ｍｂ／ｓＡＴＭセグメントおよび再構築（ＳＡＲ）コントローラ用のデータ・シート中で公表した。この方法は比較的小さな固定長の自由バッファを使っている。この固定長は一般的に１２８オクテットより小さく、少なくとも所定のデータ・パケットの最初のセルを受信する。メッセージに多数のデータ・パケットがあると小さな自由バッファはいっぱいになる場合もあるので、一般的には４Ｋオクテットの固定長の比較的大きな自由バッファを小さな自由バッファに追加し、メッセージ内の残りのパケットを収容する。しかしながら、この方法では各データ・パケットが５３オクテットを含むため、３つのデータ・パケットは１つの小さなバッファと１つの大きなバッファが必要になり、その大きなバッファの４Ｋのうち３Ｋは使われないので、メモリが浪費されるという無駄があった。このため特に、受信ノードが多数のチャネル上で多数のデータ・パケットを受信する場合には、メモリの浪費になるという問題があった。本発明はこれらの問題を解決するものである。発明の概要本発明の他の側面によれば、本発明は、各ヘッダとペイロード部を有するデータ・パケットによって形成され、各ヘッダ部は上記のデータ・パケットに関するチャネル表示と、そのデータ・パケットがメッセージ内の最終データ・パケットであるか否かを示すメッセージ終了表示を含み、各ペイロード部はメッセージに関する情報を含むメッセージ受信方法において、ｉ）データ・メモリの不使用のブロックを示すアドレス・ポインタのポインタ・リストを有し、そのデータ・メモリは前記のデータ・パケットのペイロード部を保存し、ｉｉ）各チャネルに関するアドレス・ポインタのリンク・リストを有し、ｉｉｉ）受信されたデータ・パケットのペイロード部を前記のポインタ・リストからのアドレス・ポインタによって識別されるデータ・メモリのブロックにロードし、ｉｖ）前記のアドレス・ポインタを前記のポインタ・リストから削除し、ｖ）前記のアドレス・ポインタを、前記のデータ・パケットのヘッダ部によって示されるチャネル表示に関する前記のリンク・リストに追加するように構成される。オプションとして、再構成プロセッサは上記のステップを実行するように構成される。好ましくは、本発明におけるヘッダ・プロセッサはデータ・パケットのヘッダ部を受信し、前記のヘッダ・プロセッサは前記のチャネル表示を示す状態信号および前記のメッセージ終了表示を供給するステップを含むように構成される。さらに、好ましくは、本発明は、前記のポインタ・リストを有し、不使用のデータ・メモリの前記のブロックが４８オクテットをそれぞれ含むステップを含むように構成される。さらに、本発明は、同じメッセージに関する前記の受信された各データ・パケットのペイロード部をデータ・メモリの受信領域にコピーするステップを含むように構成される。さらに、本発明は、前記のリンク・リストから各ペイロード部を保存するために使われるデータ・メモリの各ブロックに関するアドレス・ポインタを削除するステップを含むように構成される。好ましくは、本発明は、前記のアドレス・ポインタを、前記のメッセージ終了表示に応じて前記のポインタ・リストに追加するステップを含むように構成される。さらに、好ましくは、本発明は、前記のペイロード部をそれらが受信された順番で前記の受信領域にコピーし、前記の受信領域は前記のメッセージの少なくとも連続した部分のレプリカを含むステップを含むように構成される。さらに、好ましくは、各ペイロード部が前記の受信領域にコピーされた後に、各アドレスポインタを前記のポインタ・リストにコピーするステップを含むように構成される。本発明の他の側面によれば、本発明は、各ヘッダとペイロード部を有するデータ・パケットによって形成され、各ヘッダ部は上記のデータ・パケットに関するチャネル表示と、そのデータ・パケットがメッセージ内の最終データ・パケットであるか否かを示すメッセージ終了表示を含み、各ペイロード部はメッセージに関する情報を含むメッセージ受信の方法において、ａ）前記のデータ・パケットのペイロード部を保存するデータ・メモリと、ｂ）リスト・メモリと、ｃ）データ・パケットのヘッダ部を受信し、前記のチャネル表示と前記のメッセージ終了表示を示す状態信号を供給するヘッダ・プロセッサと、ｄ）ｉ）前記のリスト・メモリ内に、データ・メモリの不使用のブロックを示すアドレス・ポインタのポインタ・リストと、ｉｉ）各チャネルに関するアドレス・ポインタのリンク・リストを保持するようにプログラムされた再構成プロセッサとを備え、その再構成プロセッサは、さらに、受信されたデータ・パケットのペイロード部を前記のポインタリストからアドレス・ポインタによって識別されるデータ・メモリのブロックにロードし、前記のアドレス・ポインタを前記のポインタ・リストから削除し、前記のアドレス・ポインタを前記のヘッダ・プロセッサからの前記の状態信号によって示されたチャネル表示に関する前記のリンク・リストに追加するようにプログラムされるように構成される。好ましくは、本発明は、前記のブロックは同じ長さであるように構成される。さらに、好ましくは、本発明は、前記のデータ・メモリは受信領域を含み、再構成プロセッサはさらに同じメッセージに関する前記の受信された各データ・パケットのペイロード部をデータ・メモリの受信領域にコピーし、各ペイロード部を保存するために使われるデータ・メモリの各ブロックに関するアドレス・ポインタを前記のリンク・リストから削除し、前記のアドレス・ポインタを、前記のメッセージ終了信号に応じて前記のポインタ・リストに追加するようにプログラムされるように構成される。好ましくは、本発明は、再構成プロセッサが、前記のペイロード部を前記の受信領域に受信された順序にコピーし、前記の受信領域が前記のメッセージの少なくとも連続した部分を含むようにプログラムされるように構成される。さらに、好ましくは、本発明は、再構成プロセッサは、各ペイロード部が前記の受信領域にコピーされた後に、各アドレス・ポインタを前記のポインタ・リストにコピーするようにプログラムされるように構成される。本発明では、これまでの再構成方法や装置と同様に各メッセージを受信するためのメモリの一部を予め割り当てる必要はない。本発明によれば、入力データ・パケットを受信するために割り当てられたデータ・メモリはさまざまな長さを持つことができ、受信されたデータ・パケットをちょうど収容できるメモリ位置を提供することができる。ポインタ・リストとリンク・リストを形成し保持するために使用される処理およびメモリのオーバヘッドは、無視できるほど小さいものである。特にノードが、電話ネットワークに接続されている場合のように、多数のバーチャル・チャネルから多数のメッセージを処理する必要のある場合には、このオーバヘッドは非常に小さいものとなる。図面の簡単な説明本発明の実施の形態は次の図によって説明される。図１は、本発明の第１の実施の形態の装置を表す概略図である。この装置は、非同期転送モード通信をサポートするネットワークに接続されている。図２は、本発明の第１の実施の形態のノード・インタフェース回路を表すブロック図である。図３は、先行技術のＢ−ＩＳＤＮＡＴＭ適応層（ＡＡＬ）タイプ５仕様に従った（従来技術）ＡＴＭセルが表すメッセージの概念図である。図４は、本発明の第１の実施の形態のデータ・メモリのメモリ区分を表す概念図である。発明の実施の形態図１は、非同期転送モード（ＡＴＭ）通信をサポートするネットワークを表し、１０はネットワーク全体を示す。ネットワークは第１、第２、第３、第４のネットワーク・ノード１２、１４、１６、１８を含み、これらは、光ファイバ相互接続１９を介して互いにデータを送受信するように動作する。第１のノード１２は第１のコンピュータ２０に、第２のノード１４はビデオ・カメラ２２に、第３のノード１６は電話機２４に、第４のノード１８は第２のコンピュータ２６にそれぞれ接続される。第１、第２、第３のノード１２、１４、１６はそれぞれ第４のノード１８にデータを送信するものと仮定する。ネットワーク送信は多重化されているので、各ノードは複数の「バーチャル・チャネル」上で送信することができる。説明を簡単にするために、この実施の形態では、第１のノード１２はバーチャル・チャネル０上、第２のノード１４はバーチャル・チャネル１上、第３のノードはバーチャル・チャネル２上でそれぞれ送信するものとする。各ノードにはそれぞれインタフェース回路２８があり、ノードを光ファイバ相互接続１９に接続している。図２では、各ノード内のインタフェース回路２８はＡＴＭ用ユニバーサル・テストおよびオペレーション物理層インタフェース（ＵＴＯＰＩＡ）インタフェース３０、ヘッダ・プロセッサ３２、再構成プロセッサ３４、およびデータ・メモリ３６を含む。ＵＴＯＰＩＡインタフェース３０には信号ライン３８を含む物理層接続がある。信号ライン３８は、光ファイバ相互接続１９に接続された光インタフェース３１を駆動し、データライン４０を含む従来の論理レベル信号ラインを持ち、ヘッダ・プロセッサ３２およびデータ・メモリ３６との通信を行う。ヘッダ・プロセッサ３２はランダム・アクセス・メモリ（ＲＡＭ）４２とリード・オンリ・メモリ（ＲＯＭ）４４を伴い、ヘッダ・プログラムを保存する。ヘッダ・プログラムは操作可能で、ヘッダ・アルゴリズムに従ってヘッダ・プロセッサを制御し、データ・パケットのヘッダ部を受信すると、バーチャル・チャネル信号ライン４６上にバーチャル・チャネル信号を生成し、ＰＴＩ信号ライン４８上にペイロード・タイプ・インジケータ（ＰＴＩ）信号を生成する。バーチャル・チャネル信号ライン４６とＰＴＩ信号ライン４８は、再構成プロセッサ３４に接続される。再構成プロセッサ３４はさらに信号ライン５０上にコンピュータ・インタフェース信号を生成、受信し、それらの信号によってホスト・コンピュータ（図示されていない）と通信する。再構成プロセッサ３４はさらにアドレス信号ライン５２、５４およびデータ信号ライン５６、５８によってデータ・メモリ３６と通信する。再構成プロセッサ３４はさらに、読み出し信号と書き込み信号を信号ライン６０と６２上でそれぞれ生成し、データ・メモリ３６の読み出し動作と書き込み動作を制御する。再構成プロセッサはＲＡＭ６４とＲＯＭ６６を含み、再構成プログラムを保存する。この再構成プログラムは、再構成アルゴリズムに従って再構成プロセッサ３４を制御し、バーチャル・チャネル信号ライン４６およびＰＴＩ信号ライン４８上で信号を受信し、ＵＴＯＰＩＡインタフェースからデータ・メモリ３６へのデータの流れを制御し、送信ノードからのメッセージを受け取れるようにする。図３において、各ネットワーク・ノードは国際通信連合Ｂ−ＩＳＤＮＡＴＭ適応層（ＡＡＬ）タイプ５仕様、Ｉ．３６３．５（９６年５月）に従ってメッセージを表示する。この仕様によれば、メッセージは任意の数のオクテット（バイト）から成り立つ。送信されるメッセージは共通部分収束サブ・レイヤ・サービス・データ・ユニット（ＣＰＣＳ−ＳＤＵ）６８と呼ばれる。転送プロトコルの共通化を促進するため、共通部分収束サブ・レイヤ・サービス・データ・ユニット６８は、長さが６４Ｋオクテット以下の共通部分収束サブ・レイヤ・プロトコル・データ・ユニット（ＣＰＣＳ−ＰＤＵ）７０に分割される。このＣＰＣＳ−ＰＤＵ７０にパッド部（ＰＡＤ）７２が追加される。パッド部７２は０から４７の間のオクテットを有し、ＣＰＣＳ−ＰＤＵ７０の４８オクテット・アライメントと、８オクテットから成るトレーラ部７４を提供する。トレーラ部７４は、ＣＰＣＳのユーザ間情報、共通部インジケータ、ＣＰＣＳ−ＳＤＵの長さ、サイクリック冗長チェック（ＣＲＣ）情報などの情報を含む。このオクテットはＣＰＣＳ−ＰＤＵ７０、パッド部７２、トレーラ部７４から成り、全体で分割再構成サービス・データ・ユニット（ＳＡＲ−ＳＤＵ）を形成する。このＳＡＲ−ＳＤＵは、多くの４８オクテットに分割され、セグメントおよび再構成プロトコル・データ・ユニット（ＳＡＲ−ＰＤＵ）７８，８０，８２、８４などと呼ばれる。各ＳＡＲ−ＰＤＵは、非同期転送モード・サービス・データ・ユニット（ＡＴＭ−ＳＤＵ）８６として連続的に扱われ、データ・パケット９０内でＡＴＭペイロード部８８として働く。データ・パケットはさらに、５オクテットから成るヘッダ部９２を含む。この５オクテットはバーチャル・パス、バーチャル回路、ペイロード・タイプ、セル・ロス優先順位、ＡＴＭペイロード部８８に関するヘッド・エラー・チェックについての情報を表す。このようにして、メッセージはそれぞれ、５オクテットのヘッダと４８オクテットのペイロード部を有する複数の５３オクテット・データ・パケットによって形成される。ヘッダ部９２にあるバーチャル・パスとバーチャル回路情報はペイロード部に関するチャネルに関係し、ペイロード・タイプ情報はペイロードのタイプ、特にペイロードがＳＡＲ−ＳＤＵ７６の最後のＳＡＲ−ＰＤＵ８４であるか否かに関係する。したがって、各ヘッダ部９２はデータパケットに関するチャネルに関するチャネル表示と、そのデータ・パケットがメッセージ内の最後のデータ・パケットかどうかを表すメッセージの最終表示を含み、各ペイロード部８８はメッセージの一部である情報を含む。チャネル表示は、底を２とするメッセージの数のログによって決定される多数のビットで表現され、各ネットワークノードは前記のメッセージの数を１度で処理する必要がある。たとえば、各ノードが６４の異なるメッセージを処理する必要がある場合、６ビットはチャネル表示に使われる。ここで、６信号ラインはバーチャル・チャネル信号ラインとして使われる（図２の４６）。メッセージ終了状態インジケータはヘッダ部９２中のビットであり、メッセージの最後のＡＴＭペイロードに関するヘッダ内ではアクティブ、他の全てのＡＴＭペイロードでは非アクティブに設定されている。データ・パケット９０はシリアル・ビット・ストリームとしてネットワーク上で送信され、ヘッダ内の最初のオクテットの最上位ビットが最初に送信される。図２に戻ると、再構成プロセッサ３４によって実行される再構成アルゴリズムはＲＯＭ６６に保存され、データ・メモリ３６の不使用のブロックを指すアドレス・ポインタのポインタ・リスト９４を形成し、保持する。データ・メモリ３６は、ＵＴＯＰＩＡインタフェース３０において受信されたデータ・パケットのペイロード部を保存するように動作する。本実施の形態においては、データ・メモリ３６は１メガのアドレスポインタを保存する能力がある。したがって、各アドレス・ポインタは２０ビットで表示され、ポインタ・リストは２０ビットのワードを分割フォーマットあるいは全フォーマットのどちらかで保存できなければならない。本実施の形態では、アドレス・ポインタは全２０ビット・ワードとして保存されている。再構成プロセッサ３４を初期化する時、再構成アルゴリズムは不使用のデータ・メモリ３６の開始アドレスを定義し、続くポインタ・アドレスを最終アドレスまで４８オクテットごとに計算する。１メガのアドレス・ポインタは約２０．８Ｋの４８バイトのパケットが保存できるので、それれぞれ６４Ｋバイトのメッセージをサポートするバーチャル・チャネルを最高で３２チャネルまで十分にサポートできる。連続して計算された各アドレス・ポインタは、ポインタ・リスト９４の中で別のエントリとして保存されている。従って、ポインタ・リストは、同じ長さの不使用のデータ・メモリ３６のブロックを識別するように保持される。本発明においてはブロックは４８オクテットの長さとなる。ヘッダ・プロセッサ３２が実行するヘッダ・アルゴリズムは、ＵＴＯＰＩＡインタフェース３０からデータ・パケット（図３の９０）の受領を検出し、データ・パケットに関するバーチャル・チャネルを示す信号ライン４６上で信号を生成する。さらに、受信されたデータ・パケットがＳＡＲ−ＳＤＵ（図３の７６）の最後のデータ・パケットであるか否かを示す信号ライン４８上で信号を生成する。このようにして信号ライン４６はチャネル情報を表す一方、信号ライン４８はメッセージ終了情報を表し、各情報は再構成プロセッサ３４に送信される。再構成アルゴリズムは、再構成プロセッサ３４にポインタ・リスト９４からアドレス・ポインタを検索するようにさせると効果的である。このアドレス・ポインタは、データ・メモリ３６の中のメモリ位置の４８オクテット・ブロックの開始を定義し、データ・メモリ３６はＵＴＯＰＩＡインタフェース３０において表示される受信されたデータ・パケット（図３の９０）の４８オクテットを保存する。同時に、再構成アルゴリズムは各チャネルに関するポインタ・アドレスのリンク・リスト９６を形成し保持する。このようにして、チャネル信号ライン４６が識別するチャネルは、データ・メモリ３６内のメモリ位置のブロックを示すポインタのリンク・リスト９６と関連し、データ・メモリ３６は連続的に受信したデータ・パケットを保存する。リンク・リストに保存されたポインタは、あるメッセージのパケットの間で他のチャネルからの他のデータ・パケットが受信される時には、メモリの連続ブロックを参照しない。動作図２において、データ・パケット（図３の９０）は、光ファイバ相互接続１９からシリアルな光フォーマットの形で受信される。光インタフェース３１は光信号をシリアル論理レベル信号に変換し、信号ライン３８上に出力する。この信号ライン３８はＵＴＯＰＩＡインタフェース３０に接続される。ＵＴＯＰＩＡインタフェース３０はシリアル論理レベル信号をパラレル・フォーマットに変換し、データ・パケットの各オクテットは連続的にデータ・ライン４０上に現れ、ヘッダ部の最上位オクテット（図３の９２）が最初に現れる。ヘッダ部の連続オクテットが受信されると、ヘッダ・アルゴリズムはその連続オクテットをヘッダ・プロセッサ３２に送りそこでチャネル表示をデコードし、信号ライン４６をアクティブにして、データ・パケットの発信元のチャネルを表示する。受信されたデータ・パケットはバーチャル・チャネル０からのパケットと仮定する。データ・パケットはデータ・パケット受信時に、ヘッダ部の中でバーチャル回路情報としてエンコードされたチャネル０を有する。チャネル０の表示は、ヘッダ・アルゴリズムの制御の元でヘッダ・プロセッサ３２により信号ライン４６上に置かれる。さらに、受信されたデータ・パケットは、メッセージを表すために使われる４つのデータ・パケットの最初のデータ・パケットであると仮定する。最初のデータ・パケットはメッセージ内の最後のデータ・パケットではないので、ＰＴＩ信号４８はアクティブにはならない。従って、データ・パケットのヘッダ部はヘッダ・プロセッサ３２において受信され、ヘッダ・プロセッサは状態信号をチャネル表示とメッセージ終了表示を示す再構成プロセッサ３４に供給する。図２と図４において、チャネル信号４６と非アクティブなＰＴＩ信号４８を受信すると、再構成アルゴリズムはそれを再構成プロセッサ３４に送り、ポインタ・リスト９４の次のアドレス・ポインタ１００から、ポインタｐ０を検索する。このポインタｐ０はデータ・メモリ３６の第１の４８オクテット・ブロック１０２を識別する。データ・パケット９０のペイロード部８８の連続オクテットは、データ・メモリ３６内のアドレスｐ０で始まるメモリ位置にロードされる。言い換えれば、受信されたデータ・パケット（図３の９０）のペイロード部（図３の８８）は、ポインタ・リストからのポインタによって識別されたデータ・メモリのブロックにロードされる。同時に、アドレス・ポインタｐ０はポインタ・リスト９４から削除され、バーチャル・チャネル０に関するリンク・リスト９６ａ内の最初の位置１０３に保存される。このように、データ・パケットのヘッダ部によって示されたチャネル表示に関するリンク・リストにポインタが追加される。図３に戻ると、受信されたペイロード部８８は非同期転送モードサービス・データ装置（ＡＴＭ−ＳＤＵ）１０４であり、国際通信連合Ｂ−ＩＳＤＮＡＴＭ適応層（ＡＡＬ）タイプ５仕様、Ｉ．３６３．５（９６年５月）に準拠する。あるメッセージについて連続データ・パケットが受信されると、これらは連続セグメントおよび再構成プロトコル・データ・ユニット（ＳＡＲ−ＰＤＵ）１０５として働く。再構成プロセッサ（図２の３４）の仕事は、他のチャネルからのデータ・パケットを受信している間に、これらのＳＡＲ−ＰＤＵの１０５を、セグメントおよび再構成サービス・データ・ユニット（ＳＡＲ−ＳＤＵ）１０７と呼ばれる連続フォームに再構成することである。上記の仕様によれば、ＳＡＲ−ＳＤＵ１０７はさらに共通部分収束サブ・レイヤ・プロトコル・データ・ユニット（ＣＰＣＳ−ＰＤＵ）１０９と呼ばれ、これは、ＣＰＣＳ−ＰＤＵペイロード部７０、パッド部７２、トレーラ部７４から成るオリジナルのＣＰＣＳ−ＰＤＵと同じである。その後、パッド部７２およびトレーラ部７４は取り除かれ、オリジナルのＣＰＣＳ−ＳＤＵ６８あるいはメッセージだけが残る。最初のデータ・パケットが受信されると、第２のデータ・パケットが受信される。しかしながら、次に受信されるデータ・パケットが同じチャネルから来るとは限らない。例えば、次のデータ・パケットはバーチャル・チャネル１から受信されるかもしれない。この場合、データ・パケットは上記のように受信されるが、図２のように、ヘッダ・アルゴリズムがヘッダ・プロセッサに信号ライン４６がバーチャル・チャネル１がデータ・パケットのソースであることを指示させるようにする例外もある。前と同じように、バーチャル・チャネル１からの第１のデータ・パケットがチャネル１からのメッセージを形成する多くのデータ・パケットの１つであり、ＰＴＩ信号はアクティブでないものと仮定する。ヘッダ・プロセッサ３２は再構成アルゴリズムによって信号ライン４６上でバーチャル・チャネル信号を受信し、信号ライン４８上で非アクティブなＰＴＩ信号を受信し、次のアドレス・ポインタ１０６から次のポインタｐ１を探す。この２番目に受信されたデータ・パケットのペイロード部の連続したオクテットは、データ・メモリ３６内でアドレスｐ１から始まる連続メモリ位置１０８の４８オクテット・ブロックにおいて保存される。同時に、ポインタｐ１は、バーチャル・チャネル１に関するリンク・リスト９６ｂ内の最初の位置１１１に保存される。上記２つのデータ・パケットが受信されると、第３のデータ・パケットが任意のバーチャル・チャネルから受信される。しかしながら、ここで次に受信されるデータ・パケットはバーチャル・チャネル１からの第２のデータ・パケットであると仮定する。この場合、データ・パケットは上記のように受信され、バーチャル・チャネル１を信号ライン４６上のソースとして示す表示を含む。前と同じようにこのバーチャル・チャネル１からの第２のデータ・パケットがこのチャネルからのメッセージを形成する多くのデータ・パケットの１つであり、従ってＰＴＩ信号がアクティブでないと仮定する。ふたたびヘッダ・プロセッサ３２は再構成アルゴリズムによってバーチャル・チャネル信号４６を受信し、再構成プロセッサは非アクティブなＰＴＩ信号４８によって次のアドレス・ポインタ１１０から次のポインタｐ２を探す。この３番目に受信されたデータ・パケットのペイロード部の連続オクテットは、データ・メモリ３６内でアドレスｐ２から始まる連続したメモリ位置１１２の４８オクテット・ブロックに保存される。同時に、ポインタｐ２は、バーチャル・チャネル１に関するリンク・リスト９６ｂの第２の位置１１３に保存される。次の２つの受信されたデータ・パケットがバーチャル・チャネル０からのものであれば、バーチャル・チャネル０に関するリンク・リスト９６ａ内の次の２つの位置は次のポインタｐ３とｐ４を受信し、これらのデータ・パケットのペイロード部の連続するオクテットは、データ・メモリ３６内でそれぞれアドレスｐ３とｐ４から始まるメモリ１１９と１２１のブロックに保存される。同様に、次に受信されたデータ・パケットがバーチャル・チャネル２からのパケットであれば、バーチャル・チャネル２に関するリンク・リスト９６ｃ内の最初の位置は次のポインタｐ５を受信し、ペイロード部の連続オクテットはデータ・メモリ内のアドレスｐ５から始まるメモリ１２３のブロック内に保存される。上記のように、さまざまなデータ・パケットが受信され、各ペイロード部はさまざまなメモリ位置に保存される。図４の１２０はこの全体図を示す。さらに、各リンク・リスト９６ａ、９６ｂ、９６ｃはデータ・メモリ３６内のメモリの各４８オクテット・ブロックの開始アドレスを示す一連の各ポインタを有する。データ・メモリ３６は各バーチャル・チャネル上で受信された各メッセージを示す各データ・パケットのペイロード部を含む。たとえば、バーチャル・チャネル１上で受信されたメッセージに対してメッセージ終了信号が信号ライン４８上に現れると、再構成プロセッサはバーチャル・チャネル１に関するリンク・リスト９６ｂに保存されたポインタｐ１、ｐ２、ｐｋ＋１を、保存された順番で検索する。各ポインタが検索されると、そのポインタはデータメモリ３６をアドレスするために使用される。そのポインタは、オリジナル・メッセージの各ペイロード部を保存するために使われるデータ・メモリ３６の各ブロックの始まりを示す。再構成アルゴリズムは再構成プロセッサ３４に、データ・メモリ１０８、１１２，１１５の各ブロックからのメッセージの各ペイロード部を検索し、これらをデータ・メモリ３６の別の受信領域１１７にコピーするように指示する。図２はこれを示す。このように、オリジナル・メッセージを構成するすべてのペイロード部は、ノードで受信された順番で検索され、ＣＰＣＳ−ＰＤＵ（図３の１０９）として受信領域に連続して保存される。このようにして同じメッセージに関する受信された各データ・パケットのペイロード部はデータ・メモリの受信領域にコピーされる。各ペイロード部が受信領域にコピーされると、関連するポインタｐ１、ｐ２、ｐｋ＋１は関連するリンク・リスト９６ｂから削除され、ポインタ・リスト９４に戻る。したがって事実上、各ペイロード部を保存するために使われるデータ・メモリの各ブロックに関連するポインタはリンク・リストから削除され、ポインタはメッセージの最終表示に応じてポインタ・リストに追加される。一般的に、あるメッセージのすべてのペイロード部はそれらが受信された順序で受信領域にコピーされるので、受信領域は少なくともメッセージの連続した部分の複製を含む。メッセージはそれから、ＡＡＬタイプ５仕様に従って、ＣＰＣＳ−ＳＤＵとしてホスト・コンピュータか他のデバイスで使用可能になる。以上、本発明の特定の実施の形態を説明したが、このような実施の形態は本発明の一例に過ぎず、付随する請求項に示すように、本発明を限定するものではない。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１０年６月１１日（１９９８．６．１１）【補正内容】以下の下線部分（請求項１１のみ）が３４条補正の訂正部分です。請求の範囲１．各ヘッダとペイロード部を有するデータ・パケットによって形成され、各ヘッダ部は上記のデータ・パケットに関するチャネル表示と、そのデータ・パケットがメッセージ内の最終データ・パケットであるか否かを示すメッセージ終了表示を含み、各ペイロード部はメッセージに関する情報を含むメッセージ受信方法において、ｉ）データ・メモリの不使用のブロックを示すアドレス・ポインタのポインタ・リストを有し、そのデータ・メモリは前記のデータ・パケットのペイロード部を保存し、ｉｉ）各チャネルに関するアドレス・ポインタのリンク・リストを有し、ｉｉｉ）受信されたデータ・パケットのペイロード部を前記のポインタ・リストからのアドレス・ポインタによって識別されるデータ・メモリのブロックにロードし、ｉｖ）前記のアドレス・ポインタを前記のポインタ・リストから削除し、ｖ）前記のアドレス・ポインタを、前記のデータ・パケットのヘッダ部によって示されるチャネル表示に関する前記のリンク・リストに追加することを特徴とするメッセージ受信方法。２．請求項１記載の方法において、さらに、請求項１記載のステップを再構成プロセッサを用いて実行するステップを含むことを特徴とする、メッセージ受信方法。３．請求項１記載の方法において、さらに、ヘッダ・プロセッサはデータ・パケットのヘッダ部を受信し、前記のヘッダ・プロセッサは前記のチャネル表示を示す状態信号および前記のメッセージ終了表示を供給することを特徴とするメッセージ受信方法。４．請求項１記載の方法において、さらに、前記のポインタ・リストを有し、同じ長さのブロックを識別するステップを含むことを特徴とするメッセージ受信方法。５．請求項４記載の方法において、さらに、前記のポインタ・リストを有し、不使用のデータ・メモリの前記のブロックが４８オクテットをそれぞれ含むステップを含むことを特徴とするメッセージ受信方法。６．請求項１記載の方法において、さらに、同じメッセージに関する前記の受信された各データ・パケットのペイロード部をデータ・メモリの受信領域にコピーするステップを含むことを特徴とするメッセージ受信方法。７．請求項６記載の方法において、さらに、前記のリンク・リストから各ペイロード部を保存するために使われるデータ・メモリの各ブロックに関するアドレス・ポインタを削除するステップを含むことを特徴とするメッセージ受信方法。８．請求項７記載の方法において、さらに、前記のアドレス・ポインタを、前記のメッセージ終了表示に応じて前記のポインタ・リストに追加するステップを含むことを特徴とするメッセージ受信方法。９．請求項８記載の方法において、さらに、前記のペイロード部をそれらが受信された順番で前記の受信領域にコピーし、前記の受信領域は前記のメッセージの少なくとも連続した部分のレプリカを含むステップを含むことを特徴とするメッセージ受信方法。１０．請求項８記載の方法において、さらに、各ペイロード部が前記の受信領域にコピーされた後に、各アドレスポインタを前記のポインタ・リストにコピーするステップを含むことを特徴とするメッセージ受信方法。１１．各ヘッダとペイロード部を有するデータ・パケットによって形成され、各ヘッダ部は上記のデータ・パケットに関するチャネル表示と、そのデータ・パケットがメッセージ内の最終データ・パケットであるか否かを示すメッセージ終了表示を含み、各ペイロード部はメッセージに関する情報を含むメッセージ受信の方法において、ａ）前記のデータ・パケットのペイロード部を保存するデータ・メモリと、ｂ）ｉ）データメモリの不使用のブロックを示すアドレス・ポインタのポインタ・リストと、ｉｉ）各チャネルに関するアドレス・ポインタのリンク・リストとを保存するリスト・メモリと、ｃ）データ・パケットのヘッダ部を受信し、前記のチャネル表示と前記のメッセージ終了表示を示す状態信号を供給するヘッダ・プロセッサと、ｄ）前記のポインタ・リストと前記のリンク・リストを前記のリスト・メモリに保持するようにプログラムされる再構成プロセッサとを備え、前記の再構成プロセッサはさらに、受信したデータ・パケットのペイロード部を前記のポインタ・リストからのアドレス・ポインタによって識別されるデータ・メモリ・ブロックにロードするようにプログラムされ、前記のアドレス・ポインタを前記のポインタ・リストから削除し、前記のヘッダ・プロセッサから前記の状態信号によって示されるチャネル表示に伴う前記のリンク・リストに前記のアドレス・ポインタを追加するようにプログラムされることを特徴とするメッセージ受信装置。１２．請求項１１記載の装置において、前記のブロックは同じ長さであることを特徴とするメッセージ受信装置。１３．請求項１２記載の装置において、前記の不使用のデータ・メモリのブロックはそれぞれ４８オクテットを含むことを特徴とするメッセージ受信装置。１４．請求項１１記載の装置において、前記のデータ・メモリは受信領域を含み、再構成プロセッサはさらにａ）同じメッセージに関する前記の受信された各データ・パケットのペイロード部をデータ・メモリの受信領域にコピーし、ｂ）各ペイロード部を保存するために使われるデータ・メモリの各ブロックに関するアドレス・ポインタを前記のリンク・リストから削除し、ｃ）前記のアドレス・ポインタを、前記のメッセージ終了信号に応じて前記のポインタ・リストに追加するようにプログラムされることを特徴とするメッセージ受信装置。１５．請求項１４記載の装置において、さらに、再構成プロセッサが、前記のペイロード部を前記の受信領域に受信された順序にコピーし、前記の受信領域が前記のメッセージの少なくとも連続した部分を含むようにプログラムされることを特徴とするメッセージ受信装置。１６．請求項１４記載の装置において、さらに、再構成プロセッサは、各ペイロード部が前記の受信領域にコピーされた後に、各アドレス・ポインタを前記のポインタ・リストにコピーするようにプログラムされることを特徴とするメッセージ受信装置。【手続補正書】【提出日】平成１１年９月２日（１９９９．９．２）【補正内容】（１）明細書第４頁第２０行〜第５頁第７行の「本発明の他の側面によれば、本発明は、…プログラムされるように構成される。」を「本発明の他の側面によれば、本発明は、各ヘッダとペイロード部を有するデータ・パケットによって形成され、各ヘッダ部は上記のデータ・パケットに関するチャネル表示と、そのデータ・パケットがメッセージ内の最終データ・パケットであるか否かを示すメッセージ終了表示を含み、各ペイロード部はメッセージに関する情報を含むメッセージ受信の方法において、ａ）前記のデータ・パケットのペイロード部を保存するデータ・メモリと、ｂ）ｉ）データメモリの不使用のブロックを示すアドレス・ポインタのポインタ・リストと、ｉｉ）各チャネルに関するアドレス・ポインタのリンク・リストとを保存するリスト・メモリと、ｃ）データ・パケットのヘッダ部を受信し、前記のチャネル表示と前記のメッセージ終了表示を示す状態信号を供給するヘッダ・プロセッサと、ｄ）前記のポインタ・リストと前記のリンク・リストを前記のリスト・メモリに保持するようにプログラムされる再構成プロセッサとを備え、前記の再構成プロセッサはさらに、受信したデータ・パケットのペイロード部を前記のポインタ・リストからのアドレス・ポインタによって識別されるデータ・メモリ・ブロックにロードするようにプログラムされ、前記のアドレス・ポインタを前記のポインタ・リストから削除し、前記のヘッダ・プロセッサから前記の状態信号によって示されるチャネル表示に伴う前記のリンク・リストに前記のアドレス・ポインタを追加するようにプログラムされるように構成される。」と補正する。（２）明細書第８頁第８行の「この仕様によれば、」を削除する。（３）明細書第１６頁第１行〜第３行の「以上、本発明の特定の実施の形態を説明したが、このような実施の形態は本発明の一例に過ぎず、付随する請求項に示すように、本発明を限定するものではない。」を削除する。

Claims

【特許請求の範囲】１．各ヘッダとペイロード部を有するデータ・パケットによって形成され、各ヘッダ部は上記のデータ・パケットに関するチャネル表示と、そのデータ・パケットがメッセージ内の最終データ・パケットであるか否かを示すメッセージ終了表示を含み、各ペイロード部はメッセージに関する情報を含むメッセージ受信方法において、ｉ）データ・メモリの不使用のブロックを示すアドレス・ポインタのポインタ・リストを有し、そのデータ・メモリは前記のデータ・パケットのペイロード部を保存し、ｉｉ）各チャネルに関するアドレス・ポインタのリンク・リストを有し、ｉｉｉ）受信されたデータ・パケットのペイロード部を前記のポインタ・リストからのアドレス・ポインタによって識別されるデータ・メモリのブロックにロードし、ｉｖ）前記のアドレス・ポインタを前記のポインタ・リストから削除し、ｖ）前記のアドレス・ポインタを、前記のデータ・パケットのヘッダ部によって示されるチャネル表示に関する前記のリンク・リストに追加することを特徴とするメッセージ受信方法。２．請求項１記載の方法において、さらに、請求項１記載のステップを再構成プロセッサを用いて実行するステップを含むことを特徴とする、メッセージ受信方法。３．請求項１記載の方法において、さらに、ヘッダ・プロセッサはデータ・パケットのヘッダ部を受信し、前記のヘッダ・プロセッサは前記のチャネル表示を示す状態信号および前記のメッセージ終了表示を供給することを特徴とするメッセージ受信方法。４．請求項１記載の方法において、さらに、前記のポインタ・リストを有し、同じ長さのブロックを識別するステップを含むことを特徴とするメッセージ受信方法。５．請求項４記載の方法において、さらに、前記のポインタ・リストを有し、不使用のデータ・メモリの前記のブロックが４８オクテットをそれぞれ含むステップを含むことを特徴とするメッセージ受信方法。６．請求項１記載の方法において、さらに、同じメッセージに関する前記の受信された各データ・パケットのペイロード部をデータ・メモリの受信領域にコピーするステップを含むことを特徴とするメッセージ受信方法。７．請求項６記載の方法において、さらに、前記のリンク・リストから各ペイロード部を保存するために使われるデータ・メモリの各ブロックに関するアドレス・ポインタを削除するステップを含むことを特徴とするメッセージ受信方法。８．請求項７記載の方法において、さらに、前記のアドレス・ポインタを、前記のメッセージ終了表示に応じて前記のポインタ・リストに追加するステップを含むことを特徴とするメッセージ受信方法。９．請求項８記載の方法において、さらに、前記のペイロード部をそれらが受信された順番で前記の受信領域にコピーし、前記の受信領域は前記のメッセージの少なくとも連続した部分のレプリカを含むステップを含むことを特徴とするメッセージ受信方法。１０．請求項８記載の方法において、さらに、各ペイロード部が前記の受信領域にコピーされた後に、各アドレスポインタを前記のポインタ・リストにコピーするステップを含むことを特徴とするメッセージ受信方法。１１．各ヘッダとペイロード部を有するデータ・パケットによって形成され、各ヘッダ部は上記のデータ・パケットに関するチャネル表示と、そのデータ・パケットがメッセージ内の最終データ・パケットであるか否かを示すメッセージ終了表示を含み、各ペイロード部はメッセージに関する情報を含むメッセージ受信の方法において、ａ）前記のデータ・パケットのペイロード部を保存するデータ・メモリと、ｂ）リスト・メモリと、ｃ）データ・パケットのヘッダ部を受信し、前記のチャネル表示と前記のメッセージ終了表示を示す状態信号を供給するヘッダ・プロセッサと、ｄ）ｉ）前記のリスト・メモリ内に、データ・メモリの不使用のブロックを示すアドレス・ポインタのポインタ・リストと、ｉｉ）各チャネルに関するアドレス・ポインタのリンク・リストを保持するようにプログラムされた再構成プロセッサとを備え、その再構成プロセッサは、さらに、受信されたデータ・パケットのペイロード部を前記のポインタリストからアドレス・ポインタによって識別されるデータ・メモリのブロックにロードし、前記のアドレス・ポインタを前記のポインタ・リストから削除し、前記のアドレス・ポインタを前記のヘッダ・プロセッサからの前記の状態信号によって示されたチャネル表示に関する前記のリンク・リストに追加するようにプログラムされることを特徴とするメッセージ受信装置。１２．請求項１１記載の装置において、前記のブロックは同じ長さであることを特徴とするメッセージ受信装置。１３．請求項１２記載の装置において、前記の不使用のデータ・メモリのブロックはそれぞれ４８オクテットを含むことを特徴とするメッセージ受信装置。１４．請求項１１記載の装置において、前記のデータ・メモリは受信領域を含み、再構成プロセッサはさらにａ）同じメッセージに関する前記の受信された各データ・パケットのペイロード部をデータ・メモリの受信領域にコピーし、ｂ）各ペイロード部を保存するために使われるデータ・メモリの各ブロックに関するアドレス・ポインタを前記のリンク・リストから削除し、ｃ）前記のアドレス・ポインタを、前記のメッセージ終了信号に応じて前記のポインタ・リストに追加するようにプログラムされることを特徴とするメッセージ受信装置。１５．請求項１４記載の装置において、さらに、再構成プロセッサが、前記のペイロード部を前記の受信領域に受信された順序にコピーし、前記の受信領域が前記のメッセージの少なくとも連続した部分を含むようにプログラムされることを特徴とするメッセージ受信装置。１６．請求項１４記載の装置において、さらに、再構成プロセッサは、各ペイロード部が前記の受信領域にコピーされた後に、各アドレス・ポインタを前記のポインタ・リストにコピーするようにプログラムされることを特徴とするメッセージ受信装置。