【発明の詳細な説明】
ポリエミッタバイポーラトランジスタを備えた半導体装置の製造
技術分野
本発明は、バイポーラトランジスタを備えた半導体装置を製造する方法に関し
、この方法では、引き続いて、シリコン基体の表面が酸化によりシリコン酸化物
の第１の層を具備し、ベース領域がイオン注入により形成され、シリコン酸化物
の第２の層が蒸着によりシリコン酸化物の第１の層に形成され、窓がシリコン酸
化物のこれら２つの層内に形成され、この窓内に前記シリコン基体の表面が露出
され、多結晶質のシリコンの層がシリコン酸化物の第２の層上及び前記窓内に蒸
着され、及び、エミッタ領域が多結晶質のシリコンの前記層からドーパント（不
純物）の拡散を通じて前記ベース領域内に形成される。
背景技術
本発明は特に、半導体装置、すなわちＭＯＳトランジスタを有する集積回路の
製造方法と組み合わされるのに適する。バイポーラトランジスタは２，３ステッ
プ以下のステップを加えることでこれらＭＯＳ回路内に含まれる。
バイポーラトランジスタのベース領域は、上記方法ではドーパントのイオン注
入を通じて形成される。この注入は、シリコン酸化物の第１の層を通じて実施さ
れる。シリコンの酸化を通じて形成される、このシリコン酸化層は、正確に規定
された厚さで形成できる。注入により形成されるベース領域は、正確に定められ
た深さを持つ。半導体装置が非常に多くのバイポーラトランジスタを有するなら
ば、通常は、全てのこれらトランジスタのベースは唯一の深さを持つだろう。
バイポーラトランジスタのエミッタは、窓内に設けられた多結晶質のシリコン
の層からドーパントの拡散を通じて形成される。この層は、例えば関連あるドー
パントのイオンの注入を通じて蒸着中又はその後でドーパントを具備しても良い
。シリコン酸化物の第２の層は、低い容量値だけを持つキャパシタがシリコン酸
化物の当該第２の層上にある多結晶質のシリコンの層とベース領域との間に形成
さ
れるので、このトランジスタは高周波信号の処理に適している。
冒頭に述べられた種類の方法は、米国特許公報第５１７１７０２号から知られ
ている。この公報では、シリコン酸化物の第２の層は、テトラエトキシシラン（
tetraethoxysilane（ＴＥＯＳ））を有する蒸気から蒸着された層である。多結
晶質のシリコンの層は、窓内にシリコン酸化物の第２の層に直接蒸着される。こ
の窓は、CHF3,C2F6及びHeで形成されたプラズマでエッチされ、シリコン酸化物
混合物はシリコン基体の単結晶シリコンに関して選択的にエツチできる。
このように製造された多くのバイポーラトランジスタを有する集積回路の実際
の製造では、このような回路内のバイポーラトランジスタが時々強度の異なる特
性を示すことがわかった。特に、高周波の信号は、個々のトランジスタにより増
幅度が異なるかもしれない。
発明の開示
本発明は、この不具合に対処することを目的とする。本発明によると、この目
的のため当該方法は、HFを含むクリーニングバス（洗浄バス）に抵抗する保護ト
ップ層が、多結晶質のシリコンの層が蒸着される前にシリコン酸化物の第２の層
に設けられることを特徴とする。
多結晶質のシリコンの層が蒸着される前に、通常の「HFディップ」が実際に行
われ、すなわちHFを含むエッチングバスでの短いエッチング処理が行われる。こ
のことは、シリコン酸化物の第１及び第２の層への窓のエッチング処理の後、シ
リコンに残留する不純物及び残留酸化物を除去するためになされる。しかしなが
ら、シリコン酸化物の蒸着された第２の層が、特にテトラエトキシシランの蒸気
から蒸着されるならば、このようなクリーニング処理により、局部的に強くアタ
ックされることがわかった。当該層は、結局厚さにおいて主に局部的な変動を示
すだろう。誘電体を形成するシリコン酸化物の第２の層を持って、多結晶質のシ
リコンとベース領域との間に形成されるキャパシタは、したがって個々のトラン
ジスタに対する異なる容量値を持つだろう。高周波の信号は、したがって異なる
ゲインを与えられるだろう。前記保護トップ層の使用は、シリコン酸化物の第２
の層が前記HFディップ中に局部的にアタックされることを防止する。集積回
路内の個々のバイポーラトランジスタの特性に関する前記違いは前記トップ層の
使用により強く低減されることが、実際にわかった。
このトップ層は、窓が当該層へエッチングされた後にシリコン酸化物の第２の
層上に設けられてもよいが、好ましくはこのトップ層は窓が形成される前にシリ
コン酸化物の第２の層上に設けられる。前記窓はシリコン酸化物の２つの層及び
トップ層内にこのとき形成される。これにより簡易な方法が得られる。
半導体技術において通常の前記トップ層の材料には、例えばシリコン窒化物、
アモルファス又は多結晶質のシリコンのようなものが用いられても良い。好まし
くは、親水性材料の層が、トップ層として蒸着される。アモルファス又は多結晶
質のシリコンの層の疎水性トップ層が用いられるならば、比較的高接触抵抗が集
積回路内のいくつかのトランジスタ内のエミッタ領域と多結晶質のシリコンの層
との間に生じることがわかった。この結果、低周波の信号が種々のトランジスタ
により異なって増幅されるかもしれない。このことは、親水性トップ層が用いら
れるとき防止される。シリコン基体は、HFディップの後で水でリンスされる。
HFディップ後シリコン基体をリンスする水が、窓の親水性シリコン酸化物壁上に
残留するかもしれない。親水性トップ層が用いられるならば、前記壁にある水が
乾燥中に前記トップ層に沿って流されることができるが、このことは疎水性トッ
プ層の使用では不可能であり、水は壁に残るだろう。窓の壁の水の存在は、多結
晶質のシリコンの蒸着中シリコンが窓内で酸化されることを可能にし、事実高い
温度で行われる。シリコン酸化物の薄い層がしたがって多結晶質のシリコンとエ
ミッタ領域との間で作られるだろう。
好ましくは、シリコンオキシニトライド(silicon oxynitride)の層がトップ層
として蒸着される。シリコンオキシニトライドの層は、親水性である。加えて、
このような層は、窓のエッチング中及び多結晶質のシリコンの層をパターンにエ
ッチング中問題を生じない。前記窓はプラズマ内でエッチされ、シリコンに関し
て高度に選択的にシリコン酸化物の２つの層及びシリコンオキシニトライドのト
ップ層の両方をエッチするので、前記窓内のシリコンは前記窓のエッチング中実
際的にはアタックされない。エッチングによる多結晶質のシリコンの層のパター
ニング、これによりエミッタの接続電極が形成されるが、このパターニングは、
多
結晶質のシリコン及びシリコンオキシニトライドが全く同一のプラズマエッチン
グ処理においてシリコン酸化物に関して高度に選択的にエッチされるように行わ
れるだろう。シリコン酸化物の第２の層は、多結晶質のシリコンの層のパターニ
ング中、実際的にはアタックされない。
本発明の上述の及び他の特徴は、本発明による回路装置の実施例の図を参照し
て以下に詳細に説明されるだろう。
図面の簡単な説明
第１図ないし第５図は、本発明による方法が用いられる半導体装置の製造の各
段階を示した概略断面図である。
発明を実施するための最良の形態
第１図ないし第５図は、半導体装置、NMOS及びPMOSトランジスタを持つ集積回
路の製造の各段階を示した概略断面図であり、本発明による方法がこの回路内の
バイポーラトランジスタを含ませるために用いられる。このような回路は、非常
に多くのこのようなトランジスタを有しているけれども、これらトランジスタの
各１つだけの製造が図を明瞭にするために示されている。
本実施例は、第１図に示される状態から始まる。１cc当たり約8*1015個の原子
を持って比較的弱くドープされたＮタイプの層２は、通常のやり方でシリコン１
のウェハー上にエピタキシャル成長された。１cc当たり約1019個の原子を持って
比較的強くドープされたＮタイプの埋め込み層３は、バイポーラトランジスタが
製造されるべき通常のやり方で形成された。１cc当たり約5*1016個の原子のドー
ピング濃度を持つｐタイプの領域４が、NMOSトランジスタが形成されるべきイオ
ン注入を通じて設けられた。NMOS,PMOS及びバイポーラトランジスタがそれぞれ
形成されるべき領域５，６及び７は、通常のやり方で電界絶縁領域８により互い
に絶縁されている。
約12nmの厚さを持つゲート酸化物１０の層は、活性領域５，６及び７の表面９
に形成される。それから多結晶質のシリコンの層が通常のやり方で蒸着され、NM
OSトランジスタのためのゲート電極１１及びPMOSトランジスタのための
ゲート電極１２が形成される。比較的弱くドープされたｎタイプソース及びドレ
イン領域１３とｐタイプソース及びドレイン領域１４とが、１cc当たり約5*1017
個の原子を持つイオン注入を通じてゲート電極１１及び１２により形成される。
ゲート電極１１及び１２は、通常のやり方でこれらのラテラル側でシリコン酸化
物の絶縁ストリップ（スペーサ）１５を具備する。これらスペーサ１５を持つゲ
ート電極１１及び１２と混合された活性領域５，６及び７上の表面９は、この間
露出される。
最後に、比較的強くドープされた接続領域は、１cc当たり約1019個の原子を持
つイオン注入により形成される。これらは、NMOSトランジスタに対するｎタイプ
の領域１６である。第１図は、バイポーラトランジスタのためのｐタイプ接続領
域１８及びPMOSトランジスタのためのｐタイプ接続領域１７とが同時に形成され
る段階を示す。NMOSトランジスタのための活性領域は、この目的のためにフォト
レジストマスク１９で覆われている。同じマスク１９はまた、バイポーラトラン
ジスタのベース領域２０が形成されるべき活性領域７のその部分も覆う。
バイポーラトランジスタを製造する次の処理ステップは、フォトレジストマス
ク１９の除去である。１２nmの厚さを持つシリコン酸化物の第１の層が、シリコ
ンの酸化により形成される。バイポーラトランジスタのベース領域２１は、次に
層２０を通じてイオン注入により形成される。この目的のために、１cm2当たり
約4*1013個のｐタイプのイオン、この例ではホウ素イオンが、マスキングなしに
全ての活性領域５，６及び７に注入される。強くドープされて露出されている領
域１６，１７及び１８では、ドープレベルは実際には変化しない。ベース領域２
１は、接続領域１８間に形成される。このことは、第２図に示される状態である
。
シリコンの酸化により形成されるシリコン酸化物の第１の層は、正確に定めら
れた厚さまで形成できる。結果として注入により形成されたベース領域２１は、
正確に定められた深さを持つ。回路内の各トランジスタのベース領域２１の深さ
は、したがって同じになるだろう。
次に、第３図では、約30nmの厚さのトップ層２３を具備するシリコン酸化物２
２の約100nmの厚さの第２の層が蒸着されている。バイポーラトランジスタ
のエミッタ領域が形成されるべき開口２５を持つフォトレジストマスク２４が、
通常のやり方で前者の層に設けられる。シリコン基体の表面９が露出される、窓
２６は、プラズマエッチングによりトップ層２３とシリコン酸化物の層２０及び
２２とにエッチされる。窓２６は、シリコン酸化物の層２０及び２２により境界
づけられる壁２７を有する。
次に、第４図では、多結晶質のシリコン２８の層が、トップ層２３上，第２の
絶縁層２２上及び窓２６内に蒸着される。この層は、蒸着中にドーパントのガス
状化合物が、蒸着が生成されるところのリアクションチャンバに送られるか、又
は蒸着後ドーパントのイオンが前記層に注入されて、ｎタイプのドーパントを具
備する。本実施例では、１cm2当たり約5*1015個の砒素イオンが、多結晶質のシ
リコンの層に注入される。
次に、エミッタ領域２９は、多結晶質のシリコン２８の層からこのドーパント
の拡散を通じてベース領域２１内に形成される。最後に、エミッタ電極３０は、
多結晶質のシリコン２８の層に形成される。この間、トップ層２３はまた、エミ
ッタ電極に近いシリコン酸化物２２の第２の層から除去される。
シリコン酸化物２０及び２２の２つの層とトップ層２３との使用は、低容量値
だけを持つキャパシタがエミッタ電極３０とベース領域２１との間に形成される
ことを達成する。したがって、トランジスタは、高周波の信号を処理するのに適
している。
保護トップ層２３は、シリコン酸化物２２の第２の層上に設けられる。このト
ップ層は、HFを含むクリーニングバスに抵抗的である。これにより、多くのバイ
ポーラトランジスタを含む集積回路を製造する場合に、バイポーラトランジスタ
が実際上同一の電気特性を持つことが達成される。特に、高周波を持つ信号は、
個々のトランジスタによるある範囲までで増幅できる。
多結晶質のシリコン２８の層が蒸着される前に、通常のHFディップが実施され
、すなわちHFを含む、例えば水の中に１から５％のHFを含むエッチングバス内で
の短いエッチング処理が実施される。このことは、窓２６のエッチングの処理の
後シリコンに残留する酸化残留物及び不純物を除去するためになされる。特にテ
トラエトキシシランの蒸気から蒸着されたならば、シリコン酸化物の蒸着
層はこのようなクリーニング処理により局部的に強くアタックされるだろうこと
がわかった。層２２は、保護トップ層２３が用いられなかったならば、主な局部
的厚さの変動を示しただろう。３０％の厚さの差が実際上測られた。多結晶質の
シリコンとベース領域との間に形成されたキャパシタは、この結果として、異な
るトランジスタに対する異なる容量値を持つだろう。始めの方で述べた差は、こ
れにより生じるだろう。保護トップ層２３の使用は、シリコン酸化物の第２の層
がHFディップ中に局部的にアタックされることを防止する。集積回路内の個別の
バイポーラトランジスタにおける特性のこれらの差は、これにより強く低減され
ることがわかった。
さらに、保護層２３なしでは、ピンホールがHFディップ中にシリコン酸化物２
２の第２の層内に形成されるかもしれない。これらピンホールは、この層に次に
蒸着される多結晶質のシリコンで満たされるので、短絡回路が半導体装置内に起
こっただろう。シリコン酸化物２２の第２の層における前記局部的厚さの変動は
、また半導体装置内のどこかに形成されこれらの誘電体としてこの層を持つキャ
パシタが異なる容量値を持つ結果となっただろう。このようなキャパシタが、例
えばシリコン酸化物２２の第２の層に設けられるべきアルミニウムトラックとゲ
ート電極１１及び１２とにより形成される。
トップ層２３は、窓２６が層２２にエッチされた後でシリコン酸化物の第２の
層に形成されても良いが、好ましくは図に示されるように、トップ層２３は、窓
２６が形成される前にシリコン酸化物２２の第２の層に設けられる。この場合窓
２６は、トップ層２３内とシリコン酸化物２０及び２２の２つの層内とに形成さ
れる。このようにして簡易な方法が得られる。
半導体技術で通常の材料の層が、トップ層２３に対して用いられても良く、例
えばシリコン窒化物、アモルファス又は多結晶質のシリコンである。好ましくは
、親水性材料の層がトップ層２３として蒸着される。アモルファス又は多結晶質
のシリコンの層の疎水性トップ層が用いられたならば、比較的大きなコンタクト
抵抗が、集積回路内のいくつかのトランジスタのエミッタ領域と多結晶質のシリ
コンの層との間に生じただろう。低周波の信号は、この結果として個別のトラン
ジスタにより異なって増幅されるだろう。ファクタ２のゲイン差がここでは見つ
か
った。このことは、親水性トップ層の使用を通じて防止される。シリコン基体は
、HFディップの後で水でリンスされる。HFディップの後でシリコン基体をリンス
した水は、窓２６の親水性シリコン酸化物に残留するだろう。親水性トップ層が
用いられるならば、当該壁にある水は前記トップ層を介して流すことができ、一
方、疎水性トップ層の場合はこれはできず、水が前記壁に残留したままであろう
。窓の壁の水の存在は、多結晶質のシリコン２８の層の蒸着中に窓の内側にシリ
コンが酸化することを可能にし、当該蒸着は高い温度で行われる。シリコン酸化
物の薄い層は、したがって多結晶質のシリコンとエミッタ領域との間で生じるだ
ろう。
好ましくは、シリコンオキシニトライドの層が、トップ層２３として蒸着され
る。シリコンオキシニトライドの層は、親水性である。加えて、このような層は
、窓２６のエッチング中及び多結晶質のシリコン２８の層へのエミッタ電極３０
のエッチング中にいかなる問題も生じない。窓２６は、Ar,CF4及びCHF3を有する
ガス混合物で形成されたプラズマ内でエッチされ、当該混合物はシリコンに関し
て高度に選択的にシリコン酸化物２０及び２２の２つの層とシリコンオキシニト
ライドのトップ層２３とを両方エッチするので、窓２６の内側のシリコンは窓２
６のエッチング中実際上はアタックされない。多結晶質のシリコン２８の層への
エミッタ電極30をエッチングすることは、Cl2及びHeを有するガス混合物内で形
成されるプラズマ内で行われても良く、多結晶質のシリコン２８及びシリコンオ
キシニトライド２３はシリコン酸化物に関して高度に選択的にエッチされる。シ
リコン酸化物２２の第２の層は、この間実際上はアタックされない。DETAILED DESCRIPTION OF THE INVENTION
Manufacture of semiconductor device with poly-emitter bipolar transistor
Technical field
The present invention relates to a method for manufacturing a semiconductor device having a bipolar transistor.
In this method, subsequently, the surface of the silicon substrate is oxidized to silicon oxide.
Wherein the base region is formed by ion implantation and the silicon oxide
A second layer of silicon oxide is formed on the first layer of silicon oxide by evaporation, and the window is formed of silicon oxide.
Formed in these two layers of oxide, in which the surface of the silicon substrate is exposed.
A layer of polycrystalline silicon is deposited on the second layer of silicon oxide and in the window.
And the emitter region is doped with dopant from the layer of polycrystalline silicon.
(Pure substance) is formed in the base region.
Background art
The invention is particularly applicable to semiconductor devices, i.e. integrated circuits having MOS transistors.
Suitable to be combined with manufacturing methods. Bipolar transistors are a few steps
It is included in these MOS circuits by adding the following steps.
In the above method, the base region of the bipolar transistor is ion-implanted with a dopant.
Formed through the entrance. This implantation is performed through the first layer of silicon oxide.
It is. This silicon oxide layer, formed through the oxidation of silicon, is precisely defined
It can be formed with the specified thickness. The base region formed by implantation is precisely defined
With a depth. If a semiconductor device has so many bipolar transistors
Usually, the base of all these transistors will have only one depth.
The emitter of the bipolar transistor is polycrystalline silicon in the window
Formed through diffusion of dopants from the layer of This layer is, for example,
A dopant may be provided during or after deposition through ion implantation of the punt
. The second layer of silicon oxide is a capacitor having only a low capacitance value.
Between the base layer and a layer of polycrystalline silicon on the second layer of halide
Sa
Therefore, this transistor is suitable for processing a high-frequency signal.
A method of the kind mentioned at the outset is known from US Pat. No. 5,171,702.
ing. In this publication, the second layer of silicon oxide is tetraethoxysilane (
This is a layer deposited from a vapor containing tetraethoxysilane (TEOS). Tying
A layer of crystalline silicon is deposited directly on the second layer of silicon oxide in the window. This
Windows are etched with plasma formed of CHF3, C2F6 and He, silicon oxide
The mixture can be selectively etched with respect to single crystal silicon on a silicon substrate.
The practice of integrated circuits with many bipolar transistors manufactured in this way.
In the manufacture of semiconductors, bipolar transistors in such circuits sometimes have different strengths.
It turned out to show sex. In particular, high-frequency signals are amplified by individual transistors.
May vary in width.
Disclosure of the invention
The present invention aims to address this problem. According to the present invention,
For this reason, the method is designed to protect the cleaning bath (cleaning bath) containing HF.
A second layer of silicon oxide before a layer of polycrystalline silicon is deposited.
It is characterized by being provided in.
Before a layer of polycrystalline silicon is deposited, a normal “HF dip” is actually performed.
That is, a short etching process is performed in an etching bath containing HF. This
This means that after the window etching process into the first and second layers of silicon oxide,
This is performed to remove impurities and residual oxides remaining in the reactor. But
Et al. Show that the second layer of silicon oxide is deposited, in particular, by vaporization of tetraethoxysilane.
If the film is deposited from the
Was found to be locked. The layer eventually shows mainly local variations in thickness.
I will. With a second layer of silicon oxide forming a dielectric, a polycrystalline silicon
The capacitor formed between the recon and the base region is therefore
Will have different capacitance values for the resistors. High frequency signals are therefore different
Would be given gain. The use of the protective top layer is based on silicon oxide second layer.
Layer is not attacked locally during the HF dip. Accumulation times
The difference in the characteristics of the individual bipolar transistors in the path
It was found in practice that it was strongly reduced by use.
This top layer is a second layer of silicon oxide after the window has been etched into the layer.
Although it may be provided on a layer, preferably the top layer is silicon before the window is formed.
It is provided on a second layer of the conoxide. The window comprises two layers of silicon oxide and
It is then formed in the top layer. This provides a simple method.
Materials for the top layer that are common in semiconductor technology include, for example, silicon nitride,
Something such as amorphous or polycrystalline silicon may be used. Preferred
Alternatively, a layer of hydrophilic material is deposited as a top layer. Amorphous or polycrystalline
If a hydrophobic top layer of a quality silicon layer is used, relatively high contact resistance will be collected.
Emitter regions and layers of polycrystalline silicon in some transistors in integrated circuits
Was found to occur between As a result, low-frequency signals are
May be amplified differently. This is because the hydrophilic top layer is used.
When prevented. The silicon substrate is rinsed with water after the HF dip.
Water that rinses the silicon substrate after the HF dip leaves on the hydrophilic silicon oxide walls of the window
May remain. If a hydrophilic top layer is used, the water on the wall will
During drying, it can be flowed along the top layer, this being the hydrophobic top.
This is not possible with the use of a bed layer, and water will remain on the walls. The presence of water on the window wall
Allows silicon to be oxidized in the window during the deposition of crystalline silicon,
Done at temperature. A thin layer of silicon oxide is thus
Will be made between the Mitter area.
Preferably, a layer of silicon oxynitride is the top layer
Is deposited as. The layer of silicon oxynitride is hydrophilic. in addition,
Such layers may be etched during window etching and patterned with polycrystalline silicon layers.
No problem during switching. The window is etched in the plasma and
Highly selectively two layers of silicon oxide and silicon oxynitride
The silicon in the window is solid during the etching of the window, since both etch layers are etched.
It is not particularly attacked. Patterning of polycrystalline silicon layer by etching
This forms the connection electrode of the emitter, and this patterning
Many
Plasma etchin with identical crystalline silicon and silicon oxynitride
To be highly selectively etched with respect to silicon oxide during the etching process
Will be. The second layer of silicon oxide is a pattern of polycrystalline silicon.
During the attack, it is not actually attacked.
The above and other features of the present invention will be described with reference to the drawings of an embodiment of a circuit arrangement according to the present invention.
Will be described in detail below.
BRIEF DESCRIPTION OF THE FIGURES
FIGS. 1 to 5 show the steps of manufacturing a semiconductor device using the method according to the present invention.
It is the schematic sectional drawing which showed the stage.
BEST MODE FOR CARRYING OUT THE INVENTION
1 to 5 show an integrated circuit having a semiconductor device, an NMOS and a PMOS transistor.
FIG. 2 is a schematic cross-sectional view showing each stage of the manufacture of a circuit, wherein the method according to the invention is used in this circuit.
Used to include bipolar transistors. Such circuits are very
Have many such transistors, but
Only one of each is shown for clarity.
This embodiment starts from the state shown in FIG. About 8 per cc*TenFifteenAtoms
The N-type layer 2 which is relatively lightly doped with
Epitaxially grown on the wafer. About 10 per cc19Have atoms
The relatively heavily doped N-type buried layer 3 allows the bipolar transistor
Formed in the usual way to be manufactured. About 5 per cc*Ten16Dots of atoms
The p-type region 4 having the ping concentration is the area where the NMOS transistor is to be formed.
Provided through injection. NMOS, PMOS and bipolar transistors respectively
The regions 5, 6 and 7 to be formed are mutually connected by a field insulating region 8 in the usual manner.
Insulated.
A layer of gate oxide 10 having a thickness of about 12 nm is deposited on the surface 9 of the active regions 5, 6 and 7.
Formed. Then a layer of polycrystalline silicon is deposited in the usual way, NM
Gate electrode 11 for OS transistor and for PMOS transistor
A gate electrode 12 is formed. Relatively weakly doped n-type source and drain
In region 13 and p-type source and drain regions 14 are approximately 5*Ten17
It is formed by gate electrodes 11 and 12 through ion implantation having a number of atoms.
The gate electrodes 11 and 12 are oxidized on these lateral sides in the usual way.
An insulating strip (spacer) 15 is provided. Ges with these spacers 15
The surface 9 on the active regions 5, 6 and 7 mixed with the gate electrodes 11 and 12
Will be exposed.
Finally, the relatively heavily doped connection region is about 1019Have atoms
Formed by ion implantation. These are n-type for NMOS transistors
Region 16 of FIG. FIG. 1 shows a p-type connection region for a bipolar transistor.
The region 18 and the p-type connection region 17 for the PMOS transistor are formed simultaneously.
Showing the steps to be performed. The active area for NMOS transistors can be used for this purpose.
It is covered with a resist mask 19. The same mask 19 is also used
It also covers that part of the active region 7 where the base region 20 of the transistor is to be formed.
The next processing step to manufacture a bipolar transistor is a photoresist mask
This is the removal of the hue 19. A first layer of silicon oxide having a thickness of 12 nm
Formed by oxidation of The base region 21 of the bipolar transistor is
It is formed by ion implantation through the layer 20. 1cm for this purposeTwoHit
About 4*Ten13P-type ions, in this example, boron ions, without masking
It is implanted in all active regions 5, 6 and 7. Areas that are heavily doped and exposed
In regions 16, 17 and 18, the doping level does not actually change. Base area 2
1 is formed between the connection regions 18. This is the situation shown in FIG.
.
The first layer of silicon oxide formed by the oxidation of silicon can be precisely defined
It can be formed to a specified thickness. The resulting base region 21 formed by implantation is:
It has a precisely defined depth. Depth of base region 21 of each transistor in the circuit
Would therefore be the same.
Next, in FIG. 3, a silicon oxide 2 having a top layer 23 having a thickness of about 30 nm is shown.
A second layer, approximately 100 nm thick, has been deposited. Bipolar transistor
A photoresist mask 24 having an opening 25 in which an emitter region is to be formed,
It is provided in the former layer in the usual manner. Window where the surface 9 of the silicon substrate is exposed
Reference numeral 26 denotes a top layer 23 and a silicon oxide layer 20 by plasma etching.
22 and is etched. Window 26 is bounded by layers 20 and 22 of silicon oxide.
It has a wall 27 attached thereto.
Next, in FIG. 4, a layer of polycrystalline silicon 28 is
Deposited on the insulating layer 22 and in the window 26. This layer is used to deposit dopant gas during deposition.
Compound is sent to the reaction chamber where the deposition is produced, or
After the deposition, ions of the dopant are implanted into the layer to provide an n-type dopant.
Be prepared. In this embodiment, 1 cmTwoAbout 5 per*TenFifteenArsenic ions form a polycrystalline silicon
Injected into the layer of Recon.
Next, an emitter region 29 is formed from this layer of polycrystalline silicon 28 with this dopant.
Is formed in the base region 21 through the diffusion of. Finally, the emitter electrode 30
It is formed in a layer of polycrystalline silicon 28. During this time, the top layer 23 also
The second layer of silicon oxide 22 is removed from the second layer of the silicon oxide 22 which is close to the drain electrode.
The use of the two layers of silicon oxides 20 and 22 and the top layer 23 results in lower capacitance values.
Is formed between the emitter electrode 30 and the base region 21
Achieve that. Therefore, transistors are suitable for processing high-frequency signals.
are doing.
The protective top layer 23 is provided on the second layer of the silicon oxide 22. This
The top layer is resistant to a cleaning bath containing HF. This allows many buyers
When manufacturing an integrated circuit including a bipolar transistor, a bipolar transistor
Have virtually the same electrical properties. In particular, signals with high frequencies
It can be amplified to a certain extent by individual transistors.
A normal HF dip is performed before the layer of polycrystalline silicon 28 is deposited.
Ie in an etching bath containing HF, for example containing 1 to 5% HF in water
Is performed. This means that the process of etching the window 26
This is done to remove oxidation residues and impurities remaining in the silicon later. Especially
Silicon oxide deposition if deposited from traethoxysilane vapor
That the layer will be strongly attacked locally by such a cleaning process
I understood. Layer 22 is a major localization if protective top layer 23 was not used.
Would have shown variations in target thickness. A thickness difference of 30% was practically measured. Polycrystalline
Capacitors formed between silicon and the base region result in different
Will have different capacitance values for different transistors. The difference mentioned earlier is
It will be caused by this. The use of the protective top layer 23 may be a second layer of silicon oxide.
To prevent local attack during HF dip. Individual in an integrated circuit
These differences in characteristics in bipolar transistors are thereby strongly reduced.
I found out.
Furthermore, without the protective layer 23, the pinholes were formed by silicon oxide 2 during the HF dip.
2 may be formed in the second layer. These pinholes are next to this layer
Since it is filled with deposited polycrystalline silicon, a short circuit will occur in the semiconductor device.
I guess. The local thickness variation in the second layer of silicon oxide 22 is
And a capacitor formed somewhere in the semiconductor device and having this layer as a dielectric.
Pasita would have resulted in different capacitance values. Such a capacitor is an example
For example, aluminum tracks and layers to be provided in the second layer of silicon oxide 22
It is formed by the gate electrodes 11 and 12.
The top layer 23 is a second layer of silicon oxide after the window 26 has been etched into the layer 22.
Although it may be formed in a layer, preferably, as shown in the figure, the top layer 23 comprises a window
It is provided in a second layer of silicon oxide 22 before 26 is formed. Window in this case
26 is formed in the top layer 23 and in the two layers of the silicon oxides 20 and 22.
It is. In this way, a simple method is obtained.
Layers of materials common in semiconductor technology may be used for the top layer 23, e.g.
For example, silicon nitride, amorphous or polycrystalline silicon. Preferably
, A layer of hydrophilic material is deposited as top layer 23. Amorphous or polycrystalline
If a hydrophobic top layer of a layer of silicon is used, relatively large contacts
A resistor is connected to the emitter region of some transistors in the integrated circuit and to the polycrystalline silicon.
Would have occurred between the layers of kong. Low frequency signals are consequently separated
It will be amplified differently by the resistor. Here is a factor 2 gain difference
Or
Was. This is prevented through the use of a hydrophilic top layer. Silicon substrate
Rinse in water, after HF dip. Rinse silicon substrate after HF dip
The water that has collected will remain on the hydrophilic silicon oxide in the window 26. The hydrophilic top layer
If used, the water on the wall can flow through the top layer,
On the other hand, in the case of a hydrophobic top layer this is not possible and water will remain on the walls
. The presence of water on the window walls indicates that silicon was deposited inside the window during deposition of the polycrystalline silicon 28 layer.
Allows the condenser to oxidize and the deposition is performed at an elevated temperature. Silicon oxidation
A thin layer of material will therefore arise between the polycrystalline silicon and the emitter region
Would.
Preferably, a layer of silicon oxynitride is deposited as top layer 23
You. The layer of silicon oxynitride is hydrophilic. In addition, such layers
The emitter electrode 30 during etching of the window 26 and to the layer of polycrystalline silicon 28
No problems occur during the etching of the substrate. Window 26 is Ar, CFFourAnd CHFThreeHaving
Etched in a plasma formed with a gas mixture, the mixture with respect to silicon
Highly selectively two layers of silicon oxides 20 and 22 and silicon oxynitride
Since the top layer 23 of the ride is etched, the silicon inside the window 26 is
6 is practically not attacked during the etching. To the layer of polycrystalline silicon 28
Etching the emitter electrode 30 can be performed with ClTwoIn a gas mixture with and He
It may be performed in a plasma to be formed, and includes polycrystalline silicon 28 and silicon oxide.
Xinitride 23 is highly selectively etched with respect to silicon oxide. Shi
The second layer of recon oxide 22 is practically not attacked during this time.
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/73
(72)発明者 ペーターズ ダブリュー シー エム
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６
(72)発明者 ポストマ フォッケ
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification FI theme coat ゛ (Reference) H01L 29/73 (72) Inventor Peters W. C.M. Postma Focke Netherlands 5656 Aer Eindhoven Fenprof Holster 6