JP2001507152A - 増強テクスチャマップデータフェッチング回路および方法 - Google Patents

Abstract

(57)【要約】 テクスチャマップデータの処理効率を増加させるための回路および方法は、コンピュータ制御されたグラフィック表示システムの３Ｄサブユニット内でリクエストする。３Ｄグラフィック表示サブシステムは、ポリゴンエンジンと、テクスチャマップエンジンと、画素パイプラインとを含む。テクスチャマップエンジンは、（ｕ，ｖ）座標空間に格納される最近使用されたテクスチャマップを含むコンピュータ読出し可能なキャッシュメモリを有するキャッシュコントローラを備えたテクスチャマップデータアクセス（ＴＤＡ）回路を有する。キャッシュコントローラは、同時処理がｎキャッシュミス動作のみに限定される。１つの実施態様において、ｎは１である。ＴＤＡ回路はまた、キャッシュメモリユニット内でヒットまたはミスされたテクスチャデータリクエストに関連したテクスチャマップアドレスを格納するテクスチャマップアドレス（ＴＭＡ）ＦＩＦＯメモリユニットも含む。キャッシュコントローラは、ｎ個までのミスを処理するので、（ｎ＋１）番目の未処理テクスチャリクエストミスが遭遇されると、テクスチャエンジンは停止する。従って、ＴＭＡＦ ＩＦＯは、常に、多くともｎ個のミスアドレスを含む。ミスに遭遇しても、ＴＭＡ ＦＩＦＯが未処理ヒットアドレスを含むと、処理効率が上がる。このとき、キャッシュコントローラがミスしたアドレスのためのテクスチャデータをフェッチするのと同時に、（１）前に遭遇され、格納されたヒットアドレスのためのキャシュメモリからデータを供給し、および（２）新しいヒットアドレスをＴＭＡ ＦＩＦＯに受け入れ、それによってテクスチャエンジンの停止を効率的に避けるのが有利であり得る。これは、テクスチャがミスされたときに、ヒットアドレスを処理せず、むしろテクスチャエンジンを停止する従来のシステムとは全く異なる。

Description

【発明の詳細な説明】 増強テクスチャマップデータフェッチング回路および方法 発明の分野 本発明は、コンピュータ制御グラフィックディスプレイシステムの分野に関す る。具体的には、本発明は、テクスチャマップデータ取出サブシステムにおける データスループットの増強のためのシステムおよび方法に関する。 発明の背景 典型的に、コンピュータ制御グラフィックディスプレイシステムは、グラフィ ック命令を高速で処理するための専用回路およびコード化された手順を含むグラ フィックハードウェアユニット（例えば、「グラフィックカード」）に対して、 データおよび制御信号を提供する。グラフィック命令は、典型的にはコンピュー タメモリ内の「ディスプレイリスト」に格納される。命令は、いくつかのグラフ ィック要素およびグラフィックコマンドの表現を規定する。グラフィック要素は 、例えば、個別の点、線、ポリゴン、充填体、BIT BLT（ビットブロックトラン スファー）、テクスチャ、などである。グラフィック要素の集合は、３次元空間 で表されるオブジェクトを、ディスプレイスクリーン上において２次元画像で表 現するために用いられ得る。表現は、上記グラフィック要素およびグラフィック 命令のラスタコード化データへの翻訳を含み、次いで、翻訳されたものは、ディ スプレイスクリーン上での表示（「リフレッシュ」）のためにフレームバッファ メモリ内にロードされる。 いくつかのポリゴングラフィック要素は、ポリゴン内で表示される、グラフィ ック画像を表すテクスチャデータの仕様を含む。テクスチャマッピングは、２次 元ディスプレイスクリーン上に表示されるポリゴンの領域または表面に、表面詳 細を追加する技術を称する。元のグラフィックオブジェクトは３次元であるので 、テクスチャマッピングは、しばしば、要素に追加される表面詳細に対する特定 の見込み属性の維持を伴う。メモリ内に格納され、典型的なテクスチャマップは 、 テクスチャ座標空間（u，v）に存在する点要素（「テクセル（ｔｅｘｅｌ）」） を含む。テクスチャ画像は、コンピュータメモリにおいて、ビットマップまたは 他のラスタ型コード化フォーマットとして表される。更に、ディスプレイスクリ ーンは、表示座標空間（x，y）に存在する点要素（画素）を含む。 一般的に、テクスチャマッピングのプロセスは、表面詳細（例えば、画像）を 格納するメモリユニットからのコード化された表面詳細点または「テクセル」へ のアクセス、およびその表面詳細テクセルの、テクスチャマップされるグラフィ ック要素の所定の点への転送によって、発生する。テクスチャマップデータの個 別のテクセルはメモリから読み出され、関連するポリゴンの位置および見込みに よって、特定の形においてそのポリゴン内で適用される。したがって、（x，y） 表示座標空間についての画素の色値は、テクスチャマップ値のサンプルに基づい て決定される。テクスチャマッピングのプロセスは、（u，v）テクスチャマップ におけるテクセルの色または視覚的属性を、ディスプレイスクリーンにおけるグ ラフィック要素の、対応する画素に対して適用することにより動作する。テクス チャマッピングの後、テクスチャ画像の型はグラフィック要素の表面上に見られ 、適切な見込みがある場合、その見込みと共に見られる。 しかし、テクスチャマッピングのプロセスでは、グラフィックディスプレイシ ステムのメモリ容量に対する需要が大きい。なぜなら、典型的なディスプレイス クリーンアップデート周期の間に、多くのテクスチャマップがメモリからアクセ スされるからである。スクリーンアップデート周期の周波数は速いので、スクリ ーンの個別のポリゴンは非常に速い周波数でアクセスされ、アップデートされる 必要があり、それは、大きいデータスループット容量を必要とすることになる。 上述のメモリ需要の観点から、高パフォーマンスグラフィックハードウェアユニ ットは、典型的には、テクスチャマップされたデータの高速での格納および取出 のための、低アクセス時間キャッシュメモリユニットおよびキャッシュメモリコ ントローラユニットを含む。テクスチャキャッシュにより、テクスチャマップさ れたポリゴンがグラフィックユニットを介して処理される場合、そのポリゴン用 のテクスチャマップがテクスチャキャッシュ内に格納されているかどうかのアド レスチェックが、グラフィックコントローラによって行われる。要求されるメモ リアドレスがテクスチャキャッシュ内に存在しない場合、従来技術のシステムに おけるキャッシュコントローラユニットは停止するが、所望のテクスチャデータ は外部メモリから獲得される。通常、キャッシュコントローラユニットが外部メ モリに要求を出してから、その外部メモリから実際にテクスチャデータがフェッ チされるまで、長い待ち時間（停止）がある。 停止している間グラフィックユニットの特定の部分は、キャッシュコントロー ラが、キャッシュデータの最も古い時期に用いられた（LRU）組を外部源から新 たにフェッチされたデータと置き換えることを待つ。その間、グラフィックユニ ットの多くの部分は有益な作業を行うことを一時的に妨げられる。それは、それ らの部分のデータが停止したためか（例えば、要求されたテクセルが存在しない ためにテクスチャエンジンが停止したため）、またはそれらの部分からデータを 受け取るユニットが使用中であり、データを受けつけないかのいずれかの理由か らである。これまで以上に上昇しているグラフィックデータスループットへの強 い要求（例えば、リアルタイムオーディオ／ビデオマルチメディアアプリケーシ ョン）の観点から、上述の待ち状態は、高パフォーマンスグラフィックディスプ レイシステムにおける欠点である。 したがって、本発明は、コンピュータ制御グラフィックディスプレイシステム における、テクスチャマップデータの効率的な取出を提供するシステムおよび方 法を提供する。更に、本発明は上述のようなシステムを提供し、そのシステムで は、テクスチャキャッシュミスに関連するテクスチャデータのフェッチを待つ間 、テクスチャデータの有益な処理を行い得るテクスチャデータキャッシュコント ローラユニットを提供する。上述に特に記載されていない、これらおよび他の利 点は、以下の本発明についての考察から明らかになる 図面の簡単な説明 図１は、本発明による、コンピュータ制御グラフィックディスプレイシステム のブロック図である。 図２は、本発明による、コンピュータ制御グラフィックディスプレイシステム の３Ｄグラフィックサブユニットを示すブロック図である。 図３は、本発明による、グラフィックユニットのテクスチャマップデータアク セス（TDA）回路のブロック図である。 図４Ａおよび図４Ｂは、本発明のテクスチャマップアドレス（TMA）FIFOメモ リユニットのトップエントリに位置づけられる、テクスチャマップデータ要求ミ スアドレスおよびテクスチャマップデータ要求ヒットアドレスを示す。 図５Ａおよび図５Ｂは、図４Ａおよび図４ＢのFIFO構成の後にテクスチャマッ プアドレスFIFOメモリユニットのトップエントリに位置づけられる、テクスチャ マップデータ要求ヒットアドレスを示す。 図６Ａは、本発明のキャッシュコントローラによって第（n＋１）番目の未処 理ミスアドレスが受け取られる、第１のテクスチャエンジン停止状態を示す。 図６Ｂは、ミスアドレスがテクスチャマップアドレスFIFOメモリユニットの最 終エントリに及ぶが、キャッシュコントローラが依然データフェッチ動作を終了 していないという、第２のテクスチャエンジン停止状態を示す。 図７Ａは、フェッチされたテクスチャデータが、テクスチャマップアドレスFI FOメモリユニットにおける最も古いアドレスであるミスアドレス用に供給される 、テクスチャマップアドレスFIFOメモリユニットのFIFO構成の図である。 図７Ｂは、第（n＋１）番目のミスアドレスが同時にテクスチャマップアドレ スFIFOメモリユニット内に入る、図７Ａに示されるテクスチャマップアドレスFI FOメモリユニットのFIFO構成の図である。 図７Ｃ、図７Ｄ、図７Ｅ、および図７Ｆは、テクスチャマップアドレスFIFOメ モリユニットの上部エントリに格納されるミスアドレス用のデータフェッチ動作 の処理と同時に供給されるそれぞれ第１、第２、第３および第４のヒットアドレ ス用に、メモリキャッシュ内に格納されるテクスチャデータを示す。 図７Ｇは、図７Ｂ〜７Ｆにおける、ミスアドレス用のデータフェッチ動作の処 理の間において、引き続き受け取られたヒットアドレスがテクスチャマップアド レスFIFOメモリユニット上部に位置づけられる状態を示す。 図８は、テクスチャデータヒットおよびミスアドレスをテクスチャマップアド レスFIFOメモリユニット上に位置づける、本発明の動作のフローチャート内にお けるステップを示す。 図９は、テクスチャデータヒットおよびミスアドレスをテクスチャマップアド レスFIFOメモリユニットから除去する、本発明の動作のフローチャート内におけ るステップを示す。 発明の要旨 コンピュータ制御されたグラフィックディスプレイシステム内のテクスチャマ ップデータ要求の処理効率を向上するための回路および方法を説明する。３Ｄグ ラフィックディスプレイサブユニットはグラフィックディスプレイシステム内に 含まれ、このサブユニットはポリゴンエンジン、テクスチャマップエンジンおよ び画素パイプラインを含む。テクスチャマップエンジンは、(u,v)座標空間内に 格納された使用中のテクスチャマップを含むためのコンピュータ読み出し可能キ ャッシュメモリを備えたキャッシュコントローラを有するテクスチャマップデー タアクセス（ＴＤＡ）回路を含む。キャッシュコントローラは、ｎ個のキャッシ ュミス動作を同時に処理するだけに制限される。ある実施形態において、ｎは１ である。ＴＤＡ回路はまた、キャッシュメモリユニット内でヒットまたはミスす るテクスチャデータ要求に関連するテクスチャマップアドレスを格納するための テクスチャマップアドレスＦＩＦＯメモリユニットも含む。キャッシュコントロ ーラはミスをｎ個まで処理するので、（ｎ＋１）番目の未処理テクスチャ要求ミ スに遭遇した場合に、テクスチャエンジンは停止する。従って、ＴＭＡ ＦＩＦ Ｏは、任意の時間において最大ｎ個のミスアドレスを含む。１つのミスに遭遇し たがＴＭＡ ＦＩＦＯが未処理ヒットアドレスを含む場合、処理効率は向上する 。この時、ミスしたアドレスについてのテクスチャデータをフェッチするキャッ シュコントローラで同時に、（１）以前に遭遇し、格納したヒットアドレスにつ いて、キャッシュメモリからのデータを供給すること、および（２）新たなヒッ トアドレスをＴＭＡ ＦＩＦＯ内に受け取ることにより、テクスチャエンジンの 停止を効率的に回避することを有利に行い得る。これは、テクスチャミス上のヒ ットアドレスを処理せずに、テクスチャエンジンを停止させる従来技術のシステ ムとは全く異なるものである。 具体的には、本発明の実施形態は、命令および処理データを実行するためのホ ストプロセッサ、ホストプロセッサに結合されたバス、グラフィックイメージを 表示するためのディスプレイスクリーン、およびテクスチャマップデータを取り 出すための回路を含む。回路は、グラフィック要素(graphic primitive)のテク スチャマッピング動作に使用されるテクスチャマップデータを含むためのメイン メモリ（またはローカルフレームバッファ）と、メインメモリ（またはローカル フレームバッファメモリ）のテクスチャマップデータのアクセス中のサブテクス チャマップデータを含むためのテクスチャマップキャッシュメモリと、キャッシ ュメモリのコンテンツについて、受け取られたテクスチャマップアドレスがヒッ トアドレスあるいはミスアドレスのいずれなのかを判定するためのキャッシュコ ントローラ回路に結合されたキャッシュルックアップ回路と、複数の受け取られ たテクスチャマップアドレスを格納するためのキャッシュルックアップ回路に結 合されたＦＩＦＯメモリと、メインメモリ、ＦＩＦＯメモリ、およびテクスチャ マップキャッシュメモリに結合されたキャッシュコントローラ回路とを含み、キ ャッシュコントローラ回路は（１）フェッチインターバルの間に、テクスチャマ ップキャッシュメモリ内への格納のためにメインメモリから第１のテクスチャマ ップデータをフェッチし、第１のテクスチャマップデータはＦＩＦＯメモリの第 １の位置に格納されたテクスチャマップミスアドレスに対応し、更にキャッシュ コントローラ回路は（２）フェッチインターバル内で、テクスチャマップキャッ シュメモリ内に格納された第２のテクスチャマップデータを提供し、第２のテク スチャマップデータはＦＩＦＯメモリの第２の位置に格納された第１のテクスチ ャマップヒットアドレスに対応し、第１のテクスチャマップヒットアドレスはテ クスチャマップミスアドレスの前にＦＩＦＯメモリによって受け取られる。 本発明の実施形態は上記を含み、キャッシュコントローラはまた、フェッチイ ンターバルの間に、テクスチャマップキャッシュメモリ内に格納された第３のテ クスチャマップデータを提供し、第３のテクスチャマップデータはＦＩＦＯメモ リの第３の位置に格納された第２のテクスチャマップヒットアドレスに対応し、 第２のテクスチャマップヒットアドレスはテクスチャマップミスアドレスの前に ＦＩＦＯメモリによって受け取られ、ＦＩＦＯメモリはまたフェッチインターバ ルの間にテクスチャマップヒットアドレスを受け取って、格納する。好適な実施形態の説明 本発明、つまりテクスチャデータキャッシュメモリに関連して使用される効率 的なテクスチャデータ取り出し方法の以下の詳細な説明において、本発明の完全 な理解を提供するために複数の特定的な詳細を説明する。しかし、本発明はこれ らの特定的な詳細なしで実施し得ること、または異なるエレメントまたはプロセ スを用いることによって実施し得ることが、当業者には明らかになる。他の例に おいて、周知のプロセス、手順、構成要素、および回路は、本発明の必ずしも明 瞭にする必要のない局面については、詳細には説明されていない。 表記法および用語法 以下の詳細な説明のいくつかの部分は、手順、論理ブロック、処理、およびコ ンピュータメモリ内のデータビット上の動作の他の記号表記に関して提示される 。これらの説明および表記は、データ処理業界の当業者によって他の当業者に作 業の内容を最も効果的に伝えるために使用される手段である。手順、論理ブロッ ク、プロセス等は、本明細書中では、通常、所望の結果が得られる自己矛盾のな いステップまたは命令のシーケンスと考えられる。ステップは、物理的な量の物 理的な操作を要求するステップである。通常、必ずしもそうではないが、これら の物理的な操作は、コンピュータシステム内で格納、転送、結合、比較および他 の操作が可能である電気信号または磁気信号の形態をとる。本明細書中において 、本発明を参照して、これらの信号はビット、値、エレメント、記号、文字、語 句または数等として参照される。 しかし、これら全ての語句が、物理的な操作および物理的な量を参照して解釈 されるべきものであり、単に便利なラベルに過ぎず、更に当業界で通常使用され る語句を鑑みて解釈されるべきものであることに留意されたい。特定的に述べな い限りは以下の説明から明らかなように、本発明全体を通しての説明、つまり、 「処理」、「演算」、「計算」、「判定」または「表示」等の語句を利用した説 明が、コンピュータシステムまたはデータを操作し且つ変換する同様の電子演算 装置の働きおよびプロセスを指す。データは、コンピュータシステムのレジスタ およびメモリ内の物理的な（電子的な）量として示され、コンピュータシステム メモリ、コンピュータシステムレジスタ、もしくは、他の情報格納装置、情報転 送装置または情報表示装置内に同様に物理的な量として示された他のデータへと 転換される。 コンピュータ制御されたグラフィックディスプレイシステム 図１に、本発明に従って使用されるコンピュータ制御されたグラフィックディ スプレイシステム１１２のブロック図を示す。通常、本発明の実施形態によって 使用されるホストコンピュータシステム１１２は、情報を通信するためのバス１ ００と、情報および命令を処理するためのバス１００と結合した１つ以上のホス トプロセッサ１０１、ホストプロセッサ１０１についての情報および命令を格納 するためのバス１００に結合されたコンピュータ読み出し可能揮発性メモリユニ ット１０２（例えばランダムアクセスメモリユニット）と、ホストプロセッサ１ ０１についてのスタティック情報および命令を格納するためのバス１００と結合 したコンピュータ読み出し可能不揮発性メモリユニット１０３（例えば読み出し 専用メモリユニット）と、情報および命令を格納するためのバス１００と結合さ れた磁気ディスクまたは光ディスクならびにディスクドライブ（例えばハードド ライブまたはフロッピーディスケット）等のコンピュータ読み出し可能データ格 納装置１０４と、コンピュータユーザに情報を表示するためのバス１００に結合 された表示装置１０５とを含む。本発明のコンピュータシステム１１２で利用さ れる表示装置１０５は、液晶装置、陰極線管、またはユーザが認識できるグラフ ィックイメージおよび英数字を作成するのに適した他の表示装置であり得る。 ホストコンピュータシステム１１２は、データおよび制御信号をバス１００を 介して例えば「グラフィックカード」１０８等のグラフィックハードウェアユニ ットまたはシステムに提供する。グラフィックハードウェアシステム１０８はコ ンピュータメモリ内に格納された表示リスト内に見られる一連の表示命令を実行 するための３Ｄグラフィックサブユニット１０９を含む。通常、表示リストは例 えば独立した点、線、ポリゴン、フィル(fill)、ＢＩＴ ＢＬＴ（ビットブロッ ク転送）、テクスチャ等の複数のグラフィック要素のレンダリングに関する命令 を含む。ポリゴン表示命令の多くが、ポリゴン内に表示されるテクスチャデータ を含む。テクスチャデータは、システム１１２のコンピュータ読み出し可能（例 えば揮発性）メモリユニット、または、(u,v)座標系内に格納されたラスタ型デ ータの形態の（例えばビットマップされた形態の）ローカルフレームバッファ１ １０内に格納される。テクスチャデータの個々の構成要素（例えば「テクセル」 ）がメモリから読み出され、関連するポリゴンの配置および視点に依存する特定 の様式でポリゴン内に与えられる。関連するテクスチャデータでポリゴンのレン ダリングを行う処理は「テクスチャマッピング」と呼ばれる。多くのテクスチャ マップがメモリからアクセスされて、表示されたフレームを構築するので、テク スチャマッピングはコンピュータシステム１１２のメモリ容量に対する大きな需 要を必要とする。スクリーンの更新は、素早く実行される必要があるので、ポリ ゴンは極めて素早く更新される必要があり、更なるテクスチャマップがアクセス され、極めて早急な様式で与えられ、それによりメモリ需要を増大する。バス１ ００”上方のグラフィックハードウェアシステム１０８は、データおよび制御信 号を、表示装置１０５上の画像（グラフィックイメージを含む）をレンダリング するために表示装置１０５をリフレッシュするローカルフレームバッファメモリ １１０に供給する。グラフィックハードウェアシステム１０８の構成要素（例え ば３Ｄグラフィックサブユニット１０９）を以下により詳細に説明する。 図２は、テクスチャエンジン１０、ポリゴンエンジン１２および画素パイプラ イン１６を含むグラフィックサブユニット１０９の回路の一部分を示す。テクス チャエンジン１０は、バス５上の、レンダリングされる各ポリゴンに対応するポ リゴンの頂点データを受け取る。ポリゴンの頂点データは、ポリゴンの各頂点に ついてのデータポイントを含む。トライアングルポリゴンに関して、３頂点の各 々が、自身の位置座標値(x,y,z)と、自身の色値（赤、緑、青）と、自身のテク スチャマップ座標値(u,v)と、自身の視点値(w)と、もし存在するなら、ポリゴン についてのテクスチャマップデータの識別を含む他の要求された値とを含む。テ クスチャエンジン１０は、ポリゴンについてのテクスチャマップデータの取り出 しおよびポリゴンの画素上へのテクスチャデータのテクセルのマッピングに対し て管理義務がある。一旦テクスチャエンジン１０がトライアングルの各頂点に ついてのテクスチャマップ座標(u,v)を与えられると、テクスチャキャッシュコ ントローラ２５０に進み、トライアングルへの配置のために適合するテクセルに アクセスし得る。このプロセスの間に、テクスチャエンジン１０はポリゴンの表 面の３次元視野を維持する。テクスチャマップデータ取り出し（ＴＤＡ）回路２ ００は、本発明に従ってテクスチャマップデータ取り出しプロセスを実行する。 テクスチャエンジン１０のテクスチャ取り出しシステムはさておき、複数の周知 の手順および回路が、視野を維持するため、ならびに、テクスチャエンジン１０ 内で実行されるテクスチャマッピング動作の実行のために使用され得る。テクス チャマップ画素データは、テクスチャエンジン１０からバス１４ａ上の画素パイ プライン１６に供給される。 図２のポリゴンエンジン１２は、バス５を介してポリゴンデータを受信し、そ してポリゴン要素の位置、色、および奥行きに関して周知のポリゴンレンダリン グ機能を実行する。本質的には、ポリゴンエンジンは、ポリゴン頂点データに基 づいて、補間を使用してポリゴン要素内の画素の画素位置および色を計算する。 ポリゴンエンジン１２から得られた画素情報は、バス１４ｂを介して画素パイプ ラインヘ転送される。画素パイプライン１６は、テクスチャエンジン１０からの テクスチャデータ（テクセル）とポリゴンエンジン１２からの画素データとを混 合し、合成ポリゴン画像を形成する。合成画像のデータ（画素）は、バス１８上 をラスタコード化形式で転送され、ラスタコード化フレームバッファ（グラフィ ックサブユニット１０９内に存在するが、図２に示されない）に格納され、そし て最後にディスプレイスクリーン１０５（図１）に表示される。上記動作は、各 受信されたポリゴン要素に対して個々に行われる。１つの実施例において、画素 パイプライン１６は、プログラム可能な画像特徴に依存して、約５クロック周期 から７クロック周期の呼び出し時間を含む。 本発明のテクスチャマップデータ検索（TDA）回路200 図３は、本発明によるテクスチャマップデータアクセス（TDA）回路200の構成 要素を例示する。TDA回路200は、（アドレス形態の）テクスチャマップデータ要 求を処理するための効率的な機構を提供し、これによって有用なテクスチャマッ プデータが、フェッチ間隔中にキャッシュメモリ251からフィルタ260へ供給され 得、ここで同時に、他のテクスチャデータがメインメモ102またはローカルフレ ームバッファ110（図１）からフェッチされる。この動作は、フェッチ間隔中に 、テクスチャエンジンが停止し、そしてフェッチが完了するまで有用なテクスチ ャマップデータが提供されない従来技術とは異なる。さらに、フェッチ間隔中に 、後に受信されるヒットアドレスがTDA回路200によって受信され、これによって アドレスをTDA回路200に供給する回路の停止を防止する。 上述のように、テクスチャエンジン10によって受信されたポリゴンデータは、 現在処理中のポリゴンによって使用されたテクスチャマップ（例えば、テクスチ ャマップのベースアドレス）の指示（例えば、ポインタ）を含む。TDA回路200は 、バス205を介して上記参照されたテクスチャマップベースアドレスを受信する アドレス制御ユニット210を含む。テクスチャマップベースアドレス情報はまた 、バス207上をアドレス生成器ユニット220へ転送される。アドレス生成器ユニッ ト220は、アドレス制御ユニット210から始まるライン237の制御信号によって制 御される。アドレス生成器ユニット220はまた、現在のポリゴン要素に対応する テクスチャ座標（ｕ，ｖ）を受信する。アドレス生成器ユニット220は、（ｕ， ｖ）テクセルアドレスおよび詳細レベル（LOD）情報をポリゴン要素の各対応画 素に対して生成する。これらの新しい「受信された」テクスチャマップアドレス （「テクセルアドレス」）は、個々にユニット220からキャッシュルックアップ ユニット230へ転送される。 多くの異なるテクセルアドレス生成機構が、本発明内において、アドレス生成 器ユニット220によって使用され得る。１つの実施態様において、アドレス生成 器ユニット220は、要求されたテクセルアドレスを計算するためにu_main、v_mai n、d_main、d_ortho、d_main、およびdv_orthoを入力する。この実施態様におい て、これらの用語は、代理人事件整理番号CRUS-096-050を用いて本発明の譲受人 に譲渡された、Vaswaniらの同時係属特許出願第 、出願日 、および題名「Non-Homogenous Second Order Perspective Texture Mapping Co ordinates Using Linear Interpolation」において規定される。 図３のキャッシュルックアップユニット230は、制御およびアドレスバス235を 使用して、テクスチャマップキャッシュメモリ回路（「キャッシュメモリ」）25 1の内容を調べ、各受信されたテクスチャマップアドレスがキャッシュメモリ251 に格納されたテクスチャマップデータと対応するかどうかを判断する。キャッシ ュメモリ251は、キャッシュコントローラ回路250内に存在し、そして１つの実施 態様において所定の大きさ（例えば、１ｋバイト）の16ビット完全関連づけ（fu lly-associated）キャッシュである。１つの実施態様において、キャッシュメモ リ251は、16セット（各64バイト）に分割される。受信されたテクスチャマップ アドレスは、キャッシュ回路251中に格納されたテクスチャマップデータに対応 する場合、それはテクスチャマップヒットアドレス（「ヒットアドレス」）であ る。受信されたテクスチャマップアドレスは、キャッシュ回路251中に格納され たテクスチャマップデータに対応しない場合、それはテクスチャマップミスアド レス（「ミスアドレス」）である。後者の場合において、フェッチ間隔は、キャ ッシュコントローラ回路250がキャッシュメモリ251に格納するためのメインメモ リ02またはローカルフレームバッファ110からの要求されたテクスチャマップデ ータをフェッチするように要求される。１つの実施態様において、数個のスクリ ーンラインからなる部分（例えば、単一のセットサイズに対応する64バイト）を 表す１ブロックのテクスチャデータが各フェッチ間隔においてフェッチされる。 本発明の１つの実施態様において、フェッチされたテクスチャマップデータは、 ８×８マトリクスのテクスチャマップデータからそれぞれなる64バイトブロック 中（セットに対応する）にフェッチされる。 キャッシュコントローラ250は、テクスチャデータがメインメモリ102（または ローカルフレームバッファ110）からフェッチされそしてキャッシュメモリ251内 に格納されるｎ個の同時フェッチ動作を行う回路を含む。１つの実施態様におい て、ｎ＝１である。ｎ個より多いフェッチ動作が要求される場合、ｎ個のフェッ チ動作が完了するまでさらなるフェッチ動作が遅延される。上述の実施態様にお いて、第２のフェッチ動作が要求され、そして待機状態中のフェッチ動作がまだ 完了していない場合、第２のフェッチ動作は待機状態中のフェッチ動作の完了ま で遅延される。フェッチ動作の間隔は、フェッチ間隔と称される。フェッチ動作 は、システム112のバス100と通信的にインターフェースされるバス202を使用し て、メインメモリ02またはローカルフレームバッファ110からのバス100''からテ クスチャマップデータを受信する。多くの周知の回路および技術が、テクスチャ マップデータフェッチ動作を実施するために、本発明の範囲内でキャッシュコン トローラ回路250によって使用され得る。 本発明の１つの実施態様において、フェッチ動作と並列に（同時に）、キャッ シュコントローラ回路250およびキャッシュメモリ251が、キャッシュメモリ251 内に格納され、フェッチ間隔の開始前に受信されたテクスチャマップヒットアド レスに対応するテクスチャマップデータを供給するために使用され得る。 図３の先入れ先出し（FIFO）メモリ回路240は、キャッシュルックアップユニ ット230からテクスチャマップアドレスを受信し、入力に結合される。FIFOメモ リ240（TMA FIFOとも称される）は、ヒットまたはミスアドレスを格納するため の多くのエントリ（１）−（ｍ）を含む。FIFOメモリユニット240のボトムエン トリ（物理的または論理的）にあるテクスチャマップアドレスは、テクセルがテ クスチャキャッシュ251において利用できる場合に、対応するテクスチャマップ データがキャッシュメモリユニット251からフェッチされ、そしてバス253上に供 給されるように処理される。キャッシュメモリユニット251は、アドレスおよび 制御バス238上のFIFOメモリ240のボトムエントリによって、アドレッシングされ る。ボトムエントリアドレスに対応するテクスチャマップデータがキャッシュメ モリ251においてまだ利用できない場合、FIFOメモリ240は、データが利用できる まで停止される。対応するテクスチャマップデータがキャッシュメモリ251から 供給される場合、ボトムエントリテクスチャマップアドレスは、FIFOメモリ240 から取り除かれる。 フィルタユニット260は、キャッシュコントローラ回路250からバス253を介し てテクスチャマップデータを受信し、そして線形フィルタ、双線形フィルタ、お よび三線形フィルタを行うことを含む多くの周知のデータフィルタ動作を行う。 次に、フィルタユニット260は、ポリゴンに対するテクスチャマップデータを、 外部バス273に結合されたオプションの出力FIFO270へ出力する。バス273は、バ ス14a（図2）へそして画素パイプライン回路16へ結合される。 本発明のTDA回路200のFIFOメモリ240の動作がここで説明される。図4Aは、FIF Oメモリ240が空でそしてミスアドレスがトップエントリ（１）へプッシュされる FIFO構成を例示する。この構成上で、キャッシュコントローラ250は、ミスアド レスに対するテクスチャマップを得るためにフェッチ間隔を開始する。図4Bは、 FIFOメモリ240が空でそしてヒットアドレスがトップエントリ（１）へプッシュ されるFIFO構成を例示する。 図5Aは、図4AのFIFO構成を例示するが、後に受信されるヒットアドレスが、次 にトップエントリ（１）上へプッシュされ、そしてミスアドレスが次にエントリ （２）へコピーされる。この構成において、エントリ（２）のミスアドレスに対 するフェッチ間隔は、まだ完了しないことが理解される。図5Aは、多重の後に受 信されるヒットアドレスがフェッチ間隔中にFIFOメモリ240上へプッシュされ得 ることを例示する。この後に受信されるヒットアドレスは、まだキャッシュメモ リユニット251によって処理されないが、FIFOメモリ240中に残る。したがって、 本発明は、TDA回路200がフェッチ間隔中に新しいテクスチャマップアドレスを受 信することを可能にするという利点があり、したがってフェッチ間隔中にこれら のテクスチャマップアドレスを供給する回路の停止を防止する。図5Bは、図4Bの FIFO構成を例示するが、後にフェッチされるヒットアドレスが、次にトップエン トリ（１）上へプッシュされ、そして第１のヒットアドレスがFIFO240の外ヘポ ップされる。 図6Aおよび図6Bは、FIFOメモリ240停止状態を起こす２つのFIFO構成を例示す る。停止中に、FIFOメモリ240およびTDA回路200は、これ以上のテクスチャマッ プアドレスを受信しない。図6Aは、初期に受信されたミスアドレスがFIFOメモリ 240のボトム近くのエントリ（ｍ'）中にあり、多くのヒットアドレスが受信され そしてエントリ（１）から（ｍ'−１）中に格納され、そして次に別のミスアド レス310aが受信される、FIFO停止状態を例示する。エントリ（ｍ'）中のミスア ドレスがまだ待機状態中である（例えば、まだフェッチ間隔がオープンである） 。ｎ＝１である実施態様において、この状態は、キャッシュコントローラ回路25 0が一度に１つのフェッチ間隔だけを処理するので、FIFO停止を起こす。したが って、FIFOメモリ240は、停止し、そしてエントリ（ｍ'）中のミスアドレスを取 り除くまで、新しいテクスチャマップアドレスを受信しない。 図6Bは、待機状態のミスアドレスがFIFOメモリ240のボトムエントリ（ｍ）に 到達し、そしてFIFOメモリ240の残りであるエントリ（１）から（ｍ−１）が、 ヒットアドレスで満たされる、第２のFIFO停止構成を示す。新しいテクスチャマ ップアドレスが受信されないが、この構成において、エントリ（ｍ）中のミスア ドレスに対応するテクスチャマップデータは、そのフェッチ間隔がまだ完了して いないので、まだ利用できない。この構成において、FIFOメモリ240は、エント リ（ｍ）中のミスアドレスに対するテクスチャマップデータが利用できるように なるまで（この時点でこのミスアドレスは、FIFOメモリ240から取り除かれる） 、停止する。 図７Ａは、ＦＩＦＯメモリ２４０の「ボトム」エントリが、実際の最後の物理 的エントリ（ｍ）または、最も古いテクスチャマップアドレスを含むエントリと して定義される論理ボトムエントリと見なし得る様子を示している。本発明の一 実施形態において、ＦＩＦＯメモリ２４０の最後の物理的エントリ（ｍ）は、キ ャッシュメモリ２５１にアドレスして対応するテクスチャマップデータを検索す るために用いられる。しかし、図７Ａに示すように、論理ボトムエントリ（ｍ’ ）は本発明の別の実施形態においても用いられ得る。図７Ａにおいて、ミスアド レスはＦＩＦＯメモリ２４０内の最も古いアドレスとして位置（ｍ’）にあり、 その他の後に受け取られたヒットアドレスは、エントリ（ｌ）〜（ｍ’−ｌ）に 格納される。このとき、エントリ（ｍ’）におけるミスアドレスのフェッチ期間 が完了し、その対応するテクスチャデータをキャッシュメモリ２５１から供給さ せる。次にエントリ（ｍ’）におけるミスアドレスはＦＩＦＯメモリ２４０から 除去される。 図７Ｂ〜図７Ｇは、本発明のＴＤＡ回路２００のテクスチャマップデータ検索 における効果的な使用法を示す。この使用法において、テクスチャマップデータ はフェッチ期間中においてＴＤＡ回路２００からテクスチャエンジン１０に供給 される。図７Ｂは、第１のミスアドレスが待機中であり、（ｍ’）エントリに格 納されており、ＦＩＦＯメモリ２４０のエントリ（１）から（ｍ’−１）に数個 のヒットアドレスが格納されており、その後第２のミスアドレス３２０ａが受け 取られた場合のＦＩＦＯ構成を示す。この時点ｔ＝０において、図７Ｂに示すよ うに第１のミスアドレスのテクスチャマップデータがキャッシュメモリ２５１中 で利用可能になる。 図７Ｃは、次のクロックサイクルｔ＝１において、第２のミスアドレスがエン トリ（１）に格納され、ヒットアドレスが各々下方にシフトされてＦＩＦＯメモ リ２４０のエントリ（２）〜（ｍ’）を占めている状態のＦＩＦＯ構成を示す。 またｔ＝１において、キャッシュコントローラ回路２５０は第２のミスアドレス についてメインメモリ１０２からテクスチャマップデータを検索するためのフェ ッチ期間を開始する。このフェッチ期間と同時に、キャッシュコントローラ回路 ２５０は、ＦＩＦＯメモリ２４０のボトムエントリ（ｍ’）（物理ボトムまたは 論理ボトム）に位置するヒットアドレス（アドレス１）を用いて、キャッシュメ モリ２５１にもアクセスする。次にキャッシュコントローラ回路２５０は、この ヒットアドレス１に対応するテクスチャマップデータを、テクスチャフィルタ２ ６０に供給する。従って、本発明のＴＤＡ回路２００は、テクスチャデータフェ ッチ期間中にテクスチャデータを供給することを可能にするという利点を有する 。 図７Ｄは、次のクロックサイクルｔ＝２において、第２のミスアドレスがエン トリ（２）に格納され、以前に受け取られたヒットアドレスが各々下方にシフト されてＦＩＦＯメモリ２４０のエントリ（３）〜（ｍ’）を占めている状態のＦ ＩＦＯ構成を示す。また、新しく受け取られたヒットアドレスが、ＦＩＦＯメモ リ２４０のエントリ（１）中にシフトされる。このように、本発明は、フェッチ 期間中において、ＦＩＦＯメモリ２４０が新しいヒットアドレスを受け入れるこ とを可能にするという利点を有する。ｔ＝２において、ｔ＝１で開始されたフェ ッチ期間はまだ待機中である。この待機中のフェッチ期間と同時に、キャッシュ コントローラ回路２５０は、ＦＩＦＯメモリ２４０のボトムエントリ（ｍ’）（ 物理ボトムまたは論理ボトム）に位置するヒットアドレス（アドレス２）を用い て、キャッシュメモリ２５１にもアクセスする。次にキャッシュコントローラ２ ５０は、このヒットアドレス２に対応するテクスチャマップデータを、テクスチ ャフィルタ２６０に供給する。 図７Ｅは、クロックサイクルｔ＝３において、第２のミスアドレスがエントリ （３）に格納され、以前に受け取られたヒットアドレスが各々下方にシフトされ てＦＩＦＯメモリ２４０のエントリ（４）〜（ｍ’）を占めている状態のＦＩＦ Ｏ構成を示す。ｔ＝２において受け取られたヒットアドレスはエントリ（２）中 にシフトされ、新しく受け取られたヒットアドレスが、ＦＩＦＯメモリ２４０の エントリ（１）中にシフトされる。ｔ＝３において、ｔ＝１で開始されたフェッ チ期間はまだ待機中である。この待機中のフェッチ期間と同時に、キャッシュコ ントローラ回路２５０は、ＦＩＦＯメモリ２４０のボトムエントリ（ｍ’）（物 理ボトムまたは論理ボトム）に位置するヒットアドレス（アドレス３）を用いて 、キャッシュメモリ２５１にもアクセスする。次にキャッシュコントローラ２５ ０は、このヒットアドレス３に対応するテクスチャマップデータを、テクスチャ フィルタ２６０に供給する。 図７Ｆは、クロックサイクルｔ＝４において、第２のミスアドレスがエントリ （４）に格納され、唯一残っている以前に受け取られたヒットアドレスが下方に シフトされてＦＩＦＯメモリ２４０のエントリ（ｍ’）に入れられた状態のＦＩ ＦＯ構成を示す。ｔ＝３において受け取られたヒットアドレスはシフトされてエ ントリ（２）〜（３）を占めており、新しく受け取られたヒットアドレスはＦＩ ＦＯメモリ２４０のエントリ（１）中にシフトされる。ｔ＝４において、ｔ＝１ で開始されたフェッチ期間はまだ待機中である。この待機中のフェッチ期間と同 時に、キャッシュコントローラ回路２５０は、ＦＩＦＯメモリ２４０のボトムエ ントリ（ｍ’）に位置するヒットアドレス（アドレス４）を用いて、キャッシュ メモリ２５１にもアクセスする。次にキャッシュコントローラ２５０は、このヒ ットアドレス４に対応するテクスチャマップデータを、テクスチャフィルタ２６ ０に供給する。このプロセスは、（１）待機中のミスアドレスに対して以前に受 け取られたヒットアドレスが存在し、且つ（２）フェッチ期間がまだ待機中であ る限り、各次のクロックサイクルについて継続され得る。図７Ｃから図７Ｆを参 照して、各ヒットアドレスは処理された後にＦＩＦＯメモリ２４０からポップさ れることが理解される。 図７Ｇは、待機中のフェッチ期間（ｔ＞４）の完了時において、ミスアドレス に対する要求されたテクスチャデータがキャッシュメモリ２５１に格納された状 熊のＦＩＦＯ構成を示す。次に、キャッシュコントローラ２５０は、ＦＩＦＯメ モリ２４０のボトムエントリ（ｍ’）に位置するミスアドレスを用いて、キャッ シュメモリ２５１にアクセスする。次にキャッシュコントローラ回路２５０は、 このミスアドレスに対応するテクスチャマップデータを、テクスチャフィルタ２ ６０に供給する。次に、エントリ（１）〜（４）中に位置するヒットアドレスは 、新しいテクスチャマップアドレスがＦＩＦＯメモリ２４０の先頭で受け取られ たとき、次の４クロックサイクルにわたって処理される。 ｔ＝１からｔ＝４のサイクルの間、本発明のＴＤＡ回路２００は、フェッチ期 間の間にヒットアドレスを処理することによりテクスチャマップデータを供給す るという利点を有する。またこの期間中において、新しいヒットアドレスはＦＩ ＦＯメモリユニット２４０によって受け入れられる。この環境において最高の性 能利得を得るためには、ＦＩＦＯメモリ２４０のエントリサイズは、キャッシュ コントローラ２５０がデータフェッチを行うために必要とするクロックサイクル 数におよそ等しくされるべきである。本発明の一実施形態においてこの値は２０ サイクルであり、例えば（ｍ）はおよそ２０エントリにされるべきである。一実 施形態において、各テクスチャマップデータフェッチ期間は、テクスチャマップ データの１ブロック、例えば６４バイト（１６バイトが４ラインあるいは８バイ トが８ラインにそれぞれ対応する）をフェッチすることを包含する。 テクスチャマッピングおよびテクスチャフィルタリング手順は、所与のアドレ ススペース近隣内において近く位置するテクスチャデータに対して動作すること が多いため、動作においてＴＤＡ回路２００は非常に効果的であることが理解さ れる。従って、テクスチャマップアドレスミスは通常は時間的に立て続けには受 け取られず、むしろヒットアドレスの間に分散(spaced out)される。この期待さ れる動作環境において、ＦＩＦＯメモリ２４０は２つの待機中のミスアドレスに 出会うことによってしばしば停止することがなく、その結果キャッシュメモリ２ ５１の良好なデータスループットを提供する。 本発明のＴＤＡ回路２００の動作 図８は、本発明のＴＤＡ回路２００によって行われる、新しいテクスチャマッ プアドレス（ヒット／ミス）をＦＩＦＯメモリ２４０のエントリに入れるための 処理４００のステップを示す。開始時において、ＦＩＦＯ２４０が空であると仮 定する。処理４００は、ステップ４１０において開始し、アドレス発生器ユニッ ト２２０において新しいテクスチャマップアドレス、例えば新しい（ｕ、ｖ）座 標およびテクスチャマップベースアドレスが受け取られたか否かをチェックする 。もしそうであれば、ステップ４１０においてアドレス発生器回路２２０は新し いテクスチャマップアドレスを計算する。ステップ４２０において、キャッシュ ルックアップ回路２３０は、新しいアドレスがヒットアドレスであるかミスアド レスであるかをチェックする。もしアドレスがヒットアドレスであれば、ステッ プ４３０に入ってヒットアドレスがＦＩＦＯ２４０に押し入れられ、ステップ４ １０に再度入る。ステップ４２０においてアドレスがミスアドレスであれば、ス テップ４４０に入る。 ステップ４４０において、ＴＤＡ回路２００はこのミスアドレスをＦＩＦＯ２ ４０中に押し入れる。これにより、待機中のミスアドレスについてのフェッチ期 間が開始される。ステップ４５０において、もう一つの新しく受け取られたテク スチャマップアドレスがＴＭＡ回路２００によって受け取られた際、ステップ４ ５５に入る。ステップ４５５において、キャッシュルックアップ回路２３０は、 新しいアドレスがヒットアドレスであるかミスアドレスであるかをチェックする 。もし新しいアドレスがヒットアドレスであれば、ステップ４６０においてＴＭ Ａ回路２００は、ＦＩＦＯ２４０にすき間があるか否かをチェックする。すき間 があれば、ステップ４４０に入って新しく受け取られたアドレスをＦＩＦＯ２４ ０に入れる。ステップ４６０において、ＦＩＦＯ２４０にすき間がなければ、ス テップ４６５に入ってＴＭＡ回路２００は停止し、待機中のテクスチャデータフ ェッチ期間が完了して新しいＦＩＦＯエントリが利用可能になり得るまで待機す る。 図８のステップ４５５において、新しく受け取られたアドレスがミスアドレス であれば、ステップ４７０においてＴＭＡ回路２００は別のミスアドレスがＴＭ ＡＦＩＦＯ２４０において既に待機中であるか否かをチェックする。もしそうで あれば、ステップ４７５においてＴＭＡ回路２００は停止し、待機中のテクスチ ャデータフェッチ期間が完了して新しく受け取られたミスアドレスがキャッシュ コントローラ２５０に供給可能になるまで待機する。ステップ４７５の完了時に おいて、ステップ４４０に入って新しいミスアドレスをＦＩＦＯ２４０に押し入 れる。この時点においてフェッチ期間が開始されることにより、キャッシュコン トローラ回路２５０は、メインメモリ１０２（あるいはローカルフレームバッフ ァ１１０）にアクセスして、新しく格納された待機中のミスアドレスに対するテ クスチャマップデータを検索する。ステップ４７０において、別のミスアドレス がＦＩＦＯ２４０中に既に待機中でないのならば、ステップ４４０に入って新し いミスアドレスをＦＩＦＯ２４０に押し入れる。この時点において、フェッチ期 間が開始されることにより、キャッシュコントローラ回路２５０は、メインメモ リ１０２（あるいはローカルフレームバッファ１１０）にアクセスして、新しく 格納された待機中のミスアドレスに対するテクスチャマップデータを検索する。 図９は、本発明のＴＤＡ回路２００によって行われる、テクスチャマップアド レスをＦＩＦＯメモリ２４０のボトムエントリから除去するための処理５００の ステップを示す。処理５００はステップ５１０において開始し、ＴＤＡ回路２０ ０が、ＦＩＦＯ２４０が空であるか否かをチェックする。空でなければ、ステッ プ５２０に入る。ステップ５２０において、本発明のＴＭＡ回路２００は、ＦＩ ＦＯの最後のエントリ（例えば論理ボトムまたは物理ボトム）に格納されたアド レスに対応するテクスチャデータがキャッシュメモリ２５１中に存在するか否か をチェックする。もし存在しなければ、ステップ５１０に入る。ステップ５２０ において、最後のエントリに対するテクスチャデータがテクスチャキャッシュメ モリ２５１に格納されていれば、ステップ５３０に入る。 ステップ５３０において、ＴＭＡ回路２００は、ＦＩＦＯ２４０から最後のＦ ＩＦＯエントリをポップする。ステップ５４０において、キャッシュコントロー ラ２５０は、最後のエントリアドレスに対応するキャッシュメモリ２５１からの テクスチャデータにアクセスし、このテクスチャデータをフィルタユニット２６ ０に供給する。 結論 本発明の好適な実施形態である、テクスチャデータキャッシュメモリとともに 用いられる効率的なテクスチャデータ検索方法を以上に説明した。本発明を特定 の実施形態について説明したが、本発明はそのような実施形態によって限定され ると解釈されるべきではなく、以下の請求の範囲に従って解釈されるべきである ことが理解される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シュ，ホンジュン アメリカ合衆国 カリフォルニア 94086, サニーベール，ガイル アベニュー ナン バーエイチ23 676 (72)発明者 チャン，ツォヤオ アメリカ合衆国 カリフォルニア 95070, サラトガ，マリラ コート 20237 【要約の続き】 る。従って、ＴＭＡＦ ＩＦＯは、常に、多くともｎ個 のミスアドレスを含む。ミスに遭遇しても、ＴＭＡ Ｆ ＩＦＯが未処理ヒットアドレスを含むと、処理効率が上 がる。このとき、キャッシュコントローラがミスしたア ドレスのためのテクスチャデータをフェッチするのと同 時に、（１）前に遭遇され、格納されたヒットアドレス のためのキャシュメモリからデータを供給し、および （２）新しいヒットアドレスをＴＭＡ ＦＩＦＯに受け 入れ、それによってテクスチャエンジンの停止を効率的 に避けるのが有利であり得る。これは、テクスチャがミ スされたときに、ヒットアドレスを処理せず、むしろテ クスチャエンジンを停止する従来のシステムとは全く異 なる。

Claims (1)

1. 【特許請求の範囲】 １．グラフィック要素のテクスチャマッピング動作に使用されるテクスチャマッ プデータを含むメモリユニットを有するコンピュータ制御されたグラフィック表 示システムにおける、テクスチャマップデータを検索するための回路であって、 該メモリユニットの該テクスチャマップデータの最近アクセスされたテクスチ ャマップデータを含むキャッシュメモリと、 受け取られたテクスチャマップアドレスが、該キャッシュメモリの内容に対し てヒットアドレスであるかまたはミスアドレスアドレスであるかを決定するため の、キャッシュコントローラ回路に結合されたキャッシュルックアップ回路と、 複数の受け取られたテクスチャマップアドレスを格納するための、該キャッシ ュルックアップ回路に結合されたＦＩＦＯメモリと、 該メモリユニット、該ＦＩＦＯメモリ、および該キャッシュメモリに結合され たキャッシュコントローラ回路であって、該メモリユニットから第１のテクスチ ャマップデータをフェッチし、該キャッシュメモリに格納するための該キャッシ ュコントローラ回路（１）であって、該第１のテクスチャマップデータが、該Ｆ ＩＦＯメモリの第１のロケーション内に格納されたテクスチャマップミスアドレ スに対応する、該キャッシュコントローラ回路（１）、および該キャッシュメモ リ内に格納された第２のテクスチャマップデータを同時に提供するための該キャ ッシュコントローラ回路（２）であって、該第２のテクスチャマップデータが、 該ＦＩＦＯメモリの第２のロケーションに格納されたテクスチャマップヒットア ドレスに対応する、該キャッシュコントローラ回路（２）であるキャッシュコン トローラ回路と、 を有する回路。 ２．前記ＦＩＦＯメモリの前記第１のロケーションが、前記第２のロケーション 内に含まれるデータに対して、後に時間通りに受け取られるデータを含む、請求 項１に記載の回路。 ３．前記キャッシュメモリが、１６セット完全に関連したキャッシュメモリであ る、請求項１に記載の回路。 ４．前記キャッシュメモリが１キロバイトのサイズである、請求項１に記載の回 路。 ５．レンダリングのためのグラフィック要素にそれぞれ対応する前記受け取られ たテクスチャマップアドレスを生成するための、前記キャッシュルックアップ回 路に結合したアドレス生成回路をさらに含む、請求項１に記載の回路。 ６．前記ＦＩＦＯメモリがまた規定の期間にテクスチャマップヒットアドレスを 受け取り格納するためのものであり、前記キャッシュコントローラ回路が、前記 メモリユニットから前記第１のテクスチャマップデータをフェッチし、前記キャ ッシュメモリに格納する、請求項１に記載の回路。 ７．前記キャッシュコントローラ回路から供給されるテクスチャマップデータを 処理するための、前記キャッシュコントローラ回路に結合されたテクスチャフィ ルタ回路をさらに含む、請求項１に記載の回路。 ８．命令を実行し、データを処理するためのホストプロセッサと、該ホストプ口 セッサに結合されたバスと、グラフィック画像を表示するための表示スクリーン と、テクスチャマップデータを検索するための回路とを有するコンピュータ制御 されたグラフィック表示システムであって、該回路が、 グラフィック要素のテクスチャマッピング動作に使用されるテクスチャマップ データを含むメモリユニットと、 該メモリユニットの該テクスチャマップデータの最近アクセスされたテクスチ ャマップデータを含むテクスチャマップキャッシュメモリと、 受け取られたテクスチャマップアドレスが、該キャッシュメモリの内容に対し てヒットアドレスであるかまたはミスアドレスであるかを決定するためのキャッ シュコントローラ回路に結合されたキャッシュルックアップ回路と、 複数の受け取られたテクスチャマップアドレスを格納するための、該キャッシ ュルックアップ回路に結合されたＦＩＦＯメモリと、 該メモリユニット、該ＦＩＦＯメモリ、および該テクスチャマップキャッシュ メモリに結合されたキャッシュコントローラ回路であって、フェッチ期間中に、 該メモリユニットから第１のテクスチャマップデータをフェッチし、該テクスチ ャマップキャッシュメモリに格納するための該キャッシュコントローラ回路（１ ）であって、該第１のテクスチャマップデータが、該ＦＩＦＯメモリの第１のロ ケーション内に格納されたテクスチャマップミスアドレスに対応する、該キャッ シュコントローラ回路（１）、および該フェッチ期間内に、該テクスチャマップ キャッシュメモリ内に格納された第２のテクスチャマップデータを提供するため の該キャッシュコントローラ回路（２）であって、該第２のテクスチャマップデ ータが、該ＦＩＦＯメモリの第２のロケーションに格納された第１のテクスチャ マップヒットアドレスに対応し、該第１のテクスチャマップヒットアドレスが、 該テクスチャマップミスアドレスの前に該ＦＩＦＯメモリによって受け取られる 、該キャッシュコントローラ回路（２）であるキャッシュコントローラ回路と、 を有するコンピュータ制御されたグラフィック表示システム。 ９．前記キャッシュコントローラがまた、前記フェッチ期間中に、前記テクスチ ャマップキャッシュメモリ内に格納された第３のテクスチャマップデータを提供 するためのものであり、該第３のテクスチャマップデータが、前記ＦＩＦＯメモ リの第３のロケーションに格納された第２のテクスチャマップヒットアドレスに 対応し、該第２のテクスチャマップヒットアドレスが、該テクスチャマップミス アドレスの前に、該ＦＩＦＯメモリによって受け取られる、請求項８に記載のシ ステム。 １０．グラフィック要素にそれぞれ対応する前記受け取られたテクスチャマップ アドレスを生成するための、前記キャッシュルックアップ回路に結合されたアド レス生成回路をさらに有する、請求項８に記載のシステム。 １１．前記ＦＩＦＯメモリがまた、前記フェッチ期間中にテクスチャマップヒッ トアドレスを受け取り格納するためのものである、請求項８に記載のシステム。 １２．前記テクスチャマップキャッシュメモリが、１６セット完全に関連したキ ャッシュメモリである、請求項８に記載のシステム。 １３．前記テクスチャマップキャッシュメモリが１キロバイトのサイズである、 請求項８に記載のシステム。 １４．前記キャッシュコントローラ回路によって供給されるテクスチャマップデ ータを処理するための、前記キャッシュコントローラ回路に結合されたテクスチ ャフィルタ回路をさらに含む、請求項８に記載のシステム。 １５．コンピュータ制御されたグラフィック表示システムにおける、テクスチャ マップデータを検索する方法であって、 ａ）グラフィック要素のテクスチャマッピング動作に使用されるテクスチャマ ップデータをメモリユニット内に格納するステップと、 ｂ）該メモリユニットの該テクスチャマップデータの最近アクセスされたテク スチャマップデータをキャッシュメモリ内に格納するステップと、 ｃ）特定のテクスチャマップアドレスが、該キャッシュメモリの内容に対して ヒットアドレスであるかまたはミスアドレスであるかを決定するステップと、 ｄ）複数の受け取られたテクスチャマップアドレスをＦＩＦＯメモリ内に格納 し、該テクスチャマップアドレスに関連したテクスチャデータが該キャッシュメ モリから供給されると、該ＦＩＦＯメモリのボトムから個々に格納されたテクス チャマップアドレスを除去するステップと、 ｅ）フェッチ期間中に、キャッシュコントローラ回路を用いて第１のテクスチ ャマップデータを該メモリユニットからフェッチし、該キャッシュメモリに格納 するステップであって、該第１のテクスチャマップデータが、該ＦＩＦＯメモリ の第１のロケーション内に格納されたテクスチャマップミスアドレスに対応する 、ステップと、 ｆ）該フェッチ期間内に、該キャッシュコントローラを用いて該キャッシュメ モリ内に格納された第２のテクスチャマップデータを提供するステップであって 、該第２のテクスチャマップデータが、該ＦＩＦＯメモリの第２のロケーション 内に格納された第１のテクスチャマップヒットアドレスに対応し、該第１のテク スチャマップヒットアドレスが、該テクスチャマップミスアドレスの前に該ＦＩ ＦＯメモリによって受け取られる、ステップと、 を包含する方法。 １６．前記キャッシュコントローラを用いて、前記フェッチ期間中に、前記キャ ッシュメモリ内に格納された第３のテクスチャマップデータを提供するステップ であって、該第３のテクスチャマップデータが、前記ＦＩＦＯメモリの第３のロ ケーション内に格納された第２のテクスチャマップヒットアドレスに対応し、該 第２のテクスチャマップヒットアドレスが、該テクスチャマップミスアドレスの 前に、該ＦＩＦＯメモリによって受け取られる、ステップをさらに包含する、請 求項１５に記載の方法。 １７．前記フェッチ期間中に、前記ＦＩＦＯメモリにテクスチャマップヒットア ドレスを受け取り、格納するステップをさらに包含する、請求項１５に記載の方 法。 １８．テクスチャフィルタ回路を用いて前記キャッシュコントローラ回路によっ て供給されるテクスチャデータを処理するステップをさらに包含する、請求項１ ５に記載の方法。 １９．前記ステップｄ）を停止するステップであって、テクスチャマップミスア ドレスが、前記ＦＩＦＯメモリによって受け取られ、他のテクスチャマップミス アドレスが該ＦＩＦＯメモリ内にすでに格納される、ステップをさらに包含する 、請求項１５に記載の方法。 ２０．前記ステップｄ）を停止するステップであって、テクスチャマップミスア ドレスが、前記ＦＩＦＯメモリのボトムに到達し、その対応するテクスチャマッ プデータが前記メモリユニットからまだ供給されていない、ステップをさらに包 含する、請求項１５に記載の方法。