JP2001505718A - MOSFET and method of manufacturing such a transistor - Google Patents

MOSFET and method of manufacturing such a transistor

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Abstract

(57)【要約】 本発明は、ドープシリコンソース層とドープ多結晶シリコンゲート層とを有する金属酸化物半導体トランジスタ(ＭＯＳ)と、かかるトランジスタにおいて使用される層の製造とに関する。集積密度の増大に伴い、素子のサイズ、特に電気的能動構造体の間の間隙は、半導体の製造時において小さくなる。間隙が小さいために、半導体が正確に動作する場合は回避した方が良い相互作用が、前記構造体の間で生じる。この問題を解決するために、電気的不活性材料、好ましくはＩＶ族の元素が、本発明のトランジスタの層の少なくとも１つに加えられる。 SUMMARY The present invention relates to a metal oxide semiconductor transistor (MOS) having a doped silicon source layer and a doped polysilicon gate layer, and to the fabrication of the layers used in such transistors. As the integration density increases, the size of the devices, especially the gaps between electrically active structures, decreases in semiconductor manufacturing. Due to the small gap, interactions between the structures occur that should be avoided if the semiconductor operates correctly. To solve this problem, an electrically inert material, preferably a group IV element, is added to at least one of the layers of the transistor according to the invention.

Description

【発明の詳細な説明】 ＭＯＳトランジスタおよび かかるタイプのトランジスタ層の製造 本発明は、ドープシリコンソース層とドープ多結晶シリコンゲート層とドープ シリコンドレイン層とからなるＭＯＳＦＥＴと、ドープシリコンソース層とドー プ多結晶シリコンゲート層とドープシリコンドレイン層とでかかるトランジスタ の層を作製する方法とに関する。 半導体製造において、構成素子の寸法、特に、異なる方法で電気的に動作する 構造の空間分離が、集積密度の増加と共に減らされている。トランジスタ機能の ために相互作用を回避すべき空間が小さいために、かかる構造の間で相互作用が 起こる。非常に薄いゲート酸化物やフラットｐｎ遷移、ショートチャネル長の使 用によって、電荷の拡散は、素子に関係する特性にかなりの影響を及ぼす。 文献(エアグルシャム(Ｅａｇｌｅｓｈａｍ)、ストルク(Ｓｔｏｌｋ)、ゴスマ ン(Ｇｏｓｓｍａｎｎ)、ポアテ(Ｐｏａｔｅ)、応用物理学レター、第６５巻、（ １９９４年）、第２３０５ページ)には、シリコンの注入によって生じたシリコ ン欠陥も、ドーパントの外部拡散に影響を及ぼすことが記載されている。例えば ボロン等のドーパントの外部拡散は、水素雰囲気ではなくアルゴン雰囲気におい て必要な 焼なましを実行することによって減らすことができる（斉藤他、応用物理学レタ ー、第６８巻（１９９６年）、１２２９ページ）。しかし、これは、表面クリー ニング等の、水素焼き鈍しの積極的な効果の除去の受け入れを必要とする。 ドイツ公開特許明細書ＤＥ ４３ ０１ ３３３ Ａ１号には、コレクタ層と ベース層とエミッタ層とエミッタ接続層とが単一の中断しないプロセスによって 積層される集積シリコンゲルマニウムヘテロバイポーラトランジスタを、同時に ドーピングをしながら作る方法が記載されている。高周波での使用に適したトラ ンジスタを作製するこの方法は、異質な原子によるベースのドーピングが増加す ると、いわゆる、ベース領域の拡張と関連した温度でのドーパントの外部拡散に つなかるという問題を有する。一方、ドーパントの外部拡散は、トランジスタの 不均一な製造になり、または、ベース抵抗を増加させる。それゆえに、高周波で の使用に対してトランジスタの適性を改善することは、この方法では可能でない 。 欧州特許出願ＥＰ ０５６８１０８号には、金属窒化物バリアの追加によるド ーパントの外部拡散の防止が開示されている。しかし、これは、素子の製造にお いてさらなる測定行程と複雑なプロセス行程とを必要とする。 欧州特許出願ＥＰ ０５３２３６１号は、絶縁トレンチを隣接する構造素子の 間に作製することによって隣接する構 造素子でのドーパントの相互拡散を防ぐことができる半導体の製造を開示する。 この場合、集積密度を上げると、絶縁トレンチの複数の製造行程に対して、さら なる複雑なプロセス行程を必要とする。さらに、各トランジスタの更なる開発は 、ゲート、ドレイン、ソースからドーパントの外部拡散によって制限される。 本発明の目的は、従来技術の上記問題点を克服するとともに、ベース領域から のドーパントの外部拡散が従来のＭＯＳＦＥＴと比較して５０％以上減少したＭ ＯＳＦＥＴを提案することである。さらに、本発明の目的は、かかるＭＯＳＦＥ Ｔの各層を作製する従来の方法を構成し、特に注入線量および温度・時間応力の レベルに関しての限界などの、次のプロセスについての通常の制限複雑条件を減 らすことである。本発明の更なる目的は、このようにして製造されたＭＯＳＦＥ Ｔが、条件や目的とする用途に応じて、開始電圧を減らし、チャネル長を減らし 、ノイズレベルを減らすことを保証することである。 本発明により、上記目的は、トランジスタの層の少なくとも１つに、特に、ド ープシリコンソース層とドープ多結晶シリコンゲート層とドープシリコンドレイ ン層とを有するＭＯＳＦＥＴのソース層とゲート層とドレイン層に、１０18ｃｍ-3 から１０21ｃｍ-3までの濃度で組み込まれて、誘起される格子の変化を５・１ ０-3以下とする、追加の電気的に不活性材料、好ましくはＩＶ族の元素によって 、達成 される。 本発明によれば、炭素が、電気的に不活性な材料として使用される。トランジ スタの層、すなわち、多結晶シリコンゲート層、シリコンソース層、シリコンド レイン層には、ボロンがドープされ、ドーパントの濃度は１０20ｃｍ-3から１０21 ｃｍ-3までであり、炭素の濃度は１０18ｃｍ-3から１０21ｃｍ-3までである。 上記のＭＯＳＦＥＴの層をドープシリコンソース層とドープ多結晶シリコンゲ ート層とドープシリコンドレイン層とで作製する本発明の方法は、各層に、すな わち、ドレイン層、ゲート層およびソース層において、その作製後に、さらなる 電気的に不活性材料、好ましくは炭素を、ソース層およびドレイン層およびゲー ト層の少なくとも１つに１０18ｃｍ-3から１０21ｃｍ-3までの濃度で組み込み、 誘起される格子の変化を５・１０-3未満にするものである。 炭素が注入される場合、実質的に次の行程が実施される。 Ａ１ 前処理されたドープ基板の作製、 Ｂ１ 基板上での厚さ３〜１０ｎｍの薄い熱酸化層の形成、 Ｃ１ ＣＶＤプロセスによる多結晶シリコン層の積層、 Ｄ１ ゲート層への注入による炭素増強、 Ｅ１ 注入欠陥のアニール、 Ｆ１ 多結晶シリコンゲート層のドーピング、 Ｇ１ 多結晶シリコンのエッチングによるゲートの作製、 Ｈ１ ソースおよびドレイン層への炭素注入、 Ｉ１ 注入欠陥のアニール、 Ｋ１ ソース層およびドレイン層のドーピング、 Ｌ１ コンタクトおよび配線システムの制作。 または、ソース層及びドレイン層の選択エピタキシャル成長時の炭素の添加も 、本発明に含まれる。これは、実質的に次のプロセスによって行われる。 Ａ２ 前処理されたドープ基板の作製、 Ｂ２ 基板上での厚さ３〜１０ｎｍの薄い熱酸化層の形成、 Ｃ２ ＣＶＤプロセスによる多結晶シリコン層の積層、 Ｆ２ 多結晶シリコンゲート層のドーピング、 Ｇ２ 多結晶シリコンのエッチングによりゲートの形成、 Ｍ２ 酸化層の形成によるゲート層のカバー、 Ｎ２ 酸化層の形成、 Ｏ２ ドープソース層およびドレイン層の選択エピタクシと炭素の添加、 Ｌ２ コンタクトおよび配線システムの作製。 上記方法を実行するために、ゲート層とソース層とドレイン層との作製中、こ れらの層のうちの少なくとも１つに、ボロンが１０20ｃｍ-3から１０21ｃｍ-3ま での濃度でドープされる。 本発明の構成要素を、請求の範囲のみならず、明細書および図面にも記載し、 各構成要素は、そのものによって、 または保護を主張するサブコンビネーションにおいても特許性のある実施例を構 成する。本発明の実施例を図面において示すとともに、以下に詳細に記載する。 図面において、 図１は、ＭＯＳＦＥＴの断面図である。 図２は、ＭＯＳＦＥＴの層の製造行程を示す。 図３は、ＭＯＳＦＥＴの層の製造行程を示す。 図１に、ドレイン層２とソース層３とｐ-ドープゲート層４とを備えているＭ ＯＳＦＥＴの断面図を示す。トランジスタには、シリコン基板１とゲート酸化層 ５とｐ-チャネル６と酸化シリコン７とコンタクト・配線システム８とが設けら れている。３つの層、すなわち、ドレイン層２とソース層３とゲート層４とのう ちの少なくとも１つは、炭素を１０18ｃｍ-3から１０21ｃｍ-3までの濃度で含む 。多結晶シリコンゲート層４には、ボロンが１０20ｃｍ-3から１０21ｃｍ-3まで の濃度でドープされている。かかるトランジスタは、図２に示す行程によって製 造される。まず最初に、Ｂ１、厚みが５ｎｍの酸化シリコンＳｉＯ2の熱酸化層 が、前処理されたｐ+-ドープシリコン基板に形成され(Ａ１)、多結晶シリコン層 が、ＣＶＤプロセスによって積層される(Ｃ１)。このシリコン層は、厚みが１０ ０ｎｍであり、ゲート層４を形成する。次に、炭素が、ゲート層４に５・１０19 ｃｍ-3の濃度で注入され(Ｄ１)、次に、注入欠陥がアニールされる(Ｅ１)。アニ ールプロセスは、９５０℃の一定の温度で３０秒間継続する。このようにして誘 起された格 子の変化は、５・１０-3未満である。その後、多結晶シリコン層４に、フッ化ボ ロンＢＦ2がドープされ(Ｆ１)、多結晶シリコンは、例えばプラズマエッチング などのエッチング処理を受ける(Ｇ１)。本発明のＭＯＳＦＥＴのドーパントの濃 度は、５・１０20ｃｍ-3である。ソース層３およびドレイン層２のドーピング(Ｋ １)の前に、炭素も、これらの層に５・１０19ｃｍ-3の濃度で取り込まれ(Ｈ１)、 生じた欠陥が９５０℃の温度でアニールされる(Ｉ１)。 その後、コンタクトおよび配線システム８が作製される(Ｌ１)。本実施例にお いて、ドライエッチングが行われ、完成すると、厚みが７０ｎｍのサリシド(Sal icid;セルフアライメントされたシリサイド)コンタクト及び配線システムが形成 される。 本発明の他の方法を、図３のブロック図に示す。上記プロセスと同様に、薄い 熱酸化が、前処理されたｐ+-ドープ基板Ａ２に対して行われ(Ｂ２)、厚さが約１ ００ｎｍ厚さの多結晶シリコン層がＣＶＤプロセスによって積層される(Ｃ２)。 その結果として生じた酸化シリコンＳｉＯ2層は、厚みが５ｎｍである。多結晶 シリコンのゲート層に、フッ化ボロンＢＦ2がドープされ(Ｆ２)、プラズマエッ チングによって作製される(Ｇ２)。ドーピングの後、本発明のＭＯＳＦＥＴのゲ ート層のボロンの濃度は、５・１０20ｃｍ-3に達する。ゲート層は、厚みが約５ ０ｎｍの酸化層によって被覆されて作製される(Ｍ２)。保護酸化物の形成は、プ ラ ズマエッチングによって継続される。その後、ドープソース層およびドレイン層 の選択エピタキシャル成長が行われ(Ｏ２)、炭素がエピタキシ相に添加される。 その後、ソース領域およびドレイン領域に、ボロンが５・１０20ｃｍ-3の濃度で ドープされる。コンタクトおよび配線システムの作製は、前述のプロセスと同様 に行われる(Ｌ２)。本実施例において、コンタクトおよび配線システムの作製も 、ドライエッチングプロセスによって実行され、本発明のＭＯＳＦＥＴには、厚 みが７０ｎｍのサリシドコンタクトおよび配線システム層が形成される。 本発明において、ＭＯＳＦＥＴおよびかかるトランジスタの層を作製する方法 を、具体的な実施例に基づいて説明した。しかし、本発明は、実施例の詳細な説 明に限定されず、変形例及び応用例も請求の範囲内に含まれるものである。DETAILED DESCRIPTION OF THE INVENTION                         MOS transistors and                    Production of transistor layers of this type   The present invention relates to a doped silicon source layer, a doped polysilicon gate layer, MOSFET consisting of silicon drain layer, doped silicon source layer and Transistor with polycrystalline silicon gate layer and doped silicon drain layer And a method for producing a layer of   In semiconductor manufacturing, the dimensions of components, in particular, operate electrically in different ways Spatial separation of structures has been reduced with increasing integration density. Transistor function Because of the small space that must be avoided, interactions between such structures Occur. Use very thin gate oxides, flat pn transitions, short channel lengths Depending on the application, the diffusion of charge has a considerable effect on the properties associated with the device.   Literature (Eaglesham, Stolk, Gosma Gossmann, Poate, Applied Physics Letter, Vol. 65, ( (1994), p. 2305) describes the silicon produced by the implantation of silicon. It is also described that ion defects also affect the out-diffusion of the dopant. For example External diffusion of dopants such as boron is carried out in an argon atmosphere instead of a hydrogen atmosphere. Necessary It can be reduced by performing annealing (Saito et al., Applied Physics Letter -68, (1996), p. 1229). However, this is Need to accept the elimination of the positive effects of hydrogen annealing, such as thinning.   German published patent specification DE 43 01 333 A1 describes a collector layer The base layer, the emitter layer, and the emitter connection layer are formed by a single uninterrupted process. The integrated silicon germanium heterobipolar transistors that are stacked A method of making while doping is described. Tiger suitable for use at high frequencies This method of fabricating transistors increases the doping of the base with foreign atoms. This leads to the so-called out-diffusion of dopants at temperatures associated with the extension of the base region. There is a problem of connection. On the other hand, the out-diffusion of dopants Non-uniform manufacturing or increased base resistance. Therefore, at high frequencies Improving the suitability of a transistor for the use of is not possible with this method .   European Patent Application EP 0 568 108 describes the addition of a metal nitride barrier. The prevention of outside diffusion of punts is disclosed. However, this is Requires additional measurement steps and complex process steps.   European Patent Application EP 0 532 361 describes the isolation of trenches with adjacent structural elements. Adjacent structures can be created by Disclosed is the manufacture of a semiconductor that can prevent interdiffusion of dopants in a fabricated device. In this case, increasing the integration density further increases the number of manufacturing steps of the insulating trench. Requires complex process steps. Further development of each transistor , Gate, drain, source limited by out-diffusion of dopants.   It is an object of the present invention to overcome the above-mentioned problems of the prior art and to improve In which the external diffusion of the dopant of the M is reduced by 50% or more compared with the conventional MOSFET. The idea is to propose an OSFET. Further, an object of the present invention is to provide such a MOSFE The conventional method for fabricating each layer of T is constructed, and especially, the injection dose and the temperature / time stress. Reduce the usual limit complexity conditions for the next process, such as limits on levels It is to bring. A further object of the invention is to provide a MOSFE manufactured in this way. T reduces the starting voltage and the channel length depending on the conditions and intended use Is to reduce the noise level.   According to the present invention, the above objects have been achieved in at least one of the layers of a transistor, in particular, in a transistor. Silicon source layer, doped polysilicon gate layer and doped silicon drain In a MOSFET having a source layer, a source layer, a gate layer, and a drain layer,18cm-3 From 10twenty onecm-3Induced lattice changes incorporated at concentrations up to 5.1 0-3By an additional electrically inert material, preferably a group IV element, , Achieved Is done.   According to the invention, carbon is used as the electrically inert material. Transi Layers, i.e., polysilicon gate layer, silicon source layer, silicon The rain layer is doped with boron, and the concentration of the dopant is 10%.20cm-3From 10twenty one cm-3And the concentration of carbon is 1018cm-3From 10twenty onecm-3Up to.   The above MOSFET layer is formed by using a doped silicon source layer and a doped polycrystalline silicon layer. The method of the present invention, which is made of a gate layer and a doped silicon drain layer, includes That is, in the drain layer, the gate layer, and the source layer, An electrically inert material, preferably carbon, is applied to the source and drain layers and the gate. At least one of the layers18cm-3From 10twenty onecm-3Up to the concentration, 5 · 10 induced lattice change-3Less than.   When carbon is implanted, substantially the following steps are performed.   A1 Preparation of pre-treated doped substrate,   B1 formation of a thin thermal oxide layer having a thickness of 3 to 10 nm on the substrate,   Lamination of polycrystalline silicon layer by C1 CVD process,   D1 Carbon enhancement by injection into the gate layer,   E1 annealing of implantation defects,   F1 polycrystalline silicon gate layer doping,   G1 Fabrication of gate by etching polycrystalline silicon,   Carbon implantation into the H1 source and drain layers,   I1 annealing of implantation defects,   K1 doping of source and drain layers,   Production of L1 contact and wiring system.   Alternatively, the addition of carbon during the selective epitaxial growth of the source and drain layers , Included in the present invention. This is performed substantially by the following process.   A2 Preparation of pre-treated doped substrate,   Forming a thin thermal oxide layer having a thickness of 3 to 10 nm on the B2 substrate,   Lamination of polycrystalline silicon layer by C2 CVD process,   F2 polycrystalline silicon gate layer doping,   G2 Gate formation by etching polycrystalline silicon,   Cover the gate layer by forming an M2 oxide layer,   Formation of an N2 oxide layer,   Selective epitaxy of O 2 -doped source and drain layers and addition of carbon,   Production of L2 contact and wiring system.   During the fabrication of the gate, source and drain layers, At least one of these layers contains 10% boron.20cm-3From 10twenty onecm-3Ma Doped at a concentration of   The components of the present invention are described not only in the claims but also in the description and drawings, Each component, by itself, Or use patentable embodiments in sub-combinations that claim protection. To achieve. Embodiments of the present invention are shown in the drawings and are described in detail below. In the drawing,   FIG. 1 is a sectional view of a MOSFET.   FIG. 2 shows the process of manufacturing the layers of the MOSFET.   FIG. 3 shows the process of manufacturing the layers of the MOSFET.   FIG. 1 shows an M having a drain layer 2, a source layer 3, and a p-doped gate layer 4. 1 shows a cross-sectional view of an OSFET. The transistor has a silicon substrate 1 and a gate oxide layer 5, a p-channel 6, a silicon oxide 7, and a contact / wiring system 8 are provided. Have been. Three layers, namely, a drain layer 2, a source layer 3, and a gate layer 4 At least one of which contains 10 carbon atoms;18cm-3From 10twenty onecm-3Contain in concentrations up to . The polycrystalline silicon gate layer 4 contains 1020cm-3From 10twenty onecm-3Until Is doped. Such a transistor is manufactured by the process shown in FIG. Built. First, B1, silicon oxide SiO having a thickness of 5 nmTwoThermal oxidation layer Is the preprocessed p+-Polycrystalline silicon layer formed on doped silicon substrate (A1) Are laminated by a CVD process (C1). This silicon layer has a thickness of 10 0 nm, and the gate layer 4 is formed. Next, carbon is added to the gate layer 4 by 5 · 10.19 cm-3(D1), and then the implanted defects are annealed (E1). Ani The cooling process lasts for 30 seconds at a constant temperature of 950 ° C. Invite in this way Raised case Change of child is 5 ・ 10-3Is less than. After that, the polycrystalline silicon layer 4 Ron BFTwoIs doped (F1), and the polycrystalline silicon is, for example, plasma-etched. (G1). The dopant concentration of the MOSFET of the present invention. The degree is 5/1020cm-3It is. Doping of source layer 3 and drain layer 2 (K Before 1), carbon was also added to these layers in 5 · 1019cm-3(H1), The resulting defect is annealed at a temperature of 950 ° C. (I1).   Thereafter, the contact and wiring system 8 is manufactured (L1). In this embodiment, Then, dry etching is performed, and when completed, salicide (Sal (icid; self-aligned silicide) Contact and interconnect system formed Is done.   Another method of the present invention is shown in the block diagram of FIG. Similar to the above process, thin Thermal oxidation is carried out with the pretreated p+-Performed on doped substrate A2 (B2) with a thickness of about 1 A polycrystalline silicon layer having a thickness of 00 nm is deposited by a CVD process (C2). The resulting silicon oxide SiOTwoThe layer has a thickness of 5 nm. Polycrystalline Boron fluoride BF for silicon gate layerTwoIs doped (F2), and the plasma (G2). After doping, the MOSFET of the present invention The boron concentration in the coating layer is 5.1020cm-3Reach The gate layer has a thickness of about 5 It is produced by being covered with a 0 nm oxide layer (M2). The formation of protective oxide La Continued by zuma etching. Then, dope source and drain layers Is performed (O2), and carbon is added to the epitaxy phase. After that, boron is added to the source region and the drain region in 5 · 1020cm-3At a concentration of Doped. Fabrication of contact and wiring system is similar to previous process (L2). In this embodiment, the production of the contact and wiring system Performed by a dry etching process, the MOSFET of the present invention has a thickness A salicide contact and a wiring system layer having a thickness of 70 nm are formed.   In the present invention, a MOSFET and a method for fabricating layers of such a transistor Has been described based on specific examples. However, the present invention is not limited to the detailed description of the embodiments. The present invention is not limited to the above description, and modifications and application examples are also included in the claims.

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年１１月３０日（１９９８．１１．３０） 【補正内容】 明細書 ＭＯＳＦＥＴおよびかかるトランジスタの製造方法 本発明は、ドープシリコンソース層とドープ多結晶シリコンゲート層とドープ シリコンドレイン層とからなるＭＯＳＦＥＴと、かかるトランジスタの層をドー プシリコンソース層とドープ多結晶シリコンゲート層とドープシリコンドレイン 層とで作製する方法とに関する。 半導体製造において、構成素子の寸法、特に、異なる方法で電気的に動作する 構造の空間分離が、集積密度の増加と共に減少している。トランジスタ動作のた めに相互作用を回避すべき空間が小さいために、かかる構造の間で相互作用が起 こる。非常に薄いゲート酸化物やフラットｐｎ遷移、ショートチャネル長を使用 すると、電荷の拡散は、素子に関係する特性にかなりの影響を及ぼす。 文献(エアグルシャム(Ｅａｇｌｅｓｈａｍ)、ストルク(Ｓｔｏｌｋ)、ゴスマ ン(Ｇｏｓｓｍａｎｎ)、ポアテ(Ｐｏａｔｅ)、応用物理レター、第６５巻、（１ ９９４年）、第２３０５ページ)には、シリコンの注入によって生じたシリコン 欠陥も、ドーパントの外部拡散に影響することが記載されている。例えばボロン 等のドーパントの外部拡散は、水素雰囲気ではなくアルゴン雰囲気において必要 な焼なましを行うことによって減らすことができる（斉藤他、応用 物理レター、第６８巻（１９９６年）、１２２９ページ）。しかし、これは、表 面クリーニング等の、水素焼き鈍しの積極的な効果の除去の受け入れを必要とす る。 ドイツ公開特許明細書ＤＥ ４３ ０１ ３３３ Ａ１号には、コレクタ層と ベース層とエミッタ層とエミッタ接続層とが単一の中断しないプロセスによって 積層される集積シリコンゲルマニウムヘテロバイポーラトランジスタを、同時に ドーピングをしながら作る方法が記載されている。高周波での使用に適したトラ ンジスタを作製するこの方法は、異質な原子によるベースのドーピングが増加す ると、いわゆる、ベース領域の拡張と関連した温度でのドーパントの外部拡散に つなかるという問題を有する。一方、ドーパントの外部拡散は、トランジスタの 不均一な製造になり、または、ベース抵抗を増加させる。それゆえに、高周波で の使用に対してトランジスタの適性を改善することは、この方法では可能でない 。 欧州特許出願ＥＰ ０５６８１０８号には、金属窒化物バリアの追加によるド ーパントの外部拡散の防止が開示されている。しかし、これは、素子の製造にお いてさらなる測定行程と複雑なプロセス行程とを必要とする。 欧州特許出願ＥＰ ０５３２３６１号は、絶縁トレンチを隣接する構造素子の 間に作製することによって隣接する構造素子でのドーパントの相互拡散を防ぐこ とができる半導体の製造を開示する。この場合、集積密度を上げると、絶 縁トレンチの複数の製造行程に対して、さらなる複雑なプロセス行程を必要とす る。さらに、各トランジスタの更なる開発は、ゲート、ドレイン、ソースからド ーパントの外部拡散によって制限される。 米国特許第５，５１４，９０２号は、窒素、フッ素、アルゴン、酸素、炭素の グループからの材料が、ボロンの外部拡散を防ぐためにソース、ドレイン、ゲー ト層に入れられているＭＯＳＦＥＴを記載する。 米国特許第５，１８９，５０４号において、ＢやＣがドープされた多結晶シリ コンゲートが設けられているＭＯＳ構造が、記載されている。 欧州特許公開第ＥＰ ０７１７４３５ Ａ１号は、半導体層のドーパントの外 部拡散を制御する方法を記載する。 ＤＥ ４４ ３０ ３６６ Ａ１ ＥＰにおいて、半導体装置とその製造方法 とが記載されている。 本発明の目的は、従来技術の上記問題点を克服するとともに、ベース領域から のドーパントの外部拡散が従来のＭＯＳＦＥＴと比較して５０％以上減少したＭ ＯＳＦＥＴを提案することである。さらに、本発明の目的は、かかるＭＯＳＦＥ Ｔの各層を作製する従来の方法を構成し、特に注入線量および温度・時間応力の レベルに関しての限界などの、以降のプロセスについての通常の制限複雑条件を 減らすことである。本発明の更なる目的は、このようにして製造されたＭＯＳＦ ＥＴが、条件や目的とする用途に応じて、 開始電圧を減らし、チャネル長を減らし、ノイズレベルを減らすことを保証する ことである。 本発明により、上記目的は、トランジスタの層の少なくとも１つに、特に、ド ープシリコンソース層とドープ多結晶シリコンゲート層とドープシリコンドレイ ン層とを有するＭＯＳＦＥＴのソース層とゲート層とドレイン層に、１０18ｃｍ-3 から１０21ｃｍ-3までの濃度で組み込まれて、誘起される格子定数の相対変化 を５・１０-3以下とする、追加の電気的に不活性材料、好ましくはＩＶ族の元素 によって、達成される。 本発明によれば、炭素が、電気的に不活性な材料として使用される。トランジ スタの層、すなわち、多結晶シリコンゲート層、シリコンソース層、シリコンド レイン層には、ボロンがドープされ、ドーパントの濃度は１０20ｃｍ-3から１０21 ｃｍ-3までであり、炭素の濃度は１０18ｃｍ-3から１０21ｃｍ-3までである。 上記のＭＯＳＦＥＴの層をドープシリコンソース層とドープ多結晶シリコンゲ ート層とドープシリコンドレイン層とで作製する本発明の方法は、各層に、すな わち、ドレイン層、ゲート層およびソース層において、その作製後に、さらなる 電気的に不活性材料、好ましくは炭素を、ソース層およびドレイン層およびゲー ト層の少なくとも１つに１０18ｃｍ-3から１０21ｃｍ-3までの濃度で組み込み、 誘起される格子定数の相対変化を５・１０-3未満にするものであ る。 炭素が注入される場合、実質的に次の行程が実施される。 Ａ１ 前処理されたドープ基板の作製、 Ｂ１ 基板上での厚さ３〜１０ｎｍの薄い熱酸化層の形成、 Ｃ１ ＣＶＤプロセスによる多結晶シリコン層の積層、 Ｄ１ ゲート層への注入による炭素増強、 Ｅ１ 注入欠陥のアニール、 Ｆ１ 多結晶シリコンゲート層のドーピング、 Ｇ１ 多結晶シリコンのエッチングによるゲートの作製、 Ｈ１ ソースおよびドレイン層への炭素注入、 Ｉ１ 注入欠陥のアニール、 Ｋ１ ソース層およびドレイン層のドーピング、 Ｌ１ コンタクトおよび配線システムの製作。 または、ソース層及びドレイン層の選択エピタキシャル成長時の炭素の添加も 、本発明に含まれる。これは、実質的に次のプロセスによって行われる。 Ａ２ 前処理されたドープ基板の作製、 Ｂ２ 基板上での厚さ３〜１０ｎｍの薄い熱酸化層の形成、 Ｃ２ ＣＶＤプロセスによる多結晶シリコン層の積層、 Ｆ２ 多結晶シリコンゲート層のドーピング、 Ｇ２ 多結晶シリコンのエッチングによるゲートの形成、 Ｍ２ 酸化層の形成によるゲート層のカバー、 Ｎ２ 酸化層の形成、 Ｏ２ ドープソース層およびドレイン層の選択エピタクシと炭素の添加、 Ｌ２ コンタクトおよび配線システムの作製。 上記方法を実行するために、ゲート層とソース層とドレイン層との作製中、こ れらの層のうちの少なくとも１つに、ボロンが１０20ｃｍ-3から１０21ｃｍ-3ま での濃度でドープされる。 本発明の構成要素を、請求の範囲のみならず、明細書および図面にも記載し、 各構成要素は、そのものによって、または保護を主張するサブコンビネーション においても特許性のある実施例を構成する。本発明の実施例を図面において示す とともに、以下に詳細に記載する。図面において、 図１は、ＭＯＳＦＥＴの断面図である。 図２は、ＭＯＳＦＥＴの層の製造行程を示す。 図３は、ＭＯＳＦＥＴの層の製造行程を示す。 図１に、ドレイン層２とソース層３とｐ-ドープゲート層４とを備えているＭ ＯＳＦＥＴの断面図を示す。トランジスタには、シリコン基板１とゲート酸化層 ５とｐ-チャネル６と酸化シリコン７とコンタクト・配線システム８とが設けら れている。３つの層、すなわち、ドレイン層２とソース層３とゲート層４とのう ちの少なくとも１つは、炭素を１０18ｃｍ-3から１０21ｃｍ-3までの濃度で含む 。多結晶シリコンゲート層４には、ボロンが１０20ｃｍ-3から１０21 ｃｍ-3までの濃度でドープされている。かかるトランジスタは、図２に示す行 程によって製造される。まず最初に、Ｂ１、厚みが５ｎｍの酸化シリコンＳｉＯ2 の熱酸化層が、前処理されたｐ+-ドープシリコン基板に形成され(Ａ１)、多結 晶シリコン層が、ＣＶＤプロセスによって積層される(Ｃ１)。このシリコン層は 、厚みが１００ｎｍであり、ゲート層４を形成する。次に、炭素が、ゲート層４ に５・１０19ｃｍ-3の濃度で注入され(Ｄ１)、次に、注入欠陥がアニールされる( Ｅ１)。アニールプロセスは、９５０℃の一定の温度で３０秒間継続する。この ようにして誘起された格子の変化は、５・１０-3未満である。その後、多結晶シ リコン層４に、フッ化ボロンＢＦ2がドープされ(Ｆ１)、多結晶シリコンは、例 えばプラズマエッチングなどのエッチング処理を受ける(Ｇ１)。本発明のＭＯＳ ＦＥＴのドーパントの濃度は、５・１０20ｃｍ-3である。ソース層３およびドレ イン層２のドーピング(Ｋ１)の前に、炭素も、これらの層に５・１０19ｃｍ-3の 濃度で取り込まれ(Ｈ１)、生じた欠陥が９５０℃の温度でアニールされる(Ｉ１) 。 その後、コンタクトおよび配線システム８が作製される(Ｌ１)。本実施例にお いて、ドライエッチングが行われ、完成すると、厚みが７０ｎｍのサリシド(Sal icid;セルフアライメントされたシリサイド)コンタクト及び配線システムが形成 される。 本発明の他の方法を、図３のブロック図に示す。上記プ ロセスと同様に、薄い熱酸化が、前処理されたｐ+-ドープ基板Ａ２に対して行わ れ(Ｂ２)、厚さが約１００ｎｍ厚さの多結晶シリコン層がＣＶＤプロセスによっ て積層される(Ｃ２)。その結果として生じた酸化シリコンＳｉＯ2層は、厚みが ５ｎｍである。多結晶シリコンのゲート層に、フッ化ボロンＢＦ2がドープされ( Ｆ２)、プラズマエッチングによって作製される(Ｇ２)。ドーピングの後、本発 明のＭＯＳＦＥＴのゲート層のボロンの濃度は、５・１０20ｃｍ-3に達する。ゲ ート層は、厚みが約５０ｎｍの酸化層によって被覆されて作製される(Ｍ２)。保 護酸化物の形成は、プラズマエッチングによって継続される。その後、ドープソ ース層およびドレイン層の選択エピタキシャル成長が行われ(Ｏ２)、炭素がエピ タキシ相に添加される。その後、ソース領域およびドレイン領域に、ボロンが５・ １０20ｃｍ-3の濃度でドープされる。コンタクトおよび配線システムの作製は 、前述のプロセスと同様に行われる(Ｌ２)。本実施例において、コンタクトおよ び配線システムの作製も、ドライエッチングプロセスによって実行され、本発明 のＭＯＳＦＥＴには、厚みが７０ｎｍのサリシドコンタクトおよび配線システム 層が形成される。 本発明において、ＭＯＳＦＥＴおよびかかるトランジスタの層を作製する方法 を、具体的な実施例に基づいて説明した。しかし、本発明は、実施例の詳細な説 明に限定されず、変形例及び応用例も請求の範囲内に含まれるものであ る。 請求の範囲 1. 薄いドープシリコンソース層と、ドープ多結晶シリコンゲート層と、ドープ シリコンドレイン層とを有するＭＯＳＦＥＴであって、 トランジスタの層、すなわちソース層（３）、ゲート層（４）、ドレイン層（ ２）の少なくとも１つに、炭素が１０18ｃｍ-3から１０21ｃｍ-3までの濃度で添 加され、故に導入される格子定数の相対変化は、５・１０-3未満であることを特 徴とするＭＯＳＦＥＴ。 2. 多結晶ゲート層（４）にはボロンがドープされ、ゲート層（４）のドーパン トの濃度は１０20ｃｍ-3から１０21ｃｍ-3であり、炭素の濃度は１０18ｃｍ-3か ら１０21ｃｍ-3であることを特徴とする請求の範囲第１項に記載のＭＯＳＦＥＴ 。 3. シリコンソース層（３）にはボロンがドープされ、ソース層（４）のドーパ ントの濃度は１０20ｃｍ-3から１０21ｃｍ-3までであり、炭素の濃度は１０18ｃ ｍ-3から１０21ｃｍ-3までであることを特徴とする請求の範囲第１項に記載のＭ ＯＳＦＥＴ。 4. シリコンドレイン層（２）にはボロンがドープされ、ドレイン層（４）のド ーパントの濃度は１０20ｃｍ-3から１０21ｃｍ-3であり、炭素の濃度は１０18ｃ ｍ-3から１０21ｃｍ-3までであることを特徴とする請求項第１項に記載 のＭＯＳＦＥＴ。 5. シリコンドレイン層（２）及びシリコンソース層（３）にはボロンがドープ され、前記２つの層におけるドーパントの濃度は１０20ｃｍ-3から１０21ｃｍ-3 までであり、炭素の濃度は１０18ｃｍ-3から１０21ｃｍ-3であることを特徴とす る請求の範囲第１項に記載のＭＯＳＦＥＴ。 6. シリコンドレイン層（２）及びシリコンゲート層（４）にはボロンがドープ され、前記２つの層における前記ドーパントの濃度は１０20ｃｍ-3から１０21ｃ ｍ-3であり、炭素の濃度は１０18ｃｍ-3から１０21ｃｍ-3までであることを特徴 とする請求の範囲第１項に記載のＭＯＳＦＥＴ。 7. 請求の範囲第１項に記載のＭＯＳＦＥＴの層をドープシリコンソース層とド ープ多結晶シリコンゲート層とドープシリコンドレイン層とで作製する方法であ って、 各層、すなわち、ドレイン層（２）、ゲート層（４）、ソース層（３）の作製 において、炭素が１０18ｃｍ-3から１０21ｃｍ-3までの濃度でソース層（３）と ドレイン層（２）とゲート層（４）とのうちの少なくとも１つに添加され、これ によって導かれる格子定数の相対変化は５・１０-3未満であることを特徴とする 方法。 8. ドープソース領域およびドレイン領域の少なくとも１つは、選択的にエピタ キシャル成長され、炭素が好ましくは電気的に不活性材料として使用され、炭素 は１０18ｃｍ-3 から１０21ｃｍ-3までの濃度で添加されることを特徴とする請求の範囲第７項 に記載の方法。 9. Ａ１ 前処理されたドープ基板の作製、 Ｂ１ 基板上に厚さ３〜１０ｎｍの薄い熱酸化層の形成、 Ｃ１ ＣＶＤプロ七スによる多結晶シリコン層の積層、 Ｄ１ ゲート層への注入による炭素増強、 Ｅ１ 注入欠陥のアニール、 Ｆ１ 多結晶シリコンゲート層のドーピング、 Ｇ１ 多結晶シリコンのエッチングによるゲートの作製、 Ｈ１ ソースおよびドレイン層への炭素注入、 Ｉ１ 注入欠陥のアニール、 Ｋ１ ソース層およびドレイン層のドーピング、 Ｌ１ コンタクトおよび配線システムの製作、 からなることを特徴とする請求の範囲第７項に記載の方法。 10. Ａ２ 前処理されたドープ基板の作製、 Ｂ２ 基板上での厚さ３〜１０ｎｍの薄い熱酸化層の形成、 Ｃ２ ＣＶＤプロセスによる多結晶シリコン層の積層、 Ｆ２ 多結晶シリコンゲート層のドーピング、 Ｇ２ 多結晶シリコンのエッチングによるゲートの形成、 Ｍ２ 酸化層の形成によるゲート層のカバー、 Ｎ２ 酸化層の形成、 Ｏ２ ドープソース層およびドレイン層の選択エピタキシと炭素の添加、 Ｌ２ コンタクトおよび配線システムの作製、 からなることを特徴とする請求の範囲第８項に記載の方法。 11. ゲート層(４)とソース層(３)とドレイン層(２)との作製中に、前記層のう ちの少なくとも１つに、ボロンが１０20ｃｍ-2から１０21ｃｍ-3までの濃度でド ープされることを特徴とする請求の範囲第１０項乃至第１４項に記載の方法。[Procedure of Amendment] Article 184-8, Paragraph 1 of the Patent Act [Submission date] November 30, 1998 (November 30, 1998) [Correction contents]                             Specification              MOSFET and method of manufacturing such a transistor   The present invention relates to a doped silicon source layer, a doped polysilicon gate layer, MOSFET consisting of a silicon drain layer and a layer of such a transistor Silicon source layer, doped polysilicon gate layer and doped silicon drain And a method for fabricating the layer.   In semiconductor manufacturing, the dimensions of components, in particular, operate electrically in different ways Spatial separation of structures decreases with increasing integration density. Transistor operation Interactions between such structures occur because the space to avoid interactions is small. This. Uses very thin gate oxides, flat pn transitions, and short channel lengths Then, the diffusion of electric charges has a considerable effect on the characteristics related to the device.   Literature (Eaglesham, Stolk, Gosma Gossmann, Poate, Applied Physics Letter, Vol. 65, (1 994), p. 2305) describes the silicon produced by the implantation of silicon. Defects are also described as affecting dopant out-diffusion. For example, boron Diffusion of dopants is required in an argon atmosphere instead of a hydrogen atmosphere Can be reduced by performing annealing (see Saito et al., Application Physical Letters, Vol. 68 (1996), p. 1229). But this is Requires acceptance of removal of positive effects of hydrogen annealing, such as surface cleaning You.   German published patent specification DE 43 01 333 A1 describes a collector layer The base layer, the emitter layer, and the emitter connection layer are formed by a single uninterrupted process. The integrated silicon germanium heterobipolar transistors that are stacked A method of making while doping is described. Tiger suitable for use at high frequencies This method of fabricating transistors increases the doping of the base with foreign atoms. This leads to the so-called out-diffusion of dopants at temperatures associated with the extension of the base region. There is a problem of connection. On the other hand, the out-diffusion of dopants Non-uniform manufacturing or increased base resistance. Therefore, at high frequencies Improving the suitability of a transistor for the use of is not possible with this method .   European Patent Application EP 0 568 108 describes the addition of a metal nitride barrier. The prevention of outside diffusion of punts is disclosed. However, this is Requires additional measurement steps and complex process steps.   European Patent Application EP 0 532 361 describes the isolation of trenches with adjacent structural elements. Inter-diffusion prevents dopants from interdiffusion in adjacent structural elements. A method for manufacturing a semiconductor device is disclosed. In this case, increasing the integration density More complex process steps are required for multiple edge trench manufacturing steps You. In addition, further development of each transistor will require gate, drain and source Limited by external diffusion of the punt.   U.S. Pat. No. 5,514,902 discloses the use of nitrogen, fluorine, argon, oxygen, and carbon. Material from the group is used to prevent source, drain, gate Described are MOSFETs placed in the gate layer.   In U.S. Pat. No. 5,189,504, a polycrystalline silicon doped with B or C is disclosed. A MOS structure provided with a gate is described.   European Patent Publication EP 0 717 435 A1 discloses the addition of dopants in semiconductor layers. A method for controlling local diffusion is described.   In DE 44 30 366 A1 EP, a semiconductor device and a method for manufacturing the same Is described.   It is an object of the present invention to overcome the above-mentioned problems of the prior art and to improve In which the external diffusion of the dopant of the M is reduced by 50% or more compared with the conventional MOSFET. The idea is to propose an OSFET. Further, an object of the present invention is to provide such a MOSFE The conventional method for fabricating each layer of T is constructed, and especially, the injection dose and the temperature / time stress. Normal limit complexity conditions for subsequent processes, such as limits on levels It is to reduce. A further object of the invention is to provide a MOSF manufactured in this way. ET, depending on conditions and intended use, Ensure starting voltage is reduced, channel length is reduced and noise levels are reduced That is.   According to the present invention, the above objects have been achieved in at least one of the layers of a transistor, in particular, in a transistor. Silicon source layer, doped polysilicon gate layer and doped silicon drain In a MOSFET having a source layer, a source layer, a gate layer, and a drain layer,18cm-3 From 10twenty onecm-3Induced relative changes in lattice constants incorporated at concentrations up to 5 ・ 10-3An additional electrically inert material, preferably a group IV element, Is achieved by   According to the invention, carbon is used as the electrically inert material. Transi Layers, i.e., polysilicon gate layer, silicon source layer, silicon The rain layer is doped with boron, and the concentration of the dopant is 10%.20cm-3From 10twenty one cm-3And the concentration of carbon is 1018cm-3From 10twenty onecm-3Up to.   The above MOSFET layer is formed by using a doped silicon source layer and a doped polycrystalline silicon layer. The method of the present invention, which is made of a gate layer and a doped silicon drain layer, includes That is, in the drain layer, the gate layer, and the source layer, An electrically inert material, preferably carbon, is applied to the source and drain layers and the gate. At least one of the layers18cm-3From 10twenty onecm-3Up to the concentration, The relative change of the induced lattice constant is 5 · 10-3Less than You.   When carbon is implanted, substantially the following steps are performed.   A1 Preparation of pre-treated doped substrate,   B1 formation of a thin thermal oxide layer having a thickness of 3 to 10 nm on the substrate,   Lamination of polycrystalline silicon layer by C1 CVD process,   D1 Carbon enhancement by injection into the gate layer,   E1 annealing of implantation defects,   F1 polycrystalline silicon gate layer doping,   G1 Fabrication of gate by etching polycrystalline silicon,   Carbon implantation into the H1 source and drain layers,   I1 annealing of implantation defects,   K1 doping of source and drain layers,   Production of L1 contact and wiring system.   Alternatively, the addition of carbon during the selective epitaxial growth of the source and drain layers , Included in the present invention. This is performed substantially by the following process.   A2 Preparation of pre-treated doped substrate,   Forming a thin thermal oxide layer having a thickness of 3 to 10 nm on the B2 substrate,   Lamination of polycrystalline silicon layer by C2 CVD process,   F2 polycrystalline silicon gate layer doping,   G2 Formation of gate by etching of polycrystalline silicon,   Cover the gate layer by forming an M2 oxide layer,   Formation of an N2 oxide layer,   Selective epitaxy of O 2 -doped source and drain layers and addition of carbon,   Production of L2 contact and wiring system.   During the fabrication of the gate, source and drain layers, At least one of these layers contains 10% boron.20cm-3From 10twenty onecm-3Ma Doped at a concentration of   The components of the present invention are described not only in the claims but also in the description and drawings, Each component is a sub-combination by itself or claiming protection Also constitutes a patentable embodiment. Embodiments of the present invention are shown in the drawings. The details are described below. In the drawing,   FIG. 1 is a sectional view of a MOSFET.   FIG. 2 shows the process of manufacturing the layers of the MOSFET.   FIG. 3 shows the process of manufacturing the layers of the MOSFET.   FIG. 1 shows an M having a drain layer 2, a source layer 3, and a p-doped gate layer 4. 1 shows a cross-sectional view of an OSFET. The transistor has a silicon substrate 1 and a gate oxide layer 5, a p-channel 6, a silicon oxide 7, and a contact / wiring system 8 are provided. Have been. Three layers, namely, a drain layer 2, a source layer 3, and a gate layer 4 At least one of which contains 10 carbon atoms;18cm-3From 10twenty onecm-3Contain in concentrations up to . The polycrystalline silicon gate layer 4 contains 1020cm-3From 10twenty one cm-3Doped at concentrations up to. Such a transistor is shown in FIG. It is manufactured by the process. First, B1, silicon oxide SiO having a thickness of 5 nmTwo Of the pre-treated p+-Formed on doped silicon substrate (A1) A crystalline silicon layer is deposited by a CVD process (C1). This silicon layer And a gate layer 4 having a thickness of 100 nm. Next, carbon is deposited on the gate layer 4. 5/1019cm-3(D1), and then implant defects are annealed (D1). E1). The annealing process continues at a constant temperature of 950 ° C. for 30 seconds. this The lattice change induced in this way is 5 · 10-3Is less than. After that, the polycrystalline silicon Boron fluoride BFTwoIs doped (F1), and polycrystalline silicon is For example, an etching process such as plasma etching is performed (G1). MOS of the present invention The concentration of the dopant in the FET is 5 · 1020cm-3It is. Source layer 3 and drain Prior to the doping of the in-layer 2 (K1), carbon is also added to these layers in 5 · 1019cm-3of Concentration (H1), and the resulting defects are annealed at a temperature of 950 ° C. (I1) .   Thereafter, the contact and wiring system 8 is manufactured (L1). In this embodiment, Then, dry etching is performed, and when completed, salicide (Sal (icid; self-aligned silicide) Contact and interconnect system formed Is done.   Another method of the present invention is shown in the block diagram of FIG. The above As with the process, a thin thermal oxidation is applied to the pretreated p+-For doped substrate A2 (B2), a polycrystalline silicon layer having a thickness of about 100 nm is formed by a CVD process. (C2). The resulting silicon oxide SiOTwoThe layers have a thickness 5 nm. Boron fluoride BF for polycrystalline silicon gate layerTwoIs doped ( F2), fabricated by plasma etching (G2). After doping, The concentration of boron in the gate layer of the MOSFET is 5 · 1020cm-3Reach Get The coating layer is produced by being covered with an oxide layer having a thickness of about 50 nm (M2). Security The formation of the protective oxide is continued by plasma etching. Then dope Selective epitaxial growth of the source layer and the drain layer (O2), Added to the taxi phase. After that, boron is added to the source region and the drain region for 5. 1020cm-3At a concentration of Contact and wiring system fabrication (L2). In this embodiment, the contact and The production of wiring and wiring systems is also performed by the dry etching process. 70nm thick salicide contact and wiring system A layer is formed.   In the present invention, a MOSFET and a method for fabricating layers of such a transistor Has been described based on specific examples. However, the present invention is not limited to the detailed description of the embodiments. However, the present invention is not limited to the You.                           The scope of the claims 1. a thin doped silicon source layer, a doped polysilicon gate layer, and a doped A MOSFET having a silicon drain layer,   Transistor layers, that is, a source layer (3), a gate layer (4), and a drain layer ( 2) at least one of which contains 10 carbon atoms;18cm-3From 10twenty onecm-3Up to the concentration And thus the relative change in lattice constant introduced is 5 · 10-3Less than MOSFET to be featured. 2. The polycrystalline gate layer (4) is doped with boron, and the gate layer (4) is doped with boron. Concentration of 1020cm-3From 10twenty onecm-3And the concentration of carbon is 1018cm-3Or Ra 10twenty onecm-32. The MOSFET according to claim 1, wherein . 3. The silicon source layer (3) is doped with boron, and the dopant of the source layer (4) is doped. The concentration of the20cm-3From 10twenty onecm-3And the concentration of carbon is 1018c m-3From 10twenty onecm-32. The method according to claim 1, wherein OSFET. 4. The silicon drain layer (2) is doped with boron and the drain layer (4) is doped. -Punt concentration is 1020cm-3From 10twenty onecm-3And the concentration of carbon is 1018c m-3From 10twenty onecm-32. The method according to claim 1, wherein MOSFET. 5. Silicon drain layer (2) and silicon source layer (3) are doped with boron And the dopant concentration in the two layers is 1020cm-3From 10twenty onecm-3 And the concentration of carbon is 1018cm-3From 10twenty onecm-3Is characterized by The MOSFET according to claim 1, wherein 6. The silicon drain layer (2) and silicon gate layer (4) are doped with boron And the concentration of the dopant in the two layers is 1020cm-3From 10twenty onec m-3And the concentration of carbon is 1018cm-3From 10twenty onecm-3It is characterized by The MOSFET according to claim 1, wherein: 7. The layer of the MOSFET according to claim 1 is combined with a doped silicon source layer. Method using a doped polysilicon gate layer and a doped silicon drain layer. What   Preparation of each layer, namely, drain layer (2), gate layer (4), source layer (3) In the case where carbon is 1018cm-3From 10twenty onecm-3Source layer (3) Added to at least one of the drain layer (2) and the gate layer (4); Is a relative change of 5 · 10-3Less than Method. 8. At least one of the doped source and drain regions is selectively epitaxy. Xalographically grown, carbon is preferably used as an electrically inert material, Is 1018cm-3 From 10twenty onecm-38. The method according to claim 7, wherein the compound is added at a concentration of The method described in. 9. A1 Preparation of pre-treated doped substrate,   B1 formation of a thin thermal oxide layer having a thickness of 3 to 10 nm on the substrate,   Lamination of a polycrystalline silicon layer by C1 CVD process,   D1 Carbon enhancement by injection into the gate layer,   E1 annealing of implantation defects,   F1 polycrystalline silicon gate layer doping,   G1 Fabrication of gate by etching polycrystalline silicon,   Carbon implantation into the H1 source and drain layers,   I1 annealing of implantation defects,   K1 doping of source and drain layers,   Production of L1 contact and wiring system, The method of claim 7, comprising: 10. A2 Preparation of pre-treated doped substrate,   Forming a thin thermal oxide layer having a thickness of 3 to 10 nm on the B2 substrate,   Lamination of polycrystalline silicon layer by C2 CVD process,   F2 polycrystalline silicon gate layer doping,   G2 Formation of gate by etching of polycrystalline silicon,   Cover the gate layer by forming an M2 oxide layer,   Formation of an N2 oxide layer,   Selective epitaxy of O2 doped source and drain layers and addition of carbon;   Production of L2 contact and wiring system, 9. The method according to claim 8, comprising: 11. During fabrication of the gate layer (4), the source layer (3) and the drain layer (2), At least one of them has 10 boron20cm-2From 10twenty onecm-3At concentrations up to The method according to any one of claims 10 to 14, wherein the method is performed.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウルマズト アバス ドイツ連邦共和国 デー―14193 ベルリ ン レゲルシュトラーセ ４ (72)発明者 オステン ハンス−イェルク ドイツ連邦共和国 デー―15299 ミュル ローズ ファザネンヴェーク 19────────────────────────────────────────────────── ─── Continuation of front page    (72) Inventor Urmazut Abbas             Federal Republic of Germany Day-14193 Berlin             N regelstrasse 4 (72) Inventor Osten Hans-Jörg             Germany Day 15299 Mühl             Rose Fasanenweg 19

Claims (1)

【特許請求の範囲】 1. 薄いドープシリコンソース層と、ドープ多結晶シリコンゲート層と、ドープ シリコンドレイン層とを有するＭＯＳＦＥＴであって、 トランジスタの前記層、すなわちソース層（３）、ゲート層（４）、ドレイン 層（２）の少なくとも１つに、電気的不活性材料、好ましくはＩＶ族の元素が１ ０18ｃｍ-3から１０21ｃｍ-3までの濃度で添加され、故に導入される格子の変化 は、５・１０-3未満であることを特徴とするＭＯＳＦＥＴ。 2. 炭素が、電気的不活性材料として使用されることを特徴とする請求の範囲第 １項に記載のＭＯＳＦＥＴ。 3. 多結晶ゲート層（４）にはボロンがドープされ、ゲート層（４）のドーパン トの濃度は１０20ｃｍ-3から１０21ｃｍ-3であり、炭素の濃度は１０18ｃｍ-3か ら１０21ｃｍ-3であることを特徴とする請求の範囲第１項及び第２項に記載のＭ ＯＳＦＥＴ。 4. シリコンソース層（３）にはボロンがドープされ、ソース層（４）のドーパ ントの濃度は１０20ｃｍ-3から１０21ｃｍ-3までであり、炭素の濃度は１０18ｃ ｍ-3から１０21ｃｍ-3までであることを特徴とする請求の範囲第１項及び第２項 に記載のＭＯＳＦＥＴ。 5. シリコンドレイン層（２）にはボロンがドープされ、 ドレイン層（４）のドーパントの濃度は１０20ｃｍ-3から１０21ｃｍ-3であり、 炭素の濃度は１０18ｃｍ-3から１０21ｃｍ-3までであることを特徴とする請求項 第１項及び第２項に記載のＭＯＳＦＥＴ。 6. シリコンドレイン層（２）及びシリコンソース層（３）にはボロンがドープ され、前記２つの層におけるドーパントの濃度は１０20ｃｍ-3から１０21ｃｍ-3 までであり、炭素の濃度は１０18ｃｍ-3から１０21ｃｍ-3であることを特徴とす る請求の範囲第１項及び第２項に記載のＭＯＳＦＥＴ。 7. シリコンドレイン層（２）及びシリコンゲート層（４）にはボロンがドープ され、前記２つの層における前記ドーパントの濃度は１０20ｃｍ-3から１０21ｃ ｍ-3であり、炭素の濃度は１０18ｃｍ-3から１０21ｃｍ-3までであることを特徴 とする請求の範囲第１項及び第２項に記載のＭＯＳＦＥＴ。 8. シリコンゲート層（４）及びシリコンソース層（３）にはボロンがドープさ れ、前記２つの層における前記ドーパントの濃度は１０20ｃｍ-3から１０21ｃｍ-3 であり、炭素の濃度は１０18ｃｍ-3から１０21ｃｍ-3までであることを特徴と する請求の範囲第１項及び第２項に記載のＭＯＳＦＥＴ。 9. シリコンドレイン層（２）とシリコンゲート層（４）とシリコンソース層（ ３）とにはボロンがドープされ、前 記２つの層における前記ドーパントの濃度は１０20ｃｍ-3から１０21ｃｍ-3であ り、炭素の濃度は１０18ｃｍ-3から１０21ｃｍ-3までであることを特徴とする請 求の範囲第１項及び第２項に記載のＭＯＳＦＥＴ。 10. 請求の範囲第１項に記載のＭＯＳＦＥＴの層をドープシリコンソース層と ドープ多結晶シリコンゲート層とドープシリコンドレイン層とで作製する方法で あって、 各層、すなわち、ドレイン層（２）、ゲート層（４）、ソース層（３）の作製 において、さらなる電気的不活性材料、好ましくはＩＶ族の元素が１０18ｃｍ-3 から１０21ｃｍ-3までの濃度でソース層（３）とドレイン層（２）とゲート層（ ４）とのうちの少なくとも１つに添加され、これによって導かれる格子の変化は ５・１０-3未満であることを特徴とする方法。 11. 炭素が、電気的不活性材料として使用され、１０18ｃｍ-3から１０21ｃｍ- 3 までの濃度で注入されることを特徴とする請求の範囲第１０項に記載の方法。 12. ドープソース領域およびドレイン領域の少なくとも１つは、選択的にエピ タキシャル成長され、好ましくは炭素が電気的に不活性材料として使用され、炭 素は１０18ｃｍ-3から１０21ｃｍ-3までの濃度で添加されることを特徴とする請 求の範囲第１０項に記載の方法。 13. Ａ１ 前処理されたドープ基板の作製、 Ｂ１ 基板上に厚さ３〜１０ｎｍの薄い熱酸化層の形成、 Ｃ１ ＣＶＤプロセスによる多結晶シリコン層の積層、 Ｄ１ ゲート層への注入による炭素増強、 Ｅ１ 注入欠陥のアニール、 Ｆ１ 多結晶シリコンゲート層のドーピング、 Ｇ１ 多結晶シリコンのエッチングによるゲートの作製、 Ｈ１ ソースおよびドレイン層への炭素注入、 Ｉ１ 注入欠陥のアニール、 Ｋ１ ソース層およびドレイン層のドーピング、 Ｌ１ コンタクトおよび配線システムの製作、 からなることを特徴とする請求の範囲第１０項及び第１１項に記載の方法。 14. Ａ２ 前処理されたドープ基板の作製、 Ｂ２ 基板上での厚さ３〜１０ｎｍの薄い熱酸化層の形成、 Ｃ２ ＣＶＤプロセスによる多結晶シリコン層の積層、 Ｆ２ 多結晶シリコンゲート層のドーピング、 Ｇ２ 多結晶シリコンのエッチングによるゲートの形成、 Ｍ２ 酸化層の形成によるゲート層のカバー、 Ｎ２ 酸化層の形成、 Ｏ２ ドープソース層およびドレイン層の選択エピタクシと炭素の添加、 Ｌ２ コンタクトおよび配線システムの作製、 からなることを特徴とする請求の範囲第１０項及び第１２項に記載の方法。 15. ゲート層(４)とソース層(３)とドレイン層(２)との作製中に、前記層のう ちの少なくとも１つに、ボロンが１０20ｃｍ-3から１０21ｃｍ-3までの濃度でド ープされることを特徴とする請求の範囲第１０項乃至第１４項に記載の方法。[Claims] 1. a thin doped silicon source layer, a doped polysilicon gate layer, and a doped A MOSFET having a silicon drain layer,   Said layers of the transistor, ie the source layer (3), the gate layer (4), the drain At least one of the layers (2) contains an electrically inert material, preferably a group IV element. 018cm-3From 10twenty onecm-3Changes in the lattice added at concentrations up to and thus introduced Is 5/10-3A MOSFET characterized by being less than. 2. Claims characterized in that carbon is used as an electrically inert material 2. The MOSFET according to claim 1. 3. The polycrystalline gate layer (4) is doped with boron, and the gate layer (4) is doped. Concentration of 1020cm-3From 10twenty onecm-3And the concentration of carbon is 1018cm-3Or Ra 10twenty onecm-3M according to claims 1 and 2, characterized in that: OSFET. 4. The silicon source layer (3) is doped with boron, and the source layer (4) is doped with boron. The concentration of the20cm-3From 10twenty onecm-3And the concentration of carbon is 1018c m-3From 10twenty onecm-3Claims 1 and 2 characterized by the following. 2. The MOSFET according to 1. 5. The silicon drain layer (2) is doped with boron, The dopant concentration of the drain layer (4) is 1020cm-3From 10twenty onecm-3And Carbon concentration is 1018cm-3From 10twenty onecm-3Claims up to 3. The MOSFET according to claim 1 or 2. 6. The silicon drain layer (2) and silicon source layer (3) are doped with boron And the dopant concentration in the two layers is 1020cm-3From 10twenty onecm-3 And the concentration of carbon is 1018cm-3From 10twenty onecm-3Is characterized by The MOSFET according to claim 1 or 2, wherein 7. The silicon drain layer (2) and silicon gate layer (4) are doped with boron And the concentration of the dopant in the two layers is 1020cm-3From 10twenty onec m-3And the concentration of carbon is 1018cm-3From 10twenty onecm-3It is characterized by 3. The MOSFET according to claim 1, wherein: 8. Silicon gate layer (4) and silicon source layer (3) are doped with boron And the concentration of the dopant in the two layers is 1020cm-3From 10twenty onecm-3 And the concentration of carbon is 1018cm-3From 10twenty onecm-3And is characterized by The MOSFET according to claim 1 or 2, wherein 9. Silicon drain layer (2), silicon gate layer (4) and silicon source layer ( 3) is doped with boron The concentration of the dopant in the two layers is 1020cm-3From 10twenty onecm-3In And the carbon concentration is 1018cm-3From 10twenty onecm-3Up to 3. The MOSFET according to claim 1 or claim 2. 10. A layer of the MOSFET according to claim 1 comprising a doped silicon source layer. In the method of making with a doped polysilicon gate layer and a doped silicon drain layer So,   Preparation of each layer, namely, drain layer (2), gate layer (4), source layer (3) Wherein an additional electrically inert material, preferably a Group IV element,18cm-3 From 10twenty onecm-3Source layer (3), drain layer (2) and gate layer ( 4) is added to at least one of 5 ・ 10-3A method characterized by being less than. 11. Carbon is used as an electrically inert material and18cm-3From 10twenty onecm- Three 11. The method according to claim 10, wherein the injection is performed at a concentration of up to. 12. At least one of the doped source and drain regions is selectively epi- Grow axially, preferably using carbon as the electrically inert material, Element is 1018cm-3From 10twenty onecm-3Up to a concentration of 11. The method of claim 10 wherein the method comprises: 13. A1 Preparation of pre-treated doped substrate,   B1 formation of a thin thermal oxide layer having a thickness of 3 to 10 nm on the substrate,   Lamination of polycrystalline silicon layer by C1 CVD process,   D1 Carbon enhancement by injection into the gate layer,   E1 annealing of implantation defects,   F1 polycrystalline silicon gate layer doping,   G1 Fabrication of gate by etching polycrystalline silicon,   Carbon implantation into the H1 source and drain layers,   I1 annealing of implantation defects,   K1 doping of source and drain layers,   Production of L1 contact and wiring system, The method according to claims 10 and 11, wherein the method comprises: 14. A2 Preparation of pre-treated doped substrate,   Forming a thin thermal oxide layer having a thickness of 3 to 10 nm on the B2 substrate,   Lamination of polycrystalline silicon layer by C2 CVD process,   F2 polycrystalline silicon gate layer doping,   G2 Formation of gate by etching of polycrystalline silicon,   Cover the gate layer by forming an M2 oxide layer,   Formation of an N2 oxide layer,   Selective epitaxy of O 2 -doped source and drain layers and addition of carbon,   Production of L2 contact and wiring system, 13. The method according to claim 10, wherein the method comprises: 15. During formation of the gate layer (4), the source layer (3) and the drain layer (2), At least one of them has 10 boron20cm-3From 10twenty onecm-3At concentrations up to The method according to any one of claims 10 to 14, wherein the method is performed.
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