KR100200743B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
PMOS의 게이트 폴리층을 형성하기 위한 반도체 장치 제조 방법이 개시되어 있다. 이는 제 1 전도형의 반도체 기판 상에 게이트 절연막을 형성하는 공정, 제 2 산화막 위에 실란을 소오스 가스로서 사용하여 결정상의 제 1 물질층을 형성하는 공정, 제 1 물질층 위에 디실란을 소오스 가스로서 사용하여 비정질상의 제 2 물질층을 형성하는 공정, 제 2 물질층을 형성한 후에 비정질상의 제 2 물질층을 다결정상으로 변환시키기 위한 열처리 공정, 제 1 물질층과 제 2 물질층 상에 P 형의 불순물을 이온 주입하는 공정, 및 이온 주입 공정 후의 열처리 공정을 구비하는 것을 특징으로 한다. 따라서 제 1 물질층과 제 2 물질층 상에 이온 주입된 P형의 불순물이 열처리 공정동안 확산되는 현상에 의해서 채널 영역에 일어나는 불순물 농도의 변화로 인한 소자의 특성 변화 등의 부작용이 현저히 줄어드는 효과를 가진다.A semiconductor device manufacturing method for forming a gate poly layer of PMOS is disclosed. This process comprises the steps of forming a gate insulating film on a semiconductor substrate of the first conductivity type, forming a first material layer of a crystal phase by using silane as a source gas on the second oxide film, forming disilane as a source gas Forming a second material layer of an amorphous phase, a heat treatment process for converting the amorphous phase of the second material layer into a polycrystal phase, forming a second material layer of amorphous phase on the first material layer and the second material layer using a P- , And a heat treatment step after the ion implantation step. Therefore, the P-type impurities implanted on the first material layer and the second material layer are diffused during the heat treatment process, thereby significantly reducing side effects such as changes in characteristics of the device due to changes in impurity concentration occurring in the channel region I have.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 특히 PMOS의 폴리 게이트(Poly Gate)를 형성하기 위한 반도체 장치 제조 방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing method, and more particularly, to a semiconductor device manufacturing method for forming a poly gate of PMOS.
반도체 장치는 그 목적에 따라 NMOS와 PMOS를 동시에 사용한다. 따라서, PMOS의 경우 소자의 동작 속도를 향상시키기 위해서 카운터(Counter) 이온 주입법(Ion Implantation)을 실시하게 된다. 이 때, 게이트 라인(Line)의 선 폭이 0.5 마이크론(Micrometer) 이상에서는 특이한 문제가 발생하지 않으나, 게이트 라인의 선 폭이 0.5 마이크론(Micrometer) 이하에서는 펀치 트루(Punch Through) 현상이 발생하는 문제가 있다. 이러한 문제는 반도체 장치 제조 방법의 단순화를 위하여 NMOS와 PMOS의 게이트 물질로 N형의 폴리 게이트를 사용하기 때문이다.The semiconductor device uses NMOS and PMOS at the same time for the purpose. Therefore, in the case of the PMOS, counter ion implantation is performed to improve the operating speed of the device. At this time, no particular problem occurs when the line width of the gate line is 0.5 micrometer or more, but when the line width of the gate line is 0.5 micron or less, the punch through phenomenon occurs . This is because the N type poly gate is used as the gate material of the NMOS and the PMOS in order to simplify the manufacturing method of the semiconductor device.
이러한 문제를 해결하기 위하여 PMOS의 경우에는 P형의 폴리 실리콘을 게이트 물질로 사용하고 있으며, PMOS 폴리 게이트는 불순물이 도우핑되지 않은 폴리 실리콘(Silicon)층을 형성한 다음 보론(B) 또는 보론플로라이드(BF2)를 이온 주입하고 열처리 공정을 통하여 어닐링(Annealing)함으로서 형성되어 진다.In order to solve this problem, the PMOS polygate is used as a gate material in the case of PMOS, and the PMOS polygate is formed by forming a polysilicon layer which is not doped with impurities and then forming a boron (B) (BF2) is implanted and annealed through a heat treatment process.
그러나, PMOS 게이트 폴리층에 보론 또는 보론플로라이드를 이온 주입한 후의 열처리 공정 과정에서 발생하는 보론 확산 현상은 채널 영역의 불순물 농도를 변화시키기 때문에 소자의 특성 변화를 유발하게 된다.However, the boron diffusion phenomenon occurring in the annealing process after the ion implantation of boron or boron fluoride into the PMOS gate poly layer changes the impurity concentration in the channel region, thereby causing a change in characteristics of the device.
따라서, 이러한 보론 확산 현상을 억제하기 위한 반도체 장치 제조의 새로운 방법이 필요하게 되었다.Accordingly, there is a need for a new method of manufacturing a semiconductor device for suppressing such boron diffusion phenomenon.
도 1a 내지 도 1d는 종래의 PMOS 폴리 게이트의 제조 방법을 설명하기 위해 도시한 단면도들이다.FIGS. 1A to 1D are cross-sectional views illustrating a method of manufacturing a conventional PMOS poly gate.
도 1a는 반도체 기판(10) 상에, 제 1 산화막(20), 질화막(30), 및 제 2 산화막(40)을 차례로 형성하여 ONO 절연막(37)을 형성하는 공정을 도시한 단면도이다.도 1b는 ONO 절연막(37) 상에 제 1 폴리 실리콘층(50)을 형성하는 공정을 도시한 단면도로서, 이 공정은 ONO 절연막(37) 상에 실란(SiH4) 가스(Gas)를 소오스(Source) 가스로서 사용하여 결정상(Crystal Phase)의 제 1 폴리 실리콘층(50)을 형성한다. 이 때, 침적 온도는 620 ℃를 이용한다. 도 1c는 제 1 폴리 실리콘층(50) 상에 제 2 폴리 실리콘층(60)을 형성하는 공정을 도시한 단면도로서, 이 공정은 제 1 폴리 실리콘층(50) 상에 인 시튜(In-Situ)로 실란가스를 소오스 가스로서 그대로 사용하여 비정질(Amorphous Phase)의 제 2 폴리 실리콘층(60)을 500 ℃ 내지 570 ℃의 온도에서 침적하여 형성한다. 도 1d는 제 2 폴리 실리콘층(60)의 열처리 공정을 도시한 단면도로서, 이는 비정질의 제 2 폴리 실리콘층(60)을 보다 큰 그레인 사이즈(Grain Size)를 갖는 다결정상의 제 2 폴리 실리콘층(65)으로 바꾸기 위한 것이다. 제 1 내지 제 2 폴리 실리콘층들(50,65) 상에 P형의 폴리 게이트를 형성하기 위하여 보론 또는 보론플로라이드를 이온 주입하여 후속 열처리 공정을 통하여 어닐링 한다. 열처리 공정 과정 동안 제 1 내지 제 2 폴리 실리콘층들(50,65)에 이온 주입된 보론 또는 보론플로라이드의 확산 현상은 폴리 실리콘의 결정 경계를 경유하여 일어난다. 그러므로 결정상의 제 1 폴리 실리콘층(50)과 그레인 사이즈가 큰 다결정질의 제 2 폴리 실리콘층(65)이 적층되어 폴리 게이트를 형성하고 있는 구조에서는 보론 또는 보론플로라이드의 확산 거리가 길어짐으로 해서 보론 또는 보론플로라이드의 확산 현상이 현저히 줄어들게 된다. 따라서 보론 또는 보론플로라이드의 확산 현상에 의해서 채널 영역에 일어나는 불순물 농도의 변화로 인한 소자의 특성 변화 등의 부작용이 현저히 줄어들게 된다.1A is a cross-sectional view showing a step of forming an ONO insulating film 37 by sequentially forming a first oxide film 20, a nitride film 30 and a second oxide film 40 on a semiconductor substrate 10. 1b is a cross-sectional view showing a step of forming a first polysilicon layer 50 on the ONO insulating film 37. This step is a step of forming a source of SiH4 gas on the ONO insulating film 37, Is used as a gas to form a first polysilicon layer 50 of a crystal phase. At this time, the deposition temperature is 620 占 폚. 1C is a cross-sectional view illustrating a process of forming a second polysilicon layer 60 on a first polysilicon layer 50, which process includes forming an In-Situ ) Is formed by immersing the second polysilicon layer 60 of amorphous phase at a temperature of 500 ° C to 570 ° C by using the silane gas as the source gas as it is. FIG. 1D is a cross-sectional view illustrating a heat treatment process of the second polysilicon layer 60, which includes depositing the amorphous second polysilicon layer 60 on a polycrystalline second polysilicon layer (not shown) having a larger grain size 65). Boron or boron fluoride is implanted through a subsequent heat treatment process to form a P-type poly gate on the first and second polysilicon layers 50 and 65. Diffusion phenomena of boron or boron fluoride ion-implanted into the first to second polysilicon layers 50 and 65 during the heat treatment process occur via the crystal boundary of polysilicon. Therefore, in the structure in which the first polysilicon layer 50 of the crystal phase and the second polysilicon layer 65 of the large grain size are stacked to form the poly gate, the diffusion distance of boron or boron fluoride becomes long, Or the diffusion phenomenon of boron fluoride is remarkably reduced. Therefore, the side effect such as the change of the characteristics of the device due to the change of the impurity concentration occurring in the channel region due to the diffusion phenomenon of boron or boron fluoride is remarkably reduced.
그러나, 비록 결정질의 제 1 폴리 실리콘층(50)과 다결정질의 제 2 폴리 실리콘층(65)으로써 구성되어 있는 폴리 게이트의 구조를 사용한다고 하더라도 종래의 폴리 게이트 공정 방법으로는 보론 또는 보론플로라이드의 확산 현상을 무시할 수가 없게 된다. 그러므로 보론 또는 보론플로라이드의 확산 현상을 최소화하기 위해서는 보론 또는 보론플로라이드의 확산 거리를 최대화할 수 있는 구조를 가지는 폴리 게이트 공정 방법의 필요성이 있게 되는 것이다.However, even if the structure of the poly gate composed of the crystalline first polysilicon layer 50 and the polycrystalline second polysilicon layer 65 is used, conventional polygate processing methods may use boron or boron fluoride The diffusion phenomenon can not be ignored. Therefore, there is a need for a polygate process method having a structure capable of maximizing the diffusion distance of boron or boron fluoride in order to minimize diffusion phenomena of boron or boron fluoride.
따라서, 본 발명의 목적은 상기 필요성을 충족시키기 위하여 PMOS 폴리 게이트를 형성하기 위한 반도체 장치 제조 방법에 있어서 P형의 폴리 게이트의 형성 시에 발생하는 보론 또는 보론플로라이드의 확산 현상을 최소로 줄일 수 있는 반도체 장치 제조 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device for forming a PMOS poly gate in order to meet the above-mentioned need, and to minimize the diffusion phenomenon of boron or boron fluoride generated in forming a P- And a method for manufacturing the semiconductor device.
도 1a 내지 도 1d는 종래의 PMOS 폴리 게이트의 제조 방법을 설명하기 위해 도시한 단면도들이다.FIGS. 1A to 1D are cross-sectional views illustrating a method of manufacturing a conventional PMOS poly gate.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 PMOS 폴리 게이트의 제조 방법을 설명하기 위해 도시한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a PMOS poly gate according to an embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 PMOS 폴리 게이트의 제조 방법을 설명하기 위해 도시한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a PMOS poly gate according to another embodiment of the present invention.
상기 목적을 달성하기 위한 PMOS의 게이트 폴리층을 형성하기 위한 반도체 장치 제조 방법은 제 1 전도형의 반도체 기판 상에 제 1 산화막, 질화막, 및 제 2 산화막을 차례로 형성하는 공정, 제 2 산화막 위에 실란을 소오스 가스로서 사용하여 결정상의 제 1 물질층을 형성하는 공정, 제 1 물질층 위에 디실란을 소오스 가스로서 사용하여 비정질상의 제 2 물질층을 형성하는 공정, 제 2 물질층을 형성한 후에 비정질상의 제 2 물질층을 다결정상으로 변환시키기 위한 열처리 공정, 제 1 물질층과 제 2 물질층 상에 P 형의 불순물을 이온 주입하는 공정, 및 이온 주입 공정 후의 열처리 공정을 구비하는 것을 특징으로 한다.A method of fabricating a semiconductor device for forming a gate poly layer of a PMOS for achieving the above object includes a step of sequentially forming a first oxide film, a nitride film, and a second oxide film on a semiconductor substrate of a first conductivity type, Forming a second material layer of an amorphous phase by using disilane as a source gas on the first material layer, forming a second material layer of an amorphous phase on the first material layer using an amorphous phase A step of implanting P-type impurities on the first material layer and the second material layer, and a heat treatment step after the ion implantation step .
이어서 첨부한 도면을 참조하여 본 발명에 대하여 자세히 설명하기로 한다.The present invention will now be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 PMOS 폴리 게이트의 제조 방법을 설명하기 위해 도시한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a PMOS poly gate according to an embodiment of the present invention.
도 2a는 반도체 기판(10) 상에, 제 1 산화막(20), 질화막(30), 및 제 2 산화막(40)을 차례로 형성하여 ONO 절연막(37)을 형성하는 공정을 도시한 단면도이다. 도 2b는 ONO 절연막(37) 상에 제 1 물질층(100)을 형성하는 공정을 도시한 단면도로서, ONO 절연막(37) 상에 실란(SiH4) 가스를 소오스 가스로서 사용하여 결정상의 제 1 물질층(100), 예컨대 제 1 폴리 실리콘막을 형성한다. 이 때, 침적 온도는 620 ℃ 이상의 온도를 이용한다. 도 2c는 제 1 물질층(100) 상에 제 2 물질층(110)을 형성하는 공정을 도시한 단면도로서, 제 1 물질층(100) 상에 디실란(Si2H6) 가스를 소오스 가스로서 사용하여 비정질의 제 2 물질층(110), 예컨대 제 2 폴리 실리콘막을 450 ℃ 내지 550 ℃의 온도에서 침적하여 형성한다. 도 2d는 제 2 물질층(110)의 열처리 공정을 도시한 단면도로서, 비정질의 제 2 절연층(110)을 보다 큰 그레인 사이즈를 갖는 다결정질의 제 2 물질층(120)으로 바꾸기 위한 것이다. 이 때 열처리 공정은 600 ℃ 내지 800 ℃에서 장시간 이루어진다. 그리고 P형의 폴리 게이트를 형성하기 위하여 결정상의 제 1 물질층(100)과 다결정질의 제 2 물질층(120) 상에 보론 또는 보론플로라이드를 이온 주입하여 후속 열처리 공정을 통하여 어닐링 한다. 여기서, 디실란 가스를 소오스 가스로서 사용하여 침적하고 열처리 과정을 통과하여 형성된 다결정질의 제 2 물질층(120)은 실란 가스를 소오스 가스로서 사용하여 형성된 층보다 더 큰 그레인 사이즈를 가진다. 따라서, 보론 또는 보론플로라이드의 확산 거리가 더욱 길어짐으로 해서 보론 또는 보론플로라이드의 확산 현상이 더욱 현저히 줄어들게 되고 따라서 채널 영역에 일어나는 불순물 농도의 변화로 인한 소자의 특성 변화 등의 부작용이 더욱 현저히 줄어들게 된다.2A is a cross-sectional view showing a step of forming an ONO insulating film 37 by sequentially forming a first oxide film 20, a nitride film 30, and a second oxide film 40 on a semiconductor substrate 10. 2B is a cross-sectional view illustrating a process of forming a first material layer 100 on the ONO insulating film 37. In this process, a silane (SiH4) gas is used as a source gas on the ONO insulating film 37, Layer 100, e.g., a first polysilicon film. At this time, the deposition temperature is 620 DEG C or higher. 2C is a cross-sectional view illustrating a process of forming a second material layer 110 on a first material layer 100 using a disilane (Si 2 H 6) gas as a source gas on the first material layer 100 An amorphous second material layer 110, such as a second polysilicon film, is formed by deposition at a temperature of 450 캜 to 550 캜. 2D is a cross-sectional view illustrating a heat treatment process of the second material layer 110 for converting the amorphous second insulating layer 110 into a polycrystalline second material layer 120 having a larger grain size. At this time, the heat treatment process is performed at 600 to 800 占 폚 for a long time. Then, boron or boron fluoride is ion-implanted on the first material layer 100 of the crystal phase and the second material layer 120 of the polycrystalline material to form a P-type poly gate, and annealed through a subsequent heat treatment process. Here, the polycrystalline second material layer 120, which is formed by depositing disilane gas as a source gas and passing through the heat treatment process, has a larger grain size than a layer formed by using silane gas as a source gas. Therefore, the longer the diffusion distance of boron or boron fluoride is, the more remarkably the diffusion phenomenon of boron or boron fluoride is significantly reduced, and the side effects such as the change of characteristics of the device due to the change of the impurity concentration occurring in the channel region are further remarkably reduced do.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 PMOS 폴리 게이트의 제조 방법을 설명하기 위해 도시한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a PMOS poly gate according to another embodiment of the present invention.
도 3a는 반도체 기판(10) 상에, 제 1 산화막(20), 질화막(30), 및 제 2 산화막(40)을 차례로 형성하여 ONO 절연막(37)을 형성하는 공정을 도시한 단면도이다. 도 3b는 ONO 절연막(37) 상에 제 1 물질층(100)을 형성하는 공정을 도시한 단면도로서, 이 공정은 ONO 절연막(37) 상에 실란(SiH4) 가스를 소오스 가스로서 사용하여 결정상의 제 1 물질층(100), 예컨대 제 1 폴리 실리콘막을 형성한다. 이 때, 침적 온도는 620 ℃ 이상의 온도를 이용한다. 도 3c는 제 1 물질층(100) 상에 제 2 물질층(110)을 형성하는 공정을 도시한 단면도로서, 이 공정은 제 1 물질층(100) 상에 디실란(Si2H6) 가스를 소오스 가스로서 사용하여 비정질의 제 2 물질층(110), 예컨대 제 2 폴리 실리콘막을 450 ℃ 내지 550 ℃의 온도에서 침적하여 형성한다. 이 때, 제 1 물질층(100) 상에 인 시튜로 불순물을 도우핑 하여 불순물이 도우핑된 제 2 물질층(110)을 형성한다. 이때 불순물을 도우핑하기 위해 서는 포스핀(PH3), 아신(AsH3), 질소(N2)나 헬륨(He)으로 희석된 포스핀, 및 질소(N2)나 헬륨(He)으로 희석된 아신을 사용한다. 도 3d는 제 2 물질층의 열처리 공정을 도시한 단면도로서, 비정질의 제 2 물질층(110)이 다결정질의 제 2 물질층(140)으로 변환된다(도 3d). 이 때 열처리 공정은 600 ℃ 내지 800 ℃에서 장시간 이루어진다. 결정상의 제 1 물질층(100)과 불순물이 도우핑된 다결정질의 제 2 물질층(140) 상에 PMOS의 폴리 게이트를 형성하기 위하여 제 2 물질층(140)에 주입되어 있는 N형의 불순물의 농도보다 충분히 높은 보론 또는 보론플로라이드를 이온 주입하여 후속 열처리 공정을 통하여 어닐링 한다. 이때 불순물이 도우핑된 비정질의 제 2 절연층(110)을 형성 후 열처리 공정과정 동안, 인 시튜 도우핑되어있는 불순물들이 결정 경계를 따라 확산되는 드레그(Drag) 효과 때문에 결과적으로 형성되는 다결정질의 제 2 물질층(140)의 결정 크기가 극대화 되게 된다. 따라서, 보론 또는 보론플로라이드의 확산 거리가 최대로 길어짐으로 해서 보론 또는 보론플로라이드의 이온 주입후의 열처리 과정 동안의 확산 현상이 최소화되고 따라서 채널 영역에 일어나는 불순물 농도의 변화로 인한 소자의 특성 변화 등의 부작용이 최대로 줄어들게 된다.3A is a cross-sectional view showing a step of forming an ONO insulating film 37 by sequentially forming a first oxide film 20, a nitride film 30, and a second oxide film 40 on a semiconductor substrate 10. 3B is a sectional view showing a process of forming the first material layer 100 on the ONO insulating film 37. This process is a process in which a silane (SiH4) gas is used as a source gas on the ONO insulating film 37, A first material layer 100, e.g., a first polysilicon film, is formed. At this time, the deposition temperature is 620 DEG C or higher. 3C is a cross-sectional view illustrating a process of forming a second material layer 110 on the first material layer 100. This process is a process in which disilane (Si 2 H 6) gas is introduced into the first material layer 100 through a source gas To form an amorphous second material layer 110, such as a second polysilicon film, at a temperature of 450 캜 to 550 캜. At this time, in situ impurities are doped on the first material layer 100 to form a second material layer 110 doped with impurities. Phosphine (PH3), ash3, nitrogen (N2) or helium (He) diluted with phosphine, and asynil diluted with nitrogen (N2) or helium (He) are used to dope the impurities. do. FIG. 3D is a cross-sectional view illustrating a heat treatment process of the second material layer, in which an amorphous second material layer 110 is converted into a polycrystalline second material layer 140 (FIG. 3D). At this time, the heat treatment process is performed at 600 to 800 占 폚 for a long time. Type impurity implanted into the second material layer 140 to form a poly gate of the PMOS on the crystalline first material layer 100 and the impurity-doped polycrystalline second material layer 140 Boron or boron fluoride, which is sufficiently higher than the concentration, is ion implanted and annealed through a subsequent heat treatment process. At this time, the amorphous second insulating layer 110 doped with impurities is formed, and during the heat treatment process, a polycrystalline material, which is formed as a result of a drag effect that diffuses in- 2 material layer 140 is maximized. Therefore, the diffusion length of the boron or boron fluoride is maximized to minimize the diffusion phenomenon during the heat treatment process after the ion implantation of the boron or boron fluoride, and consequently to change the characteristics of the device due to the change of the impurity concentration in the channel region The side effects of the drug will be minimized.
본 발명은 PMOS의 폴리 게이트를 형성하기 위한 반도체 장치 제조 방법에 있어서, 폴리 실리콘층을 결정 크기가 작은 제 1 절연층과 결정 크기가 큰 제 2 절연층으로써 적층되어 있는 구조를 가지고 또한 제 2 절연층의 결정 크기를 최대화할 수 있는 제조 방법을 사용함으로써 폴리 실리콘층에 이온 주입된 보론 또는 보론플로라이드의 열처리 공정에 의한 확산 현상을 최대로 방지할 수 있는 효과를 가진다. 따라서 P형의 폴리 게이트를 형성할 때, 채널 영역에 일어나는 불순물 농도의 변화로 인한 소자의 특성 변화 등의 부작용을 최대로 줄일 수 있는 효과를 가진다.A method of manufacturing a semiconductor device for forming a poly gate of a PMOS, the method comprising: forming a polysilicon layer by stacking a first insulating layer having a small crystal size and a second insulating layer having a large crystal size; It is possible to maximally prevent the diffusion phenomenon due to the annealing process of the boron or boron fluoride ion-implanted in the polysilicon layer by using the manufacturing method capable of maximizing the crystal size of the layer. Therefore, when a P-type poly gate is formed, side effects such as a change in characteristics of a device due to a change in impurity concentration occurring in the channel region can be minimized.
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