JP2001502513A - 非固定バッファサイズを使用する通信システム - Google Patents

Abstract

(57)【要約】 新規なバッファベースの全二重通信システムを実現するための装置および方法を開示する。開示される発明は、プロセッサリソースの激しい奪い合いが通常に存在するネイティブ信号処理システム、たとえば多重タスク処理オペレーティングシステムを実行するシステムで特に有用である。本発明の通信システムは、レシーバ（３４）、トランスミッタ（３２）、ＣＯＤＥＣ（６２）および電話ハイブリッド（６４）を含む。システムの主要部品は、入力ビットの集合からなる入力サンプルのバッファに対して作動する。通信システムは、出力ビットの集合からなる出力サンプルのバッファを生成するように作動する。本発明は、新規なバッファサイズ変動機構を使用して、一方でのバッファ遅延およびプロセッサ期間と、他方での割込み待ち時間およびプロセッサ可使性に対する寛容性との間のトレードオフを最適化する。小さなバッファは、短い処理時間に加えて短く正確な応答時間を通信システムに提供する。

Description

【発明の詳細な説明】 非固定バッファサイズを使用する通信システム 発明の分野 本発明は、通信システムに関し、特に、ネイティブ信号処理を利用するモデム に関する。 発明の背景 従来の全二重通信システムは通常、専用ハードウェアを使用して実現される。 一般的なモデムは、その中枢にあるデジタル信号プロセッサ（ＤＳＰ）集積回路 （ＩＣ）、ランダムアクセスメモリ（ＲＡＭ）、デジタル／アナログ変換器（Ｄ ／Ａ）、アナログ／デジタル変換器（Ａ／Ｄ）、及びデータアクセス装置（ＤＡ Ａ）を含む。モデムは通常、バスインタフェース回路を介してホストコンピュー タバスに結合される。ホストコンピュータの中央処理装置（ＣＰＵ）が、モデム を介して伝送するためのデータを生成し、モデムによって受信されたデータを受 ける。 上述したタイプのようなＤＳＰベースのモデムは一般に、入力Ａ／Ｄ変換器か らの比較的少数のサンプルを処理し、Ｄ／Ａ変換器に出力するための同様な少数 のサンプルを生成することによって作動する。これらのシステムは、具体的な実 現態様に依存して、「サンプル単位」ベースまたは「記号（シンボル）単位」ベ ースで作動するといわれている。入力がほぼ即座に処理されるため、このような 方式は、遅延時間が少ないという利点を有している。しかし、これらの方式は、 通常は専用ＤＳＰによって提供される非常に高い演算能力を要する。 ある種のモデムは非常に高性能であるが、それらは、含まれる専用ＤＳＰハー ドウェアのせいで比較的高価でもある。したがって、パーソナルコンピュータ産 業における最近の傾向は、さらなる処理ハードウェアを必要とすることなく、内 蔵された汎用ＣＰＵを利用することによってモデムを実現することである。これ は、モデムが、システムによって同じ処理装置上で実行される他のタスクとＣＰ Ｕ時間を共用することを要求する。典型的なコンピュータＣＰＵでは、共用は、 オペレーティングシステムによって「タイムスライス」ベースで管理される。各 スライスの間に異なるタスクが実行される。タスク実行は、現在の時間スライス の終了を示す周期タイマまたは何らかのイベント（たとえばデータのサンプルの 入手）の発生を示す他のハードウェア装置（たとえばＡ／Ｄ変換器）によって生 じる割込みによって先取りすることができる。 割込み機構は、現在実行されているタスクを、可能な限りわずかな時間で、割 込みを取り扱うタスクに切り換えるように設計されているが、実際には、割込み が実際に取り扱われるまでに実質的な時間を要することがある。時間遅延は、ハ ードウェア遅延、コンピュータシステム中の多数の割込みソースまたは他の割込 みよりも優先して与えられる特定の割込みによって生じ得る。割込み誘発の実際 の発生と、割込みハンドラルーチンの実行の開始との間の期間を「割込み待ち時 間」と定義する。ＰＣ環境における典型的な割込み待ち時間は０〜５ｍｓの範囲 である。しかし、ＰＣ環境では、実行中のプログラムが所定時間内に制御を譲る という保証はない。挙動のよいプログラムは、過度な期間にわたってＣＰＵを独 占することはないと期待することができるが、タスクの中には、比較的長期間Ｃ ＰＵリソースを保持するものもある。 したがって、‘リアルタイム’の作動要件を満たすためには、各サンプル（ま たは記号）のモデムタスクを実行し、次のサンプル（記号）が到着する前にその 実行を完了しなければならないため、従来のＤＳＰベースのモデムをそのままに ネイティブ信号処理（ＮＳＰ）環境に移すのはかなり問題である。サンプル（ま たは記号）到着とモデム起動との間の時間を最少限にするために、直接的な実現 態様は、各サンプル（すなわち記号）の到着をもって割込みを生成することであ ろう。このような実現態様では、リアルタイム制約は、解消するにはあまりに困 難であり、長い割込み待ち時間のせいでモデムルーチンを時間どおり実行するこ とはできず、それがデータ損失をもたらすおそれがある。この問題は、モデムル ーチンを、１個のサンプルだけに対してではなく、サンプルのバッファに対して 作動するように設計することによって解消することができる。サンプルのバッフ ァは、モデムルーチンの連続呼出しの間の期間がより長いことを意味する。この 場合のリアルタイム要件は、入力されたサンプルのバッファを処理し、送信する ための出力バッファを生成するための時間が、同じサイズのバッファを受信／送 信するのに要する時間よりも少ないことである。 しかし、対バッファ作動方式は、その問題の重大さがそのとき使用中のバッフ ァサイズに比例するという新たな問題を呈する。モデムデータの処理におけるバ ッファの使用は、並行に実行されている他のタスクを妨害する。対話型処理は通 常、割込み駆動され、割込みルーチンまたは割込みによって誘発される前景(for eground)タスクとして実行される。そのようなタスクは、同じく割込みルーチン または高優先順位タスクとして実行されるモデムルーチンの長い実行時間のせい で、顕著な遅延を被る可能性がある。たとえば、わずか１０msのモデムルーチン 実行時間が、マウスまたは他のポインティングデバイスのぎこちない動きを生じ させる。 対バッファ作動方式はまた、バッファ全体が受信されてはじめて処理される、 早い時期に受信されてバッファの先頭に配置されたサンプルによる、固有の時間 遅延の欠点を抱えている。この時間遅延の欠点が、サンプル処理時間および接続 の他端にあるモデムからの特定の信号に応答する時間に対して厳しい期間的制約 を課す高速データポンピングモデム規格、たとえばＩＴＵ Ｖ．３２bisおよび Ｖ．３４の障害となる。これらの信号は主にモデム接続開始時に伝送される。ま た、たとえば遠隔対話型アプリケーションにおけるように、伝送されるデータが 速やかな応答を要求する場合には、長い処理待ち時間が欠点である。 発明の概要 本発明は、ＮＳＰベースの全二重通信システムの実現態様において上述した問 題を軽減するために開発された。これらの問題は、割込み、オペレーティングシ ステム、及び他のタスク関連待ち時間に対して耐性であり、かつ、長期間ＣＰＵ を独占して他のタスクにとって長い待ち時間を生じさせることのない必要性を含 む。 本発明は、バッファのサイズを動的に変更することにより、上記で論じた問題 に対処する。バッファのサイズは、所定の範囲内で変更することができる。通信 システムは、その定常状態では、短くて正確な処理応答時間を提供する短いバッ ファを使用する。しかし、ＣＰＵがモデムルーチンを実行することができないと き（すなわち、ＣＰＵが他のタスクで忙しいとき）、バッファサイズは、モデム タスクをオペレーティングシステム待ち時間およびＣＰＵ負荷スパイクに対して 耐性にするため、可能な最少量だけ動的に増大される。バッファサイズは、シス テム性能が増加が必要であると命じるときだけ増大される。したがって、ＣＰＵ に対する負荷を最適化するのに有効な、応答時間と処理時間との一定の均衡が得 られる。 本発明のもう一つの目的は、所望の遅延期間にしたかってサンプルバッファの サイズを変更することができるシステムを提供することである。 加えて、本発明によって教示される動的バッファ変更は、いかなるデータ損失 をも生じさせない。バッファサイズの変更は、データの損失なしで、滑らかかつ 整合的に起こる。本明細書で使用する整合性とは、入力または出力されるいかな るサンプルをも損失または廃棄しないことをいう。 本発明は、新規なバッファベースの全二重通信システムを実現するための装置 および方法を開示する。開示される発明は、プロセッサリソースの激しい奪い合 いが通常に存在するネイティブ信号処理システム、たとえば多重タスク処理オペ レーティングシステムを実行するシステムで特に有用である。本発明の通信シス テムは、レシーバ、トランスミッタ、ＣＯＤＥＣおよび電話ハイブリッドを含む 。システムの主要部品は、入力ビットの集合からなる入力サンプルのバッファに 対して作動する。通信システムは、出力ビットの集合からなる出力サンプルのバ ッファを生成するように作動する。本発明は、新規なバッファサイズ変動機構を 使用して、一方でのバッファ方式遅延および処理期間と、他方での割込み待ち時 間およびプロセッサ可使性に対する寛容性との間のトレードオフを最適化する。 小さなバッファは、短い処理時間に加えて短く正確な応答時間を通信システムに 提供する。ＣＰＵが利用できない間に伝送されるスペアまたは擬似サンプルの大 きなバッファの使用は、バッファアンダーランの可能性を減らし、それにより、 モデムルーチンにおける信号処理機能が実行される正確な時間を決定する際に、 より大きな余裕をオペレーティングシステムに与える。このようにして、遅延時 間 は最少限に保持され、データは損失も破壊もされない。スペアサンプルを生成す るためにサイレンスまたは擬似ビットを使用する概念は、スペアサンプルによっ て生じるさらなる遅延を、それらが伝送されないならばそれらを無効にすること によって、除去することを可能にする。これは、信号の整合性を失うことなく達 成される。 このように本発明によると、トランスミッタと、長さＬ２を有する送信サンプ ルバッファと、レシーバと、長さＬ２を有する受信サンプルバッファとを有し、 コンピュータ内でＬ１サンプル時間ごとに割込みベースで作動する通信システム で、送信および受信サンプルバッファの長さを動的に変更する方法として、直前 の割込み発生以後に送信された、Ｌと定義される送信サンプルの数を決定するス テップと、受信バッファからＬの新規サンプルを抽出するステップと、Ｌの新規 サンプルを使用してレシーバを作動させるステップと、トランスミッタを作動さ せ、Ｌの新規サンプルを生成するステップとを含む方法が提供される。 また、本発明によると、トランスミッタと、長さＬ２を有する送信サンプルバ ッファと、レシーバと、長さＬ２を有する受信サンプルバッファとを有し、コン ピュータ内でＬ１サンプル時間ごとに割込みベースで作動する通信システムで、 サンプルバッファの長さを動的に変更する方法として、直前の割込み発生以後に 送信された、Ｌと定義される送信サンプルの数を決定するステップと、受信バッ ファからＬの新規サンプルを抽出するステップと、Ｌの新規サンプルを使用して レシーバを作動させるステップと、直前の割込み発生から現在の割込みに対応す る現在の処理の終了までに送信される、Ｌ３と定義される送信サンプルの数を決 定するステップと、トランスミッタを作動させて、ＬおよびＬ３にしたがってＬ の新規サンプルおよび擬似サンプルを生成するステップと、送信バッファ中に以 前から記憶されているが、送信されなかった擬似サンプルをＬの新規サンプルお よび擬似サンプルで上書きするステップと、Ｌの新規サンプルを送信するステッ プと、次の割込みが遅延される場合に擬似サンプルを送信するステップとを含む 方法か提供される。 加えて、本発明の方法はさらに、処理サイクルと処理サイクルとの間でトラン スミッタの少なくとも一つの中間状態を維持するステップをさらに含む。また、 トランスミッタを作動させるステップの間に生成される擬似サンプルはサイレン スに対応する。 さらに、本発明によると、ホストコンピュータを通信回線に接続するための、 ホストコンピュータ内でＬ１サンプル時間ごとに割込みベースで作動するホスト コンピュータベースの通信システムとして、送信すべき記号をデータソースから 生成するための、データソースに結合されたトランスミッタと、トランスミッタ によって生成されたデータを記憶するための、長さＬ２を有する送信サンプルバ ッファと、トランスミッタによって生成されたデジタル記号データを、通信回線 を介して送信するためのアナログ形態に変換するためのデジタル／アナログ手段 と、通信回線を介して受信されたアナログ記号データをデジタル形態に変換する ためのアナログ／デジタル手段と、アナログ／デジタル手段によって生成された データを記憶するための、長さＬ２を有する受信サンプルバッファと、レシーバ から受信されたデジタル記号データからデジタルデータを生成するためのレシー バと、直前の割込み発生以後に送信された、Ｌと定義される送信サンプルの数を 決定し、受信バッファからＬの新規サンプルを抽出するための手段と、Ｌの新規 サンプルを使用してレシーバを作動させ、トランスミッタを作動させ、Ｌの新規 サンプルを生成するための手段とを有するシステムが提供される。 また、本発明によると、ホストコンピュータを通信回線に接続するための、ホ ストコンピュータ内でＬ１サンプル時間ごとに割込みベースで作動するホストコ ンピュータベースの通信システムであって、送信すべき記号をデータソースから 生成するための、データソースに結合されたトランスミッタと、トランスミッタ によって生成されたデータを記憶するための、長さＬ２を有する送信サンプルバ ッファと、トランスミッタによって生成されたデジタル記号データを、通信回線 を介して送信するためのアナログ形態に変換するためのデジタル／アナログ手段 と、通信回線を介して受信されたアナログ記号データをデジタル形態に変換する ためのアナログ／デジタル手段と、アナログ／デジタル手段によって生成された データを記憶するための、長さＬ２を有する受信サンプルバッファと、レシーバ から受信されたデジタル記号データからデジタルデータを生成するためのレシー バと、直前の割込み発生以後に送信された、Ｌと定義される送信サンプルの数を 決定し、受信バッファからＬの新規サンプルを抽出するための手段と、Ｌの新規 サンプルを使用してレシーバを作動させるための手段と、直前の割込み発生から 現在の割込みに対応する現在の処理の終了までに送信される、Ｌ３と定義される 送信サンプルの数を決定するための手段と、トランスミッタを作動させて、Ｌお よびＬ３にしたがってＬの新規サンプルおよび擬似サンプルを生成するための手 段と、送信バッファ中に以前から記憶されているが、送信されなかった擬似サン プルをＬの新規サンプルおよび擬似サンプルで上書きするための手段と、Ｌの新 規サンプルを送信し、次の割込みが遅延される場合に擬似サンプルを送信するた めの手段とを含むシステムが提供される。 図面の簡単な説明 以下、添付図面を参照しながら本発明の一例を説明する。 図１は、本発明の通信システムに使用されるモデムの機能的概要を示す高レベ ル機能ブロック図である。 図２は、ホストコンピュータに接続された本発明のネイティブ信号処理（ＮＳ Ｐ）モデムを示す高レベルブロック図である。 図３は、本発明の第一のバッファサイズ変動方法の、タイムスライスの順序付 けに対する受信、処理および送信のステップを示す。 図４は、本発明の通信システムで使用されるバッファのサイズを動的に変更す る第一の方法を示す高レベルフローチャートである。 図５は、本発明の第二のバッファサイズ変動方法の、タイムスライスの順序付 けに対する受信、処理および送信のステップを示す。 図６は、本発明の通信システムで使用されるバッファのサイズを動的に変更す る第二の方法を示す高レベルフローチャートである。 発明の実施の形態 本明細書を通じて使用する「待ち時間」とは、割込みの発生と、割込みルーチ ンの実際の開始との間の待ち時間をいう。「遅延」とは、ある時点から別の時点 までの、通常はシステムのハードウェアおよび／またはソフトウェアによって決 まる期間をいう。 本発明の動的バッファシステムの動作および用途をより詳細に例示するため、 全二重音声帯域モデムの枠組みの中で本システムを説明する。しかし、本開示を 通じて提示する例は、本発明の範囲をいかなるふうにも限定するものではないこ とが理解されよう。当業者は、本明細書に開示する本発明のシステムおよび方法 の原理を、当該技術で周知である多くの他のタイプの全二重通信システムに応用 することができる。 ＮＳＰモデムに伴う遅延には二つの主要なタイプがあることが注目される。第 一の遅延は、モデム遅延そのもの、すなわち、サンプルを処理するための時間＋ サンプルが受信バッファおよび送信バッファを通過するときに費やす時間である 。換言するならば、モデム遅延とは、サンプルが他方の側によって送信された時 点から応答が他方の側に到達する時点までの計測時間である。第二のタイプの遅 延は、コンピュータおよびオペレーティングシステムの実現態様ならびにＣＰＵ がある時点で実行しているタスクの数および複雑さに依存する割込み待ち時間で ある。これら二つのタイプの遅延は互いに独立している。 本発明の通信システムで使用される全二重音声帯域モデム３０の一般的実施形 態を示す高レベル機能ブロック図を図１に示す。モデム３０は、送信データバッ ファ３３、トランスミッタ３２、受信データバッファ３１、レシーバ３４、デジ タル／アナログ（Ｄ／Ａ）変換器３８、アナログ／デジタル（Ａ／Ｄ）変換器４ ０およびデジタルアクセス装置（ＤＡＡ）もしくはハイブリッド４２を含む。デ ータバッファ３３は、送信すべきデータをＴｘデータＩＮポートから受信し、デ ータをトランスミッタ３２に出力する。トランスミッタ３２は、送信Ｔｘサンプ ルをＤ／Ａ３８に出力する。ＤＡＡ４２は、電話回線とトランスミッタおよびレ シーバとの間でインピーダンスを整合させるように機能する。これは、中央局（ ＣＯ）からの２線ペア上の均衡したアナログ電圧を、１本はトランスミッタ用、 １本はレシーバ用の２本の２線式の非均衡ペアに変換する。レシーバ３４は、デ ジタル受信データを受信データバッファ３１に出力する。データバッファ３１は 逆にＲｘデータＯＵＴ信号を出力する。 ホストコンピュータに接続された、符号１０で参照するネイティブ信号処理 （ＮＳＰ）モデムを示す高レベルブロック図を図２に示す。ＮＳＰモデム１０は 一般にハードウェア部およびソフトウェア部を含む。ソフトウェア部はホストコ ンピュータＣＰＵ５４上で動作する。図２は、ホストコンピュータの中央処理装 置（ＣＰＵ）５４を使用して、図１に示す信号処理タスク、すなわちトランスミ ッタ３２およびレシーバ３４を実行する全二重音声帯域モデムの実施形態を示す 。ホストコンピュータはまた、ホストコンピュータのオペレーティングシステム およびそのタスクが使用するためのランダムアクセスメモリ（ＲＡＭ）５２を含 む。ＮＳＰモデムの実行中、モデムを作動させるのに使用されるソフトウェアの 部分が可変時間でＲＡＭ５４の中に常駐する。 ＤＤＡ６４が、ＣＯから２線ペアへの物理的な線インターフェースを形成する （たとえば、ＲＪ−１１、ＲＪ−４５または他の適当な接続方式）。ホストＣＰ Ｕ５４は、バスインタフェース回路５６を介してＮＳＰモデム１０と通信する。 ２個の先入れ先出し（ＦＩＦＯ）バッファを使用して、ホストコンピュータＣＰ Ｕとの間を行き来するサンプルを記憶する。送信ＦＩＦＯ５８は、外に出るサン プルを記憶し、受信ＦＩＦＯ６０は、内に入るサンプルを記憶する。コーデック （ＣＯＤＥＣ）６２が送信ＦＩＦＯ５８および受信ＦＩＦＯ６０をＤＡＡ６４に つないでいる。ＣＯＤＥＣ６２は、Ｄ／Ａ３８およびＡ／Ｄ４０（図１）のＤ／ ＡおよびＡ／Ｄ機能を実行する。 第一のバッファサイズ変動方法 第一のバッファサイズ変動方法では、受信バッファおよび送信バッファは、Ｌ と指定される同じ非固定長を有する。通信システムは、Ｌ１サンプルが受信、送 信された後、ＣＰＵに割り込む。数Ｌ１は、受信されたサンプルの数およびサン プルによって使用されるバッファ空間の量の両方を指す。したがって、Ｌ１は、 送信バッファおよび受信バッファの最少サイズである。通信接続期間中のどこか の時点で、トランスミッタは、バッファにとっての最大サイズであるサイズＬ２ の長さのサンプル列を生成する。モデムルーチンが実行されるたび、このルーチ ンは、バッファに受信されたサンプルの数、すなわちＬサンプルをチェックし、 サンプルを処理し、送信すべき等しい数のサンプルを生成する。オーバランを避 けるためには、少なくともＬ２サンプルを保持するのに十分なメモリを受信バッ ファに割り当てることが重要であることに注意する必要がある。少なくともＬ１ サンプルが受信された後でモデムルーチンが実行（すなわち起動）されるため、 可変長Ｌは、Ｌ１以上でなければならない。 Ｌ≧Ｌ１ しかし、ＬがＬ２未満である（処理に十分な時間を残す）限り、十分な数の送 信対象サンプルがある。 実際には、通信システムが定常状態にあるとき、モデムルーチンはＬ１サンプ ルごとに実行され、それにより、短い処理時間を保証する。しかし、ＣＰＵが他 のタスクの処理で忙しいとき、モデムルーチンの実行は遅延される。この遅延は 、処理時間を考慮に入れると、Ｌ２サンプルに等しい時間に達し得る。モデムル ーチンは、ＣＰＵが利用可能になり次第、最少限の遅延で実行される。遅延の結 果として、処理すべきサンプルの数および対応する処理時間は相応に増す。 レシーバおよびトランスミッタのための処理されるバッファのサイズ（すなわ ち、受信および送信バッファ中のサンプルの数）は、モデムルーチンの呼出しご とに整合的に変化し、可能な限り最少許可サイズに近いままである。バッファの サイズが、外的な要因なしで、また、データのひずみまたは損失なしで動的に変 化することに注目する必要がある。 図３は、タイムスライス(time slices)の順序付けに対するサンプルの受信、 処理および送信のステップを示す。２本の縦線の間に位置する各欄が１個のタイ ムスライスを表す。縦線は、各タイムスライスまたはサンプル時間のはじめに１ 度だけ起こるハードウェア割込みを表す。通常、タイムスライスごとに、ＮＳＰ モデム１０の中で作動する通信プロセスが実行される。この期間に、直前のタイ ムスライス中に収集されたサンプルが処理され、次のタイムスライスの間に送信 されるサンプルが生成される。たとえば、タイムスライスＮの間に収集されるサ ンプルがタイムスライスＮ＋１の間に処理される。また、タイムスライスＮ＋１ の間に、タイムスライスＮ＋２の間に送信されるサンプルが生成される。 ここで、図３を参照しながら第一のバッファサイズ変動動作を説明する。タイ ムスライスＮが現在のスライスであり、このスライス中に長さＬ１のサンプルの バッファを受信すると仮定する。タイムスライスＮ＋１中に、スライスＮの間に 受信されたサンプルが処理される。しかし、処理中に、モデムルーチンは、長さ Ｌ２のサンプルの長い列を有するバッファを生成する。この長い列は、スライス Ｎ＋２の間にトランスミッタ部によって送信され始める。スライスＮ＋１の間に 、別のＬサンプルがレシーバ部によって受信される。これらのサンプルは通常、 次のタイムスライスＮ＋２の間のどこかの時点で処理される。しかし、ＣＰＵは 非常に高い負荷を受け、数タイムスライスの間、モデムルーチンを呼び出すこと はできない。ＣＰＵが忙しいこの期間中に、タイムスライスＮ＋１の間に生成さ れた長い列のサンプルが送信される。図３に示すように、処理時間を考慮すると 、モデムルーチンがさらなるサンプルを生成しなければならない前にＬ２までの サンプルを送信することができる。タイムスライスＮ＋２中に生成されたＬサン プルの送信は、タイムスライスＮ＋６まで遅延される。 本発明の通信システムで使用されるバッファのサイズを動的に変更する第一の 方法を示す高レベルフローチャートを図４に示す。まず、モデムルーチンが最後 に呼び出されてから送信された、Ｌと定義されるサンプルの数を決定する（ステ ップ１００）。送信するサンプルの数は、送信ＦＩＦＯをチェックすることによ って決定する。これは、割り込みルーチンが最後に呼び出されてからの時間の測 定値を与える。定常状態では、Ｌ（割込みルーチンの連続呼出しの間に送信され るサンプルの数）はＬ１に等しい。次に、Ｌサンプルに等しいデータの量をバッ ファから抽出する（ステップ１０２）。次に、モデムルーチンのモデムレシーバ 部を実行する（ステップ１０６）。最後に、モデムルーチンのトランスミッタ部 を実行し、Ｌの新たなサンプルを生成する（ステップ１０８）。 図３に見てとれるように、少なくともＬ１サンプルが収集されるまで他方側の トランスミッタから送信されたデータがまず記憶されるため、上記に開示した方 法によって導入される遅延はＬ１＋Ｌ２である。次に、これらのサンプルを処理 し、応答を生成する。すると、その応答は、長さＬ２の送信バッファの中を進む 。 長いサンプル列が生成される時点はモデムタイプに依存する。高ビット速度モ デム（たとえばＶ３２bis，Ｖ３４など）では、いわゆるレンジング期間中に非 常に短く正確な応答時間が要求されるため、この期間の最後に長いサンプル列が 生成される。他のタイプのモデムでは、モデム作動開始時またはモデム作動中の 他の時点で長い列を生成することができる。 Ｌ２の値を短くするか、長くするかのトレードオフに留意することが重要であ る。Ｌ２を短くするならば、割込み待ち時間耐性（すなわち、より長いＣＰＵ待 ち時間に対する耐性）は減少する。しかし、サンプル遅延は短くなる。サンプル 遅延とは、サンプルがバッファを離れるまでに待たなければならない期間である 。短めのバッファは少なめのサンプル遅延を提供する。他方、長めのバッファは 大きめの割込み待ち時間耐性を提供する。しかし、長めのバッファはまた、サン プルがバッファから読み出されるまでにより長い時間を要するため、サンプル遅 延を増大させる。 好ましくは、最少バッファサイズＬ１に等しい期間は８ms以上であることが推 奨され、そうでなければ割込みが頻繁に起こりすぎる。反対に、Ｌ２は６４ms以 下であるべきであり、そうでなければサンプル遅延は容認できなくなる。好適に は、Ｌ２は１６〜４８msの範囲にある。Ｌ２の長さを２＊Ｌ１に等しくセットす るならば、ちょうど１個の割込みを抜くことができ、オーバランまたはアンダラ ンは発生しない。同様に、Ｌ２の長さを３＊Ｌ１に等しくセットするならば、オ ーバランまたはアンダラン状態を発生させることなく、２個の割込みを抜くこと ができる（処理に十分な時間が残ると仮定するなら）。 第二のバッファサイズ変動方法 本発明はまた、定常状態にある間には、第一のバッファサイズ変動方法によっ て得られる割込み待ち時間に対する免疫性を保存しなからも通信システムのバッ ファ遅延をさらに減らすように働く第二のバッファサイズ変動方法を教示する。 モデムルーチン実行方法は、第一のバッファサイズ変動方法と本質的に同じであ る。具体的には、Ｌサンプルが受信されると、モデムルーチンが実行される。た とえば、Ｌの最少値はＬ１受信サンプルである。しかし、モデムはＬ２サンプル を送信のために生成する。送信のために生成されたサンプルは２列に分割される 。 第一のＬサンプルは、実データから生成されたサンプルであり、サンプルの残り は「擬似」サンプルであり、後述の擬似データを使用して生成される。通信シス テムの実現態様を簡素化するため、好ましい例では、処理されるサンプルの数Ｌ は、記号あたりのサンプルの数の整数倍である。 生成されたデータサンプルで送信バッファが満たされるたびに、直前のバッフ ァから送信されないままの擬似サンプルは上書きされる。したがって、割込み待 ち時間が増し、サンプルバッファの擬似サンプル充填部を使用せざるを得なくな らない限り、サンプルバッファのＬ１部だけが循環する。この方法は、Ｌ１サン プルが受信され、Ｌ１サンプルが送信された後で時間どおりモデムルーチンが呼 び出される限り、擬似サンプルは送信されないことを保証する。この場合、バッ ファ遅延期間は２＊Ｌ１サンプル時間である。しかし、ＣＰＵロードピーク中、 擬似サンプルの一部または全部が送信されて、一時的な遅延または場合によって はモデムリトレイニングシーケンス(modem retraining sequence)を生じさせる 。 接続を維持するために、送信のために生成されたサンプルは、実サンプルだけ が送信されたのか、実サンプルと擬似サンプルとが送信されたのかを問わず、す でに送信されたサンプルと整合性であるべきである。トランスミッタがこれを達 成するためには、トランスミッタは、その内部状態を保存し、最後に送信された サンプルの集合に関連して記憶された状態から次のサンプル集合を生成しなけれ ばならない。これは、トランスミッタが少なくとも二つの状態、すなわち、実デ ータサンプルの集合の終了時の第一の状態と、擬似サンプルの集合の終了時の第 二の状態とを保存しなければならないことを暗示する。この場合、擬似サンプル の一部の数しか送信されないとしても、すべての擬似サンプルを送信しなければ ならない。すなわち、すべてを送信するか、何も送信しないかである。場合によ っては、トランスミッタは、さらなる状態を保存することにより、擬似サンプル の半分、１／４、１／８などを送信する場合を扱うように構成することもできる 。 上書きすることができるサンプルの最大数は、割込みが生成されたときの送信 バッファ中のサンプルの総数、すなわちＬ２から、サービスルーチンが終了し、 より多くのサンプルが生成されるとき送信された、Ｌ３と指定されるサンプル数 を差し引いた数に等しい。値Ｌ３は、トランスミッタの起動の前に、トランスミ ッタルーチンの既知の最悪例性能に基づいて推定される。 サンプルを記号分解で上書きすることが好ましいことに留意する必要がある。 たとえば、記号の１サンプルが送信されたとしても、サンプルは、次の記号の最 初のサンプルから出発して上書きされる。この場合、信号整合性を維持しながら 、最大数の非送信サンプルが上書きされる。擬似サンプルが実際にはサイレンス （または信号のないＤＣ）であるならば、そもそも整合性の問題はないと理解さ れる。 次に、図５を参照しながら第二のバッファサイズ変動動作を説明する。図５は 、タイムスライスの順序付けに対するサンプルの受信、処理および送信のステッ プを示す。２本の縦線の間に位置する各欄が１個のタイムスライスを表す。縦線 は、各タイムスライスまたはサンプル時間のはじめに１度だけ起こるハードウェ ア割込みを表す。通常、タイムスライスごとに、ＮＳＰモデム１０の中で作動す る通信プロセスが実行される。この期間に、直前のタイムスライス中に収集され たサンプルが処理され、次のタイムスライスの間に送信されるサンプルが生成さ れる。たとえば、タイムスライスＮの間に収集されたサンプルがタイムスライス Ｎ＋１の間に処理される。また、タイムスライスＮ＋１の間に、タイムスライス Ｎ＋２の間に送信されるサンプルが生成される。 例を示すため、処理時間は全ＣＰＵ期間の５０％に限られ、送信ルーチンが、 実サンプルを生成したのちＬ１サンプル境界ごとにその状態を保存すると仮定す る。図５の例では、Ｌ２はＬ１の４倍であり、したがって、トランスミッタは、 それぞれが１タイムスライスと対応する四つまでの状態を保存する。タイムスラ イスＮ＋１の間に、タイムスライスＮの間に受信されたサンプルが処理される。 処理中、モデムルーチンは、長さＬ２の長いサンプル列を有するバッファを生成 する。これらのＬ２サンプルのうち、Ｌ１が実(real)サンプルであり、残りが擬 似(dummy)サンプルである。 同様に、スライスＮ＋１で受信されたサンプルはタイムスライスＮ＋２の間に 処理される。これらのサンプルの処理は割込み待ち時間によって遅延されるが、 処理は、タイムスライスの終了前に完了する。すなわちＬ３＜Ｌ１である。加え て、タイムスライスＮ＋１の間に生成され、送信されなかった擬似サンプルは上 書きされる。次の処理時間はさらに遅延され、タイムスライスＮ＋３の中で開始 し、タイムスライスＮ＋４の中で終了する（Ｌ３＞Ｌ１）。この場合、割込み待 ち時間のため、擬似サンプルの一部が送信される。したがって、この場合の送信 ルーチンは、タイムスライスＮ＋２中に生成された最初の２＊Ｌ１サンプルの最 後で記憶された状態から出発して、Ｌ実サンプルの列を生成する。そして、送信 ルーチンは、実サンプルの後でＬ２−Ｌの擬似サンプルを生成する。送信バッフ ァ中に常駐する最後の２＊Ｌ１サンプルは、新たなサンプルで上書される。タイ ムスライスＮ＋３の後半部およびタイムスライスＮ＋４中に受信されたサンプル は、タイムスライスＮ＋５の中で処理される。タイムスライスＮ＋５中での処理 の間、送信バッファに先に書き込まれている擬似サンプルは上書される。 この場合、直前の処理サイクル中に生成されたＬ１を超える数の実サンプルが あり、それらのいくつかがまだ送信バッファ中で送信されるのを待っているため 、生成される擬似サンプルの数はＬ２−Ｌよりも少ないことがわかる。 本発明の通信システムで使用されるバッファのサイズを動的に変更する第二の 方法を示す高レベルフローチャートを図６に示す。まず、モデムルーチンが最後 に呼び出されてから送信された、Ｌと定義されるサンプルの数を決定する（ステ ップ１００）。送信するサンプルの数は、送信ＦＩＦＯをチェックすることによ って決定する。これは、割込みルーチンが最後に呼び出されてからの時間の測定 値を与える。定常状態では、Ｌ（割込みルーチンの連続呼出しの間に送信される サンプルの数）はＬ１に等しい。次に、Ｌサンプルに等しいデータの量を受信バ ッファから抽出する（ステップ１１２）。次に、モデムルーチンのモデムレシー バ部を実行する（ステップ１１６）。次に、モデム送信ルーチンが最後に呼び出 されてから現在の処理サイクルの終了までに送信される、Ｌ３と定義されるサン プルの数を決定する（ステップ１１７）。この数Ｌ３は、送信ＦＩＦＯの現在レ ベルをチェックし、それを、現在の送信ＦＩＦＯを処理するための送信ルーチン の推定処理時間に加算することによって決定する。そして、モデムルーチンの送 信部を実行し、Ｌの新たな実サンプルを生成する。送信ルーチンは、それが最新 のＬ３バッファ中の最後のサンプルを送信した時点で事前に保存しておいた状態 を再び呼び出す。加えて、バッファの残りには、サイズＬ２のバッファを完全に 満たすのに十分な擬似サンプルをロードする（ステップ１１８）。送信バッファ 中にすでに存在するが、送信されなかった擬似サンプルを新たなサンプルで上書 きする（ステップ１１９）。定常状態条件の下で、次の割込みが生成される前に Ｌ１の実サンプルだけを送信する（ステップ１２０）。ＣＰＵがより高い負荷を 受ける、すなわち、割込み待ち時間が増大する場合には、サンプルバッファ中に 前から記憶されていた擬似サンプルのいくらかまたは全部を送信する。上述した ように、これらの擬似サンプルは、送信ルーチンを再び働かせることができるま で接続を生きた状態に維持するように機能する。 本発明の方法によって使用される擬似サンプルを含む擬似データは、送信され ると、接続の末端でデータリンクプロトコルによって汚染データとして処理され 、相応に扱われるようなデータであればよい。何が送られようと、接続の他端に あるモデムが切断を実行しないことが重要である。あるいはまた、擬似サンプル を送信する代わりに、サイレンスを送信することもできる。エラー訂正プロトコ ル（たとえばＶ４２bis）が使用中であるならば、再送信が可能な場合を除き、 実データは影響されない。そうでなければ、データエラーに遭遇するおそれがあ るが、少なくともモデムの接続は保存される（すなわちモデムは切断されない） 。 送信される擬似データの影響を最少限にするためには、モデムルーチンの動作 を現在使用中のデータプロトコルに適合するように調節することが推奨される。 たとえば、Ｖ１４標準プロトコルが使用中であるならば、擬似ビットとして「１ 」を使用することが推奨される。理由は、「１」は、Ｖ１４プロトコルによって 同期化に使用される停止ビットと定義されているからである。したがって、いく らかの遅延を生じさせること以外、何の影響も与えない。 モデムによっては、擬似データはサイレンスまたはＤＣであることができる。 サイレンスの期間が十分に短いならば、受信するモデムは、接続の質の劣化を伴 わずにその回路を凍結させることもできるし、リトレインシーケンスを開始する こともできる。これは、他端のモデムを断線させるよりも好ましい。しかし、プ ロトコルによっては、サイレンスを切断として解釈し得る。 サイレンスの送信は、後続のサンプルを生成する際の整合の必要性を回避させ るため、サンプル生成の点で簡素さの利点がある。加えて、擬似サンプルの固定 バッファを使用して実現することもできるし、最後のサンプルを単に再送信する ことによって実現することもできる。 本発明を限られた数の実施態様に関して説明したが、本発明の多くの態様、変 形および他の適用を加えうることが理解されよう。本発明の範囲は、請求の範囲 によって定義される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ (72)発明者 コリン ジーブ アメリカ合衆国 92614 カリフォルニア アーバイン ＃2308 ケルビンアベニュ ー2710

Claims (1)

1. 【特許請求の範囲】 １． トランスミッタと、長さＬ２を有する送信サンプルバッファと、レシーバ と、長さＬ２を有する受信サンプルバッファとを有し、コンピュータ内でＬ１サ ンプル時間ごとに割込みベースで作動する通信システムで、前記送信および受信 サンプルバッファの長さを動的に変更する方法であって、 直前の割込み発生以後に送信された、Ｌと定義される送信サンプルの数を決定 するステップと、 前記受信バッファからＬの新規サンプルを抽出するステップと、 前記Ｌの新規サンプルを使用して前記レシーバを作動させるステップと、 前記トランスミッタを作動させ、Ｌの新規サンプルを生成するステップと、 を含むことを特徴とする方法。 ２． トランスミッタと、長さＬ２を有する送信サンプルバッファと、レシーバ と、長さＬ２を有する受信サンプルバッファとを有し、コンピュータ内でＬ１サ ンプル時間ごとに割込みベースで作動する通信システムで、前記サンプルバッフ ァの長さを動的に変更する方法であって、 直前の割込み発生以後に送信された、Ｌと定義される送信サンプルの数を決定 するステップと、 前記受信バッファからＬの新規サンプルを抽出するステップと、 前記Ｌの新規サンプルを使用して前記レシーバを作動させるステップと、 直前の割込み発生から現在の割込みに対応する現在の処理の終了までに送信さ れる、Ｌ３と定義される送信サンプルの数を決定するステップと、 前記トランスミッタを作動させて、ＬおよびＬ３にしたがってＬの新規サンプ ルおよび擬似サンプルを生成するステップと、 前記送信バッファ中に以前から記憶されているが、送信されなかった擬似サン プルを前記Ｌの新規サンプルおよび前記擬似サンプルで上書きするステップと、 前記Ｌの新規サンプルを送信するステップと、 次の割込みが遅延される場合に前記擬似サンプルを送信するステップと、 を含むことを特徴とする方法。 ３． 処理サイクルと処理サイクルとの間で前記トランスミッタの少なくとも一 つの中間状態を維持するステップをさらに含む請求項２記載の方法。 ４． 前記トランスミッタを作動させるステップの間に生成される前記擬似サン プルがサイレンスに対応する請求項２記載の方法。 ５． ホストコンピュータを通信回線に接続するための、前記ホストコンピュー タ内でＬ１サンプル時間ごとに割込みベースで作動するホストコンピュータベー スの通信システムであって、 送信すべき記号をデータソースから生成するための、データソースに結合され たトランスミッタと、 前記トランスミッタによって生成されたデータを記憶するための、長さＬ２を 有する送信サンプルバッファと、 前記トランスミッタによって生成されたデジタル記号データを、前記通信回線 を介して送信するためのアナログ形態に変換するためのデジタル／アナログ手段 と、 前記通信回線を介して受信されたアナログ記号データをデジタル形態に変換す るためのアナログ／デジタル手段と、 前記アナログ／デジタル手段によって生成されたデータを記憶するための、長 さＬ２を有する受信サンプルバッファと、 レシーバから受信されたデジタル記号データからデジタルデータを生成するた めのレシーバと、 直前の割込み発生以後に送信された、Ｌと定義される送信サンプルの数を決定 し、前記受信バッファからＬの新規サンプルを抽出するための手段と、 前記Ｌの新規サンプルを使用して前記レシーバを作動させ、前記トランスミッ タを作動させ、Ｌの新規サンプルを生成するための手段と、 を含むことを特徴とするシステム。 ６． ホストコンピュータを通信回線に接続するための、前記ホストコンピュー タ内でＬ１サンプル時間ごとに割込みベースで作動するホストコンピュータベー スの通信システムであって、 送信すべき記号をデータソースから生成するための、データソースにつながれ たトランスミッタと、 前記トランスミッタによって生成されたデータを記憶するための、長さＬ２を 有する送信サンプルバッファと、 前記トランスミッタによって生成されたデジタル記号データを、前記通信回線 を介して送信するためのアナログ形態に変換するためのデジタル／アナログ手段 と、 前記通信回線を介して受信されたアナログ記号データをデジタル形態に変換す るためのアナログ／デジタル手段と、 前記アナログ／ジタル手段によって生成されたデータを記憶するための、長さ Ｌ２を有する受信サンプルバッファと、 レシーバから受信されたデジタル記号データからデジタルデータを生成するた めのレシーバと、 直前の割込み発生以後に送信された、Ｌと定義される送信サンプルの数を決定 し、前記受信バッファからＬの新規サンプルを抽出するための手段と、 前記Ｌの新規サンプルを使用して前記レシーバを作動させるための手段と、 直前の割込み発生から現在の割込みに対応する現在の処理の終了までに送信さ れる、Ｌ３と定義される送信サンプルの数を決定するための手段と、 前記トランスミッタを作動させて、ＬおよびＬ３にしたがってＬの新規サンプ ルおよび擬似サンプルを生成するための手段と、 前記送信バッファ中に以前から記憶されているが、送信されなかった擬似サン プルを前記Ｌの新規サンプルおよび前記擬似サンプルで上書きするための手段と 、 前記Ｌの新規サンプルを送信し、次の割込みが遅延される場合に前記擬似サン プルを送信するための手段と、 を含むことを特徴とするシステム。