CN116089335A - 总线转换装置、方法以及系统 - Google Patents

Abstract

本公开的实施例提供了一种总线转换装置、方法以及系统，应用于计算机硬件技术领域。所述装置包括写地址通道从握手模块，用于抓取第一AXI设备的写地址通道编号；编号缓存FIFO模块，用于缓存写地址通道编号；写通道包完成判断模块，用于抓取包完成标志，并在抓取完成后触发编号缓存FIFO模块更新缓存后的写地址通道编号；写通道编号输出模块，用于当编号缓存FIFO模块为空时，将写地址通道编号作为第二AXI设备的写数据通道编号输出；还用于当编号缓存FIFO模块非空时，将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出。以此方式，可以在同时采用不同版本AXI设备的系统架构中，令系统集成时可以兼容多协议版本设备。

Description

总线转换装置、方法以及系统

技术领域

本公开涉及计算机技术领域，尤其涉及计算机硬件技术领域，具体涉及一种总线转换装置、方法以及系统。

背景技术

一种主/从设备互联的总线协议(Advanced eXtensible Interface，AXI)可以以较高的时钟频率工作，不需要复杂的桥接便可以满足大量设备互联需求。在当前的系统架构中，或全部使用AXI4设备，或全部使用AXI3设备。在采用AXI4设备的系统中，若需要采用AXI3设备，即在同时采用AXI3设备和AXI4设备的系统架构中，需要对已有AXI3设备进行重新设计修改，而这对于已经成熟稳定的设备来说，会存在修改带来的额外风险，对于一些已封装无法修改的设备只能弃用。基于此，在同时采用AXI3设备和AXI4设备的系统架构中，存在系统集成时多协议版本设备不兼容的问题。

发明内容

本公开提供了一种总线转换装置、方法以及系统。

根据本公开的第一方面，提供了一种总线转换装置。该装置包括：

写地址通道从握手模块，用于抓取第一AXI设备的写地址通道编号；

编号缓存FIFO模块，用于缓存所述写地址通道编号；

写通道包完成判断模块，用于抓取包完成标志，并在抓取完成后触发所述编号缓存FIFO模块更新缓存后的所述写地址通道编号；

写通道编号输出模块，用于当所述编号缓存FIFO模块为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；还用于当所述编号缓存FIFO模块非空时，将缓存后的所述写地址通道编号作为第二AXI设备的写数据通道编号输出。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述写通道包完成判断模块，还用于在输出第二AXI设备的写数据通道编号的情况下，发送更新指令至所述编号缓存FIFO模块，所述更新指令用于触发所述编号缓存FIFO模块根据所述包完成标志更新缓存后的所述写地址通道编号。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述装置还包括写地址通道主握手模块，用于传递所述写地址通道从握手模块的写地址信号，在所述编号缓存FIFO模块缓存满的情况下通过VALID信号置0停止向第二AXI设备传输。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述写地址通道从握手模块，还用于在所述编号缓存FIFO模块缓存满的情况下通过READY信号置0反压第一AXI设备停止传输。

根据本公开的第二方面，提供了一种XX方法。该方法包括：

抓取第一AXI设备的写地址通道编号；

抓取包完成标志；

缓存所述写地址通道编号；

当FIFO为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；

当FIFO非空时，将缓存后的所述写地址通道编号作为第二AXI设备的写数据通道编号输出。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述方法还包括：

在输出第二AXI设备的写数据通道编号的情况下，根据所述包完成标志更新缓存后的所述写地址通道编号。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述方法还包括：

在接收到写地址信号且FIFO缓存满的情况下，通过VALID信号置0停止向第二AXI设备传输。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述方法还包括：

在FIFO缓存满的情况下，通过READY信号置0反压第一AXI设备停止传输。

根据本公开的第三方面，提供了一种XX系统。该系统包括总线转换装置、第一AXI设备以及第二AXI设备；

其中，所述第一AXI设备通过AWVALID信号、AWREADY信号以及AWID信号连接所述总线转换装置，用于AXI传输的写地址通道编号抓取；所述第一AXI设备通过WLAST信号连接所述总线转换装置，用于AXI传输的写数据通道传输完成，并更新输出写数据通道编号；所述总线转换装置通过WID信号连接所述第二AXI设备，用于输出所述写数据通道编号。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述第一AXI设备通过AWVALID信号、AWREADY信号以及AWID信号连接所述总线转换装置，还用于在FIFO缓存满的情况下，通过AWREADY信号置0反压第一AXI设备停止传输；所述总线转换装置通过AWVALID信号与AWREADY信号连接所述第二AXI设备，用于在FIFO缓存满的情况下，通过AWVALID信号置0停止向第二AXI设备传输。

根据本公开的第四方面，提供了一种电子设备。该电子设备包括：存储器和处理器，所述存储器上存储有计算机程序，所述处理器执行所述程序时实现如以上所述的方法。

根据本公开的第五方面，提供了一种计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现如以上所述的方法。

本申请实施例提供的一种总线转换装置、方法以及系统，能够通过总线转换装置抓取并缓存第一AXI设备的写地址通道编号，再抓取包完成标志，当FIFO为空时，将写地址通道编号作为第二AXI设备的写数据通道编号输出；当FIFO非空时，将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出，将第一AXI设备的写地址通道编号转换为第二AXI设备的写数据通道编号，以便在同时采用不同版本AXI设备的系统架构中，令系统集成时可以兼容多协议版本设备。

应当理解，发明内容部分中所描述的内容并非旨在限定本公开的实施例的关键或重要特征，亦非用于限制本公开的范围。本公开的其它特征将通过以下的描述变得容易理解。

附图说明

结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。附图用于更好地理解本方案，不构成对本公开的限定在附图中，相同或相似的附图标记表示相同或相似的元素，其中：

图1示出了根据本公开的实施例的总线转换系统的框图；

图2示出了根据本公开的实施例的总线转换装置的框图；

图3示出了根据本公开的实施例的总线转换方法的流程图；

图4示出了能够实施本公开的实施例的示例性电子设备的方框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都属于本公开保护的范围。

另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

本公开中，可以将第一AXI设备的写地址通道编号转换为第二AXI设备的写数据通道编号，以便在同时采用不同版本AXI设备的系统架构中，令系统集成时可以兼容多协议版本设备。

图1示出了根据本公开的实施例的总线转换系统的框图。如图1所示，系统100包括第一AXI设备101、总线转换装置102以及第二AXI设备103。

其中，第一AXI设备101通过AWVALID信号、AWREADY信号以及AWID信号连接总线转换装置，用于AXI传输的写地址通道编号抓取；第一AXI设备101通过WLAST信号连接总线转换装置，用于AXI传输的写数据通道传输完成，并更新输出写数据通道编号；总线转换装置102通过WID信号连接第二AXI设备103，用于输出写数据通道编号。

在一些实施例中，第一AXI设备101和第二AXI设备103可以是采用不同协议版本的设备，如第一AXI设备101可以是AXI4设备，第二AXI设备103可以是AXI3设备。

在一些实施例中，在同时采用不同协议版本设备的系统架构中，如在同时采用AXI3和AXI4总线协议的系统架构中，可以通过总线转换装置102，输出写数据通道编号，来解决AXI4协议不支持AXI3协议的写数据通道编号的问题，使得系统可以同时兼容AXI4和AXI3总线协议的主设备和从设备。

通过上述系统，总线转换装置抓取并缓存第一AXI设备的写地址通道编号，再更新输出写数据通道编号至第二AXI设备，以便在同时采用不同版本AXI设备的系统架构中，令系统集成时可以兼容多协议版本设备。

在一些实施例中，第一AXI设备101通过AWVALID信号、AWREADY信号以及AWID信号连接总线转换装置102，还用于在数据缓存器(First In First Out，FIFO)缓存满的情况下，通过AWREADY信号置0反压第一AXI设备101停止传输；总线转换装置102通过AWVALID信号与AWREADY信号连接第二AXI设备103，用于在FIFO缓存满的情况下，通过AWVALID信号置0停止向第二AXI设备103传输。

在一些实施例中，当总线转换装置102判断FIFO缓存满时，通过对应的信号选择向前第一AXI设备101反压，即前级反压；或者选择向第二AXI设备103停止书传输，即后级停止传输。

通过上述系统，能够在总线转换装置FIFO缓存满时，向前级反压或向后级停止传输，以避免FIFO存储溢出。

以上是关于系统实施例的介绍，以下通过装置实施例，对本公开所述方案进行进一步说明。

图2示出了根据本公开的实施例的总线转换装置的框图。如图2所示，装置102包括写地址通道从握手模块1021、编号缓存FIFO模块1022、写通道包完成判断模块1023以及写通道编号输出模块1024。

其中，写地址通道从握手模块1021抓取第一AXI设备的写地址通道编号。编号缓存FIFO模块1022缓存写地址通道从握手模块1021抓取的写地址通道编号。写通道包完成判断模块1023抓取包完成标志。当编号缓存FIFO模块1022为空时，写通道编号输出模块1024将写地址通道编号作为第二AXI设备的写数据通道编号输出；当编号缓存FIFO模块1022非空时，写通道编号输出模块1024将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出。

在写通道编号输出模块1024输出写数据通道编号之后进行下一轮转换时，写通道包完成判断模块1023在抓取完成后，触发编号缓存FIFO模块1023更新缓存后的写地址通道编号，编号缓存FIFO模块1023更新输出，标志一次写传输完成。

需要说明的是，编号缓存FIFO模块1022为空，表示因缓存延时，编号缓存FIFO模块1022并未完成对写地址通道从握手模块1021抓取的写地址通道编号的缓存，且编号缓存FIFO模块1022中也没有缓存任何写地址通道从握手模块1021抓取的写地址通道编号，此时，抓取的写地址通道编号与写数据通道的数据同步，写通道编号输出模块1024可以将写地址通道从握手模块1021抓取的写地址通道编号作为第二AXI设备的写数据通道编号输出。

编号缓存FIFO模块1022非空，表示编号缓存FIFO模块1022已经完成对写地址通道从握手模块1021抓取的写地址通道编号的缓存，或者编号缓存FIFO模块1022中已经缓存之前写地址通道从握手模块1021抓取的写地址通道编号，此时，基于写地址通道的传输大于写数据通道的传输，即写地址通道的传输优先于写数据通道的传输，抓取的写地址通道编号与写数据通道的数据不同步，根据FIFO先进先出的原则，即编号缓存FIFO模块1022以先进先出的方式存储写地址通道不同步提前包的地址编号，写通道编号输出模块1024可以将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出，已达到写地址通道与写数据通道的传输同步。

根据本公开的实施例，实现了以下技术效果：

通过总线转换装置中写地址通道从握手模块抓取第一AXI设备的写地址通道编号，编号缓存FIFO模块缓存抓取的写地址通道编号，写通道包完成判断模块再抓取包完成标志，当编号缓存FIFO模块为空时，写通道编号输出模块将写地址通道编号作为第二AXI设备的写数据通道编号输出；当编号缓存FIFO模块非空时，写通道编号输出模块将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出，以实现将第一AXI设备的写地址通道编号转换为第二AXI设备的写数据通道编号，从而在同时采用不同版本AXI设备的系统架构中，令系统集成时可以兼容多协议版本设备。

在一些实施例中，上述写通道包完成判断模块1023在输出第二AXI设备的写数据通道编号的情况下，发送更新指令至编号缓存FIFO模块1022，更新指令用于触发编号缓存FIFO模块1022根据包完成标志更新缓存后的写地址通道编号。

每当写地址通道从握手模块1021收到第一AXI设备的写地址通道握手时，即AWVALID信号和AWREADY信号同时置1，向编号缓存FIFO模块1022存入写地址编号AWID。

每当写通道包完成判断模块1023收到第二AXI设备的写数据通道握手且带有包完成标志，即WVALID信号和WREADY信号同时置1且WLAST信号置1时，自动发送更新指令以触发编号缓存FIFO模块1022输出更新。

通过上述装置，可以在每一次写传输完成时，进行写地址通道编号与写数据通道编号之间的编号转换，以便保障写地址通道与写数据通道的传输同步。

在一些实施例中，上述装置还包括写地址通道主握手模块1025。写地址通道主握手模块1025传递写地址通道从握手模块1021的写地址信号，在编号缓存FIFO模块1022缓存满的情况下通过VALID信号置0停止向第二AXI设备传输。

当编号缓存FIFO模块1022中缓存的写地址通道编号缓存满时，为避免存储溢出，导致写地址通道与写数据通道的传输无法同步，可以通过VALID信号置0停止向第二AXI设备传输。

通过上述装置，写地址通道主握手模块传递写地址通道从握手模块1021的写地址信号，以便写地址通道主握手模块向第二AXI设备传输置0的VALID信号，以实现停止向第二AXI设备传输，避免编号缓存FIFO模块存储溢出。

在一些实施例中，上述写地址通道从握手模块1021，还用于在编号缓存FIFO模块1022缓存满的情况下通过READY信号置0反压第一AXI设备停止传输。

当编号缓存FIFO模块1022中缓存的写地址通道编号缓存满时，为避免存储溢出，导致写地址通道与写数据通道的传输无法同步，可以通过READY信号置0反压第一AXI设备停止传输。

通过上述装置，写地址通道从握手模块向第一AXI设备传输置0的READY信号，以实现反压暂停第一AXI设备传输，避免编号缓存FIFO模块存储溢出。

以上是关于装置实施例的介绍，以下通过方法实施例，对本公开所述方案进行进一步说明。

图3示出了根据本公开实施例的总线转换方法300的流程图。方法300可以由图1中的总线转换装置102执行。

在框310，抓取第一AXI设备的写地址通道编号。

在框320，抓取包完成标志。

在框330，缓存写地址通道编号。

在框340，当FIFO为空时，将写地址通道编号作为第二AXI设备的写数据通道编号输出。

在框350，当FIFO非空时，将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出。

根据本公开的实施例，实现了以下技术效果：

通过抓取并缓存第一AXI设备的写地址通道编号，再抓取包完成标志，当FIFO为空时，将写地址通道编号作为第二AXI设备的写数据通道编号输出；当FIFO非空时，将缓存后的写地址通道编号作为第二AXI设备的写数据通道编号输出，将第一AXI设备的写地址通道编号转换为第二AXI设备的写数据通道编号，以便在同时采用不同版本AXI设备的系统架构中，令系统集成时可以兼容多协议版本设备。

在一些实施例中，上述方法还包括：

在输出第二AXI设备的写数据通道编号的情况下，根据包完成标志更新缓存后的写地址通道编号。

在一些实施例中，上述方法还包括：

在接收到写地址信号且FIFO缓存满的情况下，通过VALID信号置0停止向第二AXI设备传输。

在一些实施例中，上述方法还包括：

在FIFO缓存满的情况下，通过READY信号置0反压第一AXI设备停止传输。

需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本公开并不受所描述的动作顺序的限制，因为依据本公开，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于可选实施例，所涉及的动作和模块并不一定是本公开所必须的。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，所述描述的方法的具体工作过程，可以参考前述装置实施例中的对应过程，在此不再赘述。

本公开的技术方案中，所涉及的用户个人信息的获取，存储和应用等，均符合相关法律法规的规定，且不违背公序良俗。

根据本公开的实施例，本公开还提供了一种电子设备、一种可读存储介质和一种计算机程序产品。

图4示出了可以用来实施本公开的实施例的电子设备400的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。

电子设备400包括计算单元401，其可以根据存储在ROM402中的计算机程序或者从存储单元408加载到RAM403中的计算机程序，来执行各种适当的动作和处理。在RAM403中，还可存储电子设备400操作所需的各种程序和数据。计算单元401、ROM402以及RAM403通过总线404彼此相连。I/O接口405也连接至总线404。

电子设备400中的多个部件连接至I/O接口405，包括：输入单元406，例如键盘、鼠标等；输出单元407，例如各种类型的显示器、扬声器等；存储单元408，例如磁盘、光盘等；以及通信单元409，例如网卡、调制解调器、无线通信收发机等。通信单元409允许电子设备400通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。

计算单元401可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元401的一些示例包括但不限于中央处理单元(CPU)、图形处理单元(GPU)、各种专用的人工智能(AI)计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器(DSP)、以及任何适当的处理器、控制器、微控制器等。计算单元401执行上文所描述的各个方法和处理，例如方法300。例如，在一些实施例中，方法300可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元408。在一些实施例中，计算机程序的部分或者全部可以经由ROM402和/或通信单元409而被载入和/或安装到电子设备400上。当计算机程序加载到RAM403并由计算单元401执行时，可以执行上文描述的方法300的一个或多个步骤。备选地，在其他实施例中，计算单元401可以通过其他任何适当的方式(例如，借助于固件)而被配置为执行方法300。

本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、芯片上系统的系统(SOC)、负载可编程逻辑设备(CPLD)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。

用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。

在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、光纤、便捷式紧凑盘只读存储器(CD-ROM)、光学储存设备、磁储存设备、或上述内容的任何合适组合。

为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。

可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)和互联网。

计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本公开保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本公开的精神和原则之内所作的修改、等同替换和改进等，均应包含在本公开保护范围之内。

Claims (10)

1.一种总线转换装置，其特征在于，包括：

写地址通道从握手模块，用于抓取第一AXI设备的写地址通道编号；

编号缓存FIFO模块，用于缓存所述写地址通道编号；

写通道包完成判断模块，用于抓取包完成标志，并在抓取完成后触发所述编号缓存FIFO模块更新缓存后的所述写地址通道编号；

写通道编号输出模块，用于当所述编号缓存FIFO模块为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；还用于当所述编号缓存FIFO模块非空时，将缓存后的所述写地址通道编号作为第二AXI设备的写数据通道编号输出。

2.根据权利要求1所述的装置，其特征在于，所述写通道包完成判断模块，还用于在输出第二AXI设备的写数据通道编号的情况下，发送更新指令至所述编号缓存FIFO模块，所述更新指令用于触发所述编号缓存FIFO模块根据所述包完成标志更新缓存后的所述写地址通道编号。

3.根据权利要求1所述的装置，其特征在于，所述装置还包括写地址通道主握手模块，用于传递所述写地址通道从握手模块的写地址信号，在所述编号缓存FIFO模块缓存满的情况下通过VALID信号置0停止向第二AXI设备传输。

4.根据权利要求1所述的装置，其特征在于，所述写地址通道从握手模块，还用于在所述编号缓存FIFO模块缓存满的情况下通过READY信号置0反压第一AXI设备停止传输。

5.一种总线转换方法，应用于权利要求1-4中任一权利要求所述的总线转换装置，其特征在于，包括：

抓取第一AXI设备的写地址通道编号；

抓取包完成标志；

缓存所述写地址通道编号；

当FIFO为空时，将所述写地址通道编号作为第二AXI设备的写数据通道编号输出；

当FIFO非空时，将缓存后的所述写地址通道编号作为第二AXI设备的写数据通道编号输出。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：

在输出第二AXI设备的写数据通道编号的情况下，根据所述包完成标志更新缓存后的所述写地址通道编号。

7.根据权利要求5所述的方法，其特征在于，所述方法还包括：

在接收到写地址信号且FIFO缓存满的情况下，通过VALID信号置0停止向第二AXI设备传输。

8.根据权利要求5所述的方法，其特征在于，所述方法还包括：

在FIFO缓存满的情况下，通过READY信号置0反压第一AXI设备停止传输。

9.一种总线转换系统，其特征在于，包括：权利要求1-4中任一权利要求所述的总线转换装置、第一AXI设备以及第二AXI设备；

其中，所述第一AXI设备通过AWVALID信号、AWREADY信号以及AWID信号连接所述总线转换装置，用于AXI传输的写地址通道编号抓取；所述第一AXI设备通过WLAST信号连接所述总线转换装置，用于AXI传输的写数据通道传输完成，并更新输出写数据通道编号；所述总线转换装置通过WID信号连接所述第二AXI设备，用于输出所述写数据通道编号。

10.根据权利要求9所述的系统，其特征在于，所述第一AXI设备通过AWVALID信号、AWREADY信号以及AWID信号连接所述总线转换装置，还用于在FIFO缓存满的情况下，通过AWREADY信号置0反压第一AXI设备停止传输；所述总线转换装置通过AWVALID信号与AWREADY信号连接所述第二AXI设备，用于在FIFO缓存满的情况下，通过AWVALID信号置0停止向第二AXI设备传输。

Images