JP2001358174A - 半導体素子の実装構造及びその構造の液晶表示装置並びに液晶表示装置の半導体素子の実装方法 - Google Patents
半導体素子の実装構造及びその構造の液晶表示装置並びに液晶表示装置の半導体素子の実装方法Info
- Publication number
- JP2001358174A JP2001358174A JP2000181354A JP2000181354A JP2001358174A JP 2001358174 A JP2001358174 A JP 2001358174A JP 2000181354 A JP2000181354 A JP 2000181354A JP 2000181354 A JP2000181354 A JP 2000181354A JP 2001358174 A JP2001358174 A JP 2001358174A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- film
- liquid crystal
- protective film
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Liquid Crystal (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 半導体素子を交換する必要のため取り外す場
合でも配線パターンが破損等する不都合がなく、この半
導体素子の実装方法の簡略化を図る。 【解決手段】 配線パターンが形成された半導体実装用
の基板１に、導電性を有する接着剤２６を介して、半導
体素子ＤｒＩＣが実装される半導体素子の実装構造にお
いて、配線パターン２０を覆うように保護膜２３，２９
が形成され、半導体素子ＤｒＩＣと導電性を有する接着
剤２６との接着力Ｗ１と、導電性を有する接着剤２６と
保護膜２３，２９との接着力Ｗ２と、保護膜２３，２９
と配線パターン２０との接着力Ｗ３と、配線パターン２
０と基板１の接着力Ｗ４との関係が、Ｗ２＜Ｗ１かつＷ
２＜Ｗ３かつＷ２＜Ｗ４である。
合でも配線パターンが破損等する不都合がなく、この半
導体素子の実装方法の簡略化を図る。 【解決手段】 配線パターンが形成された半導体実装用
の基板１に、導電性を有する接着剤２６を介して、半導
体素子ＤｒＩＣが実装される半導体素子の実装構造にお
いて、配線パターン２０を覆うように保護膜２３，２９
が形成され、半導体素子ＤｒＩＣと導電性を有する接着
剤２６との接着力Ｗ１と、導電性を有する接着剤２６と
保護膜２３，２９との接着力Ｗ２と、保護膜２３，２９
と配線パターン２０との接着力Ｗ３と、配線パターン２
０と基板１の接着力Ｗ４との関係が、Ｗ２＜Ｗ１かつＷ
２＜Ｗ３かつＷ２＜Ｗ４である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の実装
構造及びその構造の液晶表示装置並びに液晶表示装置の
半導体素子の実装方法に関する。
構造及びその構造の液晶表示装置並びに液晶表示装置の
半導体素子の実装方法に関する。
【０００２】
【従来の技術】従来の半導体素子の実装構造を液晶表示
装置における半導体素子の実装を例に説明する。液晶表
示装置の製造においては、いわゆるセル工程に続くモジ
ュール化工程において、液晶パネルに対してこれを駆動
するための半導体素子が実装される。この実装方式に
は、種々のものがあり、例えば、配線パターン２０が形
成されたテープ状のフィルム基板に半導体素子（ＩＣチ
ップやＬＳＩチップ）を実装するＴＣＰ（tape carrier
package）実装や、ガラス基板上の電極端子に直接半導
体素子に接続するＣＯＧ（chip on glass）実装があ
る。なお、ガラス基板の代わりにプラスチック製のフレ
キシブル基板が用いられることもあり、これをＣＯＦ
（chip on flexible）、ＣＯＰ（chip on plastic）と
呼ぶこともある。液晶パネルを駆動させる半導体素子
は、駆動用ドライバ（Driver IC、Driver LSI）と呼ば
れる。
装置における半導体素子の実装を例に説明する。液晶表
示装置の製造においては、いわゆるセル工程に続くモジ
ュール化工程において、液晶パネルに対してこれを駆動
するための半導体素子が実装される。この実装方式に
は、種々のものがあり、例えば、配線パターン２０が形
成されたテープ状のフィルム基板に半導体素子（ＩＣチ
ップやＬＳＩチップ）を実装するＴＣＰ（tape carrier
package）実装や、ガラス基板上の電極端子に直接半導
体素子に接続するＣＯＧ（chip on glass）実装があ
る。なお、ガラス基板の代わりにプラスチック製のフレ
キシブル基板が用いられることもあり、これをＣＯＦ
（chip on flexible）、ＣＯＰ（chip on plastic）と
呼ぶこともある。液晶パネルを駆動させる半導体素子
は、駆動用ドライバ（Driver IC、Driver LSI）と呼ば
れる。
【０００３】図３、図４は、ＣＯＧ（chip on glass）
実装の例を示すもので、液晶パネルＬＣＤの対向する基
板１，１３は、その一方の基板１が他方の基板１３より
も大きく、この対向する上方側の基板１３と下方側の基
板１を重ね合わせると、一部張り出した下方側の基板１
の周辺部に半導体素子ＤｒＩＣの実装領域２５が形成さ
れている。この半導体素子ＤｒＩＣの実装領域２５に
は、半導体実装用の配線パターン２０が形成され、この
配線パターン２０上には、導電性を有する接着剤２６を
介して半導体素子ＤｒＩＣが実装されている。また、配
線パターン２０の周辺（図中両側）には、半導体素子Ｄ
ｒＩＣの端子Ｄ１，Ｄ２と接続される入力電極２１と出
力電極２２が設けられている。なお、一般の回路基板で
は、配線パターン２０上にこれを保護する保護膜が形成
されたものもある。
実装の例を示すもので、液晶パネルＬＣＤの対向する基
板１，１３は、その一方の基板１が他方の基板１３より
も大きく、この対向する上方側の基板１３と下方側の基
板１を重ね合わせると、一部張り出した下方側の基板１
の周辺部に半導体素子ＤｒＩＣの実装領域２５が形成さ
れている。この半導体素子ＤｒＩＣの実装領域２５に
は、半導体実装用の配線パターン２０が形成され、この
配線パターン２０上には、導電性を有する接着剤２６を
介して半導体素子ＤｒＩＣが実装されている。また、配
線パターン２０の周辺（図中両側）には、半導体素子Ｄ
ｒＩＣの端子Ｄ１，Ｄ２と接続される入力電極２１と出
力電極２２が設けられている。なお、一般の回路基板で
は、配線パターン２０上にこれを保護する保護膜が形成
されたものもある。
【０００４】液晶パネルＬＣＤを駆動させる半導体素子
ＤｒＩＣは、配線パターン２０上に導電性を有する接着
剤２６を介して実装されている。半導体素子ＤｒＩＣの
下面側には、金バンプ（Ａｕバンプ）からなる端子Ｄ
１，Ｄ２が配されて、この端子Ｄ１，Ｄ２と電極２１，
２２との間にも導電性を有する接着剤２６が配される。
ＤｒＩＣは、配線パターン２０上に導電性を有する接着
剤２６を介して実装されている。半導体素子ＤｒＩＣの
下面側には、金バンプ（Ａｕバンプ）からなる端子Ｄ
１，Ｄ２が配されて、この端子Ｄ１，Ｄ２と電極２１，
２２との間にも導電性を有する接着剤２６が配される。
【０００５】導電性を有する接着剤２６としては、導電
性接着剤（導電性ペースト）に代わって異方性導電膜２
６が広く使用されるようになっている。ＣＯＧ実装で
は、異方性導電膜２６と導電性接着剤が併存して使用さ
れており、回路基板一般への半導体素子の実装では、異
方性導電膜２６を用いた実装方法が開示されている（特
公昭６１−２７９０２号公報、特公昭６２−６６５２号
公報、特公平４−５４９３１号公報等参照）。異方性導
電膜（Anisotropic Conductive Film：ACF）２６は、絶
縁性を有する接着剤中に導電性粒子が分散され厚み方向
（接続方向）に導電性を有し、面方向（横方向）に絶縁
性を有するもので、導電粒子と接着剤から構成され、そ
の接続は基本的には加熱圧着である。
性接着剤（導電性ペースト）に代わって異方性導電膜２
６が広く使用されるようになっている。ＣＯＧ実装で
は、異方性導電膜２６と導電性接着剤が併存して使用さ
れており、回路基板一般への半導体素子の実装では、異
方性導電膜２６を用いた実装方法が開示されている（特
公昭６１−２７９０２号公報、特公昭６２−６６５２号
公報、特公平４−５４９３１号公報等参照）。異方性導
電膜（Anisotropic Conductive Film：ACF）２６は、絶
縁性を有する接着剤中に導電性粒子が分散され厚み方向
（接続方向）に導電性を有し、面方向（横方向）に絶縁
性を有するもので、導電粒子と接着剤から構成され、そ
の接続は基本的には加熱圧着である。
【０００６】
【発明が解決しようとする課題】ところで、ＣＯＧ実装
等の液晶表示装置の半導体素子の実装においては、実装
後、半導体素子ＤｒＩＣの駆動状態の検査が行われる。
すなわち、半導体素子ＤｒＩＣへの信号や電源が基板１
を経て液晶パネルＬＣＤに供給されるかどうかなどの検
査が行われる。そして、検査工程で検出した動作不良も
しくは接続不良の半導体素子ＤｒＩＣは除去され、他の
半導体素子ＤｒＩＣが再実装（再接続）される。この作
業は、リペア（repairing）と呼ばれ、交換の必要な半
導体素子ＤｒＩＣが機械的に取り外される。
等の液晶表示装置の半導体素子の実装においては、実装
後、半導体素子ＤｒＩＣの駆動状態の検査が行われる。
すなわち、半導体素子ＤｒＩＣへの信号や電源が基板１
を経て液晶パネルＬＣＤに供給されるかどうかなどの検
査が行われる。そして、検査工程で検出した動作不良も
しくは接続不良の半導体素子ＤｒＩＣは除去され、他の
半導体素子ＤｒＩＣが再実装（再接続）される。この作
業は、リペア（repairing）と呼ばれ、交換の必要な半
導体素子ＤｒＩＣが機械的に取り外される。
【０００７】しかしながら、異方性導電膜等の導電性を
有する接着剤２６は、配線パターン２０と半導体素子Ｄ
ｒＩＣとを強力に接着しているために、半導体素子Ｄｒ
ＩＣが不良で交換の必要がある場合（repairing）に、
半導体素子ＤｒＩＣを除去しようとすると、基板１と配
線パターン２０との間が剥離して配線パターン２０が破
損等する問題を有していた。配線パターン２０が破損等
すると、ＣＯＧ実装では、液晶パネルＬＣＤの一方の基
板１の実装領域２５に実装されることから液晶パネルＬ
ＣＤの使用ができなくなる。回路基板一般への半導体素
子ＤｒＩＣの実装では、半導体実装用の基板（回路基
板）を交換しなければならない。
有する接着剤２６は、配線パターン２０と半導体素子Ｄ
ｒＩＣとを強力に接着しているために、半導体素子Ｄｒ
ＩＣが不良で交換の必要がある場合（repairing）に、
半導体素子ＤｒＩＣを除去しようとすると、基板１と配
線パターン２０との間が剥離して配線パターン２０が破
損等する問題を有していた。配線パターン２０が破損等
すると、ＣＯＧ実装では、液晶パネルＬＣＤの一方の基
板１の実装領域２５に実装されることから液晶パネルＬ
ＣＤの使用ができなくなる。回路基板一般への半導体素
子ＤｒＩＣの実装では、半導体実装用の基板（回路基
板）を交換しなければならない。
【０００８】また、導電性を有する接着剤２６と半導体
素子ＤｒＩＣとの接着力が弱い場合は、導電性を有する
接着剤２６と半導体素子ＤｒＩＣとの間で剥離すること
があり、導電性を有する接着剤２６が基板１上に残存す
ることがあった。導電性を有する接着剤２６が基板１上
に残存した場合は、残存した導電性を有する接着剤２６
を除去するために機械的に削り取る必要があり、配線パ
ターン２０にキズをつけたり、配線ごと剥がしてしまう
問題を有していた。
素子ＤｒＩＣとの接着力が弱い場合は、導電性を有する
接着剤２６と半導体素子ＤｒＩＣとの間で剥離すること
があり、導電性を有する接着剤２６が基板１上に残存す
ることがあった。導電性を有する接着剤２６が基板１上
に残存した場合は、残存した導電性を有する接着剤２６
を除去するために機械的に削り取る必要があり、配線パ
ターン２０にキズをつけたり、配線ごと剥がしてしまう
問題を有していた。
【０００９】他方、一般の回路基板で配線パターン２０
上に保護膜が成膜されるものについても、従来は基板と
配線パターン２０との間で剥離することが通常である
が、中には、配線パターン２０と保護膜との間で剥離す
ることもある。しかしながら、従来の一般の回路基板で
は保護膜が薄膜であるために、残った導電性を有する接
着剤２６を除去しようとする際に配線パターン２０を損
傷させる危険を有していた。また、配線パターン２０と
保護膜との間で剥離した場合は、再度、保護膜を成膜し
なければ配線パターン２０を保護することができない問
題を有していた。
上に保護膜が成膜されるものについても、従来は基板と
配線パターン２０との間で剥離することが通常である
が、中には、配線パターン２０と保護膜との間で剥離す
ることもある。しかしながら、従来の一般の回路基板で
は保護膜が薄膜であるために、残った導電性を有する接
着剤２６を除去しようとする際に配線パターン２０を損
傷させる危険を有していた。また、配線パターン２０と
保護膜との間で剥離した場合は、再度、保護膜を成膜し
なければ配線パターン２０を保護することができない問
題を有していた。
【００１０】そこで、本発明の第１の目的は、半導体素
子を交換するため取り外す場合でも配線パターンが破損
等する不都合がない半導体素子の実装構造及びその構造
の液晶表示装置を提供することにある。本発明の第２の
目的は、液晶パネルを駆動させる半導体素子を交換する
際に生じる配線パターンの破損を防止しつつ、この半導
体素子の実装方法の簡略化と再度の保護膜の成膜の必要
がない液晶表示装置の半導体素子の実装方法を提供する
ことにある。
子を交換するため取り外す場合でも配線パターンが破損
等する不都合がない半導体素子の実装構造及びその構造
の液晶表示装置を提供することにある。本発明の第２の
目的は、液晶パネルを駆動させる半導体素子を交換する
際に生じる配線パターンの破損を防止しつつ、この半導
体素子の実装方法の簡略化と再度の保護膜の成膜の必要
がない液晶表示装置の半導体素子の実装方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の請求項１記載の
半導体素子の実装構造は、配線パターンが形成された半
導体実装用の基板に、導電性を有する接着剤を介して半
導体素子が実装される半導体素子の実装構造において、
配線パターンを覆うように保護膜が形成され、半導体素
子と導電性を有する接着剤との接着力Ｗ１と、導電性を
有する接着剤と保護膜との接着力Ｗ２と、保護膜と配線
パターンとの接着力Ｗ３と、配線パターンと上記基板の
接着力Ｗ４との関係が、Ｗ２＜Ｗ１かつＷ２＜Ｗ３かつ
Ｗ２＜Ｗ４であることを特徴とする。
半導体素子の実装構造は、配線パターンが形成された半
導体実装用の基板に、導電性を有する接着剤を介して半
導体素子が実装される半導体素子の実装構造において、
配線パターンを覆うように保護膜が形成され、半導体素
子と導電性を有する接着剤との接着力Ｗ１と、導電性を
有する接着剤と保護膜との接着力Ｗ２と、保護膜と配線
パターンとの接着力Ｗ３と、配線パターンと上記基板の
接着力Ｗ４との関係が、Ｗ２＜Ｗ１かつＷ２＜Ｗ３かつ
Ｗ２＜Ｗ４であることを特徴とする。
【００１２】この発明によれば、半導体素子の交換の必
要が生じて半導体素子を機械的に取り外す場合には、導
電性を有する接着剤と保護膜との接着力Ｗ２が配線パタ
ーンと基板との接着力Ｗ４や保護膜と配線パターンとの
接着力Ｗ３等よりも弱いために、導電性を有する接着剤
と保護膜との間で剥離されることとなる。したがって、
配線パターンと基板との間で剥離することがなく、配線
パターンを破損したり剥離することがない。また、半導
体素子と導電性を有する接着剤との間で剥離することが
なく、導電性を有する接着剤が配線パターン上に残存す
ることがない。
要が生じて半導体素子を機械的に取り外す場合には、導
電性を有する接着剤と保護膜との接着力Ｗ２が配線パタ
ーンと基板との接着力Ｗ４や保護膜と配線パターンとの
接着力Ｗ３等よりも弱いために、導電性を有する接着剤
と保護膜との間で剥離されることとなる。したがって、
配線パターンと基板との間で剥離することがなく、配線
パターンを破損したり剥離することがない。また、半導
体素子と導電性を有する接着剤との間で剥離することが
なく、導電性を有する接着剤が配線パターン上に残存す
ることがない。
【００１３】本発明の請求項２記載の半導体素子の実装
構造は、配線パターンが形成された半導体実装用の基板
に、導電性を有する接着剤を介して、半導体素子が実装
される半導体素子の実装構造において、配線パターンを
覆うように保護膜が形成され、この保護膜は、配線パタ
ーンを覆うように形成される第１の保護膜と、第１の保
護膜を覆うように形成される第２の保護膜との少なくと
も２層の保護膜により構成され、半導体素子と導電性を
有する接着剤との接着力Ｗ１と、導電性を有する接着剤
と保護膜との接着力Ｗ２と、保護膜と配線パターンとの
接着力Ｗ３と、配線パターンと上記基板の接着力Ｗ４
と、第１の保護膜と第２の保護膜との接着力Ｗ３ａとの
関係が、Ｗ３ａ＜Ｗ１かつＷ３ａ＜Ｗ２かつＷ３ａ＜Ｗ
３かつＷ３ａ＜Ｗ４である特徴とする。
構造は、配線パターンが形成された半導体実装用の基板
に、導電性を有する接着剤を介して、半導体素子が実装
される半導体素子の実装構造において、配線パターンを
覆うように保護膜が形成され、この保護膜は、配線パタ
ーンを覆うように形成される第１の保護膜と、第１の保
護膜を覆うように形成される第２の保護膜との少なくと
も２層の保護膜により構成され、半導体素子と導電性を
有する接着剤との接着力Ｗ１と、導電性を有する接着剤
と保護膜との接着力Ｗ２と、保護膜と配線パターンとの
接着力Ｗ３と、配線パターンと上記基板の接着力Ｗ４
と、第１の保護膜と第２の保護膜との接着力Ｗ３ａとの
関係が、Ｗ３ａ＜Ｗ１かつＷ３ａ＜Ｗ２かつＷ３ａ＜Ｗ
３かつＷ３ａ＜Ｗ４である特徴とする。
【００１４】この発明によれば、第１の保護膜と第２の
保護膜との接着力Ｗ３ａが他の接着力よりもが弱いため
に、第１の保護膜と第２の保護膜の間で剥離されことと
なる。したがって、半導体素子を取り出して交換する場
合、配線パターンと基板との間で剥離することがなく、
配線パターンを破損したり剥離することがない。また、
半導体素子と導電性を有する接着剤との間で剥離するこ
とがなく、導電性を有する接着剤が配線パターン上に残
存することがない。また、第１の保護膜が配線パターン
上に形成された状態で剥離されることとなる。したがっ
て、第１の保護膜を再度形成する必要がない。一方、第
２の保護膜は除去されることになるが、導電性を有する
接着剤を介して半導体素子を再実装する場合は、第２の
保護膜を除去した状態でそのまま実装しても良く、第２
の保護膜を再度形成して実装しても良い。
保護膜との接着力Ｗ３ａが他の接着力よりもが弱いため
に、第１の保護膜と第２の保護膜の間で剥離されことと
なる。したがって、半導体素子を取り出して交換する場
合、配線パターンと基板との間で剥離することがなく、
配線パターンを破損したり剥離することがない。また、
半導体素子と導電性を有する接着剤との間で剥離するこ
とがなく、導電性を有する接着剤が配線パターン上に残
存することがない。また、第１の保護膜が配線パターン
上に形成された状態で剥離されることとなる。したがっ
て、第１の保護膜を再度形成する必要がない。一方、第
２の保護膜は除去されることになるが、導電性を有する
接着剤を介して半導体素子を再実装する場合は、第２の
保護膜を除去した状態でそのまま実装しても良く、第２
の保護膜を再度形成して実装しても良い。
【００１５】本発明の請求項３記載の液晶表示装置の半
導体素子の実装構造は、請求項１または請求項２記載の
半導体素子の実装構造を用いた液晶表示装置であって、
前記配線パターンが形成された半導体実装用の基板は、
対向する基板間に液晶が狭持された液晶パネルの少なく
とも一方の基板と一体とされた基板であることを特徴と
する。
導体素子の実装構造は、請求項１または請求項２記載の
半導体素子の実装構造を用いた液晶表示装置であって、
前記配線パターンが形成された半導体実装用の基板は、
対向する基板間に液晶が狭持された液晶パネルの少なく
とも一方の基板と一体とされた基板であることを特徴と
する。
【００１６】この発明によれば、液晶パネルの一方の基
板と一体とされた半導体実装用の基板においても、配線
パターンを破損することなく半導体素子の交換が行える
こととなる。すなわち、従来、液晶パネルの一方の基板
と一体とされた、ＣＯＧ実装、ＣＯＦ実装、ＣＯＰ実装
においては、配線パターンの破損が直接液晶パネルの歩
留まりに影響することから半導体素子の交換が困難とさ
れていたが、前記構造により配線パターンを破損するこ
となく半導体素子の交換が行えることとなり、液晶パネ
ルの歩留まりに影響しない再実装が行われることとな
る。
板と一体とされた半導体実装用の基板においても、配線
パターンを破損することなく半導体素子の交換が行える
こととなる。すなわち、従来、液晶パネルの一方の基板
と一体とされた、ＣＯＧ実装、ＣＯＦ実装、ＣＯＰ実装
においては、配線パターンの破損が直接液晶パネルの歩
留まりに影響することから半導体素子の交換が困難とさ
れていたが、前記構造により配線パターンを破損するこ
となく半導体素子の交換が行えることとなり、液晶パネ
ルの歩留まりに影響しない再実装が行われることとな
る。
【００１７】本発明の請求項４記載の液晶表示装置の半
導体素子の実装方法は、対向する基板間に液晶が狭持さ
れた液晶パネルの一方の基板に液晶を駆動する表示体が
パターニングされる一方、上記一方の基板と一体とされ
た基板に半導体実装用の配線パターンが形成されるとと
もに、導電性を有する接着剤を介して、液晶パネルを駆
動させる半導体素子が実装される液晶表示装置の半導体
素子の実装方法において、液晶を駆動する表示体をパタ
ーニングする際に、半導体素子が実装される側の保護膜
を同時にパターニングすることを特徴とする。
導体素子の実装方法は、対向する基板間に液晶が狭持さ
れた液晶パネルの一方の基板に液晶を駆動する表示体が
パターニングされる一方、上記一方の基板と一体とされ
た基板に半導体実装用の配線パターンが形成されるとと
もに、導電性を有する接着剤を介して、液晶パネルを駆
動させる半導体素子が実装される液晶表示装置の半導体
素子の実装方法において、液晶を駆動する表示体をパタ
ーニングする際に、半導体素子が実装される側の保護膜
を同時にパターニングすることを特徴とする。
【００１８】この発明によれば、液晶を駆動する表示体
をパターニングする際に半導体素子が実装される側の保
護膜を同時にパターニングするために、半導体素子の実
装における保護膜の成膜工程の簡略化が図られる。
をパターニングする際に半導体素子が実装される側の保
護膜を同時にパターニングするために、半導体素子の実
装における保護膜の成膜工程の簡略化が図られる。
【００１９】本発明の請求項５記載の液晶表示装置の半
導体素子の実装方法は、前記液晶を駆動する表示体は、
第１の成膜パターンと第２の成膜パターンの少なくとも
２層の成膜パターンである一方、これと対応して半導体
素子が実装される側の保護膜は、配線パターン上に形成
される第１の保護膜と、第１の保護膜上に形成される第
２の保護膜との少なくとも２層の保護膜であり、液晶を
駆動する表示体の第１の成膜パターンを成膜する際に半
導体素子が実装される側の第１の保護を同時に成膜し、
液晶を駆動する表示体の第２の成膜パターンを成膜する
際に半導体素子が実装される側の第２の保護を同時に成
膜することを特徴とする。
導体素子の実装方法は、前記液晶を駆動する表示体は、
第１の成膜パターンと第２の成膜パターンの少なくとも
２層の成膜パターンである一方、これと対応して半導体
素子が実装される側の保護膜は、配線パターン上に形成
される第１の保護膜と、第１の保護膜上に形成される第
２の保護膜との少なくとも２層の保護膜であり、液晶を
駆動する表示体の第１の成膜パターンを成膜する際に半
導体素子が実装される側の第１の保護を同時に成膜し、
液晶を駆動する表示体の第２の成膜パターンを成膜する
際に半導体素子が実装される側の第２の保護を同時に成
膜することを特徴とする。
【００２０】この発明によれば、液晶を駆動する表示体
の成膜パターンをパターニングする際に半導体素子が実
装される側の保護膜を同時にパターニングするために、
半導体素子の実装における少なくとも２層の保護膜の成
膜工程の簡略化が図られる。また、保護膜が少なくとも
２層であることから、半導体素子を再実装する場合は、
第２の保護膜を再度成膜することなく、第１の保護膜の
上に導電性を有する接着剤を介して半導体素子を実装し
ても良いので、配線パターンを保護しつつ簡単な工程で
半導体素子を再実装することができる。
の成膜パターンをパターニングする際に半導体素子が実
装される側の保護膜を同時にパターニングするために、
半導体素子の実装における少なくとも２層の保護膜の成
膜工程の簡略化が図られる。また、保護膜が少なくとも
２層であることから、半導体素子を再実装する場合は、
第２の保護膜を再度成膜することなく、第１の保護膜の
上に導電性を有する接着剤を介して半導体素子を実装し
ても良いので、配線パターンを保護しつつ簡単な工程で
半導体素子を再実装することができる。
【００２１】本発明の請求項６記載の液晶表示装置の半
導体素子の実装方法は、前記第２の保護膜を除去した
後、第１の保護膜の上に導電性を有する接着剤を介して
半導体素子を実装することを特徴とする。
導体素子の実装方法は、前記第２の保護膜を除去した
後、第１の保護膜の上に導電性を有する接着剤を介して
半導体素子を実装することを特徴とする。
【００２２】この発明によれば、第２の保護膜を除去し
て半導体素子を再実装するが、第１の保護膜が残ってい
るために、第２の保護膜を再度形成しなくとも、配線パ
ターンを保護した半導体素子の再実装が行えることとな
る。
て半導体素子を再実装するが、第１の保護膜が残ってい
るために、第２の保護膜を再度形成しなくとも、配線パ
ターンを保護した半導体素子の再実装が行えることとな
る。
【００２３】
【発明の実施の形態】以下、図面を引用しながら本発明
の実施の形態を説明する。 （半導体素子の実装構造及びその実装構造の液晶表示装
置）本実施の形態における液晶表示装置の半導体素子の
実装構造は、ＣＯＧ実装に本発明を適用したもので、液
晶パネルＬＣＤの周縁部の実装領域２５に半導体素子Ｄ
ｒＩＣが実装されている。
の実施の形態を説明する。 （半導体素子の実装構造及びその実装構造の液晶表示装
置）本実施の形態における液晶表示装置の半導体素子の
実装構造は、ＣＯＧ実装に本発明を適用したもので、液
晶パネルＬＣＤの周縁部の実装領域２５に半導体素子Ｄ
ｒＩＣが実装されている。
【００２４】液晶パネルＬＣＤは、図１及び図２に示す
ように、現在使用されている代表的なアクティブ素子で
あるＴＦＴを用いた反射型ＬＣＤである。この反射型Ｌ
ＣＤは、液晶層１７を挟んで対向配置された一対の基板
１，１３のうち一方の基板１に、走査線であるゲート線
電極２、ゲート絶縁膜３、半導体膜４、信号線であるソ
ース線電極５及びドレイン電極６が形成されて、アクテ
ィブ素子であるＴＦＴとゲート線およびソース線のアド
レス配線がマトリックス状に構成されている。このよう
な構成の基板１は、アクティブマトリックス基板（以下
略して「ＡＭ基板」）と呼ばれ、この表面を覆うように
感光性絶縁膜９が形成され、ＴＦＴと接続するためのコ
ンタクト穴１０を介して感光性絶縁膜９上に反射電極１
２が設けられている。上記ＡＭ基板１は、ガラス基板等
からなる絶縁性の基板１であり、ゲート絶縁膜３には、
窒化シリコン（ＳｉＮｘ）が用いられている。ソース線
電極５及びドレイン電極６は、図示しない画素電極に接
続されている。また、上記アクティブ素子であるＴＦＴ
のドレイン電極６と一部重畳して反射電極１２が設けら
れて、ドレイン電極６と反射電極１２とが電気的に接続
されている。反射電極１２の下には、散乱機能として凹
凸が形成されている。
ように、現在使用されている代表的なアクティブ素子で
あるＴＦＴを用いた反射型ＬＣＤである。この反射型Ｌ
ＣＤは、液晶層１７を挟んで対向配置された一対の基板
１，１３のうち一方の基板１に、走査線であるゲート線
電極２、ゲート絶縁膜３、半導体膜４、信号線であるソ
ース線電極５及びドレイン電極６が形成されて、アクテ
ィブ素子であるＴＦＴとゲート線およびソース線のアド
レス配線がマトリックス状に構成されている。このよう
な構成の基板１は、アクティブマトリックス基板（以下
略して「ＡＭ基板」）と呼ばれ、この表面を覆うように
感光性絶縁膜９が形成され、ＴＦＴと接続するためのコ
ンタクト穴１０を介して感光性絶縁膜９上に反射電極１
２が設けられている。上記ＡＭ基板１は、ガラス基板等
からなる絶縁性の基板１であり、ゲート絶縁膜３には、
窒化シリコン（ＳｉＮｘ）が用いられている。ソース線
電極５及びドレイン電極６は、図示しない画素電極に接
続されている。また、上記アクティブ素子であるＴＦＴ
のドレイン電極６と一部重畳して反射電極１２が設けら
れて、ドレイン電極６と反射電極１２とが電気的に接続
されている。反射電極１２の下には、散乱機能として凹
凸が形成されている。
【００２５】そして、上記ＡＭ基板１と、対向電極１４
とブラックマトリックス１５とカラーフィルタ１６を形
成した対向基板１３との間に、配向膜を介して液晶１７
を挟持することによって、反射型ＬＣＤは構成されてい
る。
とブラックマトリックス１５とカラーフィルタ１６を形
成した対向基板１３との間に、配向膜を介して液晶１７
を挟持することによって、反射型ＬＣＤは構成されてい
る。
【００２６】ここで、説明の便宜上、ゲート絶縁膜３
を、液晶を駆動する表示体の第１の成膜パターンと言
い、感光性絶縁膜９を、液晶を駆動する表示体の第２の
成膜パターンと言う。第１の成膜パターンであるゲート
絶縁膜３は、ＴＦＴの保護膜であり、第２の成膜パター
ンは表示画面内のＴＦＴの凹凸を埋める平坦化膜であ
る。第２の成膜パターンである感光性絶縁膜９は、感光
性の有機系樹脂材料が用いられることが多い。反射電極
１２に散乱機能として凹凸を設ける反射型ＬＣＤでは、
ＡＭ基板１の表面に有するアドレス配線等の段差に関し
て、第２の成膜パターンである感光性絶縁膜９によって
平坦化することができ、画素周辺のアドレス配線等の段
差に起因する散乱が無くなり、反射効率の損失が大幅に
軽減される。なお、本明細書中における「液晶を駆動す
る表示体」とは、画素電極（透明電極）を言い、その成
膜パターンには画素電極を構成する配線の保護膜や上記
平坦化膜等の成膜パターンが該当する。
を、液晶を駆動する表示体の第１の成膜パターンと言
い、感光性絶縁膜９を、液晶を駆動する表示体の第２の
成膜パターンと言う。第１の成膜パターンであるゲート
絶縁膜３は、ＴＦＴの保護膜であり、第２の成膜パター
ンは表示画面内のＴＦＴの凹凸を埋める平坦化膜であ
る。第２の成膜パターンである感光性絶縁膜９は、感光
性の有機系樹脂材料が用いられることが多い。反射電極
１２に散乱機能として凹凸を設ける反射型ＬＣＤでは、
ＡＭ基板１の表面に有するアドレス配線等の段差に関し
て、第２の成膜パターンである感光性絶縁膜９によって
平坦化することができ、画素周辺のアドレス配線等の段
差に起因する散乱が無くなり、反射効率の損失が大幅に
軽減される。なお、本明細書中における「液晶を駆動す
る表示体」とは、画素電極（透明電極）を言い、その成
膜パターンには画素電極を構成する配線の保護膜や上記
平坦化膜等の成膜パターンが該当する。
【００２７】次に、半導体素子ＤｒＩＣが実装される側
について図１により説明する。液晶パネルＬＣＤの第１
の基板（一方の基板：ＡＭ基板）１は他方の基板１３よ
りも大きく、このため両基板１，１３を重ね合わせる
と、ＡＭ基板１の周辺に一部張り出した半導体素子Ｄｒ
ＩＣの実装領域２５が形成される。この第１の基板１の
実装領域２５には、半導体実装用の配線パターン２０が
形成され、この配線パターン２０上には、保護膜２３，
２９が成膜されている。この保護膜２３，２９は、配線
パターン２０を覆うように形成される第１の保護膜２３
と、第１の保護膜２３を覆うように形成される第２の保
護膜２９の２層構造とされている。
について図１により説明する。液晶パネルＬＣＤの第１
の基板（一方の基板：ＡＭ基板）１は他方の基板１３よ
りも大きく、このため両基板１，１３を重ね合わせる
と、ＡＭ基板１の周辺に一部張り出した半導体素子Ｄｒ
ＩＣの実装領域２５が形成される。この第１の基板１の
実装領域２５には、半導体実装用の配線パターン２０が
形成され、この配線パターン２０上には、保護膜２３，
２９が成膜されている。この保護膜２３，２９は、配線
パターン２０を覆うように形成される第１の保護膜２３
と、第１の保護膜２３を覆うように形成される第２の保
護膜２９の２層構造とされている。
【００２８】また、配線パターン２０の周辺（図中両
側）には半導体素子ＤｒＩＣを接続する電極２１，２２
がパターン形成されている。電極２１（図中左）は、入
力電極２１であり、電極２２（図中左）は、出力電極で
ある。そして、第２の保護膜２９を覆うように成膜され
る導電性を有する接着剤２６を介して、液晶パネルＬＣ
Ｄを駆動させる半導体素子ＤｒＩＣが実装されている。
導電性を有する接着剤２６は、入出力電極２１，２２と
半導体素子ＤｒＩＣとの間にも配されている。すなわ
ち、半導体素子ＤｒＩＣの端子Ｄ１，Ｄ２は、金（Ａ
ｕ）バンプが使用されているが、端子Ｄ１と入出力電極
２１，２２との間に導電性を有する接着剤２６が配され
ている。金バンプの形成方法としては、メッキ、蒸着、
スタッドバンプ（松下電器の商標）、転写バンプなどが
ある。なお、導電性を有する接着剤２６は、実装領域２
６の全体にわたって供給される場合と、バンプ上にのみ
供給され、加熱硬化後、半導体素子ＤｒＩＣとＡＭ基板
１との間に封止用の樹脂が流し込まれる場合とがある。
側）には半導体素子ＤｒＩＣを接続する電極２１，２２
がパターン形成されている。電極２１（図中左）は、入
力電極２１であり、電極２２（図中左）は、出力電極で
ある。そして、第２の保護膜２９を覆うように成膜され
る導電性を有する接着剤２６を介して、液晶パネルＬＣ
Ｄを駆動させる半導体素子ＤｒＩＣが実装されている。
導電性を有する接着剤２６は、入出力電極２１，２２と
半導体素子ＤｒＩＣとの間にも配されている。すなわ
ち、半導体素子ＤｒＩＣの端子Ｄ１，Ｄ２は、金（Ａ
ｕ）バンプが使用されているが、端子Ｄ１と入出力電極
２１，２２との間に導電性を有する接着剤２６が配され
ている。金バンプの形成方法としては、メッキ、蒸着、
スタッドバンプ（松下電器の商標）、転写バンプなどが
ある。なお、導電性を有する接着剤２６は、実装領域２
６の全体にわたって供給される場合と、バンプ上にのみ
供給され、加熱硬化後、半導体素子ＤｒＩＣとＡＭ基板
１との間に封止用の樹脂が流し込まれる場合とがある。
【００２９】ここで、半導体素子ＤｒＩＣの入出力端子
Ｄ１，Ｄ２に形成したバンプを液晶パネルＬＣＤの入出
力端子に直接接続させるフェースダウンボンディングの
ベアチップ実装（フェースダウン実装）は、ＣＯＧ実装
では、ＴＣＰ実装に対しさらに軽量・薄型可、微細ピッ
チ化、コストダウン可能であり、実用化が拡大しつつあ
る。
Ｄ１，Ｄ２に形成したバンプを液晶パネルＬＣＤの入出
力端子に直接接続させるフェースダウンボンディングの
ベアチップ実装（フェースダウン実装）は、ＣＯＧ実装
では、ＴＣＰ実装に対しさらに軽量・薄型可、微細ピッ
チ化、コストダウン可能であり、実用化が拡大しつつあ
る。
【００３０】本実施の形態の導電性を有する接着剤２６
は、異方性導電膜（Anisotropic Conductive Film：AC
F）２６であるが、導電性接着剤（導電性ペースト）で
あっても良い。異方性導電膜（Anisotropic Conductive
Film：ACF）２６は、絶縁性を有する接着剤中に導電性
粒子が分散され厚み方向（接続方向）に導電性を有し、
面方向（横方向）に絶縁性を有するもので、導電粒子と
接着剤から構成される。その接続は基本的には加熱圧着
であり、導電粒子が電気接続の機能を担当し、接着剤が
圧接状態を保持する機能を担当する。
は、異方性導電膜（Anisotropic Conductive Film：AC
F）２６であるが、導電性接着剤（導電性ペースト）で
あっても良い。異方性導電膜（Anisotropic Conductive
Film：ACF）２６は、絶縁性を有する接着剤中に導電性
粒子が分散され厚み方向（接続方向）に導電性を有し、
面方向（横方向）に絶縁性を有するもので、導電粒子と
接着剤から構成される。その接続は基本的には加熱圧着
であり、導電粒子が電気接続の機能を担当し、接着剤が
圧接状態を保持する機能を担当する。
【００３１】接着剤としては、熱可塑性樹脂に代わって
信頼性の高い熱硬化性樹脂が使用されている。導電性粒
子としては、樹脂粒子の表面に金属薄膜がコーティング
されているもの（Ｎｉ＋Ａｕメッキ等）が使用されてい
る。なお、導電性粒子の種類には金属皮膜の表面に絶縁
皮膜がコーティングされているものもある。この絶縁皮
膜は接続方向では圧着力で破壊され下層の金属薄膜と電
極が接触して導通し、横方向では破壊されず導電性粒子
同士が接触しても絶縁性が保たれるようになっている。
一方、異方性導電膜２６の表裏面には、表裏面を覆うよ
うにセパレータが付されている。セパレータは異方性導
電膜の保護シートとしての役割を有する。すなわち、異
方性導電膜２６は、液晶パネルの貼り付ける前は両面テ
ープのような構成で供給され、液晶パネルに接着剤層側
を貼り付けた後、セパレータを剥がし接着剤層を露出さ
せ、その後、半導体素子ＤｒＩＣを実装（加熱加圧）
し、半導体素子ＤｒＩＣ部の接着剤を硬化させ、本来の
接着力を得る。セパレータとしては、テフロン（登録商
標）やＰＥＴ（poly-ethylene terephtalate resin）が
使用されている。
信頼性の高い熱硬化性樹脂が使用されている。導電性粒
子としては、樹脂粒子の表面に金属薄膜がコーティング
されているもの（Ｎｉ＋Ａｕメッキ等）が使用されてい
る。なお、導電性粒子の種類には金属皮膜の表面に絶縁
皮膜がコーティングされているものもある。この絶縁皮
膜は接続方向では圧着力で破壊され下層の金属薄膜と電
極が接触して導通し、横方向では破壊されず導電性粒子
同士が接触しても絶縁性が保たれるようになっている。
一方、異方性導電膜２６の表裏面には、表裏面を覆うよ
うにセパレータが付されている。セパレータは異方性導
電膜の保護シートとしての役割を有する。すなわち、異
方性導電膜２６は、液晶パネルの貼り付ける前は両面テ
ープのような構成で供給され、液晶パネルに接着剤層側
を貼り付けた後、セパレータを剥がし接着剤層を露出さ
せ、その後、半導体素子ＤｒＩＣを実装（加熱加圧）
し、半導体素子ＤｒＩＣ部の接着剤を硬化させ、本来の
接着力を得る。セパレータとしては、テフロン（登録商
標）やＰＥＴ（poly-ethylene terephtalate resin）が
使用されている。
【００３２】配線パターン２０は、半導体素子ＤｒＩＣ
（駆動ドライバ）への信号の供給や電源供給を行う配線
群（バス配線）であり、ＡＭ基板１（ＡＭ−ＬＣＤ）で
は、素子工程で同時にパターン形成が可能となる。本実
施の形態の配線パターン２０は、アルミニウム製材料を
スパッタリングで膜厚０．１〜０．２μmに成膜した
後、フォトリソグラフィでパターンニングして形成され
ている。
（駆動ドライバ）への信号の供給や電源供給を行う配線
群（バス配線）であり、ＡＭ基板１（ＡＭ−ＬＣＤ）で
は、素子工程で同時にパターン形成が可能となる。本実
施の形態の配線パターン２０は、アルミニウム製材料を
スパッタリングで膜厚０．１〜０．２μmに成膜した
後、フォトリソグラフィでパターンニングして形成され
ている。
【００３３】第１の保護膜２３は、シリコン窒化膜(Ｓi
Ｎx)を膜厚０．２〜０．４μmで配線パターン２０を覆
うように成膜されている。本実施の形態の第１の保護膜
２３としては、シリコン窒化膜(ＳiＮx)の他、酸化ケイ
素等の無機系の保護膜が挙げられる。
Ｎx)を膜厚０．２〜０．４μmで配線パターン２０を覆
うように成膜されている。本実施の形態の第１の保護膜
２３としては、シリコン窒化膜(ＳiＮx)の他、酸化ケイ
素等の無機系の保護膜が挙げられる。
【００３４】第２の保護膜２９は、液晶を駆動する表示
体の第２の成膜パターン９と同じ感光性の有機系樹脂材
料が用いられている。その膜厚は２〜４μm程度に第１
の保護膜２３を覆うように成膜されている。本実施の形
態における第２の保護膜２９の材質としては、上記アク
リル性有機膜（例：JSR PC302）や、ポリイミド、エポ
キシ等の有機系の保護膜が挙げられる。第２の保護膜２
９は、第１の保護膜２３よりも厚く形成されている。す
なわち、第２の保護膜２９の厚さをＨ１、第１の保護膜
２３の厚さをＨ２とすると、Ｈ１＞Ｈ２となっている。
また、第２の保護膜２９は、異方性導電膜２６の領域に
形成されるため、厚くすることが可能であり、これを厚
くすることにより、半導体素子ＤｒＩＣの実装工程での
配線パターン２０への傷つきを防止することができる。
体の第２の成膜パターン９と同じ感光性の有機系樹脂材
料が用いられている。その膜厚は２〜４μm程度に第１
の保護膜２３を覆うように成膜されている。本実施の形
態における第２の保護膜２９の材質としては、上記アク
リル性有機膜（例：JSR PC302）や、ポリイミド、エポ
キシ等の有機系の保護膜が挙げられる。第２の保護膜２
９は、第１の保護膜２３よりも厚く形成されている。す
なわち、第２の保護膜２９の厚さをＨ１、第１の保護膜
２３の厚さをＨ２とすると、Ｈ１＞Ｈ２となっている。
また、第２の保護膜２９は、異方性導電膜２６の領域に
形成されるため、厚くすることが可能であり、これを厚
くすることにより、半導体素子ＤｒＩＣの実装工程での
配線パターン２０への傷つきを防止することができる。
【００３５】ここで、第１の保護膜２３と第２の保護膜
２９は、配線パターン２０を覆うように形成されてい
る。他方、入力電極２１と出力電極２２上は、異方性導
電膜２６が０．２μｍ程度の厚みでしかも導電粒子の面
積割合が多くなっているため、接着剤として機能してい
ない。このため、入出力電極２１，２２と半導体素子Ｄ
ｒＩＣの端子Ｄ１との間では、剥離され易くなってお
り、半導体素子ＤｒＩＣの交換の必要が生じた場合の半
導体素子ＤｒＩＣのリペア（repairing）作業時におい
て、電極２１，２２が破損したり剥離するようなことは
ない。本実施の形態における第１及び第２の保護膜２
３，２９は、電極２１，２２の位置までは及んでおら
ず、入力電極２１と出力電極２２との間に配されている
が、電極２１，２２の位置までは及んでいるものでも良
い。
２９は、配線パターン２０を覆うように形成されてい
る。他方、入力電極２１と出力電極２２上は、異方性導
電膜２６が０．２μｍ程度の厚みでしかも導電粒子の面
積割合が多くなっているため、接着剤として機能してい
ない。このため、入出力電極２１，２２と半導体素子Ｄ
ｒＩＣの端子Ｄ１との間では、剥離され易くなってお
り、半導体素子ＤｒＩＣの交換の必要が生じた場合の半
導体素子ＤｒＩＣのリペア（repairing）作業時におい
て、電極２１，２２が破損したり剥離するようなことは
ない。本実施の形態における第１及び第２の保護膜２
３，２９は、電極２１，２２の位置までは及んでおら
ず、入力電極２１と出力電極２２との間に配されている
が、電極２１，２２の位置までは及んでいるものでも良
い。
【００３６】そして、第１及び第２の保護膜２３，２９
が電極２１，２２の位置までは及んでいるものでは、半
導体素子ＤｒＩＣと異方性導電膜２６との接着力Ｗ１
と、異方性導電膜２６と第２の保護膜２９との接着力Ｗ
２と、第１の保護膜２３と配線パターン２０との接着力
Ｗ３と、配線パターン２０とＡＭ基板１の接着力Ｗ４
と、第１の保護膜２３と第２の保護膜２９との接着力Ｗ
３ａとの関係が、Ｗ３ａ＜Ｗ１かつＷ３ａ＜Ｗ２かつＷ
３ａ＜Ｗ３かつＷ３ａ＜Ｗ４となる関係にある。また、
保護膜２３，２９が一層の場合は、異方性導電膜２６と
保護膜２３，２９との接着力Ｗ２と、保護膜２３，２９
と配線パターン２０との接着力Ｗ３と、配線パターン２
０とＡＭ基板１の接着力Ｗ４との関係が、Ｗ２＜Ｗ１か
つＷ２＜Ｗ３かつＷ２＜Ｗ４であることが必要である。
が電極２１，２２の位置までは及んでいるものでは、半
導体素子ＤｒＩＣと異方性導電膜２６との接着力Ｗ１
と、異方性導電膜２６と第２の保護膜２９との接着力Ｗ
２と、第１の保護膜２３と配線パターン２０との接着力
Ｗ３と、配線パターン２０とＡＭ基板１の接着力Ｗ４
と、第１の保護膜２３と第２の保護膜２９との接着力Ｗ
３ａとの関係が、Ｗ３ａ＜Ｗ１かつＷ３ａ＜Ｗ２かつＷ
３ａ＜Ｗ３かつＷ３ａ＜Ｗ４となる関係にある。また、
保護膜２３，２９が一層の場合は、異方性導電膜２６と
保護膜２３，２９との接着力Ｗ２と、保護膜２３，２９
と配線パターン２０との接着力Ｗ３と、配線パターン２
０とＡＭ基板１の接着力Ｗ４との関係が、Ｗ２＜Ｗ１か
つＷ２＜Ｗ３かつＷ２＜Ｗ４であることが必要である。
【００３７】他方、第１及び第２の保護膜２３，２９が
電極２１，２２の位置までは及んでいないものでは、異
方性導電膜２６とＡＭ基板１とが接着している部分２８
があるため、異方性導電膜２６とＡＭ基板１との接着力
Ｗ５はＷ５＜Ｗ１の関係を満たす必要がある。Ｗ５＞Ｗ
１であるとすると、半導体素子ＤｒＩＣを交換する際
に、異方性導電膜２６が基板１に残存する可能性がある
からである。
電極２１，２２の位置までは及んでいないものでは、異
方性導電膜２６とＡＭ基板１とが接着している部分２８
があるため、異方性導電膜２６とＡＭ基板１との接着力
Ｗ５はＷ５＜Ｗ１の関係を満たす必要がある。Ｗ５＞Ｗ
１であるとすると、半導体素子ＤｒＩＣを交換する際
に、異方性導電膜２６が基板１に残存する可能性がある
からである。
【００３８】この関係を満たせば、上記接着力Ｗ１，Ｗ
２，Ｗ４の接着力の差は特に問題とならない。例えば、
上記接着力Ｗ１，Ｗ２，Ｗ４が、単に、Ｗ１＝Ｗ２＝Ｗ
４となる関係であっても良い。
２，Ｗ４の接着力の差は特に問題とならない。例えば、
上記接着力Ｗ１，Ｗ２，Ｗ４が、単に、Ｗ１＝Ｗ２＝Ｗ
４となる関係であっても良い。
【００３９】したがって、検査工程で不具合の発生した
半導体素子ＤｒＩＣを機械的に取り外す場合には、第１
の保護膜２３と第２の保護膜２９との接着力Ｗ３ａが他
の接着力と比較して最も弱いため、第１の保護膜２３と
第２の保護膜２９の間で剥離されることとなる。したが
って、配線パターン２０と基板１との間で剥離すること
がなく、配線パターン２０を破損することがない。ま
た、半導体素子ＤｒＩＣと異方性導電膜２６との間で剥
離することがなく、異方性導電膜２６が配線パターン上
に残存することがない。なお、電極２１，２２上は、異
方性導電膜２６が０．２μｍ程度の厚みでしかも導電粒
子の面積割合が多くなっているため、接着剤として機能
しておらず、リペア（repairing）作業時において、電
極２１，２２を破損させたり剥離させることはない。
半導体素子ＤｒＩＣを機械的に取り外す場合には、第１
の保護膜２３と第２の保護膜２９との接着力Ｗ３ａが他
の接着力と比較して最も弱いため、第１の保護膜２３と
第２の保護膜２９の間で剥離されることとなる。したが
って、配線パターン２０と基板１との間で剥離すること
がなく、配線パターン２０を破損することがない。ま
た、半導体素子ＤｒＩＣと異方性導電膜２６との間で剥
離することがなく、異方性導電膜２６が配線パターン上
に残存することがない。なお、電極２１，２２上は、異
方性導電膜２６が０．２μｍ程度の厚みでしかも導電粒
子の面積割合が多くなっているため、接着剤として機能
しておらず、リペア（repairing）作業時において、電
極２１，２２を破損させたり剥離させることはない。
【００４０】本実施の形態では、保護膜２３，２９が第
１の保護膜２３と第２の保護膜２９の２層構造で説明し
たが、本発明の保護膜２３，２９としては、更に第３の
保護膜とするような３層以上の構造としても良い。３層
以上の構造としても、いずれかの保護膜と保護膜との間
で剥離されるような上記接着力の差を設けることによ
り、配線パターン２０の破損を防止することができる。
１の保護膜２３と第２の保護膜２９の２層構造で説明し
たが、本発明の保護膜２３，２９としては、更に第３の
保護膜とするような３層以上の構造としても良い。３層
以上の構造としても、いずれかの保護膜と保護膜との間
で剥離されるような上記接着力の差を設けることによ
り、配線パターン２０の破損を防止することができる。
【００４１】なお、本実施の形態における半導体素子Ｄ
ｒＩＣの実装構造は、ＣＯＧ実装を例に説明したが、ま
た、導電性を有する接着剤を使用した半導体素子の実装
方式であるＴＡＢ（tape automated bonding）法や、回
路基板一般への半導体素子の実装方法にも適用可能であ
る。回路基板一般の回路基板としては、ガラス基板の
他、合成樹脂製のフレキシブル基板でも良い。
ｒＩＣの実装構造は、ＣＯＧ実装を例に説明したが、ま
た、導電性を有する接着剤を使用した半導体素子の実装
方式であるＴＡＢ（tape automated bonding）法や、回
路基板一般への半導体素子の実装方法にも適用可能であ
る。回路基板一般の回路基板としては、ガラス基板の
他、合成樹脂製のフレキシブル基板でも良い。
【００４２】（液晶表示装置の半導体素子の実装方法）
次に、本実施の形態における液晶表示装置の半導体素子
ＤｒＩＣの実装方法は、まず、一方の基板１に、アクテ
ィブ素子であるＴＦＴとゲート線及びソース線のアドレ
ス配線をマトリクス状に形成し、この表面を覆うように
第１の成膜パターンであるゲート絶縁膜３を成膜する。
そして、ゲート絶縁膜３を成膜する際に、半導体素子Ｄ
ｒＩＣが実装される側の第１の保護膜２３を同時にパタ
ーニングする。本実施の形態における第１の成膜パター
ン３は、シリコン窒化膜(ＳiＮx)であり、プラズマＣＶ
Ｄやスパッタリングにより、膜厚０．２〜０．４μmに
成膜した。
次に、本実施の形態における液晶表示装置の半導体素子
ＤｒＩＣの実装方法は、まず、一方の基板１に、アクテ
ィブ素子であるＴＦＴとゲート線及びソース線のアドレ
ス配線をマトリクス状に形成し、この表面を覆うように
第１の成膜パターンであるゲート絶縁膜３を成膜する。
そして、ゲート絶縁膜３を成膜する際に、半導体素子Ｄ
ｒＩＣが実装される側の第１の保護膜２３を同時にパタ
ーニングする。本実施の形態における第１の成膜パター
ン３は、シリコン窒化膜(ＳiＮx)であり、プラズマＣＶ
Ｄやスパッタリングにより、膜厚０．２〜０．４μmに
成膜した。
【００４３】次いで、アクティブ素子の電極としてＡｌ
を含む薄膜からなる上層膜７および下層膜を成膜する。
これによりソース線電極５及びドレイン電極６上に上層
膜７が形成される。本実施の形態では、上層膜７にＡｌ
膜、下層膜にＴｉ膜を設けたドレイン電極６が形成され
る。上層膜７は、ソース線電極の抵抗を下げるために
（信号遅延対策のために）、通常低抵抗材料が用いら
れ、Ａｌを含むものが用いられる。Ａｌを含むものであ
れば、Ａｌ膜以外の他のＡｌ合金でも良い。下層膜は、
アクティブ素子へのＡｌの拡散を防止する役割を有す
る。
を含む薄膜からなる上層膜７および下層膜を成膜する。
これによりソース線電極５及びドレイン電極６上に上層
膜７が形成される。本実施の形態では、上層膜７にＡｌ
膜、下層膜にＴｉ膜を設けたドレイン電極６が形成され
る。上層膜７は、ソース線電極の抵抗を下げるために
（信号遅延対策のために）、通常低抵抗材料が用いら
れ、Ａｌを含むものが用いられる。Ａｌを含むものであ
れば、Ａｌ膜以外の他のＡｌ合金でも良い。下層膜は、
アクティブ素子へのＡｌの拡散を防止する役割を有す
る。
【００４４】次いで、反射電極１２と接続される部分の
ドレイン電極６のＡｌ膜を薬液で除去し、ＡＭ基板１８
の表面を覆うように感光性絶縁膜９を成膜し、ＴＦＴと
接続するためのコンタクト穴１０をパターニングし、感
光性絶縁膜９上にＡｌ膜（削除）を成膜し、反射電極１
２をパターニングする。ここで、感光性絶縁膜９である
第２の成膜パターンを成膜する際に、半導体素子ＤｒＩ
Ｃが実装される側の第２の保護膜２９を同時にパターニ
ングする。第２の保護膜２９は、アクリル性有機膜
（例：JSR PC302）をスピンナー塗布した後、フォトリ
ソグラフィでパターニングし、膜厚０．２〜０．４μm
に成膜した。
ドレイン電極６のＡｌ膜を薬液で除去し、ＡＭ基板１８
の表面を覆うように感光性絶縁膜９を成膜し、ＴＦＴと
接続するためのコンタクト穴１０をパターニングし、感
光性絶縁膜９上にＡｌ膜（削除）を成膜し、反射電極１
２をパターニングする。ここで、感光性絶縁膜９である
第２の成膜パターンを成膜する際に、半導体素子ＤｒＩ
Ｃが実装される側の第２の保護膜２９を同時にパターニ
ングする。第２の保護膜２９は、アクリル性有機膜
（例：JSR PC302）をスピンナー塗布した後、フォトリ
ソグラフィでパターニングし、膜厚０．２〜０．４μm
に成膜した。
【００４５】ここで、ＡＭ基板１に能動素子を成膜する
際における第１の成膜パターン３（ゲート絶縁膜）の成
膜工程において、ゲート絶縁膜のマスクパターンに第１
の保護膜３のマスクパターンを追加する変更を加えるこ
とによって第１の成膜パターン３と同時に第１の保護膜
２３を成膜することができる。また、第２の成膜パター
ン９（感光性絶縁膜）の成膜工程において、感光性絶縁
膜９のマスクパターンに第２の保護膜２９のマスクパタ
ーンを追加する変更を加えることによって第２の成膜パ
ターン９と同時に第２の保護膜２９を成膜することがで
きる。なお、第１の保護膜２３と第２の保護膜２９と
は、独立の工程として成膜することも可能である。
際における第１の成膜パターン３（ゲート絶縁膜）の成
膜工程において、ゲート絶縁膜のマスクパターンに第１
の保護膜３のマスクパターンを追加する変更を加えるこ
とによって第１の成膜パターン３と同時に第１の保護膜
２３を成膜することができる。また、第２の成膜パター
ン９（感光性絶縁膜）の成膜工程において、感光性絶縁
膜９のマスクパターンに第２の保護膜２９のマスクパタ
ーンを追加する変更を加えることによって第２の成膜パ
ターン９と同時に第２の保護膜２９を成膜することがで
きる。なお、第１の保護膜２３と第２の保護膜２９と
は、独立の工程として成膜することも可能である。
【００４６】したがって、本実施の形態における液晶表
示装置の半導体素子ＤｒＩＣの実装方法によれば、ＡＭ
基板１の製造工程において、同時に半導体素子ＤｒＩＣ
が実装される側の保護膜２３，２９を同時にパターニン
グするために、半導体素子ＤｒＩＣの実装における保護
膜２３，２９の成膜工程の簡略化が図られる。
示装置の半導体素子ＤｒＩＣの実装方法によれば、ＡＭ
基板１の製造工程において、同時に半導体素子ＤｒＩＣ
が実装される側の保護膜２３，２９を同時にパターニン
グするために、半導体素子ＤｒＩＣの実装における保護
膜２３，２９の成膜工程の簡略化が図られる。
【００４７】次に、本実施の形態の実装方法により半導
体素子ＤｒＩＣを再実装する場合について説明する。半
導体素子ＤｒＩＣを取り出して交換する場合（リペア：
repairing）、第２の保護膜２９は半導体素子ＤｒＩＣ
と共に除去され、第１の保護膜２３は配線パターン２０
上に形成された状態で剥離されることとなる。半導体素
子ＤｒＩＣと異方性導電膜２６との接着力Ｗ１と、異方
性導電膜２６と第２の保護膜２９との接着力Ｗ２と、第
１の保護膜２３と配線パターン２０との接着力Ｗ３と、
配線パターン２０と基板１の接着力Ｗ４と、第１の保護
膜２３と第２の保護膜２９との接着力Ｗ３ａとの関係
が、Ｗ３ａ＜Ｗ１かつＷ３ａ＜Ｗ２かつＷ３ａ＜Ｗ３か
つＷ３ａ＜Ｗ４となる関係にあるからである。したがっ
て、異方性導電膜２６を介して半導体素子ＤｒＩＣを再
実装する場合は、第２の保護膜２９が除去された状態で
そのまま実装しても良く、第２の保護膜２９を再度形成
して実装しても良い。前者の第２の保護膜２９が除去さ
れた状態でそのまま実装する場合においては、第１の保
護膜２３が残っているために、第２の保護膜２９を再度
形成する必要が無く、電極２１と電極２１との間の配線
パターン２０を保護した半導体素子半導体素子ＤｒＩＣ
の再実装が行える。
体素子ＤｒＩＣを再実装する場合について説明する。半
導体素子ＤｒＩＣを取り出して交換する場合（リペア：
repairing）、第２の保護膜２９は半導体素子ＤｒＩＣ
と共に除去され、第１の保護膜２３は配線パターン２０
上に形成された状態で剥離されることとなる。半導体素
子ＤｒＩＣと異方性導電膜２６との接着力Ｗ１と、異方
性導電膜２６と第２の保護膜２９との接着力Ｗ２と、第
１の保護膜２３と配線パターン２０との接着力Ｗ３と、
配線パターン２０と基板１の接着力Ｗ４と、第１の保護
膜２３と第２の保護膜２９との接着力Ｗ３ａとの関係
が、Ｗ３ａ＜Ｗ１かつＷ３ａ＜Ｗ２かつＷ３ａ＜Ｗ３か
つＷ３ａ＜Ｗ４となる関係にあるからである。したがっ
て、異方性導電膜２６を介して半導体素子ＤｒＩＣを再
実装する場合は、第２の保護膜２９が除去された状態で
そのまま実装しても良く、第２の保護膜２９を再度形成
して実装しても良い。前者の第２の保護膜２９が除去さ
れた状態でそのまま実装する場合においては、第１の保
護膜２３が残っているために、第２の保護膜２９を再度
形成する必要が無く、電極２１と電極２１との間の配線
パターン２０を保護した半導体素子半導体素子ＤｒＩＣ
の再実装が行える。
【００４８】また、従来は配線パターン２０上に保護膜
がある場合において、保護膜上から剥離するときに、異
方性導電膜２６が残存することがあったが、本実施の形
態では、異方性導電膜２６が基板上及び配線上に残存す
ることがない。したがって、残存した異方性導電膜２６
を除去する工程が不要となり、配線パターン２０の破損
等を防止することができる。
がある場合において、保護膜上から剥離するときに、異
方性導電膜２６が残存することがあったが、本実施の形
態では、異方性導電膜２６が基板上及び配線上に残存す
ることがない。したがって、残存した異方性導電膜２６
を除去する工程が不要となり、配線パターン２０の破損
等を防止することができる。
【００４９】なお、本実施の形態は保護膜が２層の場合
の例であるが、３層以上であってもよい。また、一層で
ある場合は請求項１の条件を満たせばよい。さらに、本
発明は液晶表示装置に限るのではなく、その他の電気機
器における半導体素子の接続構造にも適用可能である。
の例であるが、３層以上であってもよい。また、一層で
ある場合は請求項１の条件を満たせばよい。さらに、本
発明は液晶表示装置に限るのではなく、その他の電気機
器における半導体素子の接続構造にも適用可能である。
【００５０】
【発明の効果】本発明に係る液晶表示素子の半導体素子
の実装構造は、半導体素子の交換の必要が生じて半導体
素子を機械的に取り外す場合には、配線パターンと基板
との間で剥離することがなく、配線パターンを破損する
ようなことがない。また、半導体素子と異方性導電膜と
の間で剥離することがないため、異方性導電膜が基板上
に残存することがなく、残存した異方性導電膜の除去作
業により配線が破損することがない。したがって、異方
性導電膜を介して半導体素子を再実装することにより、
配線パターンに影響のない高精度な半導体素子の再実装
が可能となる。
の実装構造は、半導体素子の交換の必要が生じて半導体
素子を機械的に取り外す場合には、配線パターンと基板
との間で剥離することがなく、配線パターンを破損する
ようなことがない。また、半導体素子と異方性導電膜と
の間で剥離することがないため、異方性導電膜が基板上
に残存することがなく、残存した異方性導電膜の除去作
業により配線が破損することがない。したがって、異方
性導電膜を介して半導体素子を再実装することにより、
配線パターンに影響のない高精度な半導体素子の再実装
が可能となる。
【００５１】本発明に係る液晶表示装置の半導体素子の
実装方法は、液晶を駆動する表示体をパターニングする
際に半導体素子が実装される側の保護膜を同時にパター
ニングするために、半導体素子の実装における保護膜の
成膜工程の簡略化が図られる。また、この発明によれ
ば、半導体素子の交換の必要が生じて交換作業を行う場
合には、配線パターンと基板との間で剥離することがな
く、配線パターンを破損するようなことがない。また、
半導体素子と異方性導電膜との間で剥離することがない
ため、異方性導電膜が基板上に残存することがなく、残
存した異方性導電膜の除去作業により配線が破損するこ
とがない。したがって、半導体素子の実装の再作業が液
晶パネルの歩留まりに影響することがなくなり、実装工
程の再作業が行われても高品質な液晶表示装置を製造す
ることが可能となる。
実装方法は、液晶を駆動する表示体をパターニングする
際に半導体素子が実装される側の保護膜を同時にパター
ニングするために、半導体素子の実装における保護膜の
成膜工程の簡略化が図られる。また、この発明によれ
ば、半導体素子の交換の必要が生じて交換作業を行う場
合には、配線パターンと基板との間で剥離することがな
く、配線パターンを破損するようなことがない。また、
半導体素子と異方性導電膜との間で剥離することがない
ため、異方性導電膜が基板上に残存することがなく、残
存した異方性導電膜の除去作業により配線が破損するこ
とがない。したがって、半導体素子の実装の再作業が液
晶パネルの歩留まりに影響することがなくなり、実装工
程の再作業が行われても高品質な液晶表示装置を製造す
ることが可能となる。
【００５２】
【図１】本発明の一実施の形態における液晶表示装置の
半導体素子の実装構造を示す断面図である。
半導体素子の実装構造を示す断面図である。
【図２】上記一実施の形態の液晶表示装置を示す断面図
である。
である。
【図３】従来の液晶表示装置を示す斜視図である。
【図４】従来の液晶表示装置の断面図である。
１ 一方の基板（ＡＭ基板）、 ３ 第１の成膜パターン（液晶を駆動する表示
体）、 ９ 第２の成膜パターン（液晶を駆動する表示
体）、 １３ 対向基板、 １７ 液晶、 ２０ 配線パターン、 ２３ 第１の保護膜、 ２５ 実装領域、 ２６ 導電性を有する接着剤（異方性導電膜）、 ２９ 第２の保護膜、 ＤｒＩＣ 半導体素子
体）、 ９ 第２の成膜パターン（液晶を駆動する表示
体）、 １３ 対向基板、 １７ 液晶、 ２０ 配線パターン、 ２３ 第１の保護膜、 ２５ 実装領域、 ２６ 導電性を有する接着剤（異方性導電膜）、 ２９ 第２の保護膜、 ＤｒＩＣ 半導体素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０５Ｋ 3/32 Ｈ０１Ｌ 29/78 ６１２Ｂ ５Ｇ４３５ Ｆターム(参考） 2H092 GA43 GA48 GA49 GA60 JB74 MA31 MA49 NA27 NA29 PA06 5E319 AA03 AA07 AB05 AC01 BB11 CC61 GG15 5E336 AA04 BB01 CC32 CC51 CC58 EE07 GG16 5F044 LL07 LL09 5F110 AA30 BB01 CC07 DD02 FF03 NN72 NN80 QQ30 5G435 AA19 BB12 EE42
Claims (6)
- 【請求項１】 配線パターンが形成された半導体実装用
の基板に、導電性を有する接着剤を介して、半導体素子
が実装される半導体素子の実装構造において、 配線パターンを覆うように保護膜が形成され、 半導体素子と導電性を有する接着剤との接着力Ｗ１と、
導電性を有する接着剤と保護膜との接着力Ｗ２と、保護
膜と配線パターンとの接着力Ｗ３と、配線パターンと基
板の接着力Ｗ４との関係が、Ｗ２＜Ｗ１かつＷ２＜Ｗ３
かつＷ２＜Ｗ４であることを特徴とする半導体素子の実
装構造。 - 【請求項２】 配線パターンが形成された半導体実装用
の基板に、導電性を有する接着剤を介して、半導体素子
が実装される半導体素子の実装構造において、配線パタ
ーンを覆うように保護膜が形成され、この保護膜は、配
線パターンを覆うように形成される第１の保護膜と、第
１の保護膜を覆うように形成される第２の保護膜との少
なくとも２層の保護膜により構成され、半導体素子と導
電性を有する接着剤との接着力Ｗ１と、導電性を有する
接着剤と保護膜との接着力Ｗ２と、保護膜と配線パター
ンとの接着力Ｗ３と、配線パターンと上記基板の接着力
Ｗ４と、第１の保護膜と第２の保護膜との接着力Ｗ３ａ
との関係が、Ｗ３ａ＜Ｗ１かつＷ３ａ＜Ｗ２かつＷ３ａ
＜Ｗ３かつＷ３ａ＜Ｗ４である特徴とする半導体素子の
実装構造。 - 【請求項３】 前記請求項１又は請求項２記載の半導体
素子の実装構造であって、配線パターンが形成された半
導体実装用の基板は、対向する基板間に液晶が狭持され
た液晶パネルの一方の基板と一体とされた基板であるこ
とを特徴とする半導体素子の実装構造の液晶表示装置。 - 【請求項４】 対向する基板間に液晶が狭持された液晶
パネルの一方の基板に液晶を駆動する表示体がパターニ
ングされる一方、上記一方の基板と一体とされた基板に
半導体実装用の配線パターンが形成されるとともに、導
電性を有する接着剤を介して、液晶パネルを駆動させる
半導体素子が実装される液晶表示装置の半導体素子の実
装方法において、 液晶を駆動する表示体をパターニングする際に、半導体
素子が実装される側の保護膜を同時にパターニングする
ことを特徴とする液晶表示装置の半導体素子の実装方
法。 - 【請求項５】 前記液晶を駆動する表示体は、第１の成
膜パターンと第２の成膜パターンの少なくとも２層の成
膜パターンである一方、これと対応して半導体素子が実
装される側の保護膜は、配線パターン上に形成される第
１の保護膜と、第１の保護膜上に形成される第２の保護
膜との少なくとも２層の保護膜であり、 液晶を駆動する表示体の第１の成膜パターンを成膜する
際に半導体素子が実装される側の第１の保護膜を同時に
成膜し、液晶を駆動する表示体の第２の成膜パターンを
成膜する際に半導体素子が実装される側の第２の保護膜
を同時に成膜することを特徴とする請求項４記載の液晶
表示装置の半導体素子の実装方法。 - 【請求項６】 前記第２の保護膜を除去した後、第１の
保護膜の上に導電性を有する接着剤を介して半導体素子
を再実装することを特徴とする請求項５記載の液晶表示
装置の半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181354A JP2001358174A (ja) | 2000-06-16 | 2000-06-16 | 半導体素子の実装構造及びその構造の液晶表示装置並びに液晶表示装置の半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181354A JP2001358174A (ja) | 2000-06-16 | 2000-06-16 | 半導体素子の実装構造及びその構造の液晶表示装置並びに液晶表示装置の半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358174A true JP2001358174A (ja) | 2001-12-26 |
Family
ID=18682297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000181354A Pending JP2001358174A (ja) | 2000-06-16 | 2000-06-16 | 半導体素子の実装構造及びその構造の液晶表示装置並びに液晶表示装置の半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001358174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8111367B2 (en) | 2007-10-15 | 2012-02-07 | Mitsubishi Electric Corporation | Display device |
-
2000
- 2000-06-16 JP JP2000181354A patent/JP2001358174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8111367B2 (en) | 2007-10-15 | 2012-02-07 | Mitsubishi Electric Corporation | Display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3671192B2 (ja) | 絶縁層付角柱状バンプ及びそのバンプを用いたチップオングラス製品並びにｉｃチップ表面への絶縁層付角柱状バンプの製造方法 | |
| US7492434B2 (en) | Display device having an anisotropic-conductive adhesive film | |
| US20070242207A1 (en) | Flat display panel and connection structure | |
| JPH086059A (ja) | アクティブマトリクス基板 | |
| JP2000321591A (ja) | 液晶表示装置 | |
| JP2003133677A (ja) | フレキシブル回路基板の圧着構造 | |
| TW200300853A (en) | Liquid crystal display device and its testing method | |
| US7639338B2 (en) | LCD device having external terminals | |
| US6839120B2 (en) | Reflective or transflective liquid crystal display device and method for manufacturing the same | |
| US20040099959A1 (en) | Conductive bump structure | |
| US8111367B2 (en) | Display device | |
| JP2005310905A (ja) | 電子部品の接続構造 | |
| JPH075487A (ja) | 混成回路基板 | |
| US20040207796A1 (en) | Display device and method of manufacturing display device | |
| JP5026032B2 (ja) | 液晶表示装置とその製造方法 | |
| JP2004212587A (ja) | 液晶表示パネル及びこの液晶表示パネルに使用する可撓性基板の実装方法 | |
| JP2001264794A (ja) | 液晶表示装置の製造方法 | |
| JP2001358174A (ja) | 半導体素子の実装構造及びその構造の液晶表示装置並びに液晶表示装置の半導体素子の実装方法 | |
| KR100256911B1 (ko) | 테이프 캐리어 패키지 및 이 테이프 캐리어 패키지를 포함하는 액정표시장치 | |
| JP2008277646A (ja) | 電気光学装置用基板、実装構造体及び電子機器 | |
| JP2002196703A (ja) | 半導体素子の実装構造及びその構造を有する液晶表示装置 | |
| JPH11237642A (ja) | アクティブマトリクス型液晶表示装置 | |
| JPH10144727A (ja) | 半導体素子の実装方法および半導体素子を実装した電子装置 | |
| KR100816335B1 (ko) | 박막 트랜지스터 기판 및 이를 이용한 구동 집적회로 부착방법 | |
| JP2002344097A (ja) | 実装用基板及びこの基板を有する表示装置 |