JP2001353930A - プリンタ装置 - Google Patents
プリンタ装置Info
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- JP2001353930A JP2001353930A JP2000177732A JP2000177732A JP2001353930A JP 2001353930 A JP2001353930 A JP 2001353930A JP 2000177732 A JP2000177732 A JP 2000177732A JP 2000177732 A JP2000177732 A JP 2000177732A JP 2001353930 A JP2001353930 A JP 2001353930A
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Abstract
(57)【要約】
【課題】 サブＣＰＵを設けず、省エネモード時、ＤＣ
／ＤＣコンバータ，メインＣＰＵへの電源供給を止め、
必要最低限の電源供給で待機する。 【解決手段】 省エネモード時は、ＰＳＵ１から供給さ
れる電源のみをＯＮし、電源供給制御回路２のスイッチ
をＯＦＦにして、ＤＣ／ＤＣコンバータ回路３，ＣＰＵ
９，プリンタコントロールＬＳＩ１０，各デバイスへの
電源供給を停止する。ＰＳＵ１より電源供給されるの
は、電源供給制御回路２，データ着呼検出回路１４，Ｎ
ＥＴＷＯＲＫ−Ｉ／Ｆ回路１５とプリンタコントロール
ＬＳＩ１０のＮＥＴＷＯＲＫ−Ｉ／Ｆ回路部分，操作部
ＬＥＤ表示回路，操作部キー取込回路で、それ以外は電
源が供給されない。復帰するのは、データ着呼検出回路
１４でデータの着呼を検出した場合かキー入力を検出し
た場合のみである。省エネ時は、電力をほとんど消費し
ないロジック回路への電源供給のみになる。
／ＤＣコンバータ，メインＣＰＵへの電源供給を止め、
必要最低限の電源供給で待機する。 【解決手段】 省エネモード時は、ＰＳＵ１から供給さ
れる電源のみをＯＮし、電源供給制御回路２のスイッチ
をＯＦＦにして、ＤＣ／ＤＣコンバータ回路３，ＣＰＵ
９，プリンタコントロールＬＳＩ１０，各デバイスへの
電源供給を停止する。ＰＳＵ１より電源供給されるの
は、電源供給制御回路２，データ着呼検出回路１４，Ｎ
ＥＴＷＯＲＫ−Ｉ／Ｆ回路１５とプリンタコントロール
ＬＳＩ１０のＮＥＴＷＯＲＫ−Ｉ／Ｆ回路部分，操作部
ＬＥＤ表示回路，操作部キー取込回路で、それ以外は電
源が供給されない。復帰するのは、データ着呼検出回路
１４でデータの着呼を検出した場合かキー入力を検出し
た場合のみである。省エネ時は、電力をほとんど消費し
ないロジック回路への電源供給のみになる。
Description
【０００１】
【発明の属する技術分野】本発明は、プリンタ装置、よ
り詳細には、省エネモードを有するプリンタ装置に関す
る。
り詳細には、省エネモードを有するプリンタ装置に関す
る。
【０００２】
【従来の技術】従来技術において、プリンタ装置やファ
クシミリ装置などは、省エネ対策として、メインＣＰＵ
およびサブＣＰＵを搭載し、省エネモードに移行した際
には、高速動作で消費電力の大きいメインＣＰＵへの電
源供給を停止し、低速動作で消費電力の小さいサブＣＰ
Ｕのみに電源を供給することによって省エネを行ってい
た。
クシミリ装置などは、省エネ対策として、メインＣＰＵ
およびサブＣＰＵを搭載し、省エネモードに移行した際
には、高速動作で消費電力の大きいメインＣＰＵへの電
源供給を停止し、低速動作で消費電力の小さいサブＣＰ
Ｕのみに電源を供給することによって省エネを行ってい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ような構成の場合、サブＣＰＵおよび検出に必要な回路
への電源供給は必要であり、更にサブＣＰＵの消費電力
を抑えるためには、低電圧動作で動作速度を遅くする必
要があるが、ＰＳＵ供給電圧より低電圧の場合には、Ｄ
Ｃ／ＤＣコンバータ回路での損失が発生することにな
る。
ような構成の場合、サブＣＰＵおよび検出に必要な回路
への電源供給は必要であり、更にサブＣＰＵの消費電力
を抑えるためには、低電圧動作で動作速度を遅くする必
要があるが、ＰＳＵ供給電圧より低電圧の場合には、Ｄ
Ｃ／ＤＣコンバータ回路での損失が発生することにな
る。
【０００４】本発明は、上述のような実情を考慮してな
されたもので、サブＣＰＵを設けず、ＤＣ／ＤＣコンバ
ータ回路への電源供給を遮断し、メインＣＰＵへの電源
供給も止めることによって必要最低限の電源供給でのシ
ステムの駆動が可能で、また、動作モードによってデー
タアクセス領域およびクロック制御を変えることによっ
て待機時にも従来以上の省エネ効果をあげることが可能
なプリンタ装置を提供することを目的としてなされたも
のである。
されたもので、サブＣＰＵを設けず、ＤＣ／ＤＣコンバ
ータ回路への電源供給を遮断し、メインＣＰＵへの電源
供給も止めることによって必要最低限の電源供給でのシ
ステムの駆動が可能で、また、動作モードによってデー
タアクセス領域およびクロック制御を変えることによっ
て待機時にも従来以上の省エネ効果をあげることが可能
なプリンタ装置を提供することを目的としてなされたも
のである。
【０００５】
【課題を解決するための手段】請求項１の発明は、ＤＣ
電源をステップダウンして所定のデバイスに出力するＤ
Ｃ／ＤＣコンバータと、該ＤＣ／ＤＣコンバータを含む
所定のデバイスへの電源の供給を制御する電源供給制御
回路とを有し、省エネモード時に、前記電源供給制御回
路が、前記ＤＣ／ＤＣコンバータへの電源の供給を遮断
することを特徴としたものである。
電源をステップダウンして所定のデバイスに出力するＤ
Ｃ／ＤＣコンバータと、該ＤＣ／ＤＣコンバータを含む
所定のデバイスへの電源の供給を制御する電源供給制御
回路とを有し、省エネモード時に、前記電源供給制御回
路が、前記ＤＣ／ＤＣコンバータへの電源の供給を遮断
することを特徴としたものである。
【０００６】請求項２の発明は、請求項１の発明におい
て、動作モードに応じてＣＰＵおよびＳＤＲＡＭへの供
給クロック周波数と前記ＣＰＵの内部動作クロック周波
数とを制御するＣＰＵ／ＳＤＲＡＭクロック制御回路
と、前記ＳＤＲＡＭの使用状況に応じて該ＳＤＲＡＭの
消費電力を制御するＳＤＲＡＭパワーダウン制御回路と
を有し、省エネモード時に、前記ＣＰＵ／ＳＤＲＡＭク
ロック制御回路が、前記ＣＰＵおよび前記ＳＤＲＡＭへ
の供給クロック周波数と前記ＣＰＵの内部動作クロック
周波数とを最小に設定し、前記ＳＤＲＡＭパワーダウン
制御回路が、前記ＳＤＲＡＭの消費電力を抑えることを
特徴としたものである。
て、動作モードに応じてＣＰＵおよびＳＤＲＡＭへの供
給クロック周波数と前記ＣＰＵの内部動作クロック周波
数とを制御するＣＰＵ／ＳＤＲＡＭクロック制御回路
と、前記ＳＤＲＡＭの使用状況に応じて該ＳＤＲＡＭの
消費電力を制御するＳＤＲＡＭパワーダウン制御回路と
を有し、省エネモード時に、前記ＣＰＵ／ＳＤＲＡＭク
ロック制御回路が、前記ＣＰＵおよび前記ＳＤＲＡＭへ
の供給クロック周波数と前記ＣＰＵの内部動作クロック
周波数とを最小に設定し、前記ＳＤＲＡＭパワーダウン
制御回路が、前記ＳＤＲＡＭの消費電力を抑えることを
特徴としたものである。
【０００７】請求項３の発明は、請求項１または２の発
明において、データの受信を検出するデータ受信検出回
路を有し、省エネモード時に、データ受信が検出された
時は、前記電源供給制御回路が、前記ＤＣ／ＤＣコンバ
ータへの電源供給の遮断を解除することを特徴としたも
のである。
明において、データの受信を検出するデータ受信検出回
路を有し、省エネモード時に、データ受信が検出された
時は、前記電源供給制御回路が、前記ＤＣ／ＤＣコンバ
ータへの電源供給の遮断を解除することを特徴としたも
のである。
【０００８】
【発明の実施の形態】図１は、本発明によるプリンタ装
置の一実施例を説明するための装置構成のブロック図
で、図中、１はＰＳＵ（電力供給ユニット）、２は電源
供給制御回路、３，４はＤＣ／ＤＣコンバータ回路、５
はＮＶＲＡＭ、６はＦＬＡＳＨ−ＲＯＭ、７はＦＯＮＴ
−ＲＯＭ、８はＣＰＵ／ＳＤＲＡＭクロック制御回路、
９はＣＰＵ、１０はプリンタコントロールＬＳＩ、１１
はＳＤＲＡＭ、１２はＳＤＲＡＭパワーダウン制御回
路、１３はＥＮＧＩＮＥ−Ｉ／Ｆ、１４はデータ着呼検
出回路、１５はＮＥＴＷＯＲＫ−Ｉ／Ｆ回路、１６はセ
ントロニクスＩ／Ｆ、１７はネットワークハブ、１８，
１９，２０，２１はパソコン、２２はプリンタエンジン
である。
置の一実施例を説明するための装置構成のブロック図
で、図中、１はＰＳＵ（電力供給ユニット）、２は電源
供給制御回路、３，４はＤＣ／ＤＣコンバータ回路、５
はＮＶＲＡＭ、６はＦＬＡＳＨ−ＲＯＭ、７はＦＯＮＴ
−ＲＯＭ、８はＣＰＵ／ＳＤＲＡＭクロック制御回路、
９はＣＰＵ、１０はプリンタコントロールＬＳＩ、１１
はＳＤＲＡＭ、１２はＳＤＲＡＭパワーダウン制御回
路、１３はＥＮＧＩＮＥ−Ｉ／Ｆ、１４はデータ着呼検
出回路、１５はＮＥＴＷＯＲＫ−Ｉ／Ｆ回路、１６はセ
ントロニクスＩ／Ｆ、１７はネットワークハブ、１８，
１９，２０，２１はパソコン、２２はプリンタエンジン
である。
【０００９】ＰＳＵ１は、機器に必要なＤＣ電源を商用
電源（１００Ｖ）から変換して供給しており、コントロ
ーラボードへは＋３.３Ｖ電源を供給している。電源供
給制御回路２は、ＰＳＵ１から供給される＋３.３Ｖ電
源を必要に応じてパワーリレー，パワーＭＯＳＦＥＴ等
でＯＮ／ＯＦＦして各デバイスへの供給を制御してい
る。ＤＣ／ＤＣコンバータ回路３は、電源供給制御回路
２から供給された＋３.３Ｖ電源を変換して＋２.５Ｖを
出力しており、ＣＰＵ９またはプリンタコントロールＬ
ＳＩ１０に電源を供給している。ＤＣ／ＤＣコンバータ
回路４は、ＤＣ／ＤＣコンバータ回路３から出力される
＋２.５Ｖ電源を更に変換して＋１.８Ｖを出力してお
り、ＣＰＵ９の内部コアに電源を供給している。
電源（１００Ｖ）から変換して供給しており、コントロ
ーラボードへは＋３.３Ｖ電源を供給している。電源供
給制御回路２は、ＰＳＵ１から供給される＋３.３Ｖ電
源を必要に応じてパワーリレー，パワーＭＯＳＦＥＴ等
でＯＮ／ＯＦＦして各デバイスへの供給を制御してい
る。ＤＣ／ＤＣコンバータ回路３は、電源供給制御回路
２から供給された＋３.３Ｖ電源を変換して＋２.５Ｖを
出力しており、ＣＰＵ９またはプリンタコントロールＬ
ＳＩ１０に電源を供給している。ＤＣ／ＤＣコンバータ
回路４は、ＤＣ／ＤＣコンバータ回路３から出力される
＋２.５Ｖ電源を更に変換して＋１.８Ｖを出力してお
り、ＣＰＵ９の内部コアに電源を供給している。
【００１０】ＮＶＲＡＭ５は、印刷のログ等のユーザー
情報が登録されているメモリである。ＦＬＡＳＨ−ＲＯ
Ｍ６は、コントローラボードを制御するためのファーム
ウェアが格納されており、パフォーマンスをあげるため
に、ファームウェアは、通常、電源立ち上げ時に、より
高速で動作するＳＤＲＡＭ１１にデータが転送され、そ
の後はＳＤＲＡＭ１１上でプログラムが実行されるよう
になる。ＦＯＮＴ−ＲＯＭ７には、印字に必要なフォン
トのデータが保存されており、必要に応じてリードされ
る。
情報が登録されているメモリである。ＦＬＡＳＨ−ＲＯ
Ｍ６は、コントローラボードを制御するためのファーム
ウェアが格納されており、パフォーマンスをあげるため
に、ファームウェアは、通常、電源立ち上げ時に、より
高速で動作するＳＤＲＡＭ１１にデータが転送され、そ
の後はＳＤＲＡＭ１１上でプログラムが実行されるよう
になる。ＦＯＮＴ−ＲＯＭ７には、印字に必要なフォン
トのデータが保存されており、必要に応じてリードされ
る。
【００１１】ＣＰＵ／ＳＤＲＡＭクロック制御回路８
は、動作モードに応じてＣＰＵ９，ＳＤＲＡＭ１１への
供給クロック周波数，ＣＰＵ内部動作クロックの設定を
行っており、各モード毎に、最適な設定がなされる。Ｃ
ＰＵ／ＳＤＲＡＭ供給クロック周波数は、クロックジェ
ネレータの設定端子を制御回路の入出力ポートに接続
し、Ｈ／Ｌのどちらかに制御することで行っており、Ｃ
ＰＵ内部動作クロックは、動作モード移行時にＣＰＵコ
ンフィグ用ＥＥＰＲＯＭにデータを設定してＣＰＵにリ
セットをかけることによって動作周波数の変更を行って
いる。
は、動作モードに応じてＣＰＵ９，ＳＤＲＡＭ１１への
供給クロック周波数，ＣＰＵ内部動作クロックの設定を
行っており、各モード毎に、最適な設定がなされる。Ｃ
ＰＵ／ＳＤＲＡＭ供給クロック周波数は、クロックジェ
ネレータの設定端子を制御回路の入出力ポートに接続
し、Ｈ／Ｌのどちらかに制御することで行っており、Ｃ
ＰＵ内部動作クロックは、動作モード移行時にＣＰＵコ
ンフィグ用ＥＥＰＲＯＭにデータを設定してＣＰＵにリ
セットをかけることによって動作周波数の変更を行って
いる。
【００１２】ＣＰＵ９は、コントローラボードのシステ
ムを制御しており、内部動作周波数等のイニシャライズ
は、ＣＰＵリセット解除後、ＥＥＰＲＯＭよりコンフィ
グデータを読み込むことで設定を行っている。プリンタ
コントロールＬＳＩ１０は、ＣＰＵ−Ｉ／Ｆ，ＳＤＲＡ
Ｍ−Ｉ／Ｆ，ＥＮＧＩＮＥ−Ｉ／Ｆ，ＮＥＴＷＯＲＫ−
Ｉ／Ｆ，ローカルバスＩ／Ｆ，割込み制御，セントロニ
クスＩ／Ｆ，ＶＩＤＥＯ−ＤＭＡ制御等の機能を内蔵し
ている。
ムを制御しており、内部動作周波数等のイニシャライズ
は、ＣＰＵリセット解除後、ＥＥＰＲＯＭよりコンフィ
グデータを読み込むことで設定を行っている。プリンタ
コントロールＬＳＩ１０は、ＣＰＵ−Ｉ／Ｆ，ＳＤＲＡ
Ｍ−Ｉ／Ｆ，ＥＮＧＩＮＥ−Ｉ／Ｆ，ＮＥＴＷＯＲＫ−
Ｉ／Ｆ，ローカルバスＩ／Ｆ，割込み制御，セントロニ
クスＩ／Ｆ，ＶＩＤＥＯ−ＤＭＡ制御等の機能を内蔵し
ている。
【００１３】ＳＤＲＡＭ１１は、ホストＰＣから送られ
てくるコマンドからの画像データの描画，ファームウェ
アの実行を行っている。データバスは１００ＭＨｚにな
っており、高速なデータアクセスが可能となっている。
ＳＤＲＡＭパワーダウン制御回路１２は、待機時等でＳ
ＤＲＡＭ１１が使用されていない状態を検知してＳＤＲ
ＡＭ１１のＣＫＥ端子をＨ（ハイ）からＬ（ロー）に
し、ＳＤＲＡＭ１１をパワーダウンモードに移行させて
消費電力を抑えている。ＥＮＧＩＮＥ−Ｉ／Ｆ１３は、
プリンタコントロールＬＳＩ１０のビデオ端子と外部の
プリンタエンジン２２とのレベル変換を行っており、プ
リンタエンジン２２側のレベルが＋５Ｖの場合には、プ
リンタコントロールＬＳＩ１０の出力を＋３Ｖ→＋５
Ｖ、入力を＋５Ｖ→＋３Ｖへのレベル変換、および、ゲ
ートの制御を行っている。
てくるコマンドからの画像データの描画，ファームウェ
アの実行を行っている。データバスは１００ＭＨｚにな
っており、高速なデータアクセスが可能となっている。
ＳＤＲＡＭパワーダウン制御回路１２は、待機時等でＳ
ＤＲＡＭ１１が使用されていない状態を検知してＳＤＲ
ＡＭ１１のＣＫＥ端子をＨ（ハイ）からＬ（ロー）に
し、ＳＤＲＡＭ１１をパワーダウンモードに移行させて
消費電力を抑えている。ＥＮＧＩＮＥ−Ｉ／Ｆ１３は、
プリンタコントロールＬＳＩ１０のビデオ端子と外部の
プリンタエンジン２２とのレベル変換を行っており、プ
リンタエンジン２２側のレベルが＋５Ｖの場合には、プ
リンタコントロールＬＳＩ１０の出力を＋３Ｖ→＋５
Ｖ、入力を＋５Ｖ→＋３Ｖへのレベル変換、および、ゲ
ートの制御を行っている。
【００１４】データ着呼検出回路１４は、セントロニク
スＩ／Ｆ１６からデータの受信があった場合、および、
ＮＥＴＷＯＲＫ−Ｉ／Ｆ回路１５からデータの受信があ
った場合に、検出フラグを立て、セントロニクスＩ／Ｆ
１６からの受信時は、ホストＰＣからのＳｔｒｏｂｅ信
号がＬになることを検出して、Ｂｕｓｙ，Ａｃｋ信号を
ホスト側に出力している。受信したデータは、ゲートア
レイ内のレジスタに保持され、レジスタ内のデータがＦ
ＵＬＬになると、Ｂｕｓｙ状態をホストＰＣ側に通知し
てＣＰＵ９，プリンタコントロールＬＳＩ１０が復帰す
るのを待っている。また、ＮＥＴＷＯＲＫ−Ｉ／Ｆ回路
１５からデータを受信した場合には、ＮＥＴＷＯＲＫ−
Ｉ／Ｆ回路１５からデータ着呼検出回路１４内の特定レ
ジスタにアクセスしてもらい、データ受信のフラグを立
てることによってデータ受信検出を行っている。
スＩ／Ｆ１６からデータの受信があった場合、および、
ＮＥＴＷＯＲＫ−Ｉ／Ｆ回路１５からデータの受信があ
った場合に、検出フラグを立て、セントロニクスＩ／Ｆ
１６からの受信時は、ホストＰＣからのＳｔｒｏｂｅ信
号がＬになることを検出して、Ｂｕｓｙ，Ａｃｋ信号を
ホスト側に出力している。受信したデータは、ゲートア
レイ内のレジスタに保持され、レジスタ内のデータがＦ
ＵＬＬになると、Ｂｕｓｙ状態をホストＰＣ側に通知し
てＣＰＵ９，プリンタコントロールＬＳＩ１０が復帰す
るのを待っている。また、ＮＥＴＷＯＲＫ−Ｉ／Ｆ回路
１５からデータを受信した場合には、ＮＥＴＷＯＲＫ−
Ｉ／Ｆ回路１５からデータ着呼検出回路１４内の特定レ
ジスタにアクセスしてもらい、データ受信のフラグを立
てることによってデータ受信検出を行っている。
【００１５】ＮＥＴＷＯＲＫ−Ｉ／Ｆ回路１５は、ＰＨ
Ｙチップ，ファームウェア格納ＥＥＰＲＯＭ，トランス
等で構成されており、装置とＬＡＮとの接続を可能とし
ている。セントロニクスＩ／Ｆ１６は、ホストＰＣとプ
リンタコントロールＬＳＩ１０およびデータ着呼検出回
路１４との信号のレベル変換を行っている。尚、１７は
ＬＡＮに接続するためのネットワークハブで、１８〜２
０はＬＡＮに接続されているホストＰＣである。
Ｙチップ，ファームウェア格納ＥＥＰＲＯＭ，トランス
等で構成されており、装置とＬＡＮとの接続を可能とし
ている。セントロニクスＩ／Ｆ１６は、ホストＰＣとプ
リンタコントロールＬＳＩ１０およびデータ着呼検出回
路１４との信号のレベル変換を行っている。尚、１７は
ＬＡＮに接続するためのネットワークハブで、１８〜２
０はＬＡＮに接続されているホストＰＣである。
【００１６】電源投入時、まず、ＰＳＵ１からコントロ
ーラボードに＋３.３Ｖ電源が供給され、電源供給制御
回路２は、スイッチＯＮにして供給された電源をそのま
ま各デバイスに供給する。更に、ＤＣ／ＤＣコンバータ
回路３およびＤＣ／ＤＣコンバータ回路４で、それぞれ
＋２.５Ｖおよび＋１.８Ｖが生成され、システムが起動
する。プリンタコントロールＬＳＩ１０がまず最初に立
ち上がり、立ち上げシーケンスにより、ＣＰＵ９および
各デバイスのリセットが解除されて動作が行なわれる。
ＣＰＵ９が動作すると、まず最初にベクターアドレスが
呼び出されるが、その領域は、ＦＬＡＳＨ−ＲＯＭ６に
アサインされているので、ＦＬＡＳＨ−ＲＯＭ６に格納
されているファームウェアが実行される。
ーラボードに＋３.３Ｖ電源が供給され、電源供給制御
回路２は、スイッチＯＮにして供給された電源をそのま
ま各デバイスに供給する。更に、ＤＣ／ＤＣコンバータ
回路３およびＤＣ／ＤＣコンバータ回路４で、それぞれ
＋２.５Ｖおよび＋１.８Ｖが生成され、システムが起動
する。プリンタコントロールＬＳＩ１０がまず最初に立
ち上がり、立ち上げシーケンスにより、ＣＰＵ９および
各デバイスのリセットが解除されて動作が行なわれる。
ＣＰＵ９が動作すると、まず最初にベクターアドレスが
呼び出されるが、その領域は、ＦＬＡＳＨ−ＲＯＭ６に
アサインされているので、ＦＬＡＳＨ−ＲＯＭ６に格納
されているファームウェアが実行される。
【００１７】ファームウェアには、ＦＬＡＳＨ−ＲＯＭ
６の内容をＳＤＲＡＭ１１に転送するプログラムが組ま
れており、データの転送が行われ、転送終了後は、ＳＤ
ＲＡＭ１１にてプログラムが実行されるようになる。た
だ、待機時のように、特に負荷がかからないような場合
には、わざわざ、デバイスの消費電力が大きいＳＤＲＡ
Ｍ１１で実行させる必要はないため、本発明では、一
応、ＳＤＲＡＭ１１にもデータをコピーしておき、待機
時は、ＦＬＡＳＨ−ＲＯＭ６にアクセスするように制御
する。また、消費電力を極力抑えるために、ＳＤＲＡＭ
１１の領域にはアクセスしないようにプログラムを組
み、ＳＤＲＡＭパワーダウン制御回路１２にて、ＳＤＲ
ＡＭ１１をパワーダウンに移行させてＳＤＲＡＭ１１が
動作しないように設定する。ＳＤＲＡＭ領域にアクセス
したい場合には、ＳＤＲＡＭパワーダウン制御回路１２
の回路のパワーダウンレジスタにアクセスしてフラグを
落とすことによってパワーダウンの解除を行う。
６の内容をＳＤＲＡＭ１１に転送するプログラムが組ま
れており、データの転送が行われ、転送終了後は、ＳＤ
ＲＡＭ１１にてプログラムが実行されるようになる。た
だ、待機時のように、特に負荷がかからないような場合
には、わざわざ、デバイスの消費電力が大きいＳＤＲＡ
Ｍ１１で実行させる必要はないため、本発明では、一
応、ＳＤＲＡＭ１１にもデータをコピーしておき、待機
時は、ＦＬＡＳＨ−ＲＯＭ６にアクセスするように制御
する。また、消費電力を極力抑えるために、ＳＤＲＡＭ
１１の領域にはアクセスしないようにプログラムを組
み、ＳＤＲＡＭパワーダウン制御回路１２にて、ＳＤＲ
ＡＭ１１をパワーダウンに移行させてＳＤＲＡＭ１１が
動作しないように設定する。ＳＤＲＡＭ領域にアクセス
したい場合には、ＳＤＲＡＭパワーダウン制御回路１２
の回路のパワーダウンレジスタにアクセスしてフラグを
落とすことによってパワーダウンの解除を行う。
【００１８】また、システムの設定により、印刷動作モ
ードにおいて高速優先モードと省エネ優先モードの選択
をすることができ、高速優先の場合には、システムで最
高パフォーマンスが出せるように、ＣＰＵ／ＳＤＲＡＭ
クロック制御回路８にて、ＣＰＵ９，ＳＤＲＡＭ１１へ
の供給クロックは最大のものを設定し、また、ＣＰＵ９
の内部動作周波数についても、そのＣＰＵ９が可能な最
大周波数に設定する。省エネ優先の場合には、ＣＰＵ／
ＳＤＲＡＭクロック制御回路８にて、ＣＰＵ９，ＳＤＲ
ＡＭ１１への供給クロックは最低のものを設定し、ま
た、ＣＰＵ９の内部動作周波数についても、最小周波数
に設定する。モードの変更時は、自己リセットをかける
ことにより、ＣＰＵ９立ち上がりのコンフィグ設定およ
びクロックジェネレータの初期設定を再設定している。
動作途中でのモード変更は不可であり、モード変更時
は、必ず、リセットが入る。
ードにおいて高速優先モードと省エネ優先モードの選択
をすることができ、高速優先の場合には、システムで最
高パフォーマンスが出せるように、ＣＰＵ／ＳＤＲＡＭ
クロック制御回路８にて、ＣＰＵ９，ＳＤＲＡＭ１１へ
の供給クロックは最大のものを設定し、また、ＣＰＵ９
の内部動作周波数についても、そのＣＰＵ９が可能な最
大周波数に設定する。省エネ優先の場合には、ＣＰＵ／
ＳＤＲＡＭクロック制御回路８にて、ＣＰＵ９，ＳＤＲ
ＡＭ１１への供給クロックは最低のものを設定し、ま
た、ＣＰＵ９の内部動作周波数についても、最小周波数
に設定する。モードの変更時は、自己リセットをかける
ことにより、ＣＰＵ９立ち上がりのコンフィグ設定およ
びクロックジェネレータの初期設定を再設定している。
動作途中でのモード変更は不可であり、モード変更時
は、必ず、リセットが入る。
【００１９】最後に、省エネモード時の動作であるが、
省エネモード時は、極力電源供給を抑えるために、ＰＳ
Ｕ１から供給される電源のみをＯＮとしておき、電源供
給制御回路２のスイッチをＯＦＦすることにより、ＣＰ
Ｕ９，プリンタコントロールＬＳＩ１０，各デバイスへ
の電源供給を停止する。ＰＳＵ１より電源供給されるの
は、電源供給制御回路２，データ着呼検出回路１４，Ｎ
ＥＴＷＯＲＫ−Ｉ／Ｆ回路１５とプリンタコントロール
ＬＳＩ１０のＮＥＴＷＯＲＫ−Ｉ／Ｆ回路部分および操
作部ＬＥＤ表示回路，操作部キー取込回路のみであり、
それ以外のデバイスには、電源が供給されない。
省エネモード時は、極力電源供給を抑えるために、ＰＳ
Ｕ１から供給される電源のみをＯＮとしておき、電源供
給制御回路２のスイッチをＯＦＦすることにより、ＣＰ
Ｕ９，プリンタコントロールＬＳＩ１０，各デバイスへ
の電源供給を停止する。ＰＳＵ１より電源供給されるの
は、電源供給制御回路２，データ着呼検出回路１４，Ｎ
ＥＴＷＯＲＫ−Ｉ／Ｆ回路１５とプリンタコントロール
ＬＳＩ１０のＮＥＴＷＯＲＫ−Ｉ／Ｆ回路部分および操
作部ＬＥＤ表示回路，操作部キー取込回路のみであり、
それ以外のデバイスには、電源が供給されない。
【００２０】省エネモードに移行すると、操作部の省エ
ネＬＥＤが点灯する。省エネモードから復帰するには、
データ着呼検出回路１４でデータの着呼を検出した場合
か、もしくは、プリンタコントロールＬＳＩ１０の操作
部キー取込回路でキー入力を検出した場合のみである。
検出されると、すぐに電源供給制御回路２の電源供給ス
イッチをＯＮにして各デバイスへの電源を供給する。省
エネ時は、ほとんど電力を消費しないロジック回路への
電源供給のみになるので、従来以上の省エネ効果をあげ
ることができる。
ネＬＥＤが点灯する。省エネモードから復帰するには、
データ着呼検出回路１４でデータの着呼を検出した場合
か、もしくは、プリンタコントロールＬＳＩ１０の操作
部キー取込回路でキー入力を検出した場合のみである。
検出されると、すぐに電源供給制御回路２の電源供給ス
イッチをＯＮにして各デバイスへの電源を供給する。省
エネ時は、ほとんど電力を消費しないロジック回路への
電源供給のみになるので、従来以上の省エネ効果をあげ
ることができる。
【００２１】図２は、本発明によるプリンタ装置の動作
の一実施例を説明するためのフローチャートで、プリン
タの電源がＯＮされると、ＰＳＵ１と電源供給制御回路
２の出力がＯＮされる（Ｓ１）。ＣＰＵ／ＳＤＲＡＭク
ロック制御回路８は、動作モードに応じて、ＣＰＵ９，
ＳＤＲＡＭ１１への供給クロック周波数とＣＰＵ内部動
作クロック周波数を設定する（Ｓ２）。待機状態におい
て（Ｓ３）、優先モード（高速優先モード，省エネ優先
モード）が変更されたならば（Ｓ４のＹＥＳ）、ＣＰＵ
９，ＳＤＲＡＭ１１への供給クロック周波数の設定情報
を書き換え（Ｓ９）、ＣＰＵ内部動作クロック周波数の
設定情報を書き換えた後（Ｓ１０）、システムリセット
がＯＮ（Ｓ１１）される。ＣＰＵ９，ＳＤＲＡＭ１１へ
の供給クロック周波数とＣＰＵ内部動作クロック周波数
が設定され（Ｓ１２）、待機状態に戻る（Ｓ３）。
の一実施例を説明するためのフローチャートで、プリン
タの電源がＯＮされると、ＰＳＵ１と電源供給制御回路
２の出力がＯＮされる（Ｓ１）。ＣＰＵ／ＳＤＲＡＭク
ロック制御回路８は、動作モードに応じて、ＣＰＵ９，
ＳＤＲＡＭ１１への供給クロック周波数とＣＰＵ内部動
作クロック周波数を設定する（Ｓ２）。待機状態におい
て（Ｓ３）、優先モード（高速優先モード，省エネ優先
モード）が変更されたならば（Ｓ４のＹＥＳ）、ＣＰＵ
９，ＳＤＲＡＭ１１への供給クロック周波数の設定情報
を書き換え（Ｓ９）、ＣＰＵ内部動作クロック周波数の
設定情報を書き換えた後（Ｓ１０）、システムリセット
がＯＮ（Ｓ１１）される。ＣＰＵ９，ＳＤＲＡＭ１１へ
の供給クロック周波数とＣＰＵ内部動作クロック周波数
が設定され（Ｓ１２）、待機状態に戻る（Ｓ３）。
【００２２】優先モードが変更されなくて（Ｓ４のＮ
Ｏ）、省エネモードに移行したならば（Ｓ５のＹＥ
Ｓ）、電源供給制御回路２からのＤＣ／ＤＣコンバータ
回路３への電源供給がＯＦＦされる（Ｓ６）。データを
検出したならば（Ｓ７のＹＥＳ）、電源供給制御回路２
からの電源供給がＯＮされ（Ｓ８）、待機状態に戻る
（Ｓ３）。
Ｏ）、省エネモードに移行したならば（Ｓ５のＹＥ
Ｓ）、電源供給制御回路２からのＤＣ／ＤＣコンバータ
回路３への電源供給がＯＦＦされる（Ｓ６）。データを
検出したならば（Ｓ７のＹＥＳ）、電源供給制御回路２
からの電源供給がＯＮされ（Ｓ８）、待機状態に戻る
（Ｓ３）。
【００２３】
【発明の効果】ＤＣ／ＤＣコンバータへの電源供給を制
御する電源供給制御回路により、省エネモード時の電源
を必要最低限に抑えることができるので、従来以上の省
エネ効果をあげることが可能である。
御する電源供給制御回路により、省エネモード時の電源
を必要最低限に抑えることができるので、従来以上の省
エネ効果をあげることが可能である。
【００２４】ＣＰＵ／ＳＤＲＡＭクロック制御回路およ
びＳＤＲＡＭパワーダウン制御回路により、待機状態に
おいても、より低消費電力のデバイスを使用することが
でき、また、動作周波数を落とすことによって消費電力
を落とすことができるので、従来以上の省エネ効果をあ
げることが可能である。
びＳＤＲＡＭパワーダウン制御回路により、待機状態に
おいても、より低消費電力のデバイスを使用することが
でき、また、動作周波数を落とすことによって消費電力
を落とすことができるので、従来以上の省エネ効果をあ
げることが可能である。
【００２５】データ受信（着呼）検出回路により、省エ
ネモード時に、必要最低限の電源供給のみで動作するこ
とができるので、従来以上の省エネ効果をあげることが
可能である。
ネモード時に、必要最低限の電源供給のみで動作するこ
とができるので、従来以上の省エネ効果をあげることが
可能である。
【図１】 本発明によるプリンタ装置の一実施例を説明
するための装置構成のブロック図である。
するための装置構成のブロック図である。
【図２】 本発明によるプリンタ装置の動作の一実施例
を説明するためのフローチャートである。
を説明するためのフローチャートである。
１…ＰＳＵ、２…電源供給制御回路、３，４…ＤＣ／Ｄ
Ｃコンバータ回路、５…ＮＶＲＡＭ、６…ＦＬＡＳＨ−
ＲＯＭ、７…ＦＯＮＴ−ＲＯＭ、８…ＣＰＵ／ＳＤＲＡ
Ｍクロック制御回路、９…ＣＰＵ、１０…プリンタコン
トロールＬＳＩ、１１…ＳＤＲＡＭ、１２…ＳＤＲＡＭ
パワーダウン制御回路、１３…ＥＮＧＩＮＥ−Ｉ／Ｆ、
１４…データ着呼検出回路、１５…ＮＥＴＷＯＲＫ−Ｉ
／Ｆ回路、１６…セントロニクスＩ／Ｆ、１７…ネット
ワークハブ、１８，１９，２０，２１…パソコン、２２
…プリンタエンジン。
Ｃコンバータ回路、５…ＮＶＲＡＭ、６…ＦＬＡＳＨ−
ＲＯＭ、７…ＦＯＮＴ−ＲＯＭ、８…ＣＰＵ／ＳＤＲＡ
Ｍクロック制御回路、９…ＣＰＵ、１０…プリンタコン
トロールＬＳＩ、１１…ＳＤＲＡＭ、１２…ＳＤＲＡＭ
パワーダウン制御回路、１３…ＥＮＧＩＮＥ−Ｉ／Ｆ、
１４…データ着呼検出回路、１５…ＮＥＴＷＯＲＫ−Ｉ
／Ｆ回路、１６…セントロニクスＩ／Ｆ、１７…ネット
ワークハブ、１８，１９，２０，２１…パソコン、２２
…プリンタエンジン。
Claims (3)
- 【請求項１】 ＤＣ電源をステップダウンして所定のデ
バイスに出力するＤＣ／ＤＣコンバータと、該ＤＣ／Ｄ
Ｃコンバータを含む所定のデバイスへの電源の供給を制
御する電源供給制御回路とを有し、省エネモード時に、
前記電源供給制御回路が、前記ＤＣ／ＤＣコンバータへ
の電源の供給を遮断することを特徴とするプリンタ装
置。 - 【請求項２】 請求項１に記載のプリンタ装置におい
て、動作モードに応じてＣＰＵおよびＳＤＲＡＭへの供
給クロック周波数と前記ＣＰＵの内部動作クロック周波
数とを制御するＣＰＵ／ＳＤＲＡＭクロック制御回路
と、前記ＳＤＲＡＭの使用状況に応じて該ＳＤＲＡＭの
消費電力を制御するＳＤＲＡＭパワーダウン制御回路と
を有し、省エネモード時に、前記ＣＰＵ／ＳＤＲＡＭク
ロック制御回路が、前記ＣＰＵおよび前記ＳＤＲＡＭへ
の供給クロック周波数と前記ＣＰＵの内部動作クロック
周波数とを最小に設定し、前記ＳＤＲＡＭパワーダウン
制御回路が、前記ＳＤＲＡＭの消費電力を抑えることを
特徴とするプリンタ装置。 - 【請求項３】 請求項１または２に記載のプリンタ装置
において、データの受信を検出するデータ受信検出回路
を有し、省エネモード時に、データ受信が検出された時
は、前記電源供給制御回路が、前記ＤＣ／ＤＣコンバー
タへの電源供給の遮断を解除することを特徴とするプリ
ンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000177732A JP2001353930A (ja) | 2000-06-14 | 2000-06-14 | プリンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000177732A JP2001353930A (ja) | 2000-06-14 | 2000-06-14 | プリンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001353930A true JP2001353930A (ja) | 2001-12-25 |
| JP2001353930A5 JP2001353930A5 (ja) | 2006-03-16 |
Family
ID=18679280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000177732A Withdrawn JP2001353930A (ja) | 2000-06-14 | 2000-06-14 | プリンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001353930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006015571A (ja) * | 2004-06-30 | 2006-01-19 | Fuji Xerox Co Ltd | コントローラ、画像処理装置および電源制御方法 |
| JPWO2014087498A1 (ja) * | 2012-12-05 | 2017-01-05 | キヤノン株式会社 | 画像形成装置および画像形成装置の制御方法 |
-
2000
- 2000-06-14 JP JP2000177732A patent/JP2001353930A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006015571A (ja) * | 2004-06-30 | 2006-01-19 | Fuji Xerox Co Ltd | コントローラ、画像処理装置および電源制御方法 |
| JPWO2014087498A1 (ja) * | 2012-12-05 | 2017-01-05 | キヤノン株式会社 | 画像形成装置および画像形成装置の制御方法 |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050222 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060120 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070706 |