JP2001352281A

JP2001352281A - Ｃｄｍａ受信装置

Info

Publication number: JP2001352281A
Application number: JP2000171517A
Authority: JP
Inventors: Satoshi Nakamura; 中村　　聡; Noriyuki Kawaguchi; 紀幸川口; Morihiko Minowa; 守彦箕輪
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-06-08
Filing date: 2000-06-08
Publication date: 2001-12-21

Abstract

(57)【要約】【課題】複数のアンテナを備えたＣＤＭＡ受信装置に
関し、手動調整を不要として特性の改善を図る。【解決手段】複数のアンテナ１₁，１₂対応に、ＡＧ
Ｃ増幅器６₁，６₂と、ＡＧＣゲインキャンセラ２
１₁，２１₂と、ＡＤ変換器１２₁₁，１２₁₂，１２₂₁，
１２₂₂の前段のオフセット調整回路１０₁₁，１０₁₂、１
０₂₁，１０₂₂とゲイン調整回路１１₁₁，１１₁₂，１
１₂₁，１１₂₂とを含むＣＤＭＡ受信装置であって、アン
テナ１₁，１₂対応にＡＧＣ制御回路１７₁，１７
₂と、このＡＧＣ制御回路１７₁，１７₂からのゲイン
制御信号を、ＡＧＣ増幅器６₁，６₂に加えるアナログ
信号に変換するＤＡ変換器１８₁，１８₂と、ＡＧＣゲ
インキャンセラ２１₁，２１₂にゲインを打ち消すよう
に加えるメモリ１９₁，１９₂とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のアンテナの
受信信号をそれぞれ復調したベースバンド信号を合成し
て受信出力データとするＣＤＭＡ（Ｃode Ｄivision Ｍ
ultiple Ａccess）受信装置に関する。移動通信システ
ムに於いては、第１世代をアナログセルラ方式とする
と、第２世代は、ＰＤＣ（Ｐersonal Ｄigital Ｃellu
rar ）方式，ＧＳＭ（Ｇlobal Ｓystem for Ｍobile Ｃ
ommunication）方式，米国に於けるＴＤＭＡによるＩＳ
５４又はＣＤＭＡによるＩＳ９５の方式となる。そし
て、次世代として、音声のみでなく、画像データ等を含
むマルチメディア情報通信サービスの提供が要望されて
おり、その為にＷ−ＣＤＭＡ方式の開発が進められてい
る。

【０００２】このＷ−ＣＤＭＡ方式には、ＦＤＤ（Ｆre
quency Ｄivision Ｄuplex ）と、ＴＤＤ（Ｔime Ｄiv
ision Ｄuplex ）との二つのデュープレックス方式がが
あり、又ＦＤＤ方式には、ＤＳ（Ｄirect Ｓpread ）と
ＭＣ（Ｍulti Ｃarrier）との方式がある。このような
ＣＤＭＡ方式に於ける受信装置は、受信電界強度の変化
に対しても安定に受信処理できるように、各種の手段が
提案されている。

【０００３】

【従来の技術】図１６は従来例の説明図であり、スペー
スダイバーシチ構成のＣＤＭＡ受信装置を示し、以下必
要時以外は添字を省略して説明する。同図に於いて、２
０１はアンテナ、２０２はバンドパスフィルタ（ＢＰ
Ｆ）、２０３は低雑音高周波増幅器、２０４は周波数変
換器、２０５はバンドパスフィルタ（ＢＰＦ）、２０６
はＡＧＣ増幅器、２０７はハイブリッド回路（Ｈ）、２
０８は復調器、２０９はバンドパスフィルタ（ＢＰ
Ｆ）、２１０はオフセット調整回路、２１１はゲイン調
整回路、２１２はＡＤ変換器（Ａ／Ｄ）、２１３は周波
数変換用の発振器（ＯＳＣ）、２１４は復調用の発振器
（ＯＳＣ）、２１５は移相器（π／２）、２１６はＩチ
ャネルとＱチャネルとの信号を用いて受信パワーを求め
るパワー算出部（Ｉ²＋Ｑ²）、２１７はＡＧＣ制御回
路、２１８はＤＡ変換器（Ｄ／Ａ）、２１９はメモリ
（ＥＰＲＯＭ）、２２０はＲＡＫＥ受信回路、２２１は
ＡＧＣゲインキャンセラ、２２２は合成回路、２２３は
選択処理回路（ＳＥＬ）を示す。

【０００４】アンテナ２０１₁，２０１₂対応に添字
１，２を付加し、直交復調したＩ，Ｑチャネル対応にｉ
１，ｉ２（ｉ＝１，２）を付加して示し、共通の構成は
添字を付加しないで表している。このアンテナ２０
１₁，２０１₂は、相関のない程度に離して配置するも
ので、更に多数のアンテナを配置した構成とすることも
可能である。

【０００５】そして、それぞれのアンテナ２０１による
受信信号は、バンドパスフィルタ２０２により必要帯域
以外が除去されて、低雑音高周波増幅器２０３に入力さ
れて増幅され、発振器２１３の出力信号と周波数変換器
２０４に於いて混合され、バンドパスフィルタ２０５に
より中間周波信号としてＡＧＣ増幅器２０６に入力され
て、所定レベルの信号となるように増幅される。そし
て、ハイブリッド回路２０７により分岐され、復調器２
０８に於いて発振器２１４からの同相とπ／２の位相と
の直交した信号によってベースバンド信号とすることが
できる。

【０００６】この直交復調信号は、バンドパスフィルタ
２０９により不要帯域成分が除去され、オフセット調整
回路２１０により、ＡＤ変換器２１２の特性に対応した
オフセット分が加えられ、ゲイン調整回路２１１により
ＡＤ変換器２１２の特性に対応したレベル範囲となるよ
うにゲイン調整されて、ＡＤ変換器２１２に入力され、
直交復調信号はディジタル信号に変換される。

【０００７】ＲＡＫＥ受信回路２２０は、逆拡散処理を
行う複数のフィンガ部や合成部等を含む構成を有し、直
交復調ディジタル信号について逆拡散復調し、レイク合
成して、ＡＧＣゲインキャンセラ２２１に入力する。こ
のＡＧＣゲインキャンセラ２２１は、ＡＧＣ制御回路２
１７からのＡＧＣ信号をメモリ２１９のアドレスとして
入力し、ＡＧＣ増幅器２０６により増幅した分を減衰さ
せるように処理し、アンテナ２０１対応の受信信号レベ
ルに相当する信号レベルとして、合成回路２２２に於い
て最大比合成等により合成し、受信出力データとする。
なお、メモリ２１９は、ＥＰＲＯＭやＥＥＰＲＯＭ等を
用いることができるもので、ＡＧＣ制御回路２１７から
のＡＧＣ信号をＡＧＣゲインキャンセラ２２１を制御す
る為のゲイン制御信号に変換するテーブル構成としてい
る。

【０００８】又パワー算出部２１６は、直交復調ディジ
タル信号について、Ｉ²＋Ｑ²により、アンテナ対応の
平均受信信号パワーを求め、セレクタ２２３を介してＡ
ＧＣ制御回路２１７に入力する。セレクタ２２３は、例
えば、アンテナ２０１₁，２０１₂の何れかの受信信号
パワーが大きい方を選択し、或いは平均化して、ＡＧＣ
制御回路２１７に入力する。ＡＧＣ制御回路２１７は、
ＡＧＣ増幅器２０６の出力レベルが所定値となるよう
に、ゲイン制御信号を出力する。このゲイン制御信号は
ＤＡ変換器２１８によりアナログのゲイン制御信号とし
てＡＧＣ増幅器２０６に入力され、又メモリ２１９から
ゲイン制御信号が読出されて、ＡＧＣゲインキャンセラ
２２１に入力される。

【０００９】図１７はＡＧＣ制御回路の説明図であり、
（Ａ）は機能ブロック図、（Ｂ）は動作説明図であっ
て、２３１は加算器、２３２は複数ビット構成のフリッ
プフロップ、２３３はフリップフロップ、２３４はアッ
プダウンカウンタ、２３５は比較回路、２３６は加算
器、２３７は複数ビット構成のフリップフロップを示
す。又Ｄはデータ端子、ＲＥＳはリセット端子、ＣＫは
クロック端子、Ｑは出力端子、ＣＥはチップイネーブル
端子、Ｕ／Ｄはアップダウン端子を示す。又（Ｂ）の
〜は、（Ａ）に於ける各部〜の信号の概要を示
す。

【００１０】又セレクタ（ＳＥＬ）２２３（図１６参
照）からの受信信号パワーに相当するデータは、加算
器２３１に入力されて、フリップフロップ２３２の出力
データと加算され、加算出力データの最上位ビットＭ
ＳＢがフリップフロップ２３３のデータ端子Ｄに入力さ
れる。又クロック信号ＣＫが、フリップフロップ２３
２，２３３，２３７及びアップダウンカウンタ２３４の
クロック端子ＣＫに入力され、リセット信号ＲＥＳＥＴ
が、フリップフロップ２３２のリセット端子ＲＥＳに、
又フリップフロップ２３３のチップイネーブル端子ＣＥ
にそれぞれ入力される。

【００１１】従って、フリップフロップ２３３は、リセ
ット信号ＲＥＳＥＴとクロック信号ＣＫとのタイミング
で、加算器２３１の出力データの最上位ビットＭＳＢを
ラッチし、又フリップフロップ２３２はリセット信号Ｒ
ＥＳＥＴによりリセットされる。このリセット信号ＲＥ
ＳＥＴの周期を、４クロック信号分とすると、（Ｂ）に
示すように、セレクタ（ＳＥＬ）２２３の出力データ
を４クロック信号ＣＫの周期で累積加算してその最上位
ビットＭＳＢをフリップフロップ２３３にラッチし、フ
リップフロップ２３２の出力端子ＱからのＭビットの出
力データは、リセット信号ＲＥＳＥＴのタイミングで
Ｌ（オール“０”）となる。

【００１２】又フリップフロップ２３３の出力端子Ｑの
出力データは、アップダウンカウンタ２３４のアップ
ダウン端子Ｕ／Ｄに入力され、クロック信号ＣＫのタイ
ミングで、例えば、“１”の場合にアップカウント、
“０”の場合にダウンカウントする。このカウント内容
とアンダーフロー及びオーバーフローを判定する閾値と
を比較回路２３４に於いて比較し、オーバーフロー判定
の場合に＋１、アンダーフロー判定の場合に−１を加算
器２３６に入力し、アップダウンカウンタ２３４のリセ
ット端子ＲＥＳにリセット信号、フリップフロップ２３
７のチップイネーブル端子ＣＥにチップイネーブル信号
としてそれぞれ入力する。

【００１３】それにより、アップダウンカウンタ２３４
はリセットされ、フリップフロップ２３７は、比較回路
２３５に於ける比較判定結果に対応して累積加算処理
し、ＤＡ変換器（Ｄ／Ａ）２１８（図１６参照）に入力
してアナログのゲイン制御電圧として、ＡＧＣ増幅器２
０６₁，２０６₂に入力し、受信信号パワーが大きい場
合に、ゲイン制御電圧が高くなってＡＧＣ増幅器２０６
₁，２０６₂のゲインを低下させ、反対に受信信号パワ
ーが小さい場合は、ゲイン制御電圧が低くなってＡＧＣ
増幅器２０６₁，２０６₂のゲインを増大し、所定のレ
ベルとなるように受信信号を増幅することができる。な
お、ＤＡ変換器２１８からＡＧＣ増幅器２０６₁，２０
６₂に加えるゲイン制御電圧が高い場合に、ＡＧＣ増幅
器のゲインが大きく、反対にゲイン制御電圧が低い場合
にゲインが低くなる構成の場合は、比較回路２３５から
のオーバーフロー判定時の出力信号を−１、アンダーフ
ロー判定時の出力信号を＋１とすることになる。

【００１４】

【発明が解決しようとする課題】従来例のＣＤＭＡ受信
装置は、復調信号をディジタル信号に変換するＡＤ変換
器の特性に適合するように、その前段に、オフセット調
整回路２１０及びゲイン調整回路２１１を設けて、信号
レベルの調整等を行うものであり、それぞれ演算増幅器
や抵抗等からなるアナログ回路構成を有するものであ
る。アンテナ対応の受信経路の回路構成による特性は、
概略は同一であるが、それぞれ多少の相違を含むもので
ある。

【００１５】そこで、各種の測定器を用いて、手動によ
り抵抗値等の微調整を行って、アンテナ対応の受信経路
の回路構成の特性を一致させ、ＡＧＣ制御回路２１７等
による制御を可能としている。従って、図１６に示す従
来例のＣＤＭＡ受信装置は、微調整を行う為のアナログ
回路構成を必要とすると共に、手動微調整作業が煩雑で
ある問題があった。又更に多数のアンテナを設けてアダ
プティブアレー受信構成とした場合、直交復調成分対応
の微調整も行うものであるから、微調整個所が多くな
り、調整作業に要する時間が長くなる問題があった。本
発明は、手動による微調整を不要することを目的とす
る。

【００１６】

【課題を解決するための手段】本発明のＣＤＭＡ受信装
置は、図１を参照して説明すると、スペースダイバーシ
チ受信構成又はアダプティブアレー受信構成に於ける複
数のアンテナ１₁，１ ₂対応に、該アンテナによる受信
信号をＡＧＣ増幅器６₁，６₂により所定レベルに増幅
し、該受信信号を復調したベースバンド信号に対するオ
フセット及びゲインを調整してＡＤ変換器によりディジ
タル信号に変換し、前記アンテナ１₁，１₂対応の前記
ディジタル信号をＡＧＣゲインキャンセラ２１₁，２１
₂により前記ＡＧＣ増幅器６₁，６₂によるゲインを打
ち消して合成するＣＤＭＡ受信装置であって、前記アン
テナ対応の前記ＡＧＣ増幅器６₁，６₂のゲインを制御
するＡＧＣ制御回路１７₁，１７₂を前記アンテナ
１₁，１₂対応に設けたものである。又パワー算出部１
６₁，１６₂とＡＧＣ制御回路１７₁，１７₂とを、ア
ンテナ１₁，１₂対応に時分割的に動作させる構成とす
ることができる。

【００１７】又ベースバンド信号に対するオフセットと
ゲインとを固定的に設定して前記ＡＤ変換器に入力する
オフセット調整回路及びゲイン調整回路と、ＡＤ変換器
により変換されたディジタル信号を入力して、該ディジ
タル信号に対するオフセット及びゲインを自動的に調整
する自動オフセット調整回路及び自動ゲイン調整回路と
を設けることができる。この自動オフセット調整回路及
び自動ゲイン調整回路をそれぞれ時分割処理する構成と
することができる。

【００１８】又ベースバンド信号に対するオフセットと
ゲインとを固定的に設定して前記ＡＤ変換器に入力する
オフセット調整回路及びゲイン調整回路と、前記ＡＤ変
換器により変換されたディジタル信号を入力して、該デ
ィジタル信号に対するオフセット及びゲインを自動的に
調整する自動オフセット調整回路及び自動ゲイン調整回
路と、前記アンテナ対応の受信信号パワーを時分割的に
算出するパワー算出部と、該パワー算出部により算出し
た受信信号パワーを基に前記アンテナ対応のＡＧＣ増幅
器のゲインを共通的に制御するゲイン制御信号を出力す
るＡＧＣ制御回路とを設けた構成とする。

【００１９】

【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、スペースダイバーシチ構成のＣＤＭＡ
受信装置を示し、以下必要時以外は添字を省略して説明
する。同図に於いて、１はアンテナ、２はバンドパスフ
ィルタ（ＢＰＦ）、３は低雑音高周波増幅器、４は周波
数変換器、５はバンドパスフィルタ（ＢＰＦ）、６はＡ
ＧＣ増幅器、７はハイブリッド回路（Ｈ）、８は復調
器、９はバンドパスフィルタ（ＢＰＦ）、１０はオフセ
ット調整回路、１１はゲイン調整回路、１２はＡＤ変換
器（Ａ／Ｄ）、１３は周波数変換用の発振器（ＯＳ
Ｃ）、１４は復調用の発振器（ＯＳＣ）、１５は移相器
（π／２）、１６はＩチャネルとＱチャネルとの信号を
用いて受信信号パワーを求めるパワー算出部（Ｉ²＋Ｑ
²）、１７はＡＧＣ制御回路、１８はＤＡ変換器（Ｄ／
Ａ）、１９はメモリ（ＥＰＲＯＭ）、２０はＲＡＫＥ受
信回路、２１はＡＧＣゲインキャンセラ、２２は合成回
路である。

【００２０】所定の間隔をおいて配置したアンテナ
１₁，１₂による受信信号を直交復調するまでの構成
は、従来例と同様であるから重複した説明は省略する。
又前述と同様に、各アンテナ１₁，１₂対応に添字１，
２を付加し、直交復調したＩ，Ｑチャネル対応の受信経
路の構成に対してｉ１，ｉ２（ｉ＝１，２）を付加して
示し、共通の構成は添字を付加しないで表している。

【００２１】この実施の形態は、アンテナ１₁，１₂対
応のＡＧＣ増幅器６₁，６₂にゲイン制御電圧を加える
為のＤＡ変換器（Ｄ／Ａ）１８₁，１８₂と、ＡＧＣ制
御回路１７₁，１７₂と、ＡＧＣゲインキャンセラ２１
₁，２１₂に加えるゲイン制御信号を出力する為のメモ
リ（ＥＰＲＯＭ）１９₁，１９₂とを、アンテナ１₁，
１₂対応に設けている。このメモリ１９₁，１９₂は、
各種のリードオンリメモリ（ＲＯＭ）により構成するこ
とが可能である。又オフセット調整回路１０と、ゲイン
調整回路１１とは、アナログ回路構成であるが、微調整
を行う回路構成は省略可能である。

【００２２】ＡＧＣ制御回路１７₁，１７₂は、アンテ
ナ１₁，１₂による受信信号パワーが所定値となるよう
に、アンテナ１₁，１₂対応のＡＧＣ増幅器６₁，６₂
のゲインを制御することができる。従って、各系統のＡ
Ｄ変換器１２の特性に対応したオフセット調整及びゲイ
ン調整を行うオフセット調整回路１０とゲイン調整回路
１１とは、予め設計した回路構成とすることができるも
のであり、アンテナ対応の回路の特性の相違があって
も、従来例のような微調整を必要とすることなく、所望
のレベルのベースバンドのディジタル受信信号をＲＡＫ
Ｅ受信回路２０に入力してレイク合成し、又ＡＧＣゲイ
ンキャンセラ２１により、アンテナ対応の受信レベルを
示すように減衰させて、合成回路２２により合成して受
信出力データとすることができる。

【００２３】従来例と比較すると、アンテナ対応にＡＧ
Ｃ制御回路１７とメモリ１９とが追加された構成となる
が、何れもディジタル回路により構成されるものであ
り、且つ回路規模も比較的小さいものであるから、集積
回路化も可能であって、回路構成の追加によるコストア
ップは無視できる程度であり、又アナログ回路部分の無
調整化による回路構成の削減と微調整作業の省略とによ
るコストダウンが大きい利点がある。

【００２４】図２は本発明の第２の実施の形態の説明図
であり、４素子のアダプティブアレー受信装置構成の場
合を示し、３１〜３４はアンテナ対応の受信部、３５は
アダプティブアレー受信部を示し、各受信部３１〜３４
に共通の発振器１３，１４等を除く構成は総て同一であ
り、従って、受信部３１に於いて、添字を省略した符号
により、図１と同一の部分を表している。又各受信部３
１〜３４のそれぞれ直交復調ディジタル信号と、メモリ
１９により変換したゲイン制御信号とが、アダプティブ
アレー受信部３５に入力される。

【００２５】図３はアダプティブアレー受信部の説明図
であり、図２に於けるアダプティブアレー受信部３５を
４フィンガー構成とした場合の概略構成を示す。同図に
於いて、３６₁〜３６₄はフィンガー部、３７₁〜３７
₈は逆拡散部（ＤＳ）、３８ ₁〜３８₈は乗算部、３９
₁〜３９₈はＡＧＣゲインキャンセラ、４０はウエイト
制御部、４１₁，４１₂は合成部（Σ）、４２は復調
部、４３は合成部（Σ）を示し、各フィンガー部３６₁
〜３６₄は同一構成を有するものである。

【００２６】アンテナ対応の直交復調ディジタル信号
Ｉ，Ｑ（ベースバンド信号）がアダプティブ受信部３５
（図２参照）の各フィンガー部３６₁〜３６₄にそれぞ
れ入力され、逆拡散部３７₁〜３７₈により逆拡散処理
され、ウエイト制御部４０₁，４０₂からの遅延プロフ
ァイルに従ってＳＩＮＲを改善するウエイトが、乗算部
３８₁〜３８₈に入力されて逆拡散復調信号に乗算され
て、乗算出力信号はＡＧＣゲインキャンセラ３９₁〜３
９₈に入力される。

【００２７】なお、図示を省略した経路で、受信部３１
〜３４のメモリ１９（図２参照）により変換したゲイン
制御信号をＡＧＣゲインキャンセラ３９₁〜３９₈に入
力して、ＡＧＣ増幅器６によるゲインを相殺するように
処理し、合成部４１₁，４１ ₂により合成し、この合成
部４１₁による合成出力をデータチャネルによるデータ
とし、合成部４１₂による合成出力をパイロットとし
て、復調部４２に於いてデータの位相回転を調整し、こ
の復調部４２の出力データをフィンガー部対応の出力デ
ータとし、合成部４３により各フィンガー部の出力デー
タを合成して、アダプティブアレー受信部の出力データ
とする。

【００２８】図４は本発明の第３の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、１６は時分
割処理するパワー算出部（Ｉ²＋Ｑ²）、１７は時分割
処理するＡＧＣ制御回路、４５₁，４５₂は時分割的に
選択処理するセレクタ（ＳＥＬ）を示す。なお、時分割
処理する為のタイミング制御手段については図示を省略
している。

【００２９】セレクタ４５₁，４５₂は、アンテナ１₁
対応の直交復調ディジタル信号Ｉ，Ｑを選択してパワー
算出部１６に入力し、アンテナ１₁対応の受信信号パワ
ーを算出してＡＧＣ制御回路１７に入力し、所望の受信
信号パワーとなるようにゲイン制御信号を生成してＤＡ
変換器１８₁とメモリ１９₁とに入力する。次のタイミ
ングで、セレクタ４５₁，４５₂は、アンテナ１₂対応
の直交復調ディジタル信号Ｉ，Ｑを選択してパワー算出
部１６に入力し、アンテナ１₂対応の受信信号パワーを
算出してＡＧＣ制御回路１７に入力し、所望の受信信号
パワーとなるようにゲイン制御信号を生成してＤＡ変換
器１８₂とメモリ１９₂とに入力する。この場合、ＡＧ
Ｃ制御回路１７から出力するゲイン制御信号をそれぞれ
次のタイミングまで保持する構成を備えている。

【００３０】図５は本発明の第３の実施の形態のＡＧＣ
制御回路の説明図であり、４５₁，４５₂は図４に於け
るセレクタ（ＳＥＬ）、１６は図４に於けるパワー算出
部、５０，６０は加算器、５１はメモリ、５２はマスク
回路、５３₁，５３₂はフリップフロップ、５４₁，５
４₂はアップダウンカウンタ、５５はセレクタ（ＳＥ
Ｌ）、５６は比較回路、５７は加算器、５８はメモリ、
５９はセレクタ（ＳＥＬ）を示す。又ＩＡ，ＱＡはアン
テナ１₁対応の直交復調データ、ＩＢ，ＱＢはアンテナ
１₂対応の直交復調データ、ＣＥＡ，ＣＥＢはチップイ
ネーブル信号、ＣＫはクロック信号、ＡＤＲＡ，ＡＤＲ
Ｂ，ＡＤＲＣ，ＡＤＲＤはメモリ５１，５８のアドレス
端子ＡＤＤＲに加えるアドレス信号を示す。又ＤＡＴＡ
はデータ端子、ＡＤＤＲはアドレス端子、Ｄはデータ端
子、ＣＫはクロック端子、ＣＥはチップイネーブル端
子、Ｕ／Ｄはアップダウン端子、ＲＥＳはリセット端子
を示す。

【００３１】フリップフロップ５３₁，５３₂とアップ
ダウンカウンタ５４₁，５４₂とは、アンテナ対応に設
ける必要があるが、その他は、時分割的に使用する構成
としている。又メモリ５１，５８は、デュアルポートメ
モリの場合を示し、アドレス信号ＡＤＲＡにより加算器
５０の出力データを書込み、アドレス信号ＡＤＲＢによ
りデータを読出す。又各部の信号〜の概要を図６に
示す。

【００３２】セレクタ４５₁，４５₂は、前述のよう
に、アンテナ１₁対応の直交復調データＩＡ，ＱＡを選
択してパワー算出部１６に入力し、次のタイミングに、
アンテナ１₂対応の直交復調データＩＢ，ＱＢを選択し
てパワー算出部１６に入力する。従って、パワー算出部
１６の出力データは、図６の動作説明図のに示すよ
うに、Ａ０，Ｂ０，Ａ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ
３，・・・となり、加算器５０に入力される。加算器５
０の出力データは、メモリ５１のデータ端子ＤＡＴＡに
入力され、アドレス信号ＡＤＲＡに従って書込まれ、
アドレス信号ＡＤＲＢによって読出される。

【００３３】例えば、アドレス信号ＡＤＲＡが
「０」、アドレス信号ＡＤＲＢが「１」の時に、パワ
ー算出部１６の出力データがＢ０の場合、マスク回路
５２がメモリ５１のアドレス「１」から読出されたデー
タをマスクして、オール“０”（Ｌ）とする。それによ
り、出力データのＢ０が加算器５０を介してそのまま
メモリ５１のアドレス「０」に書込まれる。次にアドレ
ス信号ＡＤＲＡが「１」、アドレス信号ＡＤＲＢが
「２」の時、パワー算出部１６の出力データがＡ１の
場合、メモリ５１のアドレス「２」から読出されたデー
タＡ０と出力データのＡ１とが加算器５０により加算
されて、メモリ５１のデータ端子ＤＡＴＡに入力され、
アドレス「１」に書込まれる。

【００３４】そして、マスク回路５２は、加算器５０と
メモリ５１とによる累算がアンテナ対応に４回行われる
毎にマスクして、オール“０”（Ｌ）を加算器５０に入
力する。このマスク回路５２の制御は、図示を省略した
経路により、アンテナ対応の予め設定された累算回数毎
に行うことになる。このような制御構成は、ソフト的に
或いはハード的に容易に実現することができる。なお、
パワー算出部１６の出力データのＡ０〜Ａ３，Ｂ０〜
Ｂ３のＡ０，Ｂ０の時に、マスク回路５２がマスク動作
する場合を示している。そして、累算結果又は平均結果
と所望の電力値との比較を行った結果の最上位ビットＭ
ＳＢ（符号ビット）（加算器６０による希望受信電力と
の差分処理の結果のＭＳＢ）がフリップフロップ５
３₁，５３₂のデータ端子Ｄに入力される。その時、チ
ップイネーブル信号ＣＥＡが入力されると、アンテナ１
₁対応の加算結果としてフリップフロップ５３₁にラッ
チされ、又チップイネーブル信号ＣＥＢが入力される
と、アンテナ１₂対応の加算結果としてフリップフロッ
プ５３₂にラッチされる。

【００３５】従って、フリップフロップ５３₁の出力デ
ータとフリップフロップ５３₂の出力データとは、
アンテナ１₁，１₂対応に受信信号パワーのそれぞれ４
回の累算結果又は平均結果を示すものとなり、この場
合、最上位ビットＭＳＢが“１”となっていれば、アッ
プダウンカウンタ５４₁，５４₂はアップカウントし、
“０”となっていれば、ダウンカウントすることにな
る。

【００３６】セレクタ５５は、アップダウンカウンタ５
４₁，５４₂のカウント出力データを選択して比較回路
５６に入力し、オーバーフロー又はアンダーフローを判
定する閾値と比較し、オーバーフロー判定の場合に＋
１、アンダーフロー判定の場合に−１を加算器５７に入
力する。この加算器５７は、メモリ５８からアドレス信
号ＡＤＲＤによって読出されたデータと加算して、アド
レス信号ＡＤＲＣにより加算結果が書込まれる。そし
て、読出されたデータはセレクタ５９を介してＤＡ変換
器１８₁又はＤＡ変換器１８₂に入力され、アナログの
ゲイン制御信号に変換されてＡＧＣ増幅器６₁，６₂の
ゲインが制御される。なお、比較器５６は、ＡＧＣ増幅
器６₁，６₂のゲインと制御電圧との関係が前述の場合
と反対の場合、オーバーフロー判定時に−１、アンダー
フロー判定時に＋１を加算器５７に入力する構成とする
ものである。

【００３７】この実施の形態に於いても、アンテナ
１₁，１₂対応のそれぞれＡＧＣ増幅器６₁，６₂を、
アンテナ１₁，１₂対応の受信信号パワーを算出してゲ
イン制御を行うものであるから、オフセット調整回路１
０とゲイン調整回路１１とは、微調整を行う構成を省略
することができる。又ＡＧＣ制御回路１７を時分割的に
使用することによって、回路規模の縮小を図ることがで
きる。

【００３８】図７は本発明の第４の実施の形態の説明図
であり、図１，図４と同一符号は同一部分を示し、６１
〜６４はアンテナ対応の受信部、６５はアダプティブ受
信部、６６は時分割処理するパワー算出部、６７は時分
割処理するＡＧＣ制御回路、６８₁，６８₂は時分割的
に選択処理するセレクタ（ＳＥＬ）を示す。なお、時分
割処理する為のタイミング制御手段については図示を省
略している。又アンテナ対応の受信部６１〜６４は、発
振器１３，１４等の共通の構成を除いて、同一構成を有
するものである。

【００３９】前述の図４に於けるパワー算出部１６やＡ
ＧＣ制御回路１７は、２個のアンテナ１₁，１₂対応に
ついて時分割処理する場合を示すが、この実施の形態に
於けるパワー算出部６６とＡＧＣ制御回路６７とは、４
個のアンテナ対応の受信部６１〜６４に対して時分割処
理する場合を示す。従って、セレクタ６８₁，６８₂に
よって、それぞれの受信部の直交復調データが選択され
てパワー算出部６６に入力され、ＡＧＣ制御回路６７に
於いて生成したゲイン制御信号は、それぞれの受信部６
１〜６４のＤＡ変換器１８及びメモリ１９に入力され
る。

【００４０】図８は本発明の第５の実施の形態の説明図
であり、図１，図４と同一符号は同一部分を示し、７０
₁₁，７０₁₂，７０₂₁，７０₂₂は自動オフセット調整回
路、７１₁₁，７１₁₂，７１₂₁，７１₂₂は自動ゲイン調整
回路、７２₁，７２₂はメモリ（ＥＰＲＯＭ）を示す。
又アナログのゲイン制御信号を出力するＤＡ変換器１８
は、アンテナ１₁，１₂対応のＡＧＣ増幅器６₁，６₂
に対して共通化した場合を示す。

【００４１】この実施の形態は、各受信信号の処理経路
に於けるオフセット調整回路１０₁₁，１０₁₂，１０₂₁，
１０₂₂と、ゲイン調整回路１１₁₁，１１₁₂，１１₂₁，１
１₂₂とは、（固定）として示すように、ベースバンド信
号に対するオフセット値及びゲインは予め設計値に従っ
た固定の値とするものであるが、自動オフセット調整回
路７０₁₁，７０₁₂，７０₂₁，７０₂₂と、自動ゲイン調整
回路７１₁₁，７１₁₂，７１₂₁，７１₂₂とは、（自動）と
して示すように、それぞれの受信信号の処理経路の特性
の差を吸収するように自動制御により、オフセット値と
ゲインとをディジタル信号に対して与えるものである。
従って、アンテナ１₁，１₂対応のＡＧＣ増幅器６₁，
６₂に対して、共通的にアナログのゲート制御電圧でゲ
インを制御することができる。

【００４２】又ＡＧＣ増幅器６₁，６₂と共に自動ゲイ
ン調整回路７１₁₁，７１₁₂，７１₂₁，７１₂₂による受信
信号のゲイン制御が行われることになるから、ＡＧＣゲ
インキャンセラ２１₁，２１₂に入力するゲイン制御信
号については、ＡＧＣ制御回路１７からのゲイン制御信
号と、自動ゲイン調整回路７１₁₁，７１₁₂，７１₂₁，７
１₂₂によるゲイン制御信号とを用いて、メモリ７２₁，
７２₂により変換する必要がある。

【００４３】図９は図８に於ける自動オフセット調整回
路７０₁₁，７０₁₂，７０₂₁，７０₂₂の説明図であり、８
１，８２は加算器、８３，８４はフリップフロップ、８
５はアップダウンカウンタ、８６は比較回路、８７は加
算器、８８はフリップフロップを示す。又ＩＩ／ＱＩ
は、ＡＤ変換器１２₁₁，１２₁₂，１２₂₁，１２₂₂により
ディジタル信号に変換されたＩチャネル又はＱチャネル
の入力直交復調データ、ＩＯ／ＱＯはＩチャネル又はＱ
チャネルの出力直交復調データ、ＲＥＳＥＴはリセット
信号、ＣＫはクロック信号を示す。

【００４４】自動オフセット調整回路のＮビット構成の
入力直交復調データＩＩ／ＱＩは、フリップフロップ８
８の出力データをオフセット値として加算器８１によっ
て加算し、Ｎビット構成の出力直交復調データＩＯ／Ｑ
Ｏとなる。又加算器８１のＮビットの加算出力データ
は、加算器８２によりフリップフロップ８３のＭビット
の出力データと加算されてフリップフロップ８３のデー
タ端子Ｄに入力される。この加算器８２の加算出力デー
タの最上位ビットＭＳＢがフリップフロップ８４のデー
タ端子Ｄに入力されて、リセット信号ＲＥＳＥＴをチッ
プイネーブル端子ＣＥに、又クロック信号をクロック端
子ＣＫにそれぞれ入力したタイミングでラッチする。

【００４５】従って、加算器８１，８２とフリップフロ
ップ８３とは、リセット信号ＲＥＳＥＴが入力される周
期間の累積加算を行う構成となり、フリップフロップ８
４は、その累積加算結果の最上位ビットＭＳＢをラッチ
して、アップダウンカウンタ８５に入力する。アップダ
ウンカウンタ８５は、フリップフロップ８４の出力端子
Ｑが“０”（ＭＳＢ＝“０”）の時にアップカウント
し、“１”（ＭＳＢ＝“１”）の時にダウンカウント
し、Ｎビットのカウント内容をオーバーフロー及びアン
ダーフローの判定の閾値と比較回路８６に於いて比較
し、オーバーフロー判定の場合に−１を出力し、アンダ
ーフロー判定の場合に＋１を出力して、加算器８７に入
力する。

【００４６】この加算器８７に於いてフリップフロップ
８８のＮビットの出力データと加算し、Ｎビットの加算
出力データをフリップフロップ８８のデータ端子Ｄに入
力する。又比較回路８６に於けるオーバーフロー判定又
はアンダーフロー判定の時に、アップダウンカウンタ８
５のリセット端子ＲＥＳとフリップフロップ８８のチッ
プイネーブル端子ＣＥとに信号を入力して、アップダウ
ンカウンタ８５をリセットし、且つフリップフロップ８
８に加算器８７の出力データをラッチする。従って、入
力直交復調データＩＩ／ＱＩのレベルに対応して、自動
的にオフセットを加算した出力直交復調データＩＯ／Ｑ
Ｏとすることができる。

【００４７】図１０は、図８に於ける自動ゲイン調整回
路７１₁₁，７１₁₂，７１₂₁，７１₂₂の説明図であり、９
１は乗算器、９２は減算器、９３はＭＳＢを選択出力す
る選択出力部（ＭＳＢＳＥＬ）、９４はアップダウンカ
ウンタ、９５は比較回路、９６は加算器、９７はフリッ
プフロップ、９８は絶対値回路を示す。前述の自動オフ
セット調整回路からのＮビットの入力直交復調データＩ
Ｉ／ＱＩが乗算器９１に入力され、フリップフロップ９
７のＮビットの出力データがゲインとして乗算されて、
出力直交変調データＩＯ／ＱＯとなり、ＲＡＫＥ受信回
路２０₁，２０ ₂（図８参照）に入力される。なお、乗
算器９１は、ビットシフト回路等により構成することも
可能である。

【００４８】この乗算器９１の出力データは、絶対値回
路９８により絶対値に変換されて減算器９２に入力され
る。この減算器９２に於いて希望振幅値により減算さ
れ、減算出力データの最上位ビットＭＳＢが選択出力部
９３により抽出されてアップダウンカウンタ９４に入力
される。この場合、（入力信号−希望振幅値）≧０の場
合、ＭＳＢ＝“０”、（入力信号−希望振幅値）＜０の
場合、ＭＳＢ＝“１”となり、“０”の時にアップカウ
ント、“１”の時にダウンカウントされ、カウント内容
は比較回路９５に於いてオーバーフローの判定及びアン
ダーフローの判定の閾値と比較され、オーバーフロー判
定の時は−１、アンダーフロー判定の時は＋１を出力
し、加算器９６に於いてフリップフロップ９７の出力デ
ータと加算する。又比較回路９５に於けるオーバーフロ
ー判定又はアンダーフロー判定時に、アップダウンカウ
ンタ９４をリセットし、フリップフロップ９７に加算器
９６の加算出力データをラッチする。

【００４９】従って、乗算器９１の出力データが希望振
幅値となるように、乗算器９１に入力されるフリップフ
ロップ９７の出力データが自動的に変化する。即ち、ゲ
インが自動調整される。このフリップフロップ９７の出
力データを、自動ゲイン調整回路のゲイン制御信号とし
て、メモリ７２₁，７２₂（図８参照）に入力すること
になる。

【００５０】前述の自動オフセット調整回路及び自動ゲ
イン調整回路は、ディジタル回路により構成されるもの
であるから、他のディジタル回路と共に集積回路化が可
能であり、又アナログ回路のオフセット調整回路及びゲ
イン調整回路は、微調整個所の省略が可能であって、Ｃ
ＤＭＡ受信装置としての組立てが容易となる利点があ
る。

【００５１】図１１は本発明の第６の実施の形態の説明
図であり、４素子のアダプティブアレー受信装置構成を
示し、図１，図４及び図８と同一符号は同一部分を示
す。図１１に於いて、１０１〜１０４はアンテナ対応の
受信部、１０５はアダプティブアレー受信部、１０６は
パワー算出部、１０７₁，１０７₂はセレクタ（ＳＥ
Ｌ）を示す。又受信部１０１〜１０４は、共通の構成の
発振器１３，１４とＡＧＣ制御回路１７とＤＡ変換器１
８とを除いて同一構成を有するものであり、又受信部１
０１の各部の符号は添字を省略して表している。

【００５２】この実施の形態は、図８に示す実施の形態
をアダプタアレー受信装置に適用した場合を示し、各受
信経路に、自動オフセット調整回路７０と自動ゲイン調
整回路７１とを設けたことにより、セレクタ１０７₁，
１０７₂により時分割的に順次各受信部１０１〜１０４
の直交復調データをパワー算出部１０６に入力して、ア
ンテナ対応の受信信号パワーを求め、共通的に設けたＡ
ＧＣ制御回路１７により平均化或いは最大値の受信信号
パワーを基に、各受信部１０１〜１０４のＡＧＣ増幅器
６のゲインを制御することを可能としている。又アダプ
ティブアレー受信部１０５のＡＧＣゲインキャンセラ
（図示を省略）に対するゲイン制御信号を、受信部１０
１〜１０４対応のメモリ７２からそれぞれ供給するもの
である。

【００５３】図１２は本発明の第７の実施の形態の説明
図であり、図８と同一符号は同一部分を示し、１１０は
自動オフセット調整回路、１１１は自動ゲイン調整回
路、１１２₁，１１２₂はメモリ（ＥＰＲＯＭ）、１１
３₁，１１３₂はセレクタ（ＳＥＬ）を示す。この実施
の形態は、自動オフセット調整回路１１０と自動ゲイン
調整回路１１１とをアンテナ１₁，１₂対応に時分割的
に使用して、回路規模を縮小可能とするものである。

【００５４】図１３は、図１２に於ける自動オフセット
調整回路１１０の説明図であり、１２１はセレクタ（Ｓ
ＥＬ）、１２３，１２４は加算器、１２４はメモリ、１
２５はマスク回路、１２６₁〜１２６₄はフリップフロ
ップ、１２７₁〜１２７₄はアップダウンカウンタ、１
２８はセレクタ（ＳＥＬ）、１２９は比較回路、１３０
は加算器、１３１はメモリ、１３２はセレクタ（ＳＥ
Ｌ）を示す。又ＩＡ，ＱＡは例えば図１２のＡＤ変換器
１２₁₁，１２₁₂によりディジタル信号に変換された直交
復調データ、ＩＢ，ＱＢは図１２のＡＤ変換器１２₂₁，
１２₂₂によるディジタル信号に変換された直交復調デー
タを示す。又ＣＥＡ，ＣＥＢ，ＣＥＣ，ＣＥＤはチップ
イネーブル信号、ＡＤＲＡ，ＡＤＲＢ，ＡＤＲＣ，ＡＤ
ＲＤはアドレス信号、ＣＫはクロック信号を示す。

【００５５】セレクタ１２１は、直交変調データＩＡ，
ＱＡ，ＩＢ，ＱＢを順次選択して加算器１２２に入力
し、メモリ１３１からアドレス信号ＡＤＲＤによって読
出したデータとを加算して、加算器１２３及びセレクタ
１３２に入力する。このセレクタ１３２は、セレクタ１
２１と同期的に選択制御されるもので、選択出力データ
を次段の自動ゲイン調整回路１１１（図１２参照）に入
力する。メモリ１２４，１３１は、図５のメモリ５１，
５８と同様にデュアルポートメモリとすることができる
ものであり、又マスク回路１２５は、図５のマスク回路
５２に相当するが、例えば、累算回数を４とすると、直
交変調データＩＡ，ＱＡ，ＩＢ，ＱＢ対応に４回の累算
毎にメモリ１２４の読出データをマスクすることにな
る。

【００５６】又加算器１２３は、マスク回路１２５を介
したデータと加算器１２２からの加算出力データとを加
算して、メモリ１２４に入力し、アドレス信号ＡＤＲＡ
に従って書込み、アドレス信号ＡＤＲＢによって読出
す。そして、累算結果の最上位ビットＭＳＢをフリップ
フロップ１２６₁〜１２６₄の何れかに、チップイネー
ブルＣＥＡ〜ＣＥＤに従ってラッチし、その出力データ
をアップダウンカウンタ１２７₁〜１２７₄に入力し、
“０”の場合にアップカウント、“１”の場合にダウン
カウントし、セレクタ１２８を介した比較回路１２９に
入力する。

【００５７】セレクタ１２８は、アップダウンカウンタ
１２７₁〜１２７₄を順次選択するから、比較回路１２
９は、順次閾値と比較してオーバーフローかアンダーフ
ローかを判定し、図９に於ける比較回路８６と同様に、
オーバーフロー判定時に−１、アンダーフロー判定時に
＋１を出力し、メモリ１３１からアドレス信号ＡＤＲＤ
により読出されたデータと加算器１３０により加算し、
アドレス信号ＡＤＲＣに従ってメモリ１３１に書込み、
直交変調データＩＡ，ＱＡ，ＩＢ，ＱＢ対応の判定出力
を累算し、自動オフセット値として、加算器１２２に於
いて加算し、セレクタ１３２により順次選択されて、次
段の自動ゲイン調整回路１１１（図１２参照）に入力さ
れる。

【００５８】図１４は、図１２に於ける自動ゲイン調整
回路１１１の説明図であり、１４１はセレクタ（ＳＥ
Ｌ）、１４３は乗算器、１４４は減算器、１４５は最上
位ビットＭＳＢを抽出する選択回路、１４６₁〜１４６
₄はフリップフロップ、１４７ ₁〜１４７₄はアップダ
ウンカウンタ、１４８はセレクタ（ＳＥＬ）、１４９は
比較回路、１５０は加算器、１５１はメモリ、１５２，
１５５はセレクタ（ＳＥＬ）、１５３は絶対値回路、１
５４はゲインテーブルを示す。又ＩＡ，ＱＡ，ＩＢ，Ｑ
Ｂは、図１３のセレクタ１３２から選択出力される直交
復調データを示す。又ＣＥＡ，ＣＥＢ，ＣＥＣ，ＣＥＤ
はチップイネーブル信号、ＣＫはクロック信号を示す。

【００５９】セレクタ１４１は、図１３のセレクタ１３
２と同一の作用を行うものであるから、自動ゲイン調整
回路１１１と自動オフセット調整回路１１０との何れか
一方に設ければ良いことになる。又乗算器１４３は、図
１０の乗算器９１に相当し、メモリ１５１から読出され
たデータをゲイン制御信号として乗算し、減算器１４４
とセレクタ１５２とに入力する。このセレクタ１５２に
より選択されて、ＲＡＫＥ受信回路２０₁，２０₂（図
１２参照）に入力される。

【００６０】又減算器１４４は、図１０の減算器９２に
相当し、絶対値回路１５３による乗算器１４３の出力デ
ータの絶対値と希望振幅値との差を求め、選択回路１４
５により最上位ビットＭＳＢをフリップフロップ１４６
₁〜１４６₄のデータ端子Ｄに入力し、直交復調データ
ＩＡ，ＱＡ，ＩＢ，ＱＢ対応のチップイネーブル信号Ｃ
ＥＡ，ＣＥＢ，ＣＥＣ，ＣＥＤに従ってラッチし、アッ
プダウンカウンタ１４７₁〜１４７₄に入力し、ＭＳＢ
＝０の場合にアップカウントし、ＭＳＢ＝１の場合にダ
ウンカウントする。そして、セレクタ１４８によりカウ
ント内容を順次選択して比較回路１４９に入力し、閾値
と比較する。

【００６１】比較回路１４９は、図１０の比較回路９５
に相当し、カウント内容がオーバーフロー判定時に−
１、アンダーフロー判定時に＋１を出力して、加算器１
５０に入力する。この加算器１５０の出力データは、ア
ドレス信号ＡＤＲＣに従ってメモリ１５１に書込まれ、
アドレス信号ＡＤＲＤに従って読出されて、加算器１５
０と、セレクタ１５５を介して乗算器１４３とに加えら
れる。又セレクタ１５５により選択接続されるゲインテ
ーブル１５４を設けることができるもので、このゲイン
テーブル１５４により、メモリ１５１から読出されたゲ
イン制御信号を変換できるから、任意のレベル調整の要
望に対応することができる。

【００６２】図１５はメモリ書込回路の説明図であり、
ＡＧＣゲインキャンセラにゲイン制御信号を入力する為
のメモリ１９₁，１９₂（図１参照）を組み込み状態と
して、ＡＧＣ増幅器の特性に対応したデータの書込みを
可能した構成の要部を示し、１６１はセレクタ（ＳＥ
Ｌ）、１６２はＡＧＣ増幅器、１６３はハイブリッド回
路（Ｈ）、１６４はパワー算出部、１６５は加算器、１
６６はＤＡ変換器（Ｄ／Ａ）、１６７はセレクタ（ＳＥ
Ｌ）、１６８はカウンタ、１６９はシンセサイザーを示
す。

【００６３】ＡＧＣ増幅器１６２は、図１のＡＧＣ増幅
器６₁，６₂に相当し、ＤＡ変換器１６６は、図１のＤ
Ａ変換器１８₁，１８₂に相当し、図１のバンドパスフ
ィルタ（ＢＰＦ）５₁，５₂を介して中間周波信号をセ
レクタ１６１を介してＡＧＣ増幅器１６２に入力する構
成とする。又ハイブリッド回路１６３を介して、図１の
ハイブリッド回路７₁，７₂に接続する。又セレクタ１
６１，１６７をテスト信号ＴＥＳＴにより制御する。

【００６４】即ち、テスト信号ＴＥＳＴにより、セレク
タ１６１をシンセサイザー１６９側に、セレクタ１６７
をカウンタ１６８側に切替えて、シンセサイザー１６９
の出力信号をＡＧＣ増幅器１６２に入力し、カウンタ１
６８のカウント内容をＤＡ変換器１６６にＡＧＣ制御回
路からのゲイン制御信号の代わりに入力し、ＤＡ変換器
１６６により変換したアナログのゲイン制御信号をＡＧ
Ｃ増幅器１６２に入力し、シンセサイザー１６９の出力
信号の増幅ゲインを制御し、パワー算出部１６４により
ＡＧＣ増幅器１６２の増幅出力パワーを求めて、ＡＧＣ
増幅器１６２のゲイン特性を測定する。

【００６５】このゲイン特性に、自動ゲイン調整値を加
算器１６５により加算して、メモリに書込むデータとす
る。即ち、ＡＧＣ制御回路からのゲイン制御信号に従っ
たＡＧＣ増幅器１６２の出力特性を打ち消すようなゲイ
ン制御データをメモリに書込んで、ＡＧＣゲインキャン
セラを制御することができる。このメモリとしては、Ｅ
ＰＲＯＭ，ＥＥＰＲＯＭＰ，フラッシュＲＯＭ等のデー
タ書込可能のメモリを用いることができる。そして、セ
レクタ１６１をバンドパスフィルタ（ＢＰＦ）側に切替
え、セレクタ１６７をＡＧＣ制御回路側に切替ることに
より、ＡＧＣ増幅器１６２は受信中間周波信号を増幅す
る構成となる。

【００６６】（付記１）複数のアンテナ対応に、該アン
テナによる受信信号をＡＧＣ増幅器により所定レベルに
増幅し、該受信信号を復調したベースバンド信号に対す
るオフセット及びゲインを調整してＡＤ変換器によりデ
ィジタル信号に変換し、前記アンテナ対応の前記ディジ
タル信号をＡＧＣゲインキャンセラにより前記ＡＧＣ増
幅器によるゲインを打ち消して合成するＣＤＭＡ受信装
置に於いて、前記アンテナ対応の前記ＡＧＣ増幅器のゲ
インを制御するＡＧＣ制御回路を前記アンテナ対応に設
けたことを特徴とするＣＤＭＡ受信装置。（付記２）前記アンテナ対応の受信信号パワーを時分割
的に算出するパワー算出部と、該パワー算出部により時
分割的に求めた前記受信信号パワーを基に前記アンテナ
対応のＡＧＣ増幅器のゲインをそれぞれ制御するゲイン
制御信号を出力するＡＧＣ制御回路とを設けたことを特
徴とする付記１記載のＣＤＭＡ受信装置。（付記３）前記アンテナ対応の直交復調ディジタル信号
を時分割的に選択して前記パワー算出部に入力するセレ
クタと、前記パワー算出部により時分割的に求めた前記
受信信号パワーを基に前記アンテナ対応のＡＧＣ増幅器
のゲイン制御信号を出力するＡＧＣ制御回路と、前記ゲ
イン制御信号を前記アンテナ対応のＡＧＣゲインキャン
セラのゲイン制御を行う信号に変換するメモリとを設け
たことを特徴とする付記１又は付記２記載のＣＤＭＡ受
信装置。

【００６７】（付記４）前記ベースバンド信号に対する
オフセットとゲインとを固定的に設定して前記ＡＤ変換
器に入力するオフセット調整回路及びゲイン調整回路
と、前記ＡＤ変換器により変換されたディジタル信号を
入力して、該ディジタル信号に対するオフセット及びゲ
インを自動的に調整する自動オフセット調整回路及び自
動ゲイン調整回路とを設けたことを特徴とする付記１又
は付記２記載のＣＤＭＡ受信装置。（付記５）前記自動オフセット調整回路及び前記自動ゲ
イン調整回路を受信信号系列に対して時分割処理する構
成としたことを特徴とする付記４記載のＣＤＭＡ受信装
置。

【００６８】（付記６）複数のアンテナ対応に、該アン
テナによる受信信号をＡＧＣ増幅器により所定レベルに
増幅し、該受信信号を復調したベースバンド信号に対す
るオフセット及びゲインを調整してＡＤ変換器によりデ
ィジタル信号に変換し、前記アンテナ対応の前記ディジ
タル信号をＡＧＣゲインキャンセラにより前記ＡＧＣ増
幅器によるゲインを打ち消して合成するＣＤＭＡ受信装
置に於いて、前記ベースバンド信号に対するオフセット
とゲインとを固定的に設定して前記ＡＤ変換器に入力す
るオフセット調整回路及びゲイン調整回路と、前記ＡＤ
変換器により変換されたディジタル信号を入力して、該
ディジタル信号に対するオフセット及びゲインを自動的
に調整する自動オフセット調整回路及び自動ゲイン調整
回路とを設け、前記アンテナ対応の受信信号パワーを時
分割的に算出するパワー算出部と、該パワー算出部によ
り算出した受信信号パワーを基に前記アンテナ対応のＡ
ＧＣ増幅器のゲインを共通的に制御するゲイン制御信号
を出力するＡＧＣ制御回路とを設けたことを特徴とする
ＣＤＭＡ受信装置。（付記７）前記ＡＧＣ制御回路からのゲイン制御信号を
前記ＡＧＣゲインキャンセラのゲイン制御信号に変換す
るメモリと、前記ＡＧＣ増幅器のゲイン特性を測定する
手段と、該手段により求めた前記ゲイン特性にゲイン調
整値を加えて前記メモリに書込む手段とを設けたことを
特徴とする付記１〜６記載のＣＤＭＡ受信装置。

【００６９】

【発明の効果】以上説明したように、本発明は、受信復
調したベースバンド信号に、ＡＤ変換器の特性に対応し
たオフセット値及びゲインを与えるオフセット調整回路
１０とゲイン調整回路１１との手動による調整を不要と
することにより、アナログ回路構成の簡単化並びに組
立，調整の容易化とを図ることができる利点がある。更
にパワー算出部１６とＡＧＣ制御回路１７とを受信経路
対応に時分割処理する構成とすることにより、回路構成
を削減することができる利点がある。

【００７０】又ＡＤ変換器１２により変換されたディジ
タルのベースバンド信号を入力する自動オフセット調整
回路及び自動ゲイン調整回路を設けたことにより、アン
テナ対応の受信経路の回路特性の差を吸収することが可
能となり、従って、ＡＧＣ制御回路を各ＡＧＣ増幅器に
対して共通的な構成とすることが可能となる。又ディジ
タル回路構成であるから、他のディジタル回路と共に集
積回路化も可能であって、回路規模が特に大きくなるよ
うな問題はない。従って、スペースダイバーシチ構成や
アダプティブアレー構成のＣＤＭＡ受信装置を、コスト
アップすることなく、特性を改善することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の説明図である。

【図２】本発明の第２の実施の形態の説明図である。

【図３】アダプティブアレー受信部の説明図である。

【図４】本発明の第３の実施の形態の説明図である。

【図５】本発明の第３の実施の形態のＡＧＣ制御回路の
説明図である。

【図６】本発明の第３の実施の形態のＡＧＣ制御回路の
動作説明図である。

【図７】本発明の第４の実施の形態の説明図である。

【図８】本発明の第５の実施の形態の説明図である。

【図９】本発明の第５の実施の形態の自動オフセット調
整回路の説明図である。

【図１０】本発明の第５の実施の形態の自動ゲイン調整
回路の説明図である。

【図１１】本発明の第６の実施の形態の説明図である。

【図１２】本発明の第７の実施の形態の説明図である。

【図１３】本発明の第７の実施の形態の自動オフセット
調整回路の説明図である。

【図１４】本発明の第７の実施の形態の自動ゲイン調整
回路の説明図である。

【図１５】メモリ書込回路の説明図である。

【図１６】従来例の説明図である。

【図１７】ＡＧＣ制御回路の説明図である。

【符号の説明】

１₁，１₂ アンテナ２₁，２₂ バンドパスフィルタ（ＢＰＦ）３₁，３₂ 低雑音高周波増幅器４₁，４₂ 周波数変換器５₁，５₂ バンドパスフィルタ（ＢＰＦ）６₁，６₂ ＡＧＣ増幅器７₁，７₂ ハイブリッド回路（Ｈ）８₁₁，８₁₂，８₂₁，８₂₂ 復調器１０₁₁，１０₁₂，１０₂₁，１０₂₂ オフセット調整回路１１₁₁，１１₁₂，１１₂₁，１１₂₂ ゲイン調整回路１２₁₁，１２₁₂，１２₂₁，１２₂₂ ＡＤ変換器（Ａ／
Ｄ）１６₁，１６₂ パワー算出部１７₁，１７₂ ＡＧＣ制御回路１８₁，１８₂ ＤＡ変換器（Ｄ／Ａ）１９₁，１９₂ メモリ（ＥＰＲＯＭ）２０₁，２０₂ ＲＡＫＥ受信回路２１₁，２１₂ ＡＧＣゲインキャンセラ２２合成回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者箕輪守彦神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5K022 EE01 EE31 5K059 CC03 CC07 DD35 DD44 5K061 AA08 BB12 CC02 CC08 CC11 CC14 CC52 JJ07

Claims

【特許請求の範囲】

【請求項１】複数のアンテナ対応に、該アンテナによ
る受信信号をＡＧＣ増幅器により所定レベルに増幅し、
該受信信号を復調したベースバンド信号に対するオフセ
ット及びゲインを調整してＡＤ変換器によりディジタル
信号に変換し、前記アンテナ対応の前記ディジタル信号
をＡＧＣゲインキャンセラにより前記ＡＧＣ増幅器によ
るゲインを打ち消して合成するＣＤＭＡ受信装置に於い
て、前記アンテナ対応の前記ＡＧＣ増幅器のゲインを制御す
るＡＧＣ制御回路を前記アンテナ対応に設けたことを特
徴とするＣＤＭＡ受信装置。
【請求項２】前記アンテナ対応の受信信号パワーを時
分割的に算出するパワー算出部と、該パワー算出部によ
り時分割的に求めた前記受信信号パワーを基に前記アン
テナ対応のＡＧＣ増幅器のゲインをそれぞれ制御するゲ
イン制御信号を出力するＡＧＣ制御回路とを設けたこと
を特徴とする請求項１記載のＣＤＭＡ受信装置。
【請求項３】前記ベースバンド信号に対するオフセッ
トとゲインとを固定的に設定して前記ＡＤ変換器に入力
するオフセット調整回路及びゲイン調整回路と、前記Ａ
Ｄ変換器により変換されたディジタル信号を入力して、
該ディジタル信号に対するオフセット及びゲインを自動
的に調整する自動オフセット調整回路及び自動ゲイン調
整回路とを設けたことを特徴とする請求項１又２記載の
ＣＤＭＡ受信装置。
【請求項４】前記自動オフセット調整回路及び前記自
動ゲイン調整回路を受信信号系列に対して時分割処理す
る構成としたことを特徴とする請求項３記載のＣＤＭＡ
受信装置。
【請求項５】複数のアンテナ対応に、該アンテナによ
る受信信号をＡＧＣ増幅器により所定レベルに増幅し、
該受信信号を復調したベースバンド信号に対するオフセ
ット及びゲインを調整してＡＤ変換器によりディジタル
信号に変換し、前記アンテナ対応の前記ディジタル信号
をＡＧＣゲインキャンセラにより前記ＡＧＣ増幅器によ
るゲインを打ち消して合成するＣＤＭＡ受信装置に於い
て、前記ベースバンド信号に対するオフセットとゲインとを
固定的に設定して前記ＡＤ変換器に入力するオフセット
調整回路及びゲイン調整回路と、前記ＡＤ変換器により
変換されたディジタル信号を入力して、該ディジタル信
号に対するオフセット及びゲインを自動的に調整する自
動オフセット調整回路及び自動ゲイン調整回路とを設
け、前記アンテナ対応の受信信号パワーを時分割的に算
出するパワー算出部と、該パワー算出部により算出した
受信信号パワーを基に前記アンテナ対応のＡＧＣ増幅器
のゲインを共通的に制御するゲイン制御信号を出力する
ＡＧＣ制御回路とを設けたことを特徴とするＣＤＭＡ受
信装置。