JP2001331340A - コードチェックによるモード切替方式および方法 - Google Patents

コードチェックによるモード切替方式および方法

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JP2001331340A
JP2001331340A JP2000147657A JP2000147657A JP2001331340A JP 2001331340 A JP2001331340 A JP 2001331340A JP 2000147657 A JP2000147657 A JP 2000147657A JP 2000147657 A JP2000147657 A JP 2000147657A JP 2001331340 A JP2001331340 A JP 2001331340A
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Ryuzo Adachi
竜三 安達
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Abstract

(57)【要約】 【課題】ユーザモードとテストモードの切り替え機能が
あり、内蔵ＲＯＭを有するマイクロプロセッサチップに
おいて、テストモード動作状態に切り替える必要がある
場合、容易にテストモードの動作状態に切り替わらない
ようにすることにより、チップ内部情報の漏洩を防止す
ることにある。 【解決手段】ＣＰＵ１１と、バス２と、テストモード設
定端子１３と、１つまたは複数のアドレス情報とコード
情報とを含むコードチェックプログラム１２２を格納し
た内蔵ＲＯＭ１２とを有するマイクロプロセッサチップ
１と、チェック用コード３１を有するメモリ３とを備
え、テストモード設定端子１３がテストモードに設定さ
れると、ＣＰＵ１１がコードチェックプログラム１２２
を実行することで、アドレス情報をメモリ３のアドレス
としてメモリ３のチェック用コード３１を読み出し、コ
ード情報と比較し、一致すればテストモード動作状態に
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コードチェックに
よるモード切替方式および方式に関し、特に、外部から
テストモードに設定できるマイクロプロセッサチップで
のチップ内部情報が漏洩しないように容易にテストモー
ド動作状態に切り替わらないようにしたコードチェック
によるモード切替方式および方法に関する。
【０００２】
【従来の技術】ユーザモードとテストモードの切り替え
機能があり、また内蔵ＲＯＭを有するマイクロプロセッ
サチップを用いた従来のモード切替方式は、例えば、図
５のブロック図に示す。図５を参照すると、マイクロプ
ロセッサチップ８は、プログラムを実行するＣＰＵ１１
と、テストモード時に実行するテストプログラム１２２
を格納した内蔵ＲＯＭ１４と、バス２と、テストモード
またはユーザモードの種別の切替をの設定を行うテスト
モード設定端子１３とから構成される。一般的には、こ
のテストプログラム１２２には、外部からの内蔵ＲＯＭ
１４の読み出しを含む各種ツールが含まれている。
【０００３】今、外部からテストモード設定端子１３を
テストモードに設定されると、ＣＰＵ１１は、無条件で
テストモード動作状態に切り替え、テストプログラム１
１２を実行する。従って、容易にテストモードの動作状
態に切り替えることが可能であり、チップ内部情報も容
易に引き出せることができる。
【０００４】
【発明が解決しようとする課題】上記に記述したよう
に、従来技術であるテストモード切替方式では、容易に
テストモードに切り替えることが可能であるため、機密
性の高い情報をチップ内部に記録でき内という問題点が
ある。
【０００５】本発明の目的は、上記問題点を鑑み、容易
にテストモードの動作状態に切り替わらないようにする
ことにより、チップ内部情報の漏洩を防止することにあ
る。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のコードチェックによるモード切替
方式は、ユーザモードとテストモードとの種別を切り替
える種別切替手段と、テストモード時に実行するプログ
ラムを格納した内蔵ＲＯＭとを有するマイクロプロセッ
サチップを備えたコードチェックによるモード切替方式
において、前記マイクロプロセッサチップの外部にメモ
リを備え、１つまたは複数のアドレス情報とコード情報
とを格納する格納手段と、前記テストモードの種別に設
定された場合に前記アドレス情報を前記メモリのアドレ
スとしてアクセスされる前記メモリ内のエリアから読み
出す読出手段と、前記読出手段により読み出した前記エ
リアの内容と前記コード情報とを比較する比較手段と、
前記比較手段において一致した場合にはテストモード動
作状態に切り替えるモード切替手段とを有することを特
徴としている。
【０００７】また、本発明の第２のコードチェックによ
るモード切替方式は、マイクロプロセッサチップを有す
る装置を備え、前記マイクロプロセッサチップは、ユー
ザモードとテストモードとの種別を切り替える種別切替
手段と、テストモード時に実行するプログラムを格納し
た内蔵ＲＯＭとを有するコードチェックによるモード切
替方式において、予め決められたアドレスにチェックコ
ードを格納したメモリを有するメモリカードを備え、前
記装置は、前記メモリカードを挿入するコネクタを有
し、前記マイクロプロセッサチップは、１つまたは複数
のアドレス情報とコード情報とを格納する格納手段と、
前記装置に前記コネクタを介して前記メモリカードが挿
入されると自動的に前記テストモードの種別に設定され
る設定手段と、前記設定手段により前記アドレス情報を
前記メモリのアドレスとしてアクセスされる前記メモリ
内のエリアから読み出す読出手段と、前記読出手段によ
り読み出した前記エリアの内容（前記チェックコード）
と前記コード情報とを比較する比較手段と、前記比較手
段において一致した場合にはテストモード動作状態に切
り替えるモード切替手段とを有することを特徴としてい
る。
【０００８】更に、上記の第１または第２のコードチェ
ックによるモード切替方式における前記比較手段におい
て一致しない場合にはテストモードに切り替わらないよ
うにする非モード切替手段とを有することを特徴として
る。
【０００９】また、本発明の第１のコードチェックによ
るモード切替方法は、ユーザモードとテストモードとの
種別を切り替えることにより内蔵プログラムに格納され
たテストプログラムを実行するマイクロプロセッサチッ
プを用いたコードチェックによるモード切替方法であっ
て、前記内蔵ＲＯＭに１つまたは複数のアドレス情報と
コード情報とを予め格納し、前記アドレス情報と前記コ
ード情報とのチェック用として前記マイクロプロセッサ
チップの外部にメモリを準備し、前記メモリにおいて前
記アドレス情報に該当するアドレスのエリアにチェック
コードを格納し、前記テストモードの種別に設定された
場合に、前記アドレス情報を前記メモリのアドレスとし
てアクセスされる前記メモリのエリアから読み出し、そ
の読み出した前記メモリのエリアの内容（前記チェック
コードに該当）と前記コード情報とを比較し、比較した
結果、一致した場合にはテストモード動作状態に切り替
え、前記テストプログラムを実行することを特徴として
いる。
【００１０】また、本発明の第２のコードチェックによ
るモード切替方法は、ユーザモードとテストモードとの
種別を切り替えることにより内蔵プログラムに格納され
たテストプログラムを実行するマイクロプロセッサチッ
プを用いたコードチェックによるモード切替方法であっ
て、前記マイクロプロセッサチップとコネクタを備えた
装置と、前記コネクタに挿入できるメモリカードとを準
備し、前記内蔵ＲＯＭに１つまたは複数のアドレス情報
とコード情報とを予め格納し、前記メモリカードのメモ
リにおいて前記アドレス情報に該当するアドレスのエリ
アにチェックコードを予め格納し、前記装置に前記コネ
クタを介して前記メモリカードが挿入されると、自動的
に前記テストモードの種別に設定され、前記アドレス情
報を前記メモリのアドレスとしてアクセスされる前記メ
モリのエリアから読み出し、その読み出した前記メモリ
のエリアの内容（前記チェックコードに該当）と前記コ
ード情報とを比較し、比較した結果、一致した場合には
テストモード動作状態に切り替え、前記テストプログラ
ムを実行することを特徴としている。
【００１１】更に、第１または第２のコードチェックに
よるモード切替方法において、比較した結果、一致しな
い場合にはテストモードに切り替えないことを特徴とし
ている。
【００１２】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。図１を参照すると、
マルチプロセッサチップを搭載した装置１００と、装置
１００の入力および出力を行う入出力装置２００とから
構成される。なお、入出力装置２００は、説明を簡単に
するため、図示していない入力のできる入力部（例え
ば、キーボード）および出力できる表示部とからなるも
のとする。この場合、入出力装置２００として、読み出
し及び書き込みのできる試験装置を使用したとしても良
い。
【００１３】装置１００は、プログラムにより動作する
マイクロプロセッサチップ１と、メモリ３と、フリップ
フロップであるテストモードＦ／Ｆ４と、入出力装置２
００とのインタフェースであるＩ／Ｏインタフェース５
と、装置１００内のデータのやり取りを行うバス２と、
マイクロプロセッサチップ１とテストモードＦ／Ｆ４と
を接続する信号線９１と、テストモードＦ／Ｆ４とＩ／
Ｏインタフェース５とを接続する信号線９２とから構成
される。なお、テストモードＦ／Ｆ４は、装置立ち上げ
時には、リセットされ、信号９１には、論理値「０」の
信号が載っている。
【００１４】マイクロプロセッサチップ１は、プログラ
ムを実行するＣＰＵ１１と、内蔵ＲＯＭ１２と、テスト
モードまたはユーザモードの種別の切替の設定を行うテ
ストモード設定端子１３とから構成される。この場合の
テストモード設定端子１３は、論理値「０」がユーザモ
ードを、論理値「１」がテストモードをそれぞれ意味す
る。
【００１５】内蔵ＲＯＭ１２には、コードのチェックを
行うコードチェックプログラム１２１、テストモード時
に実行するテストプログラム１２２、図示していないユ
ーザモードで実行するプログラム等が搭載されている。
なお、コードチェックプログラム１２１には、チェック
用コード３１に対応するコード情報と、チェック用コー
ド３１が格納されているメモリ３のアドレス情報等が含
まれている。
【００１６】メモリ３には、チェック用コード３１が格
納されるように特定のアドレスに割り当てられたエリア
が確保されている。
【００１７】すなわち、マイクロプロセッサチップ１に
おいて、テストモード設定端子１３がテストモードに設
定されていると、ＲＯＭ１２内のコードチェックプログ
ラム１２１によりＣＰＵ１１が動作し、バス２経由で読
み込んだコード（メモリ３のチェック用コード３１）を
チェックし、正常であれば、テストモード動作状態に切
り替える。
【００１８】次に、図１および図２を参照して、本発明
の第１の実施の形態の動作について説明する。始めに、
マイクロプロセッサチップ１の内蔵ＲＯＭ１２にテスト
プログラム１２２を製造時に内蔵するとする。このテス
トプログラム１２２には、入出力装置２００からの内蔵
ＲＯＭ１２の読み出しを含むツールが含まれており、こ
のテストプログラム１２２の実行を行わせると、いろん
な情報が漏洩することになる。そのため、マイクロプロ
セッサチップ１の内蔵ＲＯＭ１２に搭載するプログラム
の製造時に、テストモード設定端子１３がテストモード
に設定されると、ＣＰＵ１１が割込によりコードチェッ
クプログラム１２１を実行するようにコードチェックプ
ログラム１２１を内蔵ＲＯＭ１２のエリアに割り付け
る。このコードチェックプログラム１２１の中に、メモ
リ３にアクセスできるようにメモリ３のアドレス情報
（例えば、００６０番地と００７０番地）とコード情報
（例えば、３３７７と５５４４）とを設定しておく。す
なわち、内蔵ＲＯＭ１２に予めアドレス情報とコード情
報とを格納することになる。
【００１９】今、装置１００を立ち上げると、テストモ
ードＦ／Ｆ４はリセットされているため、ＣＰＵ１１
は、内蔵ＲＯＭ１２内の図示していないユーザプログラ
ムを実行する。立ち上げた後、テストプログラム１２２
を実行させたいとすると、予め決められたメモリ３のア
ドレスに予め決められたチェック用コードを設定する。
すなわち、入力装置２００の入力部からＩ／Ｏインタフ
ェースおよびバス２を介してメモリ３の００６０番地に
「３３７７」を、００７０番地に「５５４４」を、それ
ぞれ設定する。その後、入出力装置２００の入力部から
テストモードの設定を行うと、Ｉ／Ｏインタフェース５
および信号線９２（パルスが発生）を介してテストモー
ドＦ／Ｆ４をオンに設定する。すると、信号線９１に論
理値「１」が発生し、ＣＰＵ１１に割り込みを発生す
る。すると、ＣＰＵ１１は、その割込により、内蔵ＲＯ
Ｍ１２に格納されているコードチェックプログラム１２
１を実行することになる。
【００２０】すなわち、ＣＰＵ１１は、バス２経由でメ
モリ３の特定のアドレス（例では、００６０番地と００
７０番地）のエリアに格納されているチェック用コード
３１（例では、「３３７７」と「４４５５」）を読み込
む（図２のステップＳ１）。ＣＰＵ１１は、予めコード
チェックプログラム１２１に記述されていたコード情報
と読み込んだチェック用コード３１とを比較すること
で、読み込んだチェック用コード３１が正常かどうかを
判定する（ステップＳ２）。ＣＰＵ１１は、判定の結
果、正常コードであればテストモード動作状態への切替
を受け付け、内蔵ＲＯＭ１２に内蔵されているテストプ
ログラム１２２を実行する（ステップＳ３，Ｓ４）。こ
の場合、入出力装置２００の入力部からテストプログラ
ムの処理を終了させると、ＣＰＵ１１は、テストモード
Ｆ／Ｆ４をリセットする。
【００２１】ＣＰＵ１１は、判定の結果、正常なコード
でなければテストモード動作状態への切替を行わない
で、コードチェックプログラム１２１の処理を終了する
（ステップＳ３，Ｓ５）。
【００２２】上記説明において、説明を判り易くするた
めに、入出力装置２００からテストモードＦ／Ｆ４を介
してテストモード設定端子１３に接続するようにした
が、入出力装置２００から直接テストモード設定端子１
３に接続するようにしても良いことは言うまでもない。
【００２３】また、上記説明において、メモリ３の２つ
のアドレスにあるチェックコードをチェックするように
したが、２以上もしくは１つにしたとしても本発明に含
まれることは言うまでもない。
【００２４】また、上記説明において、複数のアドレス
の内容をチェックする場合に１つのアドレスを読み出す
毎にチェックを行っても良いし、全部のアドレスの内容
を読み出してから一斉にチェックしても良い。
【００２５】以上説明したように、テストモード設定端
子１３がテストモードに設定されていると、ＣＰＵ１１
は、コードチェックプログラム１２１を実行することに
より、バス２を経由してメモリ３に格納されているチェ
ック用コードを読み出し、その読み出したチェック用コ
ードと予め内蔵ＲＯＭ１２に登録されているコードとを
比較し、正常なコードと判定されたときに初めてテスト
モード動作状態に切り替えるようにしているため、メモ
リ３のアドレスとチェック用コードとの両方を知らなけ
ればテストモード動作状態に切り替えることができなく
なり、チップ内部情報の漏洩を防止することが可能とな
る。
【００２６】また、マイクロプロセッサチップ１の外部
のメモリ３に格納されたチェック用コードと、予めマイ
クロプロセッサチップ１の内蔵ＲＯＭ１２内に登録され
ているコードとを比較するようにしているため、マイク
ロプロセッサチップ１の外部に比較回路を設ける必要が
なく、ハードウェアの構成が簡単になる。
【００２７】次に、本発明の第２の実施の形態について
図面を参照して説明する。図３を参照すると、本発明の
第２の実施の形態は、マルチプロセッサチップを搭載し
た装置３００と、メモリカード７と、装置３００の入力
および出力を行う入出力装置２００とから構成される。
【００２８】装置３００は、プログラムにより動作する
マイクロプロセッサチップ１と、フリップフロップであ
るテストモードＦ／Ｆ４と、入出力装置２００とのイン
タフェースであるＩ／Ｏインタフェース５と、装置３０
０内のデータのやり取りを行うバス２と、マイクロプロ
セッサチップ１とテストモードＦ／Ｆ４とを接続する信
号線９１と、端子６３と、電源にプルアップされた抵抗
６１と、インバータ６２とから構成される。なお、テス
トモードＦ／Ｆ４は、装置立ち上げ時には、リセットさ
れ、信号９１には、論理値「０」の信号が載っている。
更に、テストモードＦ／Ｆ４は、入力信号となるインバ
ータ６２の出力信号が論理値「０」から論理値「１」に
変化すると、論理値「１」に設定される。
【００２９】マイクロプロセッサチップ１は、図１の第
１の実施の形態におけるマイクロプロセッサ１と同じ構
成なので説明を省略する。従って、ＣＰＵ１１がコード
チェックプログラム１２１を実行したときの動作は、第
１の実施の形態における図２のＣＰＵ１１の動作と同じ
である。
【００３０】メモリカード７は、０クランプした端子７
２と、メモリ７１とから構成される。
【００３１】図４を参照すると、装置３００にメモリカ
ード７を抜き差しができる構成を示している。すなわ
ち、装置３００は、コネクタ６４を、メモリカード７は
コネクタ７３をそれぞれ備えている。コネクタ６４およ
びコネクタ７３は、オス、メスの関係があり、このコネ
クタをお互いにドッキングさせることにより、メモリカ
ード７を装置３００に挿入することができる。従って、
図３の端子６３およびその他インタフェース信号（バス
２を含む）はコネクタ６４に、端子７２およびその他イ
ンタフェース信号（メモリカード７の内部バス含む）は
コネクタ７３に、それぞれ含まれる。
【００３２】メモリ７１には、チェック用コード７１１
が格納されるように特定のアドレスに割り当てられたエ
リアが確保されている。この場合のメモリ７１は、電源
が供給されなくても内容が消えない不揮発性のメモリで
あるが、製造時しか書き込みのできない読み出し専用の
不揮発性のメモリ（例えば、ＲＯＭ）が望ましい。
【００３３】すなわち、メモリカード７が図１で示され
た第１の実施の形態におけるメモリ３と異なる点、端子
６３と抵抗６１とインバータ６２とが図１で示された第
１の実施の形態における信号線９１と置き換わった点で
それぞれ違う。従って、第１の実施の形態と共通である
ところは、同一の番号を付与している。
【００３４】次に、図２〜図４を参照して本発明の第２
の実施の形態の動作について説明する。始めに、マイク
ロプロセッサチップ１の内蔵ＲＯＭ１２にテストプログ
ラム１２２を製造時に内蔵するとする。このテストプロ
グラム１２２には、入出力装置２００からの内蔵ＲＯＭ
１２の読み出しを含むツールが含まれており、このテス
トプログラム１２２の実行を行わせると、いろんな情報
が漏洩することになる。そのため、マイクロプロセッサ
チップ１の内蔵ＲＯＭ１２に搭載するプログラムの製造
時に、テストモード設定端子１３がテストモードに設定
されると、ＣＰＵ１１が割込によりコードチェックプロ
グラム１２１を実行するようにコードチェックプログラ
ム１２１を内蔵ＲＯＭ１２のエリアに割り付ける。この
コードチェックプログラム１２１の中に、メモリ７１の
アドレス情報（例えば、００６０番地と００７０番地）
とコード情報（例えば、３３７７と４４５５）とを設定
しておく。すなわち、内蔵ＲＯＭ１２に予めアドレス情
報とコード情報とを格納することになる。また、メモリ
カード７のメモリ７１には、００６０番地に「３３７
７」を、００７０番地に「４４５５」を、それぞれ書き
込んでおく。
【００３５】今、装置３００を立ち上げると、テストモ
ードＦ／Ｆ４はリセットされているため、ＣＰＵ１１
は、内蔵ＲＯＭ１２内の図示していないユーザプログラ
ムを実行する。立ち上げた後、テストプログラム１２２
を実行させたいとすると、メモリカード７を装置３００
にコネクタ６４，７３を介して挿入する。すると、イン
バータ６２の入力信号は論理値「１」から論理値「０」
に変化するため、インバータ６２の出力信号は論理値
「０」から論理値「１」に変化する。このインバータ６
２の出力信号により、テストモ−ドＦ／Ｆ４は、論理値
「１」に設定される。すると、信号線９１に論理値
「１」が発生し、ＣＰＵ１１に割り込みを発生する。す
ると、ＣＰＵ１１は、その割込により、内蔵ＲＯＭ１２
に格納されているコードチェックプログラム１２１を実
行することになる。
【００３６】すなわち、ＣＰＵ１１は、バス２経由でメ
モリカード７のメモリ７１の特定のアドレス（例では、
００６０番地と００７０番地）のエリアに格納されてい
るチェック用コード７１１（例では、「３３７７」と
「４４５５」）を読み込む（図２のステップＳ１）。Ｃ
ＰＵ１１は、予めコードチェックプログラム１２１に記
述されていたコード情報と読み込んだチェック用コード
３１とを比較することで、読み込んだチェック用コード
３１が正常かどうかを判定する（ステップＳ２）。ＣＰ
Ｕ１１は、判定の結果、正常コードであればテストモー
ド動作状態への切替を受け付け、内蔵ＲＯＭ１２に内蔵
されているテストプログラム１２２を実行する。この場
合、入出力装置２００からマイクロプロセッサチップ１
をアクセスすることができる。テストモード動作状態に
おける処理が終了すると、ＣＰＵ１１は、テストモード
Ｆ／Ｆ４をリセットし、終了する（ステップＳ３，Ｓ
４）。
【００３７】ＣＰＵ１１は、判定の結果、正常なコード
でなければテストモード動作状態への切替を行わない
で、コードチェックプログラム１２１の処理を終了する
（ステップＳ３，Ｓ５）。
【００３８】上記第２の実施の形態の説明において、メ
モリ３の２つのアドレスにあるチェックコードをチェッ
クするようにしたが、２以上もしくは１つにしたとして
も本発明に含まれることは言うまでもない。
【００３９】また、上記第２の実施の形態の説明におい
て、複数のアドレスの内容をチェックする場合に１つの
アドレスを読み出す毎にチェックを行っても良いし、全
部のアドレスの内容を読み出してから一斉にチェックし
ても良い。
【００４０】上記第２の実施の形態に説明したように、
第１の実施の形態と同じように、テストモード設定端子
１３がテストモードに設定されていると、ＣＰＵ１１
は、コードチェックプログラム１２１を実行することに
より、バス２を経由してメモリ３に格納されているチェ
ック用コードを読み出し、その読み出したチェック用コ
ードと予め内蔵ＲＯＭ１２に登録されているコードとを
比較し、正常なコードと判定されたときに初めてテスト
モード動作状態に切り替えるようにしているため、メモ
リ３のアドレスとチェック用コードとの両方を知らなけ
ればテストモード動作状態に切り替えることができなく
なり、チップ内部情報の漏洩を防止することが可能とな
る。
【００４１】また、上記第２の実施の形態でも、マイク
ロプロセッサチップ１の外部にあたるメモリカード７の
メモリ７１に格納されたチェック用コードと、予めマイ
クロプロセッサチップ１の内蔵ＲＯＭ１２内に登録され
ているコードとを比較するようにしているため、マイク
ロプロセッサチップ１の外部に比較回路を設ける必要が
なく、ハードウェアの構成が簡単になる。
【００４２】また、第２の実施の形態は、第１の実施形
態と比べると、メモリカード７にテストモードにする手
段を設けているため、メモリカードを挿入するだけで、
自動的にＣＰＵ１１がテストプログラムの実行ができ、
テストモ−ド動作状態に切り替えることができるという
点で優れている。
【００４３】
【発明の効果】以上説明したように、本発明は、マイク
ロプロセッサチップ内の内蔵ＲＯＭに１つまたは複数の
アドレス情報とコード情報とを格納し、テストモード設
定時にマイクロプロセッサチップの外部のメモリにアド
レス情報をメモリのアドレスとしてアクセスし、格納さ
れているチェック用コードを読み込み、コード情報と比
較することよってテストモード動作状態に切り替えるた
め、メモリのアドレスとチェック用コードが不明であれ
ばテストモードに切り替えることができないため、マイ
クロプロセッサチップ内部の情報の漏洩防止が図れると
いう効果がある。
【００４４】また、マイクロプロセッサチップの外部の
メモリに格納されたチェック用コードと、予めマイクロ
プロセッサチップの内蔵ＲＯＭ内に登録されているコー
ドとを比較するようにしているため、マイクロプロセッ
サチップの外部に比較回路を設ける必要がなく、ハード
ウェアの構成が簡単になるという効果がある。
【００４５】また、本発明は、上記のメモリを抜き差し
のできるメモリカードの内部に準備すれば、アドレス情
報とコード情報とを暗記することはなく、メモリカード
を挿入するだけで、自動的にテストモード動作状態に切
り替えることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるブロック図
である。
【図２】図１または図３のＣＰＵが内蔵ＲＯＭに格納さ
れているコードチェックプログラムを実行する場合の動
作を示すフローチャートである。
【図３】本発明の第２の実施の形態におけるブロック図
である。
【図４】図３の装置とメモリカードとの抜き差しの構成
を示す概略図である。
【図５】従来技術におけるブロック図である。
【符号の説明】
１，８ マイクロプロセッサチップ ２ バス ３，７１ メモリ ４ テストモードＦ／Ｆ ５ Ｉ／Ｏインタフェース ７ メモリカード １１ ＣＰＵ １２，１４ 内蔵ＲＯＭ １３ テストモード設定端子 ３１，７１１ チェック用コード ６１ 抵抗 ６２ インバータ ６３，７２ 端子 ６４，７３ コネクタ ９１，９２ 信号線 １００，３００ 装置 １２１ コードチェックプログラム １２２ テストプログラム ２００ 入出力装置

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ユーザモードとテストモードとの種別を
    切り替える種別切替手段と、テストモード時に実行する
    プログラムを格納した内蔵ＲＯＭとを有するマイクロプ
    ロセッサチップを備えたコードチェックによるモード切
    替方式において、前記マイクロプロセッサチップの外部
    にメモリを備え、１つまたは複数のアドレス情報とコー
    ド情報とを格納する格納手段と、前記テストモードの種
    別に設定された場合に前記アドレス情報を前記メモリの
    アドレスとしてアクセスされる前記メモリ内のエリアか
    ら読み出す読出手段と、前記読出手段により読み出した
    前記エリアの内容と前記コード情報とを比較する比較手
    段と、前記比較手段において一致した場合にはテストモ
    ード動作状態に切り替えるモード切替手段とを有するこ
    とを特徴とするコードチェックによるモード切替方式。
  2. 【請求項２】 マイクロプロセッサチップを有する装置
    を備え、前記マイクロプロセッサチップは、ユーザモー
    ドとテストモードとの種別を切り替える種別切替手段
    と、テストモード時に実行するプログラムを格納した内
    蔵ＲＯＭとを有するコードチェックによるモード切替方
    式において、予め決められたアドレスにチェックコード
    を格納したメモリを有するメモリカードを備え、前記装
    置は、前記メモリカードを挿入するコネクタを有し、前
    記マイクロプロセッサチップは、１つまたは複数のアド
    レス情報とコード情報とを格納する格納手段と、前記装
    置に前記コネクタを介して前記メモリカードが挿入され
    ると自動的に前記テストモードの種別に設定される設定
    手段と、前記設定手段により前記アドレス情報を前記メ
    モリのアドレスとしてアクセスされる前記メモリ内のエ
    リアから読み出す読出手段と、前記読出手段により読み
    出した前記エリアの内容（前記チェックコード）と前記
    コード情報とを比較する比較手段と、前記比較手段にお
    いて一致した場合にはテストモード動作状態に切り替え
    るモード切替手段とを有することを特徴とするコードチ
    ェックによるモード切替方式。
  3. 【請求項３】 前記比較手段において一致しない場合に
    はテストモードに切り替わらないようにする非モード切
    替手段とを有することを特徴とする請求項１または２記
    載のコードチェックによるモード切替方式。
  4. 【請求項４】 ユーザモードとテストモードとの種別を
    切り替えることにより内蔵プログラムに格納されたテス
    トプログラムを実行するマイクロプロセッサチップを用
    いたコードチェックによるモード切替方法であって、前
    記内蔵ＲＯＭに１つまたは複数のアドレス情報とコード
    情報とを予め格納し、前記アドレス情報と前記コード情
    報とのチェック用として前記マイクロプロセッサチップ
    の外部にメモリを準備し、前記メモリにおいて前記アド
    レス情報に該当するアドレスのエリアにチェックコード
    を格納し、前記テストモードの種別に設定された場合
    に、前記アドレス情報を前記メモリのアドレスとしてア
    クセスされる前記メモリのエリアから読み出し、その読
    み出した前記メモリのエリアの内容（前記チェックコー
    ドに該当）と前記コード情報とを比較し、比較した結
    果、一致した場合にはテストモード動作状態に切り替
    え、前記テストプログラムを実行することを特徴とする
    コードチェックによるモード切替方法。
  5. 【請求項５】 ユーザモードとテストモードとの種別を
    切り替えることにより内蔵プログラムに格納されたテス
    トプログラムを実行するマイクロプロセッサチップを用
    いたコードチェックによるモード切替方法であって、前
    記マイクロプロセッサチップとコネクタを備えた装置
    と、前記コネクタに挿入できるメモリカードとを準備
    し、前記内蔵ＲＯＭに１つまたは複数のアドレス情報と
    コード情報とを予め格納し、前記メモリカードのメモリ
    において前記アドレス情報に該当するアドレスのエリア
    にチェックコードを予め格納し、前記装置に前記コネク
    タを介して前記メモリカードが挿入されると、自動的に
    前記テストモードの種別に設定され、前記アドレス情報
    を前記メモリのアドレスとしてアクセスされる前記メモ
    リのエリアから読み出し、その読み出した前記メモリの
    エリアの内容（前記チェックコードに該当）と前記コー
    ド情報とを比較し、比較した結果、一致した場合にはテ
    ストモード動作状態に切り替え、前記テストプログラム
    を実行することを特徴とするコードチェックによるモー
    ド切替方法。
  6. 【請求項６】 比較した結果、一致しない場合にはテス
    トモードに切り替えないことを特徴とする請求項４また
    は５記載のコードチェックによるモード切替方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008269388A (ja) * 2007-04-23 2008-11-06 Nec Electronics Corp 半導体装置
JP2010510583A (ja) * 2006-11-15 2010-04-02 クゥアルコム・インコーポレイテッド 信頼される／信頼されないデジタル信号プロセッサデバッギング動作に関する方法及びシステム
JP2010102491A (ja) * 2008-10-23 2010-05-06 Denso Corp マイクロコンピュータチップ
US8341604B2 (en) 2006-11-15 2012-12-25 Qualcomm Incorporated Embedded trace macrocell for enhanced digital signal processor debugging operations
US8370806B2 (en) 2006-11-15 2013-02-05 Qualcomm Incorporated Non-intrusive, thread-selective, debugging method and system for a multi-thread digital signal processor
US8380966B2 (en) 2006-11-15 2013-02-19 Qualcomm Incorporated Method and system for instruction stuffing operations during non-intrusive digital signal processor debugging
US8484516B2 (en) 2007-04-11 2013-07-09 Qualcomm Incorporated Inter-thread trace alignment method and system for a multi-threaded processor

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010510583A (ja) * 2006-11-15 2010-04-02 クゥアルコム・インコーポレイテッド 信頼される／信頼されないデジタル信号プロセッサデバッギング動作に関する方法及びシステム
US8341604B2 (en) 2006-11-15 2012-12-25 Qualcomm Incorporated Embedded trace macrocell for enhanced digital signal processor debugging operations
US8370806B2 (en) 2006-11-15 2013-02-05 Qualcomm Incorporated Non-intrusive, thread-selective, debugging method and system for a multi-thread digital signal processor
US8380966B2 (en) 2006-11-15 2013-02-19 Qualcomm Incorporated Method and system for instruction stuffing operations during non-intrusive digital signal processor debugging
US8533530B2 (en) 2006-11-15 2013-09-10 Qualcomm Incorporated Method and system for trusted/untrusted digital signal processor debugging operations
US8484516B2 (en) 2007-04-11 2013-07-09 Qualcomm Incorporated Inter-thread trace alignment method and system for a multi-threaded processor
JP2008269388A (ja) * 2007-04-23 2008-11-06 Nec Electronics Corp 半導体装置
US8010855B2 (en) 2007-04-23 2011-08-30 Renesas Electronics Corporation Semiconductor device controlling debug operation of processing unit in response to permission or prohibition from other processing unit
US8103923B2 (en) 2007-04-23 2012-01-24 Renesas Electronics Corporation Semiconductor device controlling debug operation of processing unit in response to permission or prohibition from other processing unit
JP2010102491A (ja) * 2008-10-23 2010-05-06 Denso Corp マイクロコンピュータチップ

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