JP2001326197A - Polishing method of semiconductor wafer and polishing apparatus thereof - Google Patents
Polishing method of semiconductor wafer and polishing apparatus thereofInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は半導体ウェーハの
研磨方法およびその装置、詳しくは半導体ウェーハの研
磨時のウェーハ外周部の研磨ダレを防いで、平坦度を高
める半導体ウェーハの研磨方法およびその装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and an apparatus for polishing a semiconductor wafer, and more particularly, to a method and an apparatus for polishing a semiconductor wafer for improving the flatness by preventing the sagging of the peripheral portion of the wafer during the polishing of the semiconductor wafer. .
【0002】[0002]
【従来の技術】SOI基板は、活性層用ウェーハと支持
基板用ウェーハとの鏡面同士を常温で張り合わせた後、
張り合わせの接合力を強化する張り合わせ熱処理を施
し、さらに活性層用ウェーハの外周部の面取り、それか
ら活性層用ウェーハの表面研削による薄肉化、続いて鏡
面研磨を施して仕上げられている。これらの活性層用ウ
ェーハおよび支持基板用ウェーハの研磨時に発生するウ
ェーハ外周部の研磨ダレ(以下、外周ダレという場合が
ある)は、両ウェーハを張り合わせた際のボイド不良の
主要な発生原因といわれている。また、このSOI基板
の研磨時にも活性層用ウェーハの外周ダレが発生し、こ
の外周ダレによって活性層用ウェーハの保証除外領域の
劣化の原因になる。このような理由から、活性層用ウェ
ーハ、支持基板用ウェーハおよびSOI基板における研
磨時の周辺ダレの抑止は、それぞれの収率向上の観点か
ら重要である。2. Description of the Related Art An SOI substrate is prepared by bonding mirror surfaces of an active layer wafer and a support substrate wafer at room temperature.
Finishing is performed by performing a bonding heat treatment for strengthening the bonding strength of the bonding, chamfering the outer peripheral portion of the active layer wafer, thinning the surface of the active layer wafer by surface grinding, and then performing mirror polishing. The polishing sag at the outer peripheral portion of the wafer (hereinafter, sometimes referred to as “peripheral sagging”) generated during polishing of the wafer for the active layer and the wafer for the support substrate is said to be a major cause of void defects when the two wafers are bonded to each other. ing. Also, during polishing of the SOI substrate, the outer peripheral sag of the active layer wafer is generated, and the outer peripheral sag causes deterioration of the guaranteed exclusion region of the active layer wafer. For these reasons, it is important from the viewpoint of improving the yield of each of the active layer wafer, the support substrate wafer and the SOI substrate to suppress the peripheral sag during polishing.
【0003】これらの研磨時に用いられる研磨装置とし
ては、例えば図13および図14に示す研磨装置100
が知られている。すなわち、上面に研磨布101が展張
された研磨定盤102と、研磨されるウェーハWを固定
するためのテンプレート103が下面に設けられた研磨
ヘッド104とを備え、テンプレート103の内側に、
保水性を有する例えば不織布製のバックパッド105を
収納させた装置である。なお、図13は、従来手段に係
る半導体ウェーハの研磨装置の説明図である。図14
は、従来手段に係る半導体ウェーハの研磨装置の使用中
の要部拡大断面図である。As a polishing apparatus used at the time of polishing, for example, a polishing apparatus 100 shown in FIGS.
It has been known. That is, a polishing platen 102 on which a polishing cloth 101 is spread on an upper surface, and a polishing head 104 provided with a template 103 for fixing a wafer W to be polished are provided on the lower surface.
This is a device in which a back pad 105 made of, for example, a nonwoven fabric having a water retention property is stored. FIG. 13 is an explanatory view of a semiconductor wafer polishing apparatus according to a conventional means. FIG.
FIG. 2 is an enlarged cross-sectional view of a main part during use of a semiconductor wafer polishing apparatus according to a conventional means.
【0004】研磨時には、バックパッド105に純水を
供給し、その表面張力によってウェーハWをその裏面側
から保持する。このウェーハWは、研磨面がテンプレー
ト103の下縁より突出するようにテンプレート103
に保持される。そして、研磨砥粒を含む研磨剤(スラリ
ー)を研磨面に供給しながら、研磨ヘッド104を研磨
定盤102上で自転、そして図13の矢印に示す定盤半
径方向へ揺動させ、ウェーハWの研磨面を研磨布101
によって鏡面研磨する。ウェーハWは、バックパッド1
05に固定された状態で研磨ヘッド104により回転す
る。また、研磨剤中には、通常、研磨砥粒としての焼成
シリカやコロイダルシリカ(シリカゾル)のほか、加工
促進剤としてのアミン、ヘイズ抑制剤としての有機高分
子などが含まれている。At the time of polishing, pure water is supplied to the back pad 105, and the wafer W is held from the back side by its surface tension. The wafer W is placed on the template 103 such that the polished surface protrudes from the lower edge of the template 103.
Is held. Then, the polishing head 104 is rotated on the polishing platen 102 while the polishing agent (slurry) containing the abrasive grains is supplied to the polishing surface, and is oscillated in the radial direction of the platen indicated by an arrow in FIG. Polishing surface of polishing cloth 101
Mirror polishing. Wafer W is back pad 1
Rotated by the polishing head 104 while being fixed at 05. In addition, the abrasive usually contains, in addition to calcined silica and colloidal silica (silica sol) as abrasive grains, an amine as a processing accelerator, an organic polymer as a haze inhibitor, and the like.
【0005】[0005]
【発明が解決しようとする課題】ところで、この従来技
術のウェーハの研磨装置によれば、テンプレート103
が薄いために、図14に示すように、ウェーハWの研磨
面がテンプレート103の下縁から100μm程度突出
していた。これにより、研磨時の研磨布101のリバウ
ンド量Rが大きくなり(例えば50〜100μm)、ウ
ェーハWの外周部がウェーハ中央部と比べて研磨布10
1に接触する単位面積当たりの圧力が増えて、ウェーハ
Wの外周ダレが促進されていた。研磨布のリバウンドと
は、研磨時ウェーハ研磨面に当接した研磨布部分の周辺
部が研磨ヘッド側に膨出する(リバウンド)際の変形高
さのことである。However, according to the prior art wafer polishing apparatus, the template 103
14, the polished surface of the wafer W protruded from the lower edge of the template 103 by about 100 μm, as shown in FIG. As a result, the rebound amount R of the polishing pad 101 during polishing increases (for example, 50 to 100 μm), and the outer peripheral portion of the wafer W is larger than the polishing pad
The pressure per unit area in contact with No. 1 was increased, and the outer peripheral sag of the wafer W was promoted. The rebound of the polishing cloth refers to a deformation height when a peripheral portion of a polishing cloth portion that abuts on a wafer polishing surface during polishing bulges (rebounds) toward the polishing head.
【0006】[0006]
【発明の目的】そこで、この発明は、ウェーハの外周ダ
レを抑制し、しかもウェーハ表面の平坦度の向上が図れ
る半導体ウェーハの研磨方法およびその装置を提供する
ことを、その目的としている。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method and an apparatus for polishing a semiconductor wafer capable of suppressing the outer peripheral sag of the wafer and improving the flatness of the wafer surface.
【0007】[0007]
【課題を解決するための手段】請求項1に記載の発明
は、研磨布の研磨作用面に、研磨剤を供給しながら、回
転中のテンプレートの内側に保持された半導体ウェーハ
を押し付けて研磨する半導体ウェーハの研磨方法におい
て、前記テンプレートの研磨布側の端面と半導体ウェー
ハの研磨面との高さを略揃え、半導体ウェーハの外周部
の一部を研磨布の外部に1〜15mmだけはみ出させ、
この状態で半導体ウェーハを回転して研磨する半導体ウ
ェーハの研磨方法である。この半導体ウェーハの研磨方
法に採用される研磨装置としては、例えばワックスを使
用しないワックスレスタイプのものが挙げられる。もち
ろん、ワックス研磨タイプのものなどでもよい。一般的
なワックスレス装置は、ウェーハ直径より若干大径な孔
部内にバックパッド(スエードパッドなど)を配置した
テンプレートを用い、このバックパッドの表面にある発
泡層(ナップ部)と、ウェーハ裏面とに純水などを供給
して、その純水の表面張力を利用し、ウェーハのハンド
リングを行う。According to a first aspect of the present invention, a semiconductor wafer held inside a rotating template is pressed and polished while a polishing agent is supplied to a polishing surface of a polishing cloth. In the method for polishing a semiconductor wafer, the height of the polishing surface of the semiconductor wafer and the end face of the template on the polishing cloth side are substantially aligned, and a part of the outer peripheral portion of the semiconductor wafer is protruded by 1 to 15 mm outside the polishing cloth,
This is a semiconductor wafer polishing method in which the semiconductor wafer is rotated and polished in this state. As a polishing apparatus employed in the method for polishing a semiconductor wafer, for example, a waxless type polishing apparatus which does not use wax is used. Of course, a wax polishing type may be used. A general waxless device uses a template in which a back pad (such as a suede pad) is arranged in a hole slightly larger than the diameter of the wafer, and a foam layer (nap portion) on the surface of the back pad and a back surface of the wafer. And supply the pure water to the wafer, and use the surface tension of the pure water to handle the wafer.
【0008】半導体ウェーハとしては、例えばシリコン
ウェーハ,ガリウム砒素ウェーハなどが挙げられる。研
磨布としては、例えば硬質ウレタンパッド,CeO2 パ
ッド,不織布パッドなどが挙げられる。[0008] Examples of the semiconductor wafer include a silicon wafer and a gallium arsenide wafer. Examples of the polishing cloth include a hard urethane pad, a CeO 2 pad, and a non-woven cloth pad.
【0009】研磨剤(スラリー)としては、例えば焼成
シリカやコロイダルシリカ(研磨砥粒)、アミン(加工
促進材)および有機高分子(ヘイズ抑制材)などを混合
したものを採用することができる。コロイダルシリカ
は、珪酸微粒子の凝集が起こらないで一次粒子のまま水
中に分散した透明もしくは不透明の乳白色のコロイド液
を形成して存在する。ここでいう、テンプレートの研磨
布側の端面と半導体ウェーハの研磨面との高さを略揃え
るとは、研磨時において、研磨布のリバウンド量が0〜
10μmになるような、研磨布側の端面とウェーハ研磨
面との高さの差の範囲をいう。研磨作用面の大きさは、
この面の外周縁が、ウェーハ回転軌跡の最外周円よりも
半径方向の内方に位置する大きさであれば限定されな
い。そのため、例えば研磨布の外周部の一部または全部
を任意にカットしてもよい。半導体ウェーハは、研磨ヘ
ッドの回転時に研磨作用面からはみ出すだけでなく、研
磨ヘッドの揺動時にはみ出してもよい。なお、枚葉式の
研磨装置の場合には、通常、この揺動時にはみ出すこと
になる。As the polishing agent (slurry), for example, a mixture of baked silica, colloidal silica (polishing abrasive), amine (processing accelerator), organic polymer (haze inhibitor) and the like can be used. Colloidal silica is present as a transparent or opaque milky white colloid liquid dispersed in water as primary particles without agglomeration of silicate fine particles. Here, when the height of the polishing cloth side end surface of the template and the polishing surface of the semiconductor wafer are made substantially equal, the polishing cloth rebound amount is 0 during polishing.
It refers to a range of the difference in height between the polishing cloth side end surface and the wafer polished surface so as to be 10 μm. The size of the polishing surface is
There is no limitation as long as the outer peripheral edge of this surface is located radially inward of the outermost peripheral circle of the wafer rotation trajectory. Therefore, for example, part or all of the outer peripheral portion of the polishing pad may be arbitrarily cut. The semiconductor wafer may not only protrude from the polishing surface when the polishing head rotates but also protrude when the polishing head swings. In the case of a single-wafer type polishing apparatus, the polishing usually occurs during the swing.
【0010】このウェーハ外周部の研磨布外部へのはみ
出し量が1mm未満では、研磨布との単位面積当たりの
接触面積および圧力が従来方法とほとんど変わらないと
いう不都合が生じる。また、15mmを超えると、この
接触面積および圧力が小さすぎて、ウェーハ中心部分の
研磨が促進されて凹形状のウェーハとなる。これらの事
項は、請求項2にも該当する。If the amount of protrusion of the outer peripheral portion of the wafer to the outside of the polishing pad is less than 1 mm, there is a disadvantage that the contact area per unit area with the polishing pad and the pressure are almost the same as those of the conventional method. On the other hand, if it exceeds 15 mm, the contact area and the pressure are too small, and the polishing of the central portion of the wafer is promoted, resulting in a concave wafer. These matters also correspond to claim 2.
【0011】請求項2に記載の発明は、研磨布が展張さ
れる研磨定盤と、該研磨定盤に対向配置された回転自在
の研磨ヘッドと、該研磨ヘッドに取り付けられ、保水性
を有するバックパッドを介して、リング内側の空間に半
導体ウェーハが裏面側から保持されるテンプレートとを
備え、前記研磨布の研磨作用面に研磨剤を供給しなが
ら、前記研磨ヘッドにより回転中の半導体ウェーハを押
し付けて研磨する半導体ウェーハの研磨装置において、
前記テンプレートの厚さを、該テンプレートの研磨布側
の端面が半導体ウェーハの研磨面と略高さが揃う厚さと
し、前記研磨布の研磨作用面の大きさを、研磨中に半導
体ウェーハの外周部の一部が研磨布の外部に1〜15m
mだけはみ出る大きさとした半導体ウェーハの研磨装置
である。According to a second aspect of the present invention, there is provided a polishing platen on which a polishing cloth is spread, a rotatable polishing head arranged to face the polishing platen, and a water holding property which is attached to the polishing head. Via a back pad, a template in which a semiconductor wafer is held from the back side in a space inside the ring, and a semiconductor wafer being rotated by the polishing head while supplying an abrasive to the polishing surface of the polishing cloth. In a semiconductor wafer polishing apparatus for pressing and polishing,
The thickness of the template is such that the end face of the template on the polishing cloth side is substantially the same as the height of the polishing surface of the semiconductor wafer, and the size of the polishing action surface of the polishing cloth is the outer peripheral portion of the semiconductor wafer during polishing. Part of it is 1-15m outside the polishing cloth
This is a semiconductor wafer polishing apparatus having a size protruding only by m.
【0012】[0012]
【作用】この発明によれば、ウェーハ外周部の一部を研
磨布の外部にはみ出しながら、半導体ウェーハを回転し
て、その研磨面(通常、ウェーハ表面)を研磨する。研
磨中、ウェーハ外周部は、半導体ウェーハが所定角度回
動するごとに、その非研磨領域を通過しながら研磨す
る。よって、半導体ウェーハの外周部はウェーハ中心部
に比べ、単位時間当たりの接触面積が減少する。これに
より、ウェーハ表面の平坦度が高まる。その際、テンプ
レートは、その研磨布側の端面と、半導体ウェーハの研
磨面との高さが略揃う厚さに設計されている。そのた
め、研磨時における研磨布のリバウンド量が減る。この
結果、半導体ウェーハの外周部は、ウェーハ中心部に比
べて、単位面積当たりの圧力が相対的に小さくなる。よ
って、半導体ウェーハの外周ダレが減少する。According to the present invention, the semiconductor wafer is rotated and the polished surface (usually, the wafer surface) is polished while part of the outer peripheral portion of the wafer protrudes outside the polishing pad. During polishing, the outer peripheral portion of the wafer is polished while passing through the non-polishing region every time the semiconductor wafer rotates by a predetermined angle. Therefore, the contact area per unit time at the outer peripheral portion of the semiconductor wafer is smaller than that at the central portion of the wafer. This increases the flatness of the wafer surface. At this time, the template is designed to have a thickness such that the height of the end face on the polishing cloth side and the polished surface of the semiconductor wafer are substantially equal. Therefore, the amount of rebound of the polishing cloth during polishing is reduced. As a result, the pressure per unit area is relatively smaller at the outer peripheral portion of the semiconductor wafer than at the central portion of the wafer. Therefore, sag on the outer periphery of the semiconductor wafer is reduced.
【0013】なお、活性層用ウェーハと支持基板用ウェ
ーハとを張り合わせた張り合わせSOI基板の場合、こ
のようにテンプレートの研磨布側の端面と半導体ウェー
ハの研磨面との高さを略揃えることで活性層用ウェーハ
の外周部の研磨ダレを抑える効果があるのは、活性層用
ウェーハの外周部面取り時に、研削砥石による研削が活
性層用ウェーハを通りすぎて支持基板用ウェーハの外周
部まで達した切り込み面取りウェーハのときに限る。す
なわち、この外周部研削が活性層用ウェーハまでに止ま
った鏡面面取りウェーハの場合には、従来通りテンプレ
ートの厚さが研磨後の半導体ウェーハの厚さよりも、例
えば0〜50μmくらい薄い方が外周ダレの発生領域は
小さくなる。In the case of a bonded SOI substrate in which an active layer wafer and a supporting substrate wafer are bonded to each other, the height of the polishing pad side of the semiconductor wafer and the height of the polishing surface of the semiconductor wafer are substantially equalized. The effect of suppressing the sagging of the outer peripheral portion of the layer wafer is that when the outer peripheral portion of the active layer wafer is chamfered, the grinding with the grinding wheel passes through the active layer wafer and reaches the outer peripheral portion of the support substrate wafer. Only for notched chamfered wafers. That is, in the case of a mirror-chamfered wafer in which the outer peripheral portion grinding is stopped up to the wafer for the active layer, it is conventional that the thickness of the template is, for example, 0 to 50 μm thinner than the thickness of the polished semiconductor wafer. Is small.
【0014】[0014]
【発明の実施の形態】以下、この発明の実施例を図面を
参照して説明する。図1は、この発明の一実施例に係る
半導体ウェーハの研磨装置の正面図である。図2は、こ
の発明の一実施例に係る半導体ウェーハの研磨装置の使
用中の要部拡大断面図である。図1において、10は半
導体ウェーハの研磨装置(以下、研磨装置という場合が
ある)であり、この研磨装置10は、表面に研磨布11
が展張された研磨定盤12と、この上方に配設された1
台の研磨ヘッド13とを備えている。具体的には、研磨
装置10として、枚葉式のワックスレス研磨装置を採用
している。研磨布11には、直径300〜600mm,
厚さ1mm以下の独立気泡型の硬質ポリウレタンパッド
を用いている。研磨ヘッド13の下面には、シリコンウ
ェーハWを固定するテンプレート14が設けられ、テン
プレート14の内側に、保水性を有するバックパッド1
5が収納されている。バックパッド15としては、不織
布製のパッドが採用されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a front view of a polishing apparatus for a semiconductor wafer according to one embodiment of the present invention. FIG. 2 is an enlarged sectional view of a main part of a semiconductor wafer polishing apparatus according to an embodiment of the present invention during use. In FIG. 1, reference numeral 10 denotes a polishing apparatus for a semiconductor wafer (hereinafter, sometimes referred to as a polishing apparatus).
Surface plate 12 on which is spread, and 1
And a polishing head 13. Specifically, a single wafer type waxless polishing apparatus is employed as the polishing apparatus 10. The polishing cloth 11 has a diameter of 300 to 600 mm,
A closed cell type hard polyurethane pad having a thickness of 1 mm or less is used. A template 14 for fixing the silicon wafer W is provided on the lower surface of the polishing head 13, and a back pad 1 having water retention is provided inside the template 14.
5 are stored. As the back pad 15, a pad made of a nonwoven fabric is employed.
【0015】次に、この研磨装置10を用いたシリコン
ウェーハWの研磨方法を説明する。研磨時には、バック
パッド15に純水を供給し、その表面張力によってシリ
コンウェーハWを裏面側から保持する。このシリコンウ
ェーハWは、テンプレート14の研磨布11側の端面と
シリコンウェーハWの研磨面(表面)との高さが揃えら
れて、テンプレート14に保持される。すなわち、シリ
コンウェーハWの研磨面がテンプレート14の下縁と面
一になっている。その後、100〜300gf/cm2
の圧力で、シリコンウェーハWを、研磨定盤12上に展
張された研磨布11の表面(研磨作用面)に押し付け
る。この状態を維持し、かつ研磨布11上に研磨剤を供
給しながら、研磨定盤12を所定の回転速度で回転させ
る。しかも、この回転と同時に、研磨ヘッド13を所定
の回転速度で回転させつつ、所定の揺動速度、所定の圧
力、所定の揺動幅で定盤半径方向に向かって揺動させ
る。これにより、シリコンウェーハWの外周部の一部
が、研磨布11の外部にヘッド位置変量Lではみ出なが
ら、ウェーハ表面の研磨面が所定時間だけ研磨される。Next, a method for polishing a silicon wafer W using the polishing apparatus 10 will be described. At the time of polishing, pure water is supplied to the back pad 15, and the silicon wafer W is held from the back side by the surface tension. This silicon wafer W is held by the template 14 such that the end face of the template 14 on the side of the polishing cloth 11 and the polished surface (surface) of the silicon wafer W are aligned. That is, the polished surface of the silicon wafer W is flush with the lower edge of the template 14. Then, 100 to 300 gf / cm 2
The silicon wafer W is pressed against the surface (polishing surface) of the polishing cloth 11 spread on the polishing platen 12 with the pressure of. While maintaining this state, and while supplying the abrasive onto the polishing pad 11, the polishing platen 12 is rotated at a predetermined rotation speed. In addition, simultaneously with this rotation, the polishing head 13 is rotated at a predetermined rotation speed, a predetermined pressure, and a predetermined rocking width in the radial direction of the platen while rotating at a predetermined rotation speed. As a result, the polished surface of the wafer is polished for a predetermined time while a part of the outer peripheral portion of the silicon wafer W protrudes outside the polishing pad 11 by the head position variable L.
【0016】このような研磨を行うと、研磨中のウェー
ハ外周部は、シリコンウェーハWが所定角度だけ回動す
るごとに、非研磨領域を通過しながら研磨される。一
方、従来のはみ出しのない研磨方法(ヘッド位置変量は
0mm)では、ウェーハ中央部よりもウェーハ外周部の
研磨量が大きくなっていた。これに対して、研磨装置1
0では、ウェーハ中心部に比べて、このウェーハ外周部
と研磨布11との単位時間当たりの接触面積が減少す
る。これにより、研磨精度の指標の1つである平坦度悪
化率が低下して、ウェーハ平坦度を高めることができ
る。なお、平坦度悪化率とは、ここでは1μm研磨する
ごとにGBIRが何μm悪化するかを示す割合を示す。
この数値がマイナス側ではゼロに近いほど良好である。When such polishing is performed, the outer peripheral portion of the wafer being polished is polished while passing through the non-polishing region every time the silicon wafer W rotates by a predetermined angle. On the other hand, in the conventional polishing method that does not protrude (the head position variation is 0 mm), the polishing amount at the outer peripheral portion of the wafer is larger than that at the central portion of the wafer. On the other hand, the polishing apparatus 1
At 0, the contact area per unit time between the outer peripheral portion of the wafer and the polishing pad 11 is smaller than the central portion of the wafer. Thereby, the flatness deterioration rate, which is one of the indexes of the polishing accuracy, is reduced, and the wafer flatness can be increased. Here, the flatness deterioration rate indicates a rate indicating how many μm the GBIR deteriorates every time polishing is performed by 1 μm.
On the negative side, the closer to zero, the better.
【0017】一方、一実施例のテンプレート14は、そ
の厚さを従来品のプレートよりも厚くして、テンプレー
ト14の研磨布11側の端面を、ウェーハ研磨面の高さ
に略揃えている。そのため、研磨時における研磨布11
のリバウンド量R1(例えば0〜10μm)が、図14
に示す従来品のリバウンド量R(例えば50〜100μ
m)よりも減少することになる。その結果、ウェーハ外
周部は、ウェーハ中心部に比べて、単位面積当たりの圧
力が相対的に減少する。これにより、ウェーハ外周部の
研磨ダレが減少する。On the other hand, the thickness of the template 14 of one embodiment is made larger than that of a conventional plate, and the end face of the template 14 on the side of the polishing pad 11 is substantially aligned with the height of the wafer polishing surface. Therefore, the polishing cloth 11 during polishing is
The rebound amount R1 (for example, 0 to 10 μm) of FIG.
The rebound amount R of the conventional product shown in FIG.
m). As a result, the pressure per unit area is relatively reduced in the outer peripheral portion of the wafer as compared with the central portion of the wafer. As a result, polishing sag on the outer peripheral portion of the wafer is reduced.
【0018】ここで、図3〜図12を参照しながら、こ
の一実施例の研磨装置10を用いて、実際にSOI基板
の活性層用ウェーハを研磨した際の外周ダレと、ウェー
ハ平坦度(GBIR)との結果を記載する。図3は、こ
の発明の半導体ウェーハの研磨装置を用いて研磨するS
OI基板の要部拡大断面図である。図4は、この発明の
半導体ウェーハの研磨装置を用いて研磨するSOI基板
の活性層用ウェーハ上の測定位置を示す説明図である。
図5〜図12は、各比較例および試験例の検体基板の外
周ダレの状況を示すグラフである。Here, referring to FIGS. 3 to 12, the outer peripheral sag and the wafer flatness when the active layer wafer of the SOI substrate is actually polished using the polishing apparatus 10 of this embodiment will be described. GBIR). FIG. 3 is a schematic view of a polishing apparatus using a semiconductor wafer polishing apparatus according to the present invention.
It is a principal part expanded sectional view of an OI board. FIG. 4 is an explanatory diagram showing measurement positions on an active layer wafer of an SOI substrate to be polished using the semiconductor wafer polishing apparatus of the present invention.
5 to 12 are graphs showing the state of sagging of the outer periphery of the sample substrate in each of the comparative examples and the test examples.
【0019】研磨条件は次の通りである。すなわち、S
OI基板の直径;6インチ、SOI基板の平均厚さ;6
22μm、テンプレートの厚さ;従来厚さ(比較例1〜
3),ウェーハと同等厚さ(比較例4および実施例1,
2)、研磨中のSOI基板の定盤外周からの飛び出し量
(研磨ヘッド位置変量L);0mm,7mm,15mm
である。また、この評価は、活性層用ウェーハの外周部
の厚さを測定することができるナノスペック社製の測定
器による。なお、ここでは、この測定器による測定範囲
を、シリコン酸化膜の最外周からウェーハ半径方向内側
に20mmまでの範囲とする。図5〜図8のグラフに比
較例1〜4の外周ダレの状況を示し、図9および図10
のグラフに試験例1,2の外周ダレの状況を示す。な
お、各グラフでは、図4中の3つの測定点における測定
結果を、3本の異なる線グラフで表している。また、比
較例1〜3はテンプレートの厚さが従来厚であり、比較
例4と試験例1,2とはテンプレートの厚さがウェーハ
と同等である。これを踏まえて、図11のグラフは比較
例1〜3における上記3点での測定値の平均値を示し、
図12のグラフは比較例4と試験例1,2とにおける上
記3点での測定値の平均値を示す。また、次の表1中に
は、各活性層用ウェーハの平坦度などの測定結果を示
す。The polishing conditions are as follows. That is, S
OI substrate diameter: 6 inches, average thickness of SOI substrate; 6
22 μm, template thickness; conventional thickness (Comparative Examples 1 to 5)
3), the same thickness as the wafer (Comparative Example 4 and Example 1,
2) Amount of protrusion of the SOI substrate from the outer periphery of the platen during polishing (polishing head position variation L): 0 mm, 7 mm, 15 mm
It is. In addition, this evaluation is based on a measuring instrument manufactured by NanoSpec Co., which can measure the thickness of the outer peripheral portion of the active layer wafer. Here, the measurement range of this measuring instrument is set to a range from the outermost periphery of the silicon oxide film to 20 mm inward in the wafer radial direction. The graphs of FIGS. 5 to 8 show the state of sagging on the outer periphery of Comparative Examples 1 to 4, and FIGS.
The graph of shows the state of sagging on the outer periphery in Test Examples 1 and 2. In each graph, the measurement results at three measurement points in FIG. 4 are represented by three different line graphs. In Comparative Examples 1 to 3, the thickness of the template is the conventional thickness, and in Comparative Example 4 and Test Examples 1 and 2, the thickness of the template is equivalent to that of the wafer. Based on this, the graph of FIG. 11 shows the average value of the measured values at the above three points in Comparative Examples 1 to 3,
The graph of FIG. 12 shows the average value of the measured values at the above three points in Comparative Example 4 and Test Examples 1 and 2. Table 1 below shows the measurement results such as the flatness of each active layer wafer.
【0020】[0020]
【表1】 [Table 1]
【0021】比較例1〜4のグラフと、試験例1,2の
グラフとの対比により明らかなように、テンプレートの
厚さを従来厚さからウェーハと同等の厚さに変更した場
合には、活性層用ウェーハの外周ダレが低下した。さら
に、ウェーハ外周部の一部を研磨布の外部にはみ出して
研磨すれば(ヘッド位置変量;7mm,15mm)、平
坦度悪化率が低下して、ウェーハ平坦度が高まった。As is clear from comparison between the graphs of Comparative Examples 1 to 4 and the graphs of Test Examples 1 and 2, when the thickness of the template was changed from the conventional thickness to the same thickness as the wafer, The outer peripheral sag of the active layer wafer was reduced. Further, when a part of the outer peripheral portion of the wafer was protruded outside the polishing cloth and polished (variable head position: 7 mm, 15 mm), the flatness deterioration rate was reduced and the wafer flatness was increased.
【0022】[0022]
【発明の効果】この発明によれば、テンプレートの研磨
布側の端面と半導体ウェーハの研磨面との高さを略揃
え、回転中の半導体ウェーハの外周部の一部を研磨布の
外部にはみ出して研磨するようにしたので、ウェーハ外
周部の研磨ダレが抑えることができるとともに、半導体
ウェーハの平坦度を高めることができる。According to the present invention, the height of the end face of the template on the polishing cloth side and the height of the polishing surface of the semiconductor wafer are substantially equalized, and a part of the outer peripheral portion of the rotating semiconductor wafer protrudes outside the polishing cloth. Since the polishing is performed by polishing, the sagging of the outer peripheral portion of the wafer can be suppressed, and the flatness of the semiconductor wafer can be improved.
【図1】この発明の一実施例に係る半導体ウェーハの研
磨装置の正面図である。FIG. 1 is a front view of a semiconductor wafer polishing apparatus according to one embodiment of the present invention.
【図2】この発明の一実施例に係る半導体ウェーハの研
磨装置の使用中の要部拡大断面図である。FIG. 2 is an enlarged sectional view of a main part of the semiconductor wafer polishing apparatus according to one embodiment of the present invention during use.
【図3】この発明の半導体ウェーハの研磨装置を用いて
研磨するSOI基板の要部拡大断面図である。FIG. 3 is an enlarged sectional view of a main part of an SOI substrate to be polished by using the semiconductor wafer polishing apparatus of the present invention.
【図4】この発明の半導体ウェーハの研磨装置を用いて
研磨するSOI基板の活性層用ウェーハ上の測定位置を
示す正面図である。FIG. 4 is a front view showing a measurement position on an active layer wafer of an SOI substrate to be polished by the semiconductor wafer polishing apparatus of the present invention.
【図5】比較例1に係る検体基板の外周ダレの状況を示
すグラフである。FIG. 5 is a graph showing the state of sagging on the outer periphery of a sample substrate according to Comparative Example 1.
【図6】比較例2に係る検体基板の外周ダレの状況を示
すグラフである。FIG. 6 is a graph showing a state of sagging of an outer periphery of a sample substrate according to Comparative Example 2.
【図7】比較例3に係る検体基板の外周ダレの状況を示
すグラフである。FIG. 7 is a graph showing a state of sagging of an outer periphery of a sample substrate according to Comparative Example 3.
【図8】比較例4に係る検体基板の外周ダレの状況を示
すグラフである。FIG. 8 is a graph showing the state of sagging on the outer periphery of a sample substrate according to Comparative Example 4.
【図9】試験例1に係る検体基板の外周ダレの状況を示
すグラフである。FIG. 9 is a graph showing the state of sagging on the outer periphery of the sample substrate according to Test Example 1.
【図10】試験例2に係る別の検体基板の外周ダレの状
況を示すグラフである。FIG. 10 is a graph showing the state of sagging on the outer periphery of another sample substrate according to Test Example 2.
【図11】比較例1〜3に係る各検体基板の外周ダレの
状況を示すグラフである。FIG. 11 is a graph showing the state of sagging of the outer periphery of each sample substrate according to Comparative Examples 1 to 3.
【図12】比較例4および試験例1,2に係る各検体基
板の外周ダレの状況を示すグラフである。FIG. 12 is a graph showing the state of sagging of the outer periphery of each sample substrate according to Comparative Example 4 and Test Examples 1 and 2.
【図13】従来手段に係る半導体ウェーハの研磨装置の
正面図である。FIG. 13 is a front view of a semiconductor wafer polishing apparatus according to a conventional means.
【図14】従来手段に係る半導体ウェーハの研磨装置の
使用中の要部拡大断面図である。FIG. 14 is an enlarged sectional view of a main part during use of a semiconductor wafer polishing apparatus according to a conventional means.
10 半導体ウェーハの研磨装置、 11 研磨布、 12 研磨定盤、 13 研磨ヘッド、 15 バックパッド、 W シリコンウェーハ(半導体ウェーハ)。 Reference Signs List 10 polishing device for semiconductor wafer, 11 polishing cloth, 12 polishing platen, 13 polishing head, 15 back pad, W silicon wafer (semiconductor wafer).
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 雅光 東京都千代田区大手町1丁目5番1号 三 菱マテリアルシリコン株式会社内 Fターム(参考) 3C058 AB04 AC04 BA02 BA07 CB01 CB02 DA17 ────────────────────────────────────────────────── ─── Continuing from the front page (72) Inventor Masamitsu Fukuda 1-5-1, Otemachi, Chiyoda-ku, Tokyo F-term (reference) 3C058 AB04 AC04 BA02 BA07 CB01 CB02 DA17
Claims (2)
ながら、回転中のテンプレートの内側に保持された半導
体ウェーハを押し付けて研磨する半導体ウェーハの研磨
方法において、 前記テンプレートの研磨布側の端面と半導体ウェーハの
研磨面との高さを略揃え、半導体ウェーハの外周部の一
部を研磨布の外部に1〜15mmだけはみ出させ、この
状態で半導体ウェーハを回転して研磨する半導体ウェー
ハの研磨方法。1. A method of polishing a semiconductor wafer, wherein a polishing liquid is supplied to a polishing surface of a polishing cloth while pressing a semiconductor wafer held inside a rotating template, thereby polishing the semiconductor wafer. The height of the end surface of the semiconductor wafer and the height of the polished surface of the semiconductor wafer are substantially aligned, and a part of the outer peripheral portion of the semiconductor wafer is protruded by 1 to 15 mm outside the polishing cloth, and the semiconductor wafer is rotated and polished in this state. Polishing method.
ッドを介して、リング内側の空間に半導体ウェーハが裏
面側から保持されるテンプレートとを備え、 前記研磨布の研磨作用面に研磨剤を供給しながら、前記
研磨ヘッドにより回転中の半導体ウェーハを押し付けて
研磨する半導体ウェーハの研磨装置において、 前記テンプレートの厚さを、該テンプレートの研磨布側
の端面が半導体ウェーハの研磨面と略高さが揃う厚さと
し、 前記研磨布の研磨作用面の大きさを、研磨中に半導体ウ
ェーハの外周部の一部が研磨布の外部に1〜15mmだ
けはみ出る大きさとした半導体ウェーハの研磨装置。2. A polishing platen on which a polishing cloth is spread, a rotatable polishing head disposed opposite to the polishing platen, and a ring via a back pad attached to the polishing head and having water retention. A template in which the semiconductor wafer is held from the back side in the inner space, and a semiconductor wafer to be polished by pressing the rotating semiconductor wafer by the polishing head while supplying an abrasive to the polishing surface of the polishing cloth. In the polishing apparatus, the thickness of the template, the thickness of the end surface of the template on the polishing cloth side is substantially the same as the height of the polishing surface of the semiconductor wafer, the size of the polishing action surface of the polishing cloth, the semiconductor during polishing An apparatus for polishing a semiconductor wafer having a size such that a part of an outer peripheral portion of the wafer protrudes outside the polishing cloth by 1 to 15 mm.
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2000
- 2000-09-29 JP JP2000299924A patent/JP2001326197A/en active Pending
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