JP2001324957A - Electron source and method for driving picture display device - Google Patents

Electron source and method for driving picture display device

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JP2001324957A
JP2001324957A JP2000143874A JP2000143874A JP2001324957A JP 2001324957 A JP2001324957 A JP 2001324957A JP 2000143874 A JP2000143874 A JP 2000143874A JP 2000143874 A JP2000143874 A JP 2000143874A JP 2001324957 A JP2001324957 A JP 2001324957A
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voltage
row
electron
wiring
column
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Takeshi Takegami
毅 竹上
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Canon Inc
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide an electron source equipped with plural electron discharge elements having a uniform electron discharge characteristics, and to provide a method for driving a picture display device having a small power supply capacity using the electron source and little variation in brightness. SOLUTION: This picture display device has a substrate 101 provided thereon with plural row wiring Dx1-Dxm, plural column wiring Dy1-Dyn, and plural electron discharge elements, and comprises a line side current detecting part 110 and a picture selection side current detecting part 107, a line selecting part 102 for selecting arbitrary row wiring from the plural row wiring Dx1-Dxm and having a 1st voltage impression process for applying a voltage to the plural column wiring Dy1-Dyn for compensating for a voltage drop influenced by the selected row wiring, and a picture selection side output voltage amplifier 111 including a pixel side selecting part 11a having a 2nd voltage impression process for applying a prescribed voltage to at least a specific electron discharge element among the plural electron discharge elements connected with the row wiring.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、複数の電子放出素
子を配列した電子源およびそれを用いた画像表示装置の
駆動方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electron source in which a plurality of electron-emitting devices are arranged, and a method for driving an image display device using the same.

【0002】[0002]

【従来の技術】従来から、電子放出素子として熱陰極素
子と冷陰極素子の2種類が知られている。このうち冷陰
極素子では、例えば表面伝導型放出素子や、電界放出型
素子(以下、FE型と記す)や、金属/絶縁層/金属型
放出素子(以下、MIM型と記す)等が知られている。
2. Description of the Related Art Conventionally, two types of electron emitting devices, a hot cathode device and a cold cathode device, are known. Among them, among the cold cathode devices, for example, a surface conduction type emission device, a field emission type device (hereinafter referred to as FE type), a metal / insulating layer / metal type emission device (hereinafter referred to as MIM type) and the like are known. ing.

【0003】FE型の例としては、例えば、W.P.Dyke &
W.W.Dolan,"Field emission",Advance in Electron Ph
ysics, 8, 89 (1956) や、或は、C.A.Spindt,"Physical
properties of thin-film field emission cathodes w
ith molybdenium cones",J.Appl.Phys., 47, 5248 (197
6)等が知られている。また、MIM型の例としては、例
えば、C.A.Mead,"Operation of tunnel-emission Devic
es",J.Appl.Phys., 32, 646 (1961)等が知られている。
Examples of the FE type include, for example, WPDyke &
WWDolan, "Field emission", Advance in Electron Ph
ysics, 8, 89 (1956) or CASpindt, "Physical
properties of thin-film field emission cathodes w
ith molybdenium cones ", J. Appl. Phys., 47, 5248 (197
6) are known. Examples of the MIM type include, for example, CAMead, "Operation of tunnel-emission device"
es ", J. Appl. Phys., 32, 646 (1961) and the like.

【0004】表面伝導型放出素子としては、例えば、M.
I.Elinson,Radio E-ng.Electron Phys., 10, 1290, (19
65) や、後述する他の例が知られている。表面伝導型放
出素子は、基板上に形成された小面積の薄膜に、膜面に
平行に電流を流すことにより電子放出が生ずる現象を利
用するものである。この表面伝導型放出素子としては、
エリンソン(Elinson)等によるSnO2薄膜を用いたも
のの他に、Au薄膜によるもの[G.Dittmer:"Thin Soli
d Films", 9, 317 (1972)]や、In23/SnO2薄膜
によるもの[M.Hartwell and C.G.Fonstad:"IEEETrans.
ED Conf.", 519 (1975)]や、カーボン薄膜によるもの
[荒木久 他:真空、第26巻、第1号、22(198
3)]等が報告されている。
[0004] As the surface conduction type emission element, for example, M.
I. Elinson, Radio E-ng. Electron Phys., 10, 1290, (19
65) and other examples described below. The surface conduction electron-emitting device utilizes a phenomenon in which electron emission occurs when a current flows in a small-area thin film formed on a substrate in parallel with the film surface. As this surface conduction type emission element,
In addition to those using a SnO 2 thin film by Elinson et al., Those using an Au thin film [G. Dittmer: “Thin Soli”
d Films ", 9, 317 ( 1972)] and, In 2 O 3 / SnO 2 by thin film [M.Hartwell and CGFonstad:" IEEETrans.
ED Conf. ", 519 (1975)] and those using carbon thin films [Hisashi Araki et al .: Vacuum, Vol. 26, No. 1, 22 (198)
3)] has been reported.

【0005】これらの表面伝導型放出素子の素子構成の
典型的な例として、図14に前述のM.Hartwell等による
素子の平面図を示す。同図において、3001は基板
で、3004はスパッタで形成された金属酸化物よりな
る導電性薄膜である。導電性薄膜3004は、図示のよ
うにH字形の平面形状に形成されている。この導電性薄
膜3004に、後述の通電フォーミングと呼ばれる通電
処理を施すことにより、電子放出部3005が形成され
る。図中の間隔Lは、0.5〜1[mm],幅Wは、
0.1[mm]に設定されている。なお、図示の便宜か
ら、電子放出部3005は導電性薄膜3004の中央に
矩形の形状で示したが、これは模式的なものであり、実
際の電子放出部の位置や形状を忠実に表現しているわけ
ではない。
[0005] As a typical example of the device configuration of these surface conduction electron-emitting devices, FIG. 14 is a plan view of the device by M. Hartwell et al. Described above. In the figure, reference numeral 3001 denotes a substrate, and reference numeral 3004 denotes a conductive thin film made of a metal oxide formed by sputtering. The conductive thin film 3004 is formed in an H-shaped planar shape as shown. An electron emission portion 3005 is formed by applying an energization process called energization forming to be described later to the conductive thin film 3004. The interval L in the figure is 0.5 to 1 [mm], and the width W is
It is set to 0.1 [mm]. For convenience of illustration, the electron-emitting portion 3005 is shown in a rectangular shape at the center of the conductive thin film 3004, but this is a schematic shape, and the position and shape of the actual electron-emitting portion are faithfully represented. Not necessarily.

【0006】M.Hartwell等による素子をはじめとして上
述の表面伝導型放出素子においては、電子放出を行う前
に導電性薄膜3004に通電フォーミングと呼ばれる通
電処理を施すことにより電子放出部3005を形成する
のが一般的であった。即ち、通電フォーミングとは、導
電性薄膜3004の両端に一定の直流電圧、若しくは、
例えば1[V/分]程度の非常にゆっくりとしたレート
で昇圧する直流電圧を印加して通電し、導電性薄膜30
04を局所的に破壊若しくは変形若しくは変質せしめ、
電気的に高抵抗な状態の電子放出部3005を形成する
ことである。なお、局所的に破壊若しくは変形若しくは
変質した導電性薄膜3004の一部には、亀裂が発生す
る。この通電フォーミング後に導電性薄膜3004に適
宜の電圧を印加した場合には、この亀裂付近において電
子放出が行われる。
In the above-described surface conduction electron-emitting device including the device by M. Hartwell et al., An electron-emitting portion 3005 is formed by applying an energization process called energization forming to the conductive thin film 3004 before electron emission. Was common. That is, the energization forming means that a constant DC voltage is applied to both ends of the conductive thin film 3004, or
For example, a DC voltage which is boosted at a very slow rate of about 1 [V / min] is applied to energize the conductive thin film 30.
04 locally destroyed or deformed or altered,
This is to form the electron-emitting portion 3005 in a state of being electrically high in resistance. Note that a crack is generated in a part of the conductive thin film 3004 that is locally broken, deformed, or altered. When an appropriate voltage is applied to the conductive thin film 3004 after the energization forming, electrons are emitted in the vicinity of the crack.

【0007】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積に亙り多数の素子
を形成できる利点がある。そこで、例えば本願出願人に
よる特開昭64−31332号公報において開示される
ように、多数の素子を配列して駆動するための方法が研
究されている。また、表面伝導型放出素子の応用につい
ては、例えば、画像表示装置、画像記録装置等の画像形
成装置や、荷電ビーム源等が研究されている。
The above-mentioned surface conduction electron-emitting device has an advantage that a large number of devices can be formed over a large area because of its simple structure and easy manufacture. Therefore, as disclosed in, for example, Japanese Patent Application Laid-Open No. 64-31332 by the present applicant, a method for arranging and driving a large number of elements has been studied. As for the application of the surface conduction electron-emitting device, for example, image forming devices such as image display devices and image recording devices, and charged beam sources have been studied.

【0008】特に、画像表示装置への応用としては、例
えば本願出願人によるUSP5,066,883公報や
特開平2−257551号公報において開示されている
ように、表面伝導型放出素子と電子の照射により発光す
る蛍光体(蛍光膜)とを組み合わせて用いた画像表示装
置が研究されている。この表面伝導型放出素子と蛍光体
とを組み合わせて用いた画像表示装置は、従来の他の方
式の画像表示装置よりも優れた特性が期待されている。
例えば、近年普及してきた液晶表示装置と比較しても、
自発光型であるため、バックライトを必要としない点や
視野角が広い点が優れていると言える。
Particularly, as an application to an image display device, for example, as disclosed in US Pat. No. 5,066,883 and Japanese Patent Application Laid-Open No. 2-257551 by the present applicant, a surface conduction electron-emitting device and electron irradiation are disclosed. An image display device using a combination of a phosphor (fluorescent film) that emits light according to the technology has been studied. An image display device using a combination of the surface conduction electron-emitting device and a phosphor is expected to have better characteristics than other conventional image display devices.
For example, in comparison with liquid crystal display devices that have become widespread in recent years,
Since it is a self-luminous type, it can be said that a point that does not require a backlight and a point that a viewing angle is wide are excellent.

【0009】本願発明者等は、上記従来例に記載したも
のをはじめとして、さまざまな材料、製法、構造の表面
伝導型放出素子を試みてきた。更に、多数の表面伝導型
放出素子を配列したマルチ電子源、並びにこのマルチ電
子源を応用した画像表示装置について研究を行ってき
た。
The inventors of the present application have attempted surface conduction type emission devices having various materials, manufacturing methods and structures, including those described in the above-mentioned conventional examples. Furthermore, research has been conducted on a multi-electron source in which a large number of surface conduction electron-emitting devices are arranged, and on an image display device using the multi-electron source.

【0010】また、本願発明者等は、例えば図15に示
す電気的な配線方法によるマルチ電子源を試みてきた。
即ち、表面伝導型放出素子を2次元的に多数個配列し、
これらの素子を図示のようにマトリクス状に配線したマ
ルチ電子源である。
Further, the present inventors have tried a multi-electron source by an electric wiring method shown in FIG. 15, for example.
That is, a large number of surface conduction emission devices are two-dimensionally arranged,
A multi-electron source in which these elements are wired in a matrix as shown.

【0011】図中、4001は表面伝導型放出素子を模
式的に示したもの、4002は行配線、4003は列配
線である。これら行配線4002および列配線4003
は、実際には有限の電気抵抗を有するものであるが、図
においては配線抵抗4004および4005として示さ
れている。上述のような配線方法を単純マトリクス配線
と呼ぶ。なお、図示の便宜上、6×6のマトリクスで示
しているが、マトリクスの規模はむろんこれに限ったわ
けではなく、例えば画像表示装置用のマルチ電子源の場
合には、所望の画像表示を行うのに足りるだけの素子を
配列し配線するものである。
In the figure, 4001 schematically shows a surface conduction electron-emitting device, 4002 shows row wirings, and 4003 shows column wirings. These row wiring 4002 and column wiring 4003
Actually have a finite electrical resistance, but are shown as wiring resistances 4004 and 4005 in the figure. The above-described wiring method is called simple matrix wiring. Note that, for convenience of illustration, the matrix is shown as a 6 × 6 matrix, but the size of the matrix is not limited to this. For example, in the case of a multi-electron source for an image display device, a desired image is displayed. In this case, only enough elements are arranged and wired.

【0012】このように表面伝導型放出素子を単純マト
リクス配線したマルチ電子源においては、所望の電子ビ
ームを出力させるため、行配線4002および列配線4
003に適宜の電気信号を印加する。例えば、マトリク
スの中の任意の1行の表面伝導型放出素子を駆動するに
は、選択する行の行配線4002には選択電圧Vs を印
加し、同時に非選択の行の行配線4002には非選択電
圧Vnsを印加する。これと同期して列配線4003に電
子を放出させるための駆動電圧Ve を印加する。この方
法によれば、配線抵抗4004および4005による電
圧降下を無視すれば、選択する行の表面伝導型放出素子
には、(Ve −Vs )の電圧が印加され、また非選択行
の表面伝導型放出素子には、(Ve −Vns)の電圧が印
加される。ここで、これらVe ,Vs ,Vnsを適宜の大
きさの電圧値にすれば、選択する行の表面伝導型放出素
子だけから所望の強度の電子が出力されるはずであり、
また列配線4003の各々に異なる駆動電圧Ve を印加
すれば、選択する行の素子の各々から異なる強度の電子
が出力されるはずである。また、表面伝導型放出素子4
001の応答速度は高速であるため、駆動電圧Ve を印
加する時間の長さを変えれば、電子ビームが出力される
時間の長さも変えることができるはずである。
In the multi-electron source in which the surface conduction electron-emitting devices are arranged in a simple matrix as described above, in order to output a desired electron beam, the row interconnection 4002 and the column interconnection 4
003, an appropriate electric signal is applied. For example, to drive a surface conduction electron-emitting device of an arbitrary row in a matrix, a selection voltage Vs is applied to a row wiring 4002 of a selected row, and a non-selected state is applied to a row wiring 4002 of an unselected row. A selection voltage Vns is applied. In synchronization with this, a drive voltage Ve for emitting electrons is applied to the column wiring 4003. According to this method, if the voltage drop due to the wiring resistances 4004 and 4005 is ignored, a voltage of (Ve−Vs) is applied to the surface conduction type emission element of the selected row, and the surface conduction type emission element of the non-selected row is selected. A voltage of (Ve-Vns) is applied to the emission element. Here, if these Ve, Vs, and Vns are set to appropriate voltage values, electrons of a desired intensity should be output only from the surface conduction electron-emitting devices in the selected row.
If a different drive voltage Ve is applied to each of the column wirings 4003, electrons of different intensities should be output from each of the elements in the selected row. In addition, the surface conduction type emission element 4
Since the response speed of 001 is high, if the length of time for applying the drive voltage Ve is changed, the length of time for outputting the electron beam should be able to be changed.

【0013】従って、表面伝導型放出素子を単純マトリ
クス配線したマルチ電子源にはいろいろな用途が考えら
れており、例えば画像情報に応じた電圧信号を適宜印加
すれば、画像表示装置用の電子源として応用できるもの
と期待される。
Therefore, various applications are considered for a multi-electron source in which the surface conduction electron-emitting devices are arranged in a simple matrix wiring. For example, if a voltage signal corresponding to image information is appropriately applied, an electron source for an image display device can be obtained. It is expected that it can be applied as

【0014】一方、本願発明者等は表面伝導型放出素子
の特性を改善するための研究を鋭意行った結果、製造工
程において通電活性化処理を行うことが効果的であるこ
とを見いだした。
On the other hand, the inventors of the present application have conducted intensive studies for improving the characteristics of the surface conduction electron-emitting device, and as a result, have found that it is effective to carry out the activation process in the manufacturing process.

【0015】既に述べたように、表面伝導型放出素子の
電子放出部を形成する際には、導電性薄膜に電流を流し
て該薄膜を局所的に破壊若しくは変形若しくは変質させ
て亀裂を形成する処理(通電フォーミング処理)を行
う。この後、更に通電活性化処理を行うことにより電子
放出特性を大幅に改善することが可能である。
As described above, when forming an electron-emitting portion of a surface conduction electron-emitting device, a current is applied to a conductive thin film to locally break, deform, or alter the thin film, thereby forming a crack. Processing (energization forming processing) is performed. Thereafter, by further performing the activation process, the electron emission characteristics can be significantly improved.

【0016】即ち、通電活性化処理とは、通電フォーミ
ング処理により形成された電子放出部に適宜の条件で通
電を行って、その近傍に炭素若しくは炭素化合物(活性
化物質源)を堆積せしめる処理のことである。10のマ
イナス5乗[torr]の真空雰囲気中において、電圧
パルスを定期的に印加することにより、電子放出部の近
傍に単結晶グラファイト、多結晶グラファイト、非晶質
カーボンのいずれかか、若しくはその混合物を500
[オングストローム]以下の膜厚で堆積させる。但し、
この条件はほんの一例であって、表面伝導型放出素子の
材質や形状により適宜変更されるべきであるのは言うま
でもない。この様な処理を行うことにより、通電フォー
ミング直後と比較して、同じ印加電圧における放出電流
を典型的には100倍以上増加させることが可能であ
る。なお、通電活性化終了後には、真空雰囲気中の有機
物の分圧を低減させるのが望ましい。従って、上述の多
数の表面伝導型放出素子を単純マトリクス配線したマル
チ電子源を製造する際においても、各素子に通電活性化
処理を行うのが望ましいことは言うまでもない。
That is, the energization activation process is a process of energizing the electron-emitting portion formed by the energization forming process under appropriate conditions to deposit carbon or a carbon compound (an activating substance source) in the vicinity thereof. That is. By applying a voltage pulse periodically in a vacuum atmosphere of 10 −5 [torr], one of single-crystal graphite, polycrystalline graphite, and amorphous carbon, or an amorphous carbon in the vicinity of the electron-emitting portion. Mix 500
[Angstrom] Deposited with a film thickness of not more than [angstrom]. However,
This condition is merely an example, and it is needless to say that the condition should be appropriately changed depending on the material and the shape of the surface conduction electron-emitting device. By performing such processing, the emission current at the same applied voltage can typically be increased by 100 times or more as compared to immediately after the energization forming. It is desirable to reduce the partial pressure of the organic substance in the vacuum atmosphere after the completion of the activation. Therefore, it is needless to say that even when manufacturing a multi-electron source in which a large number of the above-described surface conduction electron-emitting devices are wired in a simple matrix, it is desirable to perform the activation process for each device.

【0017】ここで、活性化処理時の表面伝導型電子放
出素子に流れる素子電流If および放出電流Ie の測定
系概略図を図16に示す。この図は、活性化処理時の素
子電流If と放出電流Ie の測定系を示している。
Here, FIG. 16 shows a schematic diagram of a measurement system of the device current If and the emission current Ie flowing through the surface conduction electron-emitting device during the activation process. This figure shows a measurement system of the device current If and the emission current Ie during the activation process.

【0018】電子放出部1113を有する導電性薄膜1
104は、電極1102,1103を介して活性化電源
1112に接続されている。1114は、該表面伝導型
電子放出素子から放出される放出電流Ie を補足するた
めのアノード電極である。このアノード電極1114に
は、直流高圧電源1115および電流計1116が接続
されている。
Conductive thin film 1 having electron emitting portion 1113
104 is connected to an activation power supply 1112 via electrodes 1102 and 1103. Reference numeral 1114 denotes an anode electrode for supplementing the emission current Ie emitted from the surface conduction electron-emitting device. A DC high-voltage power supply 1115 and an ammeter 1116 are connected to the anode electrode 1114.

【0019】この活性化処理では、有機物を含有する雰
囲気下(以下、このガス雰囲気のことを活性化ガス圧力
と記す)で、活性化電源1112から素子電極間(電子
放出部1113)に、適宜の電圧パルスを繰り返して印
加していることを示している。また、電流計1111お
よび1116により測定を行った素子電流If および放
出電流Ie の一例を図17に示す。活性化電源1112
(図16)からパルス電圧が印加しはじめると、時間の
経過と共に素子電流If および放出電流Ie は増加す
る。素子電流If および放出電流Ie が所望の値になっ
た時点で、電圧印加を停止し工程を終了する。このよう
に、予め設定された素子電流値、放出電流値で活性化工
程を終了することにより、素子電流If および放出電流
Ie の再現性は向上する。
In the activation treatment, an activation power supply 1112 is applied between the device electrodes (electron emission portions 1113) as appropriate under an atmosphere containing an organic substance (hereinafter, this gas atmosphere is referred to as an activation gas pressure). It is shown that the voltage pulse is repeatedly applied. FIG. 17 shows an example of the element current If and the emission current Ie measured by the ammeters 1111 and 1116. Activation power supply 1112
When the pulse voltage starts to be applied from FIG. 16 (FIG. 16), the device current If and the emission current Ie increase with time. When the device current If and the emission current Ie have reached desired values, the voltage application is stopped and the process ends. By ending the activation step with the preset device current value and emission current value in this way, the reproducibility of the device current If and the emission current Ie is improved.

【0020】以下では、活性化の進行状況をモニタした
素子電流If および放出電流Ie を、それぞれ素子電流
If プロファイル、放出電流Ie プロファイルと呼ぶ。
また、図16で示した構成で、アノード電極1114の
下側に蛍光体を塗布し、駆動することにより、画像装置
として使用することができる。
In the following, the device current If and the emission current Ie for monitoring the progress of activation are referred to as the device current If profile and the emission current Ie profile, respectively.
In addition, in the configuration shown in FIG. 16, a phosphor is applied to the lower side of the anode electrode 1114 and driven, so that the phosphor can be used as an image device.

【0021】このような通電活性化処理工程を付加する
ことで、表面伝導型放出素子の電子放出特性の安定化が
計られたが、これを単純マトリクス配線等のマルチ表面
伝導型放出素子に適用した場合には、以下のような問題
があった。
By adding such an energization activation process, the electron emission characteristics of the surface conduction electron-emitting device were stabilized, but this was applied to a multi-surface conduction electron-emitting device such as a simple matrix wiring. In this case, there are the following problems.

【0022】例えば、m行n列の単純マトリクス配線に
より、これら表面伝導型放出素子が配列されている場
合、1行〜m行までの行配線の順に一定時間毎に通電し
て活性化していくことになる。この単純マトリクス配線
された電子放出送出素子が活性化される際の等価回路を
図18に示す。この図18は、2行目の行配線に接続さ
れた素子に対して、活性化のための電圧波形を印加して
いる状態を示している。
For example, when these surface conduction electron-emitting devices are arranged by a simple matrix wiring of m rows and n columns, current is activated at regular intervals in the order of row wirings from row 1 to row m to activate them. Will be. FIG. 18 shows an equivalent circuit when the electron emission / transmission element wired in a simple matrix is activated. FIG. 18 shows a state in which a voltage waveform for activation is applied to the elements connected to the second row wiring.

【0023】また、図19は、この活性化処理における
印加電圧信号の波形を示す図で、パルス幅がT1で、周
期T2の電圧値Vf0の電圧波形が印加されている。ここ
で各行配線における活性化時間は、図17に示したよう
な各素子の活性化特性等から求めて決定される。しか
し、大規模マトリクス状に配線された素子に対して行単
位の通電活性化を行う場合は問題があった。
FIG. 19 is a diagram showing the waveform of the applied voltage signal in this activation process. A voltage waveform having a pulse width T1 and a voltage value Vf0 of a period T2 is applied. Here, the activation time of each row wiring is determined from the activation characteristics of each element as shown in FIG. However, there is a problem in the case where the energization activation is performed on a row-by-row basis for elements arranged in a large-scale matrix.

【0024】即ち、マトリクス配線が大規模となると、
配線抵抗による電圧降下の影響が大きくなり、十分な電
圧が印加できない素子が存在し、各素子の電子放出素子
特性がばらついてしまう。
That is, when the matrix wiring becomes large,
The effect of the voltage drop due to the wiring resistance increases, and there are elements to which a sufficient voltage cannot be applied, and the electron emission element characteristics of each element vary.

【0025】各素子に均一な電子放出特性を持たせるた
めには、各素子に対して均一な電圧印加することが必要
であるが、マトリクスサイズが大きくなると行配線の配
線抵抗の影響により大きな電圧降下が生じるため、所定
の電圧を印加できなくなる。特に、行配線の略中央部の
素子に対して所望の電圧が印加できないため、十分な活
性化が行えない素子が形成され、マトリクス配線された
素子の特性にばらつきが生じる。
In order for each element to have a uniform electron emission characteristic, it is necessary to apply a uniform voltage to each element. However, as the matrix size increases, a large voltage is applied due to the effect of the wiring resistance of the row wiring. Since a drop occurs, a predetermined voltage cannot be applied. In particular, since a desired voltage cannot be applied to the element substantially at the center of the row wiring, an element that cannot be sufficiently activated is formed, and the characteristics of the elements wired in a matrix vary.

【0026】図20(a),(b)は、マトリクス配線
での電圧降下を模式的に示す図である。図20(a)
は、図18に示されたm行×n列の単純マトリクス配線
において、2行目の素子を電圧値Vf0で通電活性化した
場合の、各素子に印加される電圧を模式的に示してい
る。いま、2行1列目の素子をF(2,1)、2行2列
目の素子をF(2,2)、2行目3列目の素子をF
(2,3)とし、図20の横軸は列番号(画素番号)を
示した。ここでは、図18に示すように行配線の両側か
ら電圧が印加されているため、略中央のk列目で最も電
圧降下の影響が大きく、素子F(2,k)に印加される
電圧値はVfk(<Vf0)となっている。即ち、この素子
には印加しようとする電圧Vf0よりもVfdk (=Vf0−
Vfk)だけ小さい電圧値が印加されることとなる。
FIGS. 20A and 20B are diagrams schematically showing the voltage drop in the matrix wiring. FIG. 20 (a)
Schematically shows the voltage applied to each element when the element in the second row is activated by applying a voltage value Vf0 in the simple matrix wiring of m rows × n columns shown in FIG. . Now, the element in the second row and first column is F (2,1), the element in the second row and second column is F (2,2), and the element in the second row and third column is F (2).
(2, 3), and the horizontal axis in FIG. 20 indicates the column number (pixel number). Here, as shown in FIG. 18, since the voltage is applied from both sides of the row wiring, the voltage drop has the largest effect at the k-th column substantially at the center, and the voltage value applied to the element F (2, k) Is Vfk (<Vf0). In other words, the voltage Vfdk (= Vf0−
Vfk).

【0027】以上のような配線抵抗に起因する電圧降下
の影響は、列配線側の電極より印加する電圧を変えるこ
とにより除去することができる。これを示したのが図2
0(b)で、この図は列配線側の電極より印加する電圧
により、この電圧降下分を補償する一例を示し、また図
21は、列配線側の電極から電圧降下の影響補償のため
の電圧を印加する場合の模式図である。この図21は、
m行×n列の単純マトリクス配線の素子構成において、
2行目の素子のみを活性化している状態を示している。
The effect of the voltage drop caused by the wiring resistance as described above can be eliminated by changing the voltage applied from the electrode on the column wiring side. This is shown in FIG.
0 (b), this figure shows an example of compensating for this voltage drop by the voltage applied from the electrode on the column wiring side. FIG. 21 shows an example for compensating the effect of the voltage drop from the electrode on the column wiring side. FIG. 4 is a schematic diagram when a voltage is applied. This FIG.
In an element configuration of a simple matrix wiring of m rows × n columns,
This shows a state where only the elements in the second row are activated.

【0028】しかし、上記方法を用いると、有機物が存
在する真空下(以下、活性化雰囲気と記す)で、選択し
たライン以外の素子に補償電圧が印加され続ける状態と
なるため、選択したライン以外の素子が低抵抗化してし
まい、無効な電流が流れてしまう。
However, when the above method is used, a compensation voltage is continuously applied to elements other than the selected line under a vacuum in which an organic substance is present (hereinafter referred to as an activation atmosphere). Element has a low resistance, and an invalid current flows.

【0029】この無効電流について、図21を用いて詳
細に説明する。図において、2行目の行配線にはVf の
波高値のパルス電圧を印加し、列配線には1列目に電圧
Vfd1 、2列目に電圧Vfd2 、3列目に電圧Vfd3 ,
…,n列目に電圧Vfdn をそれぞれ印加し、2行目の各
素子に対して印加される電圧値が略Vfとなるように設
定している。また、その他の行配線は全て0[V]、即
ち接地されている。これにより、素子F(2,1),F
(2,2),F(2,3),…,F(2,n)には活性
化電圧Vf が印加されるが、2行目の行配線に接続され
た素子以外の素子に対しては、1列目の素子には電圧V
fd1 が、2列目の素子には電圧Vfd2 が、n列目の素子
には電圧Vfdn が印加され続けることになる。このよう
に選択された行配線に接続された素子以外に電圧が印加
されている素子を半選択素子と定義する。このように、
列配線から電圧を印加することによって電圧補償を行う
と、選択素子以外に電圧が印加され続けることがわか
る。次に、この選択素子以外に電圧が印加され続けるこ
とにより発生する素子の低抵抗化について説明する。
This reactive current will be described in detail with reference to FIG. In the figure, a pulse voltage having a peak value of Vf is applied to the row wiring of the second row, the voltage Vfd1 in the first column, the voltage Vfd2 in the second column, the voltage Vfd3 in the third column, and the like to the column wiring.
, The voltage Vfdn is applied to the n-th column, and the voltage applied to each element in the second row is set to be approximately Vf. The other row wirings are all 0 [V], that is, grounded. Thereby, the elements F (2, 1), F
The activation voltage Vf is applied to (2,2), F (2,3),..., F (2, n), but the elements other than the elements connected to the second row wiring are Is the voltage V in the element in the first column.
fd1, the voltage Vfd2 is continuously applied to the elements in the second column, and the voltage Vfdn is continuously applied to the elements in the nth column. An element to which a voltage is applied other than the element connected to the row wiring selected in this way is defined as a half-selected element. in this way,
It can be seen that when voltage compensation is performed by applying a voltage from the column wiring, the voltage is continuously applied to other than the selected element. Next, a description will be given of how to reduce the resistance of the element caused by the voltage being continuously applied to the element other than the selected element.

【0030】ここでまず、この活性化雰囲気における素
子の典型的なI−V特性、即ち、素子に印加される電圧
Vf と電流If の関係について説明する。表面伝導型放
出素子の典型的なI−V特性、即ち、素子に流れる電流
(If )と素子に印加される電圧(Vf )との関係につ
いて図22を用いて説明する。
First, the typical IV characteristics of the device in this activation atmosphere, that is, the relationship between the voltage Vf applied to the device and the current If will be described. The typical IV characteristics of the surface conduction electron-emitting device, that is, the relationship between the current (If) flowing through the device and the voltage (Vf) applied to the device will be described with reference to FIG.

【0031】この表面伝導型放出素子は、適宜の分圧の
有機物が存在する雰囲気の下においては、その素子に印
加される電圧(Vf )に対して素子に流れる電流(If
)は必ずしも一義的に定まるものではない。その特性
には大別して2つの型があるが、この内、第1の型にお
いては素子に流れる電流(If )は、印加電圧(Vf )
を0[V]から増加させてゆくにつれて一旦は増加する
が、その後、電流が減少に転じ、更にその後はほぼ一定
若しくは微増傾向を示す。一方、第2の型においては、
その素子に流れる電流(If )は、印加電圧(Vf )を
0[V]から増加させていくにつれて常に増加傾向を示
すものである。
In a surface conduction type emission device, the current (If) flowing through the device with respect to the voltage (Vf) applied to the device under an atmosphere in which an organic substance having an appropriate partial pressure is present.
) Is not necessarily determined uniquely. The characteristics are roughly classified into two types. Among them, in the first type, the current (If) flowing through the element is the applied voltage (Vf).
Increases once from 0 [V], then the current starts to decrease, and thereafter shows a substantially constant or slightly increasing tendency. On the other hand, in the second type,
The current (If) flowing through the element always shows an increasing tendency as the applied voltage (Vf) is increased from 0 [V].

【0032】説明の便宜上、前記第1の型を静特性、前
記第2の型を動特性と呼ぶ。図22において、破線は約
1[V/分]以下の電圧掃引スピードで得られる静特性
を示している。つまり、Vf =0〜V1の領域(領域
A)では、素子に流れる素子電流(If )は素子電圧
(Vf )の増加に伴って単調増加し、V1で最大にな
る。また、素子電圧Vf =V1〜V2の領域(領域B)
では、素子に流れる電流(If )は、素子電圧(Vf )
の増加に伴って減少する、所謂、電圧制御型負性抵抗特
性(以下、VCNR(Voltage Controlled Negative Re
sistance)特性と記す)を示す。更に、素子電圧Vf =
V2〜Vd の領域(領域C)では、素子に流れる電流
(If )は電圧(Vf )の増加に対してほとんど変化し
ない。なお、電圧値V1は素子電流If の極大値を示す
時の素子電圧値を示し、V2は素子電流If の減少曲線
の接線のうち最大傾き接線のVf 軸切片である。一方、
素子からの放出電流Ie の増加に伴い、Ve を電子放出
閾値として増加していく。
For convenience of explanation, the first type is referred to as static characteristics, and the second type is referred to as dynamic characteristics. In FIG. 22, a broken line indicates static characteristics obtained at a voltage sweep speed of about 1 [V / min] or less. In other words, in the region (region A) where Vf = 0 to V1 (region A), the device current (If) flowing through the device monotonically increases as the device voltage (Vf) increases, and reaches a maximum at V1. Further, a region where the device voltage Vf = V1 to V2 (region B)
Then, the current (If) flowing through the element is the element voltage (Vf)
A voltage-controlled negative resistance characteristic (hereinafter referred to as VCNR (Voltage Controlled Negative Re
sistance) characteristics. Further, the device voltage Vf =
In the region of V2 to Vd (region C), the current (If) flowing through the element hardly changes with an increase in the voltage (Vf). Note that the voltage value V1 indicates the element voltage value when the element current If shows the maximum value, and V2 is the Vf-axis intercept of the maximum slope tangent among the tangents of the decreasing curve of the element current If. on the other hand,
As the emission current Ie from the element increases, Ve increases as the electron emission threshold.

【0033】また、図22の実線700は、約10[V
/秒]以上の電圧掃引スピードで得られる動特性を示し
ている。つまり最大素子電圧がVd で掃引した場合(I
f (Vd )曲線参照)、素子電圧Vf =Ve 付近から素
子に流れる電流(If )が徐々に増加し、素子電圧Vf
=Vd で静特性を示す素子電流If とほぼ一致する素子
電流値が得られている。また、実線701は、最大電圧
V2で掃引した場合(If (V2)曲線参照)を示して
おり、領域A、Bにおいて素子電流If は徐々に増加
し、素子電圧V2において静特性のIf とほぼ一致する
素子電流If が得られている。また、最大電圧を上記の
領域Aの最大電圧で掃引すると、点線で示す静特性のI
f カーブとほぼ一致する特性を示す。もちろん、上記I
−V特性に関する静特性、動特性は、素子を構成する材
料、素子形態等を変えることにより変化するが、一般に
良好な電子放出特性を有する表面伝導型放出素子は、上
記2つの特性を有していると考えてよい。
The solid line 700 in FIG.
/ Sec] or more, the dynamic characteristics obtained at the voltage sweep speed. That is, when the maximum element voltage is swept at Vd (I
f (Vd) curve), the current (If) flowing to the element from around the element voltage Vf = Ve gradually increases, and the element voltage Vf
= Vd, an element current value almost equal to the element current If showing static characteristics is obtained. The solid line 701 shows the case where the sweep is performed at the maximum voltage V2 (refer to the If (V2) curve). The device current If gradually increases in the regions A and B, and almost equals to the static characteristic If at the device voltage V2. A matching element current If is obtained. Further, when the maximum voltage is swept with the maximum voltage in the region A, the static characteristic I shown by the dotted line is obtained.
It shows characteristics that almost match the f-curve. Of course, I
The static characteristics and dynamic characteristics related to -V characteristics change by changing the material constituting the device, the device form, and the like. Generally, a surface conduction electron-emitting device having good electron emission characteristics has the above two characteristics. You can think that it is.

【0034】[0034]

【発明が解決しようとする課題】以上説明したように、
個別素子を活性化するために上述したような単純マトリ
クス駆動をすると、選択した所望の素子以外にも電圧が
印加されることになる。このため、図22から明らかな
ように、所望の素子以外に印加される電圧により多大な
無効電流が流れてしまう。このような無効電流のため、
活性化装置を大型にする必要が生じるだけでなく、表示
パネルの発熱を招き、素子の劣化を加速してしまうとい
う可能性も生ずる。更に、基板の材質によっては、熱応
力によって破壊に至ることも考えられる。
As described above,
When the simple matrix driving as described above is performed to activate the individual elements, a voltage is applied to other than the selected desired element. Therefore, as is apparent from FIG. 22, a large amount of reactive current flows due to a voltage applied to elements other than the desired element. Because of such a reactive current,
In addition to the necessity of increasing the size of the activation device, there is also a possibility that heat generation of the display panel is caused, and deterioration of the element is accelerated. Furthermore, depending on the material of the substrate, it is conceivable that the substrate may be broken by thermal stress.

【0035】以上、単純マトリクスに配線したマルチ表
面伝導型電子放出素子に対して、通電活性化処理工程を
行う場合の問題を示したが、画像表示工程においても同
様の問題があった。
As described above, the problem when the energization activation process is performed on the multi-surface conduction electron-emitting devices wired in a simple matrix has been described. However, the same problem also occurs in the image display process.

【0036】例えば、m行n列の単純マトリクス配線に
より表面伝導型電子放出素子が接続されている場合、1
行〜m行までの行配線の順に一定時間毎に通電して駆動
することになる。また、m行の駆動を終わった後は、1
行目を駆動する。
For example, when a surface conduction electron-emitting device is connected by a simple matrix wiring of m rows and n columns, 1
Drive is performed by energizing every predetermined time in the order of the row wiring from the row to the m-th row. Also, after driving the m rows, 1
Drive line

【0037】画像表示工程の等価回路を図23に示す。
m×n個の電子放出素子を走査配線m行および信号配線
n列により単純マトリクス配線接続したマルチ電子線発
生装置を画像形成装置としている。付図時のアノード電
極、アノード電極下の蛍光体、直流高圧電源が接続され
ている。この図では、2行目の行配線に接続せれた素子
に対して、駆動している状態を示している。
FIG. 23 shows an equivalent circuit of the image display step.
A multi-electron beam generator in which m × n electron-emitting devices are connected in simple matrix wiring by m scanning lines and n signal lines is referred to as an image forming apparatus. The anode electrode, the phosphor under the anode electrode, and the DC high-voltage power supply in the drawing are connected. This figure shows a state where the element connected to the second row wiring is being driven.

【0038】また、図24は、この駆動における印加電
圧信号の波形を示す図である。2行目の行配線に印加さ
れるパルスは、パルス幅T1で、周期T2の電圧値Vdr
v0であり、2行目の駆動が終了すると3行目が駆動され
る。また、列側方向の出力電圧、画像信号に応じて信号
パルス幅T1以下、−Vdrv0の電圧信号が印加されてい
る。ここでは、1列目から印加される電圧波形を示して
いる。このように、画像表示工程は、画像の1ラインず
つ順次発光させて1画面を形成する線順次走査方法がよ
く知られている。
FIG. 24 is a diagram showing a waveform of an applied voltage signal in this driving. The pulse applied to the second row wiring has a pulse width T1 and a voltage value Vdr of a period T2.
v0, and when the driving of the second row is completed, the third row is driven. In addition, a voltage signal having a signal pulse width T1 or less and -Vdrv0 is applied according to the output voltage in the column side and the image signal. Here, a voltage waveform applied from the first column is shown. As described above, in the image display process, a line-sequential scanning method of forming one screen by sequentially emitting one line of an image is well known.

【0039】上記したように、行単位に駆動を行う画像
表示工程においても、マトリクス配線が大規模となる
と、配線抵抗による電圧降下の影響が大きくなり、十分
な電圧が印加できない素子が存在し、各画素の輝度(電
子線強度)がばらついてしまうという問題があった。
As described above, even in the image display step of driving in units of rows, when the size of the matrix wiring is large, the effect of the voltage drop due to the wiring resistance increases, and there are elements to which a sufficient voltage cannot be applied. There is a problem that the brightness (electron beam intensity) of each pixel varies.

【0040】本発明は、上記従来の技術における問題点
に鑑みなされたものであり、本発明の目的は、互いに均
一な電子放出特性をもつ複数の電子放出素子を備える電
子源とそれを用いた画像表示装置の駆動方法を提供する
ことにある。
The present invention has been made in view of the above-mentioned problems in the prior art, and an object of the present invention is to provide an electron source having a plurality of electron-emitting devices having uniform electron-emitting characteristics and to use the same. An object of the present invention is to provide a driving method of an image display device.

【0041】また、本発明の目的は、輝度ばらつきの少
ない画像表示装置の駆動方法を提供することにある。ま
た、本発明は、複数の電子放出素子を備えた電子源およ
びそれを用いた画像表示装置の駆動において、無効電流
を減少させることを目的とする。
Another object of the present invention is to provide a method of driving an image display device having less luminance variation. Another object of the present invention is to reduce the reactive current in driving an electron source having a plurality of electron-emitting devices and an image display device using the same.

【0042】また、本発明は、複数の電子放出素子を備
えた電子源およびそれを用いた画像表示装置の駆動にお
いて、用いられる装置の電源容量を小さくすることを目
的とする。更に、本発明の他の目的は、駆動時における
電子放出素子の劣化を防止した電子源とそれを用いた画
像表示装置の駆動方法を提供することにある。
Another object of the present invention is to reduce the power supply capacity of a device used in driving an electron source having a plurality of electron-emitting devices and an image display device using the same. Still another object of the present invention is to provide an electron source in which deterioration of an electron-emitting device during driving is prevented and a method of driving an image display device using the same.

【0043】[0043]

【課題を解決するための手段】上記目的を達成するため
に、本発明の電子源の駆動方法は、基板上に、複数の行
配線と、複数の列配線と、複数の電子放出素子とが備え
られ、複数の該行配線と複数の該列配線とによりマトリ
クス配線された電子源の駆動方法において、前記複数の
電子放出素子に流れる電流を検出する電流検出工程と、
前記複数の行配線のうち任意の行配線を選択し、前記複
数の列配線に対して該選択された行配線による電圧降下
の影響を補償するために電圧を印加する第1の電圧印加
工程と、前記行配線に接続されている前記複数の電子放
出素子のうち少なくとも特定の前記電子放出素子に所定
の電圧を印加する第2の電圧印加工程とを具備すること
を特徴とする。
In order to achieve the above object, a method for driving an electron source according to the present invention comprises a method of forming a plurality of row wirings, a plurality of column wirings, and a plurality of electron-emitting devices on a substrate. Provided, in a method of driving an electron source matrix-wired by the plurality of row wirings and the plurality of column wirings, a current detection step of detecting a current flowing through the plurality of electron-emitting devices,
A first voltage applying step of selecting an arbitrary row wiring from among the plurality of row wirings and applying a voltage to the plurality of column wirings to compensate for the effect of a voltage drop caused by the selected row wirings; And a second voltage applying step of applying a predetermined voltage to at least a specific one of the plurality of electron-emitting devices connected to the row wiring.

【0044】本発明においては、前記第1の電圧印加工
程は、前記複数の行配線または前記複数の列配線のうち
任意の該行配線または該列配線を選択し、前記複数の列
配線または前記複数の行配線に対して選択された該行配
線または該列配線による電圧降下の影響を補償するため
に電圧を印加するものであり、前記第2の電圧印加工程
は、前記行配線または前記列配線に接続されている前記
複数の電子放出素子のうち少なくとも特定の前記電子放
出素子に所定の電圧を印加するものであることが好まし
い。また、前記第1の電圧印加工程は、前記電流検出工
程によって検出された電流値に応じて電圧を印加する工
程であることが好ましい。
In the present invention, in the first voltage applying step, any one of the plurality of row wirings or the plurality of column wirings is selected and the plurality of column wirings or the plurality of column wirings are selected. Applying a voltage to compensate for the effect of a voltage drop caused by the selected row wiring or the column wiring on a plurality of row wirings, wherein the second voltage applying step comprises: It is preferable that a predetermined voltage be applied to at least a specific one of the plurality of electron-emitting devices connected to a wiring. Further, it is preferable that the first voltage applying step is a step of applying a voltage according to a current value detected in the current detecting step.

【0045】また、前記電流検出工程は、前記第1の電
圧印加工程による電圧印加時に前記行配線および/また
は前記列配線に流れる電流を検出する工程であることが
好ましい。
Preferably, the current detecting step is a step of detecting a current flowing in the row wiring and / or the column wiring when the voltage is applied in the first voltage applying step.

【0046】また、前記第2の電圧印加工程は、単数ま
たは複数の前記電子放出素子の抵抗を高抵抗化する工程
であることが好ましい。
Preferably, the second voltage applying step is a step of increasing the resistance of one or a plurality of the electron-emitting devices.

【0047】また、前記電子源の駆動方法は、活性化物
質源下で駆動することにより、前記電子放出素子の電子
放出量を増加せしめる工程を有することができる。ま
た、前記活性化物質源は、炭素若しくは炭素化合物であ
ることが好ましい。
Further, the method of driving the electron source may include a step of increasing the amount of electrons emitted from the electron-emitting device by driving under an activating substance source. Preferably, the activating substance source is carbon or a carbon compound.

【0048】また、前記第1の電圧印加工程は、前記複
数の行配線および/または前記複数の列配線を順次選択
して電圧の印加を行うものであることが好ましい。
Preferably, in the first voltage applying step, a voltage is applied by sequentially selecting the plurality of row wirings and / or the plurality of column wirings.

【0049】そして、前記第2の電圧印加工程は、前記
行配線および/または前記列配線に接続されている前記
複数の電子放出素子の全部に所定の電圧印加を行うもの
であることが好ましい。更に、前記第2の電圧印加工程
は、いずれか一または二以上の前記電子放出素子に所定
の電圧印加を行うものであることが好ましい。
Preferably, in the second voltage applying step, a predetermined voltage is applied to all of the plurality of electron-emitting devices connected to the row wiring and / or the column wiring. Further, it is preferable that the second voltage applying step is to apply a predetermined voltage to any one or two or more of the electron-emitting devices.

【0050】本発明の画像表示装置の駆動方法は、基板
上に、複数の行配線と、複数の列配線と、複数の電子放
出素子と、複数の該行配線と複数の該列配線とによりマ
トリクス配線された電子源と、該電子源から電子が照射
される蛍光膜とを備える画像表示装置の駆動方法におい
て、前記画像表示装置は、前記電子源の駆動方法により
駆動が行われることができる。
The method of driving an image display device according to the present invention comprises the steps of: providing a plurality of row wirings, a plurality of column wirings, a plurality of electron-emitting devices, a plurality of the row wirings, and a plurality of the column wirings on a substrate; In a method for driving an image display device including an electron source wired in a matrix and a fluorescent film irradiated with electrons from the electron source, the image display device can be driven by the method for driving the electron source. .

【0051】[0051]

【発明の実施の形態】次に、本発明の好ましい実施の形
態を図面を用いて詳細に説明する。 [実施の形態1]本実施の形態では、表面伝導型電子放
出素子をマトリクス状に配線し、配線抵抗により電圧降
下を補償しながら画像表示を行う場合に生じる、非選択
素子の低抵抗化現象を検出し、帰線期間中に高抵抗化パ
ルスを印加している。
Next, preferred embodiments of the present invention will be described in detail with reference to the drawings. [Embodiment 1] In the present embodiment, a reduction in the resistance of non-selected elements occurs when surface conduction electron-emitting devices are wired in a matrix and an image is displayed while compensating for a voltage drop by wiring resistance. And a high-resistance pulse is applied during the flyback period.

【0052】図1は、実施の形態1に係る表面伝導型電
子放出素子の通電装置の一例を示すブロック図である。
図1において、101は画像表示を行うために接続され
ているマルチ表面伝導型電子放出素子基板(本実施の形
態における基板101には複数の表面伝導型電子放出素
子がマトリクス状に配線されており、既にこれらの素子
の活性化が完了しているものとする)であり、この基板
101を収容している容器(不図示)は10のマイナス
5乗〜10のマイナス7乗[torr]程度に真空排気
されている。また、102はライン選択部であり、制御
部104の指示に従って、駆動すべき行配線を選択し、
その選択した行配線に電源103より電圧を印加してい
る。110はライン側電流検出部であり、基板101の
各行配線に流れる電流値を検出(電流検出工程)してい
る。
FIG. 1 is a block diagram showing an example of an energizing device of the surface conduction electron-emitting device according to the first embodiment.
In FIG. 1, reference numeral 101 denotes a multi-surface conduction electron-emitting device substrate connected for displaying an image (a plurality of surface conduction electron-emitting devices are wired in a matrix on the substrate 101 in the present embodiment. It is assumed that the activation of these elements has already been completed), and the container (not shown) accommodating the substrate 101 has a size of 10 −5 to 10 −7 [torr]. It has been evacuated. A line selection unit 102 selects a row wiring to be driven according to an instruction from the control unit 104,
A voltage is applied from the power supply 103 to the selected row wiring. Reference numeral 110 denotes a line-side current detection unit which detects a current value flowing through each row wiring of the substrate 101 (current detection step).

【0053】107は画素選択側電流検出部であり、基
板101の各列配線に流れる電流値を検出している。制
御部104は、画素選択側電流検出部107で検出(電
流検出工程)された電流値を読み込み、画像表示信号お
よび配線抵抗による電圧降下分を調整した電圧値を画素
選択側出力電圧アンプ111に設定するとともに、ライ
ン選択部102および出力電圧アンプ111に含まれる
画素側選択部111aを制御して、 基板101の行配線
および列配線の選択を制御している。Dx1〜Dxmは電子
源基板101の行配線端子を示し、 Dy1〜Dynは電子源
基板101の列配線端子を示している。なお、制御部1
04のタイマ104aは、後述する高抵抗の保持時間T
hrを計時するためのものである。
Reference numeral 107 denotes a pixel selection side current detection unit which detects a value of a current flowing through each column wiring of the substrate 101. The control unit 104 reads the current value detected by the pixel selection side current detection unit 107 (current detection step), and supplies the voltage value obtained by adjusting the voltage drop due to the image display signal and the wiring resistance to the pixel selection side output voltage amplifier 111. At the same time, the selection of the row wiring and the column wiring of the substrate 101 is controlled by controlling the pixel selection section 111a included in the line selection section 102 and the output voltage amplifier 111. Dx1 to Dxm indicate row wiring terminals of the electron source substrate 101, and Dy1 to Dyn indicate column wiring terminals of the electron source substrate 101. The control unit 1
The timer 104a of the timer 04 has a high-resistance holding time T described later.
It is for measuring hr.

【0054】また、ここでは外部から供給される画像信
号は、一例としてNTSC信号である場合を示してお
り、NTSC信号は同期分離回路121により垂直同期
信号VD、水平同期信号HDおよび輝度信号に分離され
る。
Here, the case where the image signal supplied from the outside is an NTSC signal is shown as an example, and the NTSC signal is separated into a vertical synchronizing signal VD, a horizontal synchronizing signal HD and a luminance signal by the synchronizing / separating circuit 121. Is done.

【0055】同期分離回路121で分離された輝度信号
は、A/D変換器122により、 デジタル化され、 シフ
トレジスタ123にて画像1ライン分のデータがシリア
ル/パラレル変換された時点で、ラインメモリ124に
データが書き込まれる。ラインメモリ124は、蓄えら
れた1ライン分のデータをパルス幅変調器125に出力
するが、パルス幅変調器125は入力される輝度データ
に応じて異なる長さの電圧パルスを発生する。
The luminance signal separated by the sync separation circuit 121 is digitized by the A / D converter 122, and when the data of one line of the image is serial / parallel converted by the shift register 123, the line memory Data is written to 124. The line memory 124 outputs the stored data for one line to the pulse width modulator 125. The pulse width modulator 125 generates voltage pulses of different lengths according to the input luminance data.

【0056】即ち、例えば、画像を128階調表示する
場合には、1ラインの走査時間のほぼ1/128を単位
とする時間幅を輝度レベルに応じて整数倍(n=0〜1
27)した矩形電圧パルスを発生するものである。矩形
電圧パルスのパルス幅を、例えば60[nsec]を基
準レベルとし、パルスのONレベルが60[μsec]
であるような振幅〜60[μsec]のパルスを用いる
ものである。本実施の形態では、m行を240行、n列
を720列とすることにする。
That is, for example, when an image is displayed in 128 gradations, the time width in units of approximately 1/128 of the scanning time of one line is an integral multiple (n = 0 to 1) according to the luminance level.
27) generates a rectangular voltage pulse. The pulse width of the rectangular voltage pulse is, for example, 60 [nsec] as a reference level, and the ON level of the pulse is 60 [μsec].
In this case, a pulse having an amplitude of 60 [μsec] is used. In the present embodiment, m rows are 240 rows and n columns are 720 columns.

【0057】次に、図2を用いて、 ライン選択部102
(図1)における動作を説明する。図2は、ライン選択
部102の回路構成を示す回路図である。図1および図
2より、ライン選択部102は、リレー、アナログスイ
ッチ等のスイッチを有し、表面伝導型電子放出素子基板
101上にm行×n列の表面伝導型電子放出素子がマト
リクス状に配置されているとき、SWx1からSWxmのよ
うにm個のスイッチが並列に配設され、 各スイッチの出
力が電子源基板101の行配線端子Dx1からDxmのそれ
ぞれに接続されている。また、 これらのスイッチは、制
御部104より制御信号150によりコントロールさ
れ、駆動するべき行配線に電源103からの電圧波形が
加わるように作動する。図2においては、 1行目(Sx
1)のラインが選択され、 行配線端子Dx1にのみ電圧が
印加されており、他のライン(非選択行配線)はグラウ
ンドに接続されている。
Next, referring to FIG.
The operation in FIG. 1 will be described. FIG. 2 is a circuit diagram showing a circuit configuration of the line selection unit 102. 1 and 2, the line selection unit 102 has a switch such as a relay or an analog switch, and has m rows × n columns of surface conduction electron-emitting devices in a matrix on the surface conduction electron-emitting device substrate 101. When the switches are arranged, m switches such as SWx1 to SWxm are arranged in parallel, and the output of each switch is connected to each of the row wiring terminals Dx1 to Dxm of the electron source substrate 101. These switches are controlled by the control signal 104 from the control unit 104 and operate so that a voltage waveform from the power supply 103 is applied to the row wiring to be driven. In FIG. 2, the first line (Sx
The line 1) is selected, a voltage is applied only to the row wiring terminal Dx1, and the other lines (non-selected row wiring) are connected to the ground.

【0058】図3は、画素選択側出力電圧アンプ111
(図1)の回路構成を示す回路図である。この電圧アン
プ111は、図1および図3より、画素選択部111a
と出力電圧ブロックに分けられる。この画素側選択部1
11aもライン選択部102と同様に、リレー、アナロ
グスイッチ等で構成され、n個のスイッチSWy1〜SW
ynが配置されている。この画素側選択部111aの出力
は、画素選択側電流検出部107を通じて電子源基板1
01の列配線端子Dy1〜Dynに接続されている。また、
これらのスイッチSWy1〜SWynのそれぞれの切り替え
は、制御部104からの制御信号151によりコントロ
ールされ、駆動すべきラインに画素選択側電圧出力アン
プ111からの電圧が印加されるように作動する。図3
においては、2列目の配線(Sy2)が選択されており、
その他の列配線はグラウンドに接続されている。
FIG. 3 shows an output voltage amplifier 111 on the pixel selection side.
FIG. 2 is a circuit diagram showing a circuit configuration of FIG. This voltage amplifier 111 is, as shown in FIG. 1 and FIG.
And the output voltage block. This pixel side selection unit 1
Similarly to the line selection unit 102, the switch 11a includes a relay, an analog switch, etc., and includes n switches SWy1 to SWy.
yn is located. The output of the pixel side selection unit 111a is supplied to the electron source substrate 1 through the pixel selection side current detection unit 107.
01 column wiring terminals Dy1 to Dyn. Also,
Each of the switches SWy1 to SWyn is controlled by a control signal 151 from the control unit 104, and operates so that a voltage from the pixel selection side voltage output amplifier 111 is applied to a line to be driven. FIG.
In, the wiring (Sy2) in the second column is selected,
Other column wirings are connected to the ground.

【0059】この画素選択側出力電圧アンプ111は、
出力電圧アンプを有し、基板101にm行×n列の表面
伝導型素子がマトリクス状に配置されているときは、n
個の電圧アンプ152が配置されている。これら電圧ア
ンプ152の出力AMPy1〜AMPynは、画素側選択部
111a、電流検出部107を通じて電子源基板101
の列方向端子Dy1〜Dynに入力されている。なお、これ
ら列配線に印加する電圧印加パターンは、画像信号情報
によって決定される画像信号電圧と、画像信号に応じて
変化する行配線による電圧降下量によって設定され、制
御信号端子Cy1〜Cynとして画素選択側出力電圧アンプ
111に入力される。
This pixel selection side output voltage amplifier 111
When an output voltage amplifier is provided and m rows × n columns of surface conduction type elements are arranged in a matrix on the substrate 101, n
The voltage amplifiers 152 are arranged. The outputs AMPy1 to AMPyn of these voltage amplifiers 152 are supplied to the electron source substrate 101 through the pixel-side selection unit 111a and the current detection unit 107.
Are input to the column direction terminals Dy1 to Dyn. The voltage application pattern applied to these column wirings is set by an image signal voltage determined by image signal information and a voltage drop amount by a row wiring that changes according to the image signal. It is input to the selection side output voltage amplifier 111.

【0060】図4は、本実施の形態のライン側電流検出
部110(図1)および画素選択側電流検出部107
(図1)の構成をそれぞれ示すブロック図である。図4
(a)は、ライン側の電流検出部110(図1)の構成
を示す回路図である。ライン選択部102から出力され
る電圧は、配線Sx1からSxmを通してライン側電流検出
部110に入力される。この電流検出部110は、 電流
検出用の抵抗Rsx1 からRsxm と、 これら抵抗の両端に
発生する電圧値を計測するための電圧計(V)を有して
いる。これらにより、制御部104は、各行配線に対応
する電流検出用の抵抗Rsx1 からRsxm のそれぞれに発
生する電圧値を各電圧計で測定し、それら電圧値のそれ
ぞれを各抵抗の抵抗値で割ることにより、各行配線を流
れる電流値を求めることができる。
FIG. 4 shows a line-side current detector 110 (FIG. 1) and a pixel-selection-side current detector 107 of this embodiment.
FIG. 2 is a block diagram showing the configuration of FIG. FIG.
(A) is a circuit diagram showing a configuration of a line-side current detection unit 110 (FIG. 1). The voltage output from the line selection unit 102 is input to the line-side current detection unit 110 through the wirings Sx1 to Sxm. The current detection unit 110 includes current detection resistors Rsx1 to Rsxm, and a voltmeter (V) for measuring a voltage value generated between both ends of these resistors. Accordingly, the control unit 104 measures the voltage value generated at each of the current detection resistors Rsx1 to Rsxm corresponding to each row wiring with each voltmeter, and divides each of the voltage values by the resistance value of each resistor. Thus, the value of the current flowing through each row wiring can be obtained.

【0061】また、図4(b)は、画素選択側の電流検
出部107(図1)の構成を示すブロック図である。画
素電圧出力電圧アンプ111(図1)から出力される電
圧信号は、配線Sy1からSynを通し、電流検出部107
に入力される。この電流検出部107は検出用の抵抗R
sy1 からRsyn と、これら各抵抗の両端に発生する電圧
を計測する電圧計(V)を有している。これらにより、
制御部104は、各列配線に対応する電流検出用の抵抗
Rsy1 からRsyn のそれぞれに発生する電圧値を各電圧
計から入力し、それら電圧値のそれぞれを各抵抗の抵抗
値で割ることにより、各行配線を流れる電流値を求める
ことができる。
FIG. 4B is a block diagram showing the configuration of the current detection unit 107 (FIG. 1) on the pixel selection side. The voltage signal output from the pixel voltage output voltage amplifier 111 (FIG. 1) passes through the wirings Sy1 to Syn and passes through the current detection unit 107.
Is input to This current detection unit 107 includes a detection resistor R
It has a voltmeter (V) for measuring voltages generated at both ends of these resistors from sy1 to Rsyn. By these,
The control unit 104 receives, from each voltmeter, a voltage value generated at each of the current detection resistors Rsy1 to Rsyn corresponding to each column wiring, and divides each of these voltage values by the resistance value of each resistor. The value of the current flowing through each row wiring can be determined.

【0062】上記した図2および図3に示す例では、1
行2列目の素子F(1,2)が選択されており、その他
のラインは接地されているため、この1行2列目の素子
以外には電流は流れない。従って、 図4(a)におい
て、1行目の抵抗Rsx1 と、 図4(b)において2列目
の抵抗Rsy2 の両端にのみ電圧が発生し、その電圧値が
V2であれば、1行目の行配線に流れる電流I1は、 I1=V2/Rsx1 2列目の列配線に流れる電流I1は、 I1=V2/Rsy2 という数式により算出することができる。なお、Rsx1
からRsxm およびRsy1からRsyn の抵抗値は、電流If
が流れるときの電圧降下によって表面伝導型放出素子
基板101への印加電圧に影響を与えないように十分低
い値に設定してある。これらの電圧計は、A/Dコンバ
ータによりデジタル値に変換して制御部104にそれぞ
れ出力することができる。
In the example shown in FIG. 2 and FIG.
Since the element F (1,2) in the second row and the second column is selected and the other lines are grounded, no current flows through the elements other than the element in the first row and the second column. Therefore, a voltage is generated only at both ends of the resistor Rsx1 in the first row in FIG. 4A and the resistor Rsy2 in the second column in FIG. 4B, and if the voltage value is V2, the voltage is generated in the first row. The current I1 flowing through the row wiring of the second column can be calculated by the following formula: I1 = V2 / Rsx1 The current I1 flowing through the second column wiring can be calculated by the following equation: I1 = V2 / Rsy2. Note that Rsx1
To Rsxm and Rsy1 to Rsyn are equal to the current If
Is set to a sufficiently low value so as not to affect the voltage applied to the surface conduction electron-emitting device substrate 101 due to the voltage drop when the current flows. These voltmeters can be converted into digital values by an A / D converter and output to the control unit 104, respectively.

【0063】以上のように、行配線および画素選択(列
配線)側の両側から、各表面伝導型素子毎に流れる電流
値をモニタすることができる。
As described above, the value of the current flowing for each surface conduction element can be monitored from both sides of the row wiring and the pixel selection (column wiring) side.

【0064】また、図1より、画素側選択部111aに
おいて、全ての列配線を接地することにより、各行配線
単位で、その配線に流れる電流値を測定することができ
る。また更に、ライン選択部102の全ての行配線を接
地することにより、列配線毎に電流値を測定することが
できる。
Further, as shown in FIG. 1, by grounding all the column wirings in the pixel-side selection section 111a, the value of the current flowing through the wiring can be measured for each row wiring. Further, by grounding all the row wirings of the line selection unit 102, the current value can be measured for each column wiring.

【0065】図24に、本実施例の電圧印加を示す模式
図を示す。2行目の素子のみ行側駆動電圧源に接続さ
れ、他の行がグラウンドに接続されていることを示して
いる。また、列側は列側駆動電圧源に接続されている。
FIG. 24 is a schematic diagram showing voltage application in this embodiment. Only the elements in the second row are connected to the row-side drive voltage source, and the other rows are connected to the ground. The column side is connected to a column side drive voltage source.

【0066】次に、制御部104(図1)から画素選択
側に出力する補償電圧の決定方法について説明する。ま
ず、簡単のために、行配線側から電圧印加した場合の電
圧降下について示す。図5は、m行×n列配線された表
面伝導型電子放出素子のi行目の素子の全てについて、
行配線から電圧を印加した場合を示す模式図である。
Next, a method of determining a compensation voltage output from the control unit 104 (FIG. 1) to the pixel selection side will be described. First, for simplicity, a voltage drop when a voltage is applied from the row wiring side will be described. FIG. 5 shows that all the elements in the i-th row of the surface conduction electron-emitting elements wired in m rows × n columns are
It is a schematic diagram which shows the case where a voltage is applied from a row wiring.

【0067】いま、 このi行目の行配線に印加される電
圧値をVf 、配線抵抗をR1,R2,R3,…,Rnと
して、各表面伝導型電子放出素子の抵抗をr1,r2,
r3,…,rnとする。ここでは、その他の行配線は全
て接地されているとする。
Now, assuming that the voltage value applied to the i-th row wiring is Vf, the wiring resistance is R1, R2, R3,..., Rn, the resistance of each surface conduction electron-emitting device is r1, r2,
r3, ..., rn. Here, it is assumed that all other row wirings are grounded.

【0068】i行目の行(1ライン)の配線抵抗をR_li
ne_iとすると、 R_line_i=ΣRj (ただし、j=1〜n) となる。ここで、i行目に流れる電流をIf 、j列目の
素子に流れる電流をif(j)とすると1列目の素子に
印加される電圧V(1)は、 V(1)=Vf −R1×If となる。これは配線抵抗の影響により、1列目の素子に
印加される電圧が、 印加したい電圧Vf よりもR1×I
f (V)だけ小さくなっていることがわかる。同様に、
2列目、3列目の素子に印加される電圧V(2)、V
(3)は、 V(2)=V(1)−R2×(If −if(1)) V(3)=V(2)−R3×(If −if(1)−if
(2)) で計算される。これによりk列目の素子(ただし、k≦
n/2)に印加される電圧V(k)は、 V(k)=V(k−1)−Rk ×(If −Σif
(j)) (ただし、j=1〜k−1)により求めることができ
る。よって、k 列目の素子に印加される電圧は、Vf よ
りも、 Vf −V(k)=Vf −V(k−1)+Rk ×(If −Σif(j)) (ただし、j=1〜k−1) =Vf −V(k−2)+Rk-1 ×(If −Σif(j))+Rk ×(If − Σif(j)) (ただし、最初のΣif(j)はj=1〜k−2の和、2番目のΣif(j)は j=1〜k−1の和) =If ×(R1+R2+…+Rk )−(R2×if(1)+R3×(if( 1)+if(2))+…+Rk ×Σif(j)) (ただし、j=1〜k−1) だけ電圧降下していることがわかる。前述の図20で示
される電圧値Vfdk がこの電圧降下分(Vf −V
(k))に対応しており、 この電圧降下分を列配線から
印加することにより、配線抵抗による電圧降下を補償し
た駆動が行える。
The wiring resistance of the i-th row (one line) is R_li
Assuming ne_i, R_line_i = ΣRj (where j = 1 to n). Here, if the current flowing in the i-th row is If, and the current flowing in the element in the j-th column is if (j), the voltage V (1) applied to the element in the first column is V (1) = Vf− R1 × If. This is because the voltage applied to the element in the first column is lower than the voltage Vf to be applied by R1 × I
It can be seen that it is smaller by f (V). Similarly,
The voltages V (2), V applied to the elements in the second and third columns
(3) is as follows: V (2) = V (1) −R2 × (If−if (1)) V (3) = V (2) −R3 × (If−if (1) −if
(2)) is calculated by Thus, the elements in the k-th column (where k ≦
The voltage V (k) applied to (n / 2) is: V (k) = V (k−1) −Rk × (If−Σif
(J)) (where j = 1 to k-1). Therefore, the voltage applied to the element in the k-th column is Vf−V (k) = Vf−V (k−1) + Rk × (If−Σif (j)) (where j = 1 to Vf). k-1) = Vf-V (k-2) + Rk-1.times. (If-.DELTA.if (j)) + Rk.times. (If-.SIGMA.if (j)) (where the first .DELTA.if (j) is j = 1 to k −2, the second Δif (j) is the sum of j = 1 to k−1) = If × (R1 + R2 +... + Rk) − (R2 × if (1) + R3 × (if (1) + if (2)) ) +... + Rk × Σif (j)) (where j = 1 to k−1). The voltage value Vfdk shown in FIG. 20 is the voltage drop (Vf-V
(K)), and by applying this voltage drop from the column wiring, it is possible to perform driving in which the voltage drop due to wiring resistance is compensated.

【0069】配線抵抗R1,R2,R3,…,Rnは、
実際の抵抗を測定することにより決定される。また、i
行目に流れる電流If 、j列目に流れる電流if(j)
のそれぞれは、 駆動中にライン側電流検出部110(図
1)と画素側電流検出部107(図1)により測定する
ことができる。よって、 この駆動中に、 これらの電流I
f およびif(j)を測定すれば、 駆動の状態に応じた
補償電圧を決定して印加する(第1の電圧印加工程)こ
とが可能となる。
The wiring resistances R1, R2, R3,.
It is determined by measuring the actual resistance. Also, i
The current If flowing in the row and the current if (j) flowing in the j-th column
Can be measured by the line-side current detector 110 (FIG. 1) and the pixel-side current detector 107 (FIG. 1) during driving. Therefore, during this driving, these currents I
If f and if (j) are measured, it is possible to determine and apply a compensation voltage according to the driving state (first voltage application step).

【0070】次に、線順次駆動を行って画像表示を行う
場合の補償電圧の決定方法について説明する。まず、線
順次駆動時の電圧印加について示す。図6は、m行×n
列配線された表面伝導型電子放出素子のi行目の素子の
うち、 奇数列に存在する素子のみ駆動した場合を示す模
式図である。ここでは、 簡単のため、 行配線抵抗は限り
なく小さく無視できるものとしている。また、 その他の
行配線は全て接地されているとする(nは偶数であると
する)。
Next, a method of determining a compensation voltage in the case of performing image display by performing line-sequential driving will be described. First, voltage application during line-sequential driving will be described. FIG. 6 shows m rows × n
FIG. 7 is a schematic diagram showing a case where only elements in odd-numbered columns among the elements in the i-th row of the surface conduction electron-emitting elements wired in columns are driven. Here, for simplicity, it is assumed that the row wiring resistance is extremely small and can be ignored. It is also assumed that all other row wirings are grounded (n is an even number).

【0071】駆動時の電圧設定は、 図22の静特性に示
されたように、 素子電流If の閾値電圧Ve (以下、V_
if_th と記す)以下では素子電流がほとんど流れないこ
とを利用する。駆動素子に対しては、 駆動電圧Vf を、
また非駆動素子に対してはV_if_th 以下の電圧を印加す
ればよい。
The voltage setting at the time of driving is, as shown in the static characteristics of FIG. 22, the threshold voltage Ve (hereinafter referred to as V_) of the element current If.
In the following, the fact that almost no element current flows is used. For the drive element, the drive voltage Vf is
Further, a voltage equal to or lower than V_if_th may be applied to the non-driving element.

【0072】i行目の奇数列目素子に駆動電圧Vf を印
加するため、行配線側からVf /2、奇数列の素子に対
して−Vf /2を印加し、Vf /2<V_if_th となるよ
うに設定している。本実施の形態では、具体的には、閾
値電圧V_if_th が8[V]なので、Vf を14[V]、
Vf /2が7[V]となるように設定すればよい。ま
た、電子放出閾値Veも本実施の形態では8[V]であ
る。
In order to apply the drive voltage Vf to the element in the i-th row and the odd-numbered column, Vf / 2 is applied from the row wiring side, and -Vf / 2 is applied to the element in the odd-numbered column, so that Vf / 2 <V_if_th. Is set as follows. In the present embodiment, specifically, since the threshold voltage V_if_th is 8 [V], Vf is set to 14 [V],
Vf / 2 may be set to 7 [V]. The electron emission threshold Ve is also 8 [V] in the present embodiment.

【0073】また、本実施の形態で用いられる素子電流
−電圧特性は、均一性よく作成されているため、 i(1)=i(3)=i(5)=…=i(n−1)=I
f0(const )=2[mA] i(2)=i(4)=i(6)=…=i(n)=0[m
A] となる。
Since the device current-voltage characteristics used in the present embodiment are prepared with good uniformity, i (1) = i (3) = i (5) =... = I (n-1) ) = I
f0 (const) = 2 [mA] i (2) = i (4) = i (6) =... = i (n) = 0 [m
A].

【0074】次に、行配線抵抗の影響がある場合につい
て考える。駆動は上記同様、線順次駆動であり、i行目
の奇数列の素子のみを駆動する場合について示す。図7
は、m行×n列配線された表面伝導型電子放出素子のi
行目の素子のうち、奇数列の素子のみ駆動した場合を示
す模式図である。また、配線抵抗をR1,R2,R3,
…,Rnとして各表面伝導型電子放出素子の抵抗をr
1,r2,r3,…,rnとする(nは偶数であるとす
る)。
Next, a case where there is an effect of the row wiring resistance will be considered. The driving is line-sequential driving as in the above, and shows a case in which only the elements in the i-th row and the odd-numbered columns are driven. FIG.
Is i of a surface conduction electron-emitting device wired in m rows × n columns.
It is a schematic diagram which shows the case where only the element of an odd-numbered column among the elements of a row is driven. Further, the wiring resistance is set to R1, R2, R3,
.., Rn is the resistance of each surface conduction electron-emitting device as r.
1, r2, r3,..., Rn (n is an even number).

【0075】ここでは、その他の行配線は全て接地され
ているとする。行配線に印加する電圧は、Vyl,Vyrと
し、列側から印加する電圧をVx (1),Vx (2),
Vx(3),…,Vx (n)、各素子に流れ込む電流を
i(1),i(2),i(3),…,i(n)とする。
また、行配線に流れ込む電流を、行配線の両端から測定
し、それぞれi_left,i_right とする。
Here, it is assumed that all other row wirings are grounded. The voltages applied to the row wirings are Vyl and Vyr, and the voltages applied from the column side are Vx (1), Vx (2),
Vx (3),..., Vx (n), and the current flowing into each element is denoted by i (1), i (2), i (3),.
In addition, the current flowing into the row wiring is measured from both ends of the row wiring, and is set as i_left and i_right, respectively.

【0076】奇数番目の素子にそれぞれ駆動電圧Vf を
印加するためには、配線抵抗での電圧降下を考慮して、
以下のように設定する必要がある。各素子は駆動電圧V
f で電流If0となり、V_if_th 以下で0となることか
ら、まず各列に流れる電流は、 i(1)=i(3)=i(5)=…=i(n−1)=I
f0(const )=2[mA] i(2)=i(4)=i(6)=…=i(n)=0[m
A] とする必要がある。この場合、行配線上の電圧は、 Vyl=Vyr=Vf /2=7[V] V(1)=Vf /2−R1×i_left V(2)=Vx (1) V(3)=V(2)−R3×(i_left−i(1)−i
(2)) V(4)=V(3)−R4×(i_left−i(1)−i
(2)−i(3)) : V(k)=V(k−1)−Rk ×(i_left−Σi
(j)) (ただし、j=1〜k−1) と決定され、列配線から投入する電圧は、 Vx (1)=V(1)−Vf =−Vf /2−R1×i_le
ft Vx (2)=0 Vx (3)=V(3)−Vf =V(2)−R3×(i_le
ft−i(1)−i(2))−Vf : kが偶数の時、 Vx (k)=0 kが奇数の時、 Vx (k)=V(k)−Vf =V(k−1)−Rk ×
(i_left−Σi(j))−Vf (ただし、j=1〜k−1) と示される。
In order to apply the drive voltage Vf to each of the odd-numbered elements, a voltage drop due to the wiring resistance is taken into consideration.
It is necessary to set as follows. Each element has a drive voltage V
Since f becomes current If0 and becomes 0 below V_if_th, the current flowing in each column is i (1) = i (3) = i (5) =... = i (n−1) = I
f0 (const) = 2 [mA] i (2) = i (4) = i (6) =... = i (n) = 0 [m
A]. In this case, the voltage on the row wiring is Vyl = Vyr = Vf / 2 = 7 [V] V (1) = Vf / 2−R1 × i_left V (2) = Vx (1) V (3) = V ( 2) -R3 × (i_left-i (1) -i
(2)) V (4) = V (3) −R4 × (i_left−i (1) −i
(2) −i (3)): V (k) = V (k−1) −Rk × (i_left−Σi
(J)) (where j = 1 to k-1), and the voltage applied from the column wiring is Vx (1) = V (1) -Vf = -Vf / 2-R1.times.i_le
ft Vx (2) = 0 Vx (3) = V (3) −Vf = V (2) −R3 × (i_le
ft-i (1) -i (2))-Vf: When k is an even number, Vx (k) = 0 When k is an odd number, Vx (k) = V (k) -Vf = V (k-1) ) −Rk ×
(I_left−Σi (j)) − Vf (where j = 1 to k−1).

【0077】i行目の奇数番目の素子にのみ電子放出さ
せるためには、i行目以外の行の電子放出をさせてはい
けないため、 Vx (1)<V_if_th (=Ve )=8[V] Vx (2)<V_if_th (=Ve )=8[V] Vx (3)<V_if_th (=Ve )=8[V] : Vx (k)<V_if_th (=Ve )=8[V] (k =1
〜n) となることが必要である。本実施の形態では、以上の必
要条件を満たすことができた。以上のような行側電圧V
yl,Vyr、列側電圧Vx (0),Vx (2),…,Vx
(k)を使用することによって、線順次駆動で電圧補償
を行うことができる。
In order to emit electrons only to the odd-numbered elements in the i-th row, electrons in rows other than the i-th row must not be emitted. Therefore, Vx (1) <V_if_th (= Ve) = 8 [V Vx (2) <V_if_th (= Ve) = 8 [V] Vx (3) <V_if_th (= Ve) = 8 [V]: Vx (k) <V_if_th (= Ve) = 8 [V] (k = 1
To n). In the present embodiment, the above-mentioned necessary conditions can be satisfied. The row-side voltage V as described above
yl, Vyr, column-side voltages Vx (0), Vx (2), ..., Vx
By using (k), voltage compensation can be performed by line-sequential driving.

【0078】以上は、i行目の奇数列目を駆動する場合
の電圧補償を、行方向から流れ込む電流i_left,i_righ
t から計算する方法について述べた。このように電流測
定を行わなくても、表面伝導型電子放出素子に流れる電
流は、駆動電圧Vf の値によって一意に決定できる。こ
のため、列側から投入する電圧値は、ラインメモリ12
4(図1)に確保された表示パターンに合わせて計算す
ることができる。また、ラインメモリ124に確保され
た表示パターンに対応する補償電圧計算を予め記録回路
に保持し、駆動する方法もある。本実施の形態で使用す
る駆動波形は、後に示す(図8)。
In the above description, the voltage compensation for driving the i-th row and the odd-numbered column is performed by the currents i_left and i_righ flowing from the row direction.
The method of calculating from t was described. Even without performing the current measurement, the current flowing through the surface conduction electron-emitting device can be uniquely determined by the value of the drive voltage Vf. For this reason, the voltage value applied from the column side is
4 (FIG. 1) can be calculated in accordance with the display pattern secured. There is also a method in which a compensation voltage calculation corresponding to the display pattern secured in the line memory 124 is held in a recording circuit in advance and driven. The driving waveform used in the present embodiment will be described later (FIG. 8).

【0079】続いて、本実施の形態の駆動方法を用いて
マルチ電子源基板101の無効電流を検出する方法につ
いて説明する。本実施の形態で使用する表示パネルにお
いて、真空容器の破損や表示パネルの経時変化により、
真空雰囲気が劣化し、有機物を含んだ雰囲気になる場合
があった。この場合、活性化時と同様に、非選択素子に
対して電圧が印加されてしまうため、無効電流を発生し
てしまうことがある。上記した図7の場合は、i行目の
偶数素子、i行目以外の素子が非選択素子に対応してい
る。
Next, a method for detecting a reactive current of the multi-electron source substrate 101 using the driving method of the present embodiment will be described. In the display panel used in the present embodiment, due to breakage of the vacuum vessel and aging of the display panel,
In some cases, the vacuum atmosphere is deteriorated, and the atmosphere containing an organic substance is generated. In this case, as in the case of the activation, a voltage is applied to the non-selected elements, so that a reactive current may be generated. In the case of FIG. 7 described above, the even-numbered elements in the i-th row and the elements other than the i-th row correspond to the non-selected elements.

【0080】しかし、このままの電圧を列配線に印加し
続けると、これら列配線から印加された電圧(Vassist
_j)が2行目以降の行配線に接続された全ての素子に印
加されつづけることになり、前述した素子のVCNR特
性により低抵抗化が起り、無効電流が流れる。
However, when the voltage is continuously applied to the column wirings, the voltage (Vassist) applied from these column wirings is continued.
_j) will continue to be applied to all the elements connected to the second and subsequent row wirings, and the VCNR characteristics of the above-described elements will cause a reduction in resistance, causing a reactive current to flow.

【0081】ここで、本発明者等によるマルチ電子源の
低抵抗化を防ぐ方法について、図22を用いて説明す
る。低抵抗化した表面伝導型放出素子に降電圧レート
(パルス立ち下がり)10[V/秒]以上の電圧パルス
を印加すると、図22の領域A〜領域BよりなるI−V
静特性とは異なる、高抵抗状態に遷移する。
Here, a method of preventing the multi-electron source from reducing the resistance by the present inventors will be described with reference to FIG. When a voltage pulse of a voltage drop rate (falling pulse) of 10 [V / sec] or more is applied to the surface-conduction emission element having reduced resistance, the IV consisting of the regions A and B in FIG.
The state changes to a high resistance state different from the static characteristic.

【0082】ここで、高抵抗状態とは、素子が有限時間
の間、前記動特性に沿ったI−V特性に従う状態をさ
す。例えば、図22のI−V特性を有する表面伝導型放
出素子に対して、波高値Vd 、降電圧レート10[V/
秒]以上の電圧パルスを印加した直後には、該素子のI
−V沿測定は図22中、If (Vd )で示すような高抵
抗状態を示す。また、このように高抵抗状態に遷移した
後でも、 該素子に対してVd を印加すれば放出電流Is
を得ることが可能である。しかも、実線If (Vd )で
示される特性から明らかなように、 該素子に対してVe
以下の電圧を印加したとしても、点線にて示される静特
性と比較して、該素子に流れる電流If は大幅に低減さ
れる。また、このような素子の高抵抗状態は、上記電圧
パルス印加後、有限時間保持されるが(この時間をTh
rと記す)、その後は再び図22で示されるI−V静特
性に戻る。そこで、所望の期間、係る高抵抗状態を維持
する必要がある場合には、高抵抗状態が保持されている
間に、上記電圧パルスを再度繰り返し印加することによ
り、高抵抗状態の保持時間を所望期間、延長することが
できる。
Here, the high resistance state refers to a state in which the element complies with the IV characteristic along the dynamic characteristic for a finite time. For example, with respect to the surface conduction electron-emitting device having the IV characteristic shown in FIG. 22, the peak value Vd and the voltage drop rate 10 [V /
Seconds] or more immediately after the voltage pulse is applied.
The -V measurement indicates a high resistance state as indicated by If (Vd) in FIG. Even after the transition to the high resistance state, if Vd is applied to the element, the emission current Is
It is possible to obtain Moreover, as is apparent from the characteristic shown by the solid line If (Vd), Ve
Even if the following voltage is applied, the current If flowing through the element is greatly reduced as compared with the static characteristic indicated by the dotted line. The high resistance state of such an element is maintained for a finite time after the application of the voltage pulse (this time is referred to as Th.
Thereafter, the characteristic returns to the IV static characteristic shown in FIG. Therefore, when it is necessary to maintain the high resistance state for a desired period, by repeatedly applying the voltage pulse again while the high resistance state is maintained, the holding time of the high resistance state can be reduced. The period can be extended.

【0083】そこで、本実施の形態によれば、上記I−
V静特性を有する表面伝導型電子放出素子基板101に
おいて、予め上記の降電圧レート10[V/秒]以上の
電圧パルス(以下、高抵抗化パルスと記す)を印加する
(第2の電圧印加工程)ことにより、その素子のI−V
静特性を異なる状態に遷移せしめる。つまり、該素子を
高抵抗状態に遷移せしめることにより、上述の半選択素
子に流れる無効電流を減少せしめ、活性化時における装
置の消費電力を大幅に低減することができる。なお、上
記高抵抗化パルスの降電圧レートの上限は、実用的には
10の10乗[V/秒]である。
Therefore, according to the present embodiment, the I-
On the surface conduction electron-emitting device substrate 101 having V static characteristics, a voltage pulse (hereinafter, referred to as a high-resistance pulse) having a voltage drop rate of 10 [V / sec] or more is applied in advance (second voltage application). Step) to obtain the IV of the device.
Change static characteristics to different states. That is, by causing the element to transition to the high resistance state, the reactive current flowing through the above-mentioned half-selected element can be reduced, and the power consumption of the device at the time of activation can be greatly reduced. Note that the upper limit of the voltage drop rate of the resistance increasing pulse is practically 10 to the 10th power [V / sec].

【0084】以上説明した表面伝導型放出素子の特性に
より、Thrの時間毎に電子源基板101全体に高抵抗
化パルスを印加することにより、半選択素子の低抵抗化
が防がれ、電子源基板101を劣化させたり、破壊した
りすることなく、活性化が可能になる。
According to the characteristics of the surface conduction electron-emitting device described above, by applying a high-resistance pulse to the entire electron source substrate 101 at each Thr time, the resistance of the half-selection device can be prevented from being lowered, and Activation can be performed without deteriorating or destroying the substrate 101.

【0085】このように、表面伝導型放出素子の低抵抗
化を防ぐために導入するパルスのことを、以下では、リ
フレッシュパルスという。ここで、本実施の形態におけ
る低抵抗化検出方法とパルス導入方法について具体的に
示す。
The pulse introduced to prevent the surface conduction electron-emitting device from having a low resistance is hereinafter referred to as a refresh pulse. Here, a method for detecting resistance reduction and a method for introducing a pulse according to the present embodiment will be specifically described.

【0086】現在、駆動しているラインをi行目のライ
ンとする。行単位で駆動を行う場合、図1より、行側の
電流検出部110と列側の画素側電流検出部107によ
り、駆動時の電流を計測することが可能である。
The currently driven line is the i-th line. When driving is performed in units of rows, it is possible to measure the current at the time of driving by the row-side current detector 110 and the column-side pixel-side current detector 107 from FIG.

【0087】ライン側電流検出部110により、選択行
1列に流れる電流が計測される。この時のライン側電流
をIf_line_i (ただしi=1,2,…,m)とする。画
素側電流検出部107により、各素子に流れる電流値を
計測することができる。この時の画素側電流をIf_gaso_
j とする。(ただしj=1,2,3,…,n)画素側か
ら非選択素子に対して電圧を印加しても、素子の低抵抗
化が起っていない場合は、If_line_i =If_gaso_1 +If
_gaso_2 +If_gaso_3 +…+If_gaso_n =ΣIf_gaso_j
(ただし、j=1〜n) となる。
The current flowing in the selected row and column 1 is measured by the line-side current detector 110. The line-side current at this time is assumed to be If_line_i (where i = 1, 2,..., M). The pixel side current detection unit 107 can measure the value of the current flowing through each element. The pixel side current at this time is If_gaso_
j. (Where j = 1, 2, 3,..., N) Even if a voltage is applied to a non-selected element from the pixel side, if the resistance of the element is not reduced, If_line_i = If_gaso_1 + If
_gaso_2 + If_gaso_3 + ... + If_gaso_n = ΣIf_gaso_j
(However, j = 1 to n).

【0088】しかし、画素側電圧により非選択素子の低
抵抗化が顕著になってくると、列配線に接続された素子
の漏れ電流が増加するため、 If_line_i <ΣIf_gaso_j (ただし、j=1〜n) となり、このi行目の活性化を行っている場合の列配線
における漏れ電流If_leak_i の大きさは、 If_leak_i =(ΣIf_gaso_j )−If_line_i (ただし、
j=1〜n) と算出される。このリーク電流If_leak_i により、単純
マトリクス状に作成した表面伝導型素子が低抵抗化の状
況を調べることができる。
However, if the resistance of the non-selected element becomes remarkable due to the pixel side voltage, the leakage current of the element connected to the column wiring increases, so that If_line_i <ΣIf_gaso_j (where j = 1 to n ) And the magnitude of the leakage current If_leak_i in the column wiring when the i-th row is activated is If_leak_i = (ΣIf_gaso_j) −If_line_i (where
j = 1 to n). By using the leak current If_leak_i, it is possible to examine the state of the surface conduction type element formed in a simple matrix having low resistance.

【0089】本実施の形態においては、この漏れ電流If
_leak_i の大きさが、ある閾値(以下、If_refresh_th
と記す)を超えたとき、初めてリフレッシュパルスの導
入を行うこととした。なお、この漏れ電流の閾値If_ref
resh_th は、具体的には、数百[μA]〜数[A]であ
り、この値は素子の材料や製造工程により異なる。本実
施の形態では、閾値If_refresh_th を100[mA]と
した。
In the present embodiment, this leakage current If
If the magnitude of _leak_i is a certain threshold (hereinafter, If_refresh_th
), A refresh pulse is introduced for the first time. Note that this leakage current threshold If_ref
resh_th is, specifically, several hundred [μA] to several [A], and this value varies depending on the material of the element and the manufacturing process. In the present embodiment, the threshold value If_refresh_th is set to 100 [mA].

【0090】また、該高抵抗化パルスを導入するタイミ
ングは、画像信号の帰線期間を利用した。一般に、NT
SC信号を始めとして、画像情報を伝送する信号には、
輝度や色等の画像データを含まない同期信号部分が存在
する。本実施の形態では、この期間を利用して、表面伝
導型電子放出素子に高抵抗化パルスを印加するものであ
る。
The timing for introducing the high-resistance pulse is based on the blanking period of the image signal. Generally, NT
Starting with the SC signal, signals for transmitting image information include:
There is a synchronization signal portion that does not include image data such as luminance and color. In the present embodiment, a high resistance pulse is applied to the surface conduction electron-emitting device using this period.

【0091】例えば、 NTSC信号の場合、 垂直帰線消
去期間として約1.27[msec]、 水平帰線消去期
間として約10.9[μsec]の期間が設けられる
が、このうちいずれか、若しくは両方の期間を利用して
高抵抗化パルスを印加すればよい。
For example, in the case of the NTSC signal, a vertical blanking period of about 1.27 [msec] and a horizontal blanking period of about 10.9 [μsec] are provided. The high resistance pulse may be applied using both periods.

【0092】本実施の形態における高抵抗化パルスおよ
び駆動波形を図8に示す。図8においては、1行1列目
の素子を駆動する波形について示している。行配線側か
らはパルス幅60[μsec]、パルス周期16.7
[msec]、電圧(Vf /2)7[V]のパルスを、
列配線側からはパルス幅30[μsec]、パルス周期
16.7[msec]、 電圧(Vx_drive)7.5[V]
のパルスを印加している。 付図時のアノード電圧Hv
は、常に印加されている。1行目駆動時に、 リーク電流
If_leak_1 が200[mA]と測定されたため、 垂直帰
線期間において、1行目の配線から高抵抗化パルスを導
入した。パルス幅60[μsec]、電圧(Vrefresh)
8[V]、1パルスのスルーレー卜を8[V/μse
c]とした。
FIG. 8 shows a high-resistance pulse and a driving waveform in this embodiment. FIG. 8 shows a waveform for driving the element in the first row and the first column. From the row wiring side, a pulse width of 60 [μsec] and a pulse period of 16.7
[Msec], a pulse of voltage (Vf / 2) 7 [V]
From the column wiring side, pulse width 30 [μsec], pulse period 16.7 [msec], voltage (Vx_drive) 7.5 [V]
Pulse is applied. Anode voltage Hv when attached
Is always applied. Leakage current when driving the first row
Since If_leak_1 was measured to be 200 [mA], a resistance increasing pulse was introduced from the wiring in the first row during the vertical retrace period. Pulse width 60 [μsec], voltage (Vrefresh)
8 [V], the slew rate of one pulse is 8 [V / μs
c].

【0093】この高抵抗化パルスは、図1より、電源1
03より発生され、このときライン選択部102は全て
の行配線を選択するように制御される。また、この時、
画素側選択部111aでは、全ての行配線を選択するよ
うに制御される。また、この時、画素側選択部111a
は、全てのスイッチがOFFされ、グラウンドに落とさ
れる。逆に、 画素側選択部111aにより全ての列配線
を選択し、 ライン選択部102における接続を全てグラ
ウンドにすることにより、高抵抗化パルスを導入する方
法も考えられる。
The resistance increasing pulse is generated by the power supply 1 shown in FIG.
03, and at this time, the line selection unit 102 is controlled to select all the row wirings. Also, at this time,
The pixel-side selection unit 111a is controlled to select all the row wirings. At this time, the pixel-side selection unit 111a
Is switched off and dropped to ground. Conversely, a method is also conceivable in which all the column wirings are selected by the pixel-side selection unit 111a and all connections in the line selection unit 102 are grounded, thereby introducing a high-resistance pulse.

【0094】このようにして、半選択素子の高抵抗化を
適宜行いながら、行配線を順次選択して駆動することに
より、画像表示駆動を行う。
As described above, the image display driving is performed by sequentially selecting and driving the row wirings while appropriately increasing the resistance of the half-selected elements.

【0095】図9は、本実施の形態の画像表示駆動の制
御部104の処理動作を示すフローチャートである。ま
ず、ステップS1で、同期分離回路を使用し、NTSC
画像信号から垂直同期信号VD、水平同期信号HDおよ
び輝度信号を分離する。次に、ステップS2で、 前記同
期分離回路で分離された輝度信号は、 A/D変換器によ
りデジタル化され、 画像1ライン分のデータがシリアル
/パラレル変換される。ステップS2が終了した時点
で、ステップS3に移り、ラインメモリにデータが書き
込まれる。次に、 ステップS4で、 このラインメモリの
輝度データに応じてパルス幅変調のデータを生成する。
また、 このステップS4で、行配線での電圧降下の影響
を補償できるように補償電圧を見込んだ計算を行う。
FIG. 9 is a flowchart showing the processing operation of the image display drive control unit 104 according to the present embodiment. First, in step S1, using the sync separation circuit, the NTSC
The vertical synchronizing signal VD, the horizontal synchronizing signal HD, and the luminance signal are separated from the image signal. Next, in step S2, the luminance signal separated by the sync separation circuit is digitized by an A / D converter, and data for one line of an image is subjected to serial / parallel conversion. When step S2 ends, the process moves to step S3, where data is written to the line memory. Next, in step S4, pulse width modulation data is generated according to the luminance data of the line memory.
In step S4, a calculation is performed in consideration of the compensation voltage so that the influence of the voltage drop in the row wiring can be compensated.

【0096】計算が終了した後、ステップS5で、まず
1行目駆動電圧を、行側および列側から出力する。ここ
では、1行目の行配線を選択し、ステップS4で決定さ
れた電圧を出力する。
After the calculation is completed, in step S5, the drive voltage for the first row is output from the row side and the column side. Here, the first row wiring is selected, and the voltage determined in step S4 is output.

【0097】次に、 ステップS6で、 選択ラインの駆動
終了時間かどうか判定する。ここでは60[μsec]
が駆動終了時間である。駆動終了時間より前であれば、
ステップS7、およびステップS9に進む。駆動終了が
過ぎていれば、ステップS10に進み、垂直帰線期間か
どうか判定する。
Next, in step S6, it is determined whether it is the drive end time of the selected line. Here, 60 [μsec]
Is the drive end time. If it is before the drive end time,
The process proceeds to step S7 and step S9. If the drive end has passed, the process proceeds to step S10, and it is determined whether or not the current time is a vertical blanking period.

【0098】ステップS7は、 駆動時のリーク電流を測
定するステップである。ステップS5で駆動している電
圧印加時に、 リーク電流を測定して高抵抗化パルスが必
要か判定する。リーク電流閾値I_refresh より測定され
た電流I_leak_iが大きい場合は、ステップS8で低抵抗
化フラグをONにする。測定電流I_leak_iが、リーク電
流閾値よりも小さい場合は、ステップS6に移る。
Step S7 is a step of measuring a leakage current during driving. At the time of applying the driving voltage in step S5, the leak current is measured to determine whether a high-resistance pulse is necessary. If the measured current I_leak_i is larger than the leak current threshold I_refresh, the low resistance flag is turned on in step S8. If the measured current I_leak_i is smaller than the leak current threshold, the process proceeds to Step S6.

【0099】次に、ステップS9について説明する。こ
のシーケンスは、次の行配線の輝度データをラインメモ
リに確保し、輝度をパルス幅変調データに変換した上
で、配線抵抗による電圧降下を補償した電圧設定を行う
シーケンスである。このシーケンスは、ステップS1,
S2,S3,S4のシーケンスと同様である。
Next, step S9 will be described. In this sequence, the luminance data of the next row wiring is secured in the line memory, the luminance is converted into pulse width modulation data, and then the voltage setting that compensates for the voltage drop due to the wiring resistance is performed. This sequence includes steps S1,
This is the same as the sequence of S2, S3, and S4.

【0100】ステップS10は、帰線期間かどうか判定
する。ステップS6で駆動されていた行がn行目(=2
40行目)であれば、帰線期間であると判定する。帰線
期間であれば、ステップS12に進む。帰線期間でなけ
れば、ステップS11に進み、2行目(次の行)の輝度
データをセットし、2行目の行配線を選択する。ここで
使用される輝度データは、ステップS9で計算されたも
のである。
In step S10, it is determined whether or not it is a retrace period. The row driven in step S6 is the n-th row (= 2
If it is (line 40), it is determined that it is a retrace period. If it is the retrace period, the process proceeds to step S12. If it is not the retrace period, the process proceeds to step S11, where the luminance data of the second row (next row) is set, and the row wiring of the second row is selected. The luminance data used here is the one calculated in step S9.

【0101】ステップS12では、 ステップS8での判
定結果をチェックするステップである。ステップS8
で、 いずれかの行でも低抵抗化フラグがONにされてい
れば、ステップS13に移る。
Step S12 is a step for checking the result of the determination in step S8. Step S8
If the low resistance flag is ON in any of the rows, the process proceeds to step S13.

【0102】ステップS13は、高抵抗化パルスを印加
するシーケンスである。全行配線に対して、高抵抗化パ
ルスを印加して、終了すればステップS11に移り、1
行目の輝度データをセットする。
Step S13 is a sequence for applying a resistance increasing pulse. A high-resistance pulse is applied to all the row wirings.
Set the luminance data of the line.

【0103】以上説明したように、半選択素子の漏れ電
流の大きさをマトリクス状の素子全体として検出し、高
抵抗化を行いながら駆動すると、駆動工程による投入電
力をより小さくすることが可能となる。よって、表面伝
導型素子の熱的な破壊をより防止し、通電装置の消費電
力量をより小さくすることができる。
As described above, if the magnitude of the leakage current of the half-selected element is detected as a matrix-like element as a whole and driven while increasing the resistance, it is possible to further reduce the input power in the driving step. Become. Therefore, thermal destruction of the surface conduction element can be further prevented, and the amount of power consumption of the current supply device can be reduced.

【0104】本実施の形態の表面伝導型放出素子基板
は、両側配線取り出しであるが、片側配線取り出しのも
のについても同様に実施可能であり、該表面伝導型放出
素子基板を用いても、高品位な画像形成装置が実現され
たことは言うまでもない。
The surface conduction electron-emitting device substrate of the present embodiment has two-sided wiring, but the same method can be applied to a substrate with one-sided wiring. It goes without saying that a high-quality image forming apparatus has been realized.

【0105】本実施の形態では、帰線期間中に高抵抗化
パルスを印加することにしたが、画像表示を行わない画
像表示装置電源投入時や電源終了時に印加してもよいこ
とは言うまでもない。
In this embodiment, the high-resistance pulse is applied during the flyback period. However, it goes without saying that the pulse may be applied when the power of the image display device that does not display an image is turned on or the power is turned off. .

【0106】本実施の形態では、リーク電流の測定に、
画像表示用のパルス電圧を使用したが、画像信号の垂直
帰線期間、水平帰線期間を利用してリーク電流測定検出
パルスを導入してもよい。
In the present embodiment, the measurement of the leakage current
Although a pulse voltage for image display is used, a leak current measurement detection pulse may be introduced using a vertical retrace period and a horizontal retrace period of an image signal.

【0107】[実施の形態2]本実施の形態は、実施の
形態1と非選択素子への電圧印加方法が異なっている。
ここでは、実施の形態1と異なる部分についてのみ記
す。実施の形態2において実施の形態1と異なるのは、
非選択素子への電圧印加方法とリーク電流の測定方法で
ある。本実施の形態を利用すると、非選択素子へ印加さ
れる電力消費量を抑えられ、また、リーク電流の測定を
簡便に行うことができる。
[Embodiment 2] This embodiment is different from Embodiment 1 in the method of applying a voltage to non-selected elements.
Here, only the portions different from the first embodiment will be described. Embodiment 2 is different from Embodiment 1 in that
These are a method of applying a voltage to a non-selected element and a method of measuring a leak current. By using this embodiment, the amount of power consumption applied to the non-selected elements can be suppressed, and the leakage current can be easily measured.

【0108】まず、非選択素子への電圧印加方法につい
て説明する。図10は、本実施の形態に係る電圧印加を
示す模式図である。図10では、 2行目を駆動している
ところを示しており、 2行目以外は非選択素子となって
いる。2行目以外にVuso 電源から電圧を投入する。
First, a method of applying a voltage to a non-selected element will be described. FIG. 10 is a schematic diagram illustrating voltage application according to the present embodiment. FIG. 10 shows that the second row is being driven, and the other rows are non-selected elements. Apply voltage from the Vuso power supply to the lines other than the second line.

【0109】次に、図11は、本実施の形態のライン選
択部の回路構成を示す図である。図11において、制御
部104よりVuso 電源にラインを接続するか、 電源1
03に接続するかを制御している。図11では、電源1
03とは2行目(Sx2)のみが選択されており、行配線
端子Dx2と接続されている。2行目以外は、Vuso 電源
に接続されている。
Next, FIG. 11 is a diagram showing a circuit configuration of the line selecting section of the present embodiment. In FIG. 11, a line is connected from the control unit 104 to the Vuso power supply, or the power supply 1
03 is controlled. In FIG. 11, the power supply 1
03, only the second row (Sx2) is selected and connected to the row wiring terminal Dx2. The lines other than the second line are connected to the Vuso power supply.

【0110】図12は、本実施の形態の駆動波形図であ
る。図12では、2行1列目の素子を駆動する波形につ
いて示している。行配線側からはパルス幅60[μse
c]、パルス周期16.7[msec]、電圧(Vf /
2)7[V]のパルスを、 列配線側からはパルス幅30
[μsec]、パルス周期16.7[msec]、電圧
(Vx_drive)7.5[V]のパルスを印加している。2
行目以外の行配線に、全て電圧Vuso を印加して、列側
からの電圧によるリーク電流の流れ込みを小さくするよ
うにしている。
FIG. 12 is a driving waveform diagram of the present embodiment. FIG. 12 shows waveforms for driving the elements in the second row and the first column. From the row wiring side, a pulse width of 60 μsec
c], pulse period 16.7 [msec], voltage (Vf /
2) A pulse of 7 [V] is applied with a pulse width of 30 from the column wiring side.
[Μsec], a pulse period of 16.7 [msec], and a voltage (Vx_drive) of 7.5 [V] are applied. 2
The voltage Vuso is applied to all the row wirings other than the row, so that the leakage current caused by the voltage from the column side is reduced.

【0111】また、 付図時のアノード電圧Hvは、常に
印加されている。2行目駆動時に、リーク電流If_leak_1
が200[mA]と測定されたため、 垂直帰線期間に
おいて、1行目の配線から高抵抗化パルスを導入した。
パルス幅60[μsec]、電圧(Vrefresh)8
[V]、パルスのスルーレートを8[V/μsec]と
した。
The anode voltage Hv in the attached drawing is always applied. When driving the second row, the leakage current If_leak_1
Was measured to be 200 [mA], and a high-resistance pulse was introduced from the wiring in the first row in the vertical blanking period.
Pulse width 60 [μsec], voltage (Vrefresh) 8
[V], and the pulse slew rate was 8 [V / μsec].

【0112】本実施の形態では、電圧Vuso の設定値
は、列側から印加される電圧最大値をVuso とする。実
施の形態1と同様のm行×n列の単純マトリクス(mは
240、nは720とする)に対して、 2行目の奇数番
目のみしか駆動しない場合は、(n/2−1)列目、
(n/2+1)列目への印加電圧を設定する。 Vuso =Vx(n/2−1)=Vx(n/2+1) (ただし、mは240、nは720とする)
In the present embodiment, the set value of the voltage Voso is such that the maximum voltage applied from the column side is Voso. In the case of driving only the odd-numbered second row in an m-row × n-column simple matrix (m is 240 and n is 720) similar to the first embodiment, (n / 2-1) Column,
The voltage applied to the (n / 2 + 1) th column is set. Vuso = Vx (n / 2-1) = Vx (n / 2 + 1) (where m is 240 and n is 720)

【0113】次に、リーク電流測定方法と低抵抗化判定
方法について示す。リーク電流は、Vuso 電源の電流計
によって、非選択行に流れるリーク電流が測定される。
本方法を用いることにより、非選択行に流れる電流をま
とめて測定することができる。このリーク電流が200
[mA]を超える場合、高抵抗化パルスを導入すること
とした。以上のような構成にすることにより、より簡便
な測定系で、リーク電流の除去が行える駆動ができる。
Next, a method of measuring a leak current and a method of determining a reduction in resistance will be described. As the leak current, the leak current flowing to the non-selected row is measured by the ammeter of the Vuso power supply.
By using this method, the currents flowing through the non-selected rows can be collectively measured. This leakage current is 200
When the current exceeds [mA], a high-resistance pulse is introduced. With the above-described configuration, it is possible to perform a drive capable of removing a leak current with a simpler measurement system.

【0114】[実施の形態3]次に、実施の形態1およ
び2の電子源基板を適用した画像表示装置の表示パネル
の構成と、その製法について、具体的な例を示して説明
する。図13は、本実施の形態の電子源基板101を用
いた表示パネル1000の外観斜視図であり、内部構造
を示すために表示パネル1000の一部を切り欠いて示
している。図中、1005はリアプレート、1006は
側壁、1007はフェースプレートであり、これら10
05〜1007により表示パネル1000の内部を真空
に維持するための気密容器を形成している。この気密容
器を組み立てるにあたっては、各部材の接合部に十分な
強度と気密性を保持させるため封着する必要があるが、
例えばフリットガラスを接合部に塗布し、大気中或は窒
素雰囲気中で、摂氏400〜500度で10分以上焼成
することにより封着を達成した。この気密容器内部を真
空に排気する方法については後述する。
[Embodiment 3] Next, the structure of a display panel of an image display device to which the electron source substrates of Embodiments 1 and 2 are applied and a method of manufacturing the same will be described with reference to specific examples. FIG. 13 is an external perspective view of a display panel 1000 using the electron source substrate 101 of the present embodiment, in which a part of the display panel 1000 is cut away to show the internal structure. In the figure, 1005 is a rear plate, 1006 is a side wall, 1007 is a face plate.
05 to 1007 form an airtight container for maintaining the inside of the display panel 1000 in a vacuum. In assembling this airtight container, it is necessary to seal the joint of each member to maintain sufficient strength and airtightness,
For example, frit glass was applied to the joint, and baked in air or a nitrogen atmosphere at 400 to 500 degrees Celsius for 10 minutes or more to achieve sealing. A method for evacuating the inside of the airtight container will be described later.

【0115】リアプレ−ト1005には、基板101が
固定されているが、この基板101上には表面伝導型放
出素子1002がn×m個形成されている(ここで、
n,mは2以上の正の整数であり、目的とする表示すべ
き画素数に応じて適宜設定される。例えば、高品位テレ
ビジョンの表示を目的とした表示装置においては、n=
3000,m=1000以上の数を設定することが望ま
しい。本実施の形態においては、n=3072,m=1
024とした)。これらn×m個の表面伝導型放出素子
は、m本の行配線1003とn本の列配線1004によ
り単純マトリクス配線されている。これら基板101、
電子放出素子1002、行および列配線1003,10
04によって構成される部分をマルチ電子源と呼ぶ。
A substrate 101 is fixed to the rear plate 1005. On this substrate 101, n × m surface conduction electron-emitting devices 1002 are formed (here,
n and m are positive integers of 2 or more, and are appropriately set according to the target number of pixels to be displayed. For example, in a display device for displaying high-definition television, n =
It is desirable to set the number to 3000, m = 1000 or more. In the present embodiment, n = 3072, m = 1
024). These n × m surface conduction electron-emitting devices are arranged in a simple matrix by m row wirings 1003 and n column wirings 1004. These substrates 101,
Electron-emitting device 1002, row and column wirings 1003, 10
The part constituted by 04 is called a multi-electron source.

【0116】なお、本実施の形態においては、気密容器
のリアプレート1005にマルチ電子源の基板101を
固定する構成としたが、マルチ電子源の基板101が十
分な強度を有するものである場合には、気密容器のリア
プレートとしてマルチ電子源の基板101自体を用いて
もよい。
In this embodiment, the configuration is such that the substrate 101 of the multi-electron source is fixed to the rear plate 1005 of the hermetic container. However, when the substrate 101 of the multi-electron source has a sufficient strength. The substrate 101 of the multi-electron source may be used as a rear plate of the hermetic container.

【0117】また、フェースプレート1007の下面に
は、蛍光膜1008が形成されている。本実施の形態は
カラー表示装置であるため、蛍光膜1008の部分には
CRTの分野で用いられる赤、緑、青、の3原色の蛍光
体が塗り分けられている。各色の蛍光体は、例えばスト
ライプ状に塗り分けられ、蛍光体のストライプの間には
黒色の導電体が設けてある。これら黒色の導電体を設け
る目的は、電子ビームの照射位置に多少のずれがあって
も表示色にずれが生じないようにするためや、外光の反
射を防止して表示コントラストの低下を防ぐため、電子
ビームによる蛍光膜のチャージアップを防止するため等
である。この黒色の導電体には、黒鉛を主成分として用
いたが、 上記の目的に適するものであればこれ以外の材
料を用いてもよい。なお、モノクロームの表示パネルを
作成する場合には、単色の蛍光体材料を蛍光膜1008
に用いればよく、また黒色導電材料は必ずしも用いなく
ともよい。
A fluorescent film 1008 is formed on the lower surface of the face plate 1007. Since this embodiment is a color display device, phosphors of three primary colors of red, green, and blue used in the field of CRT are separately applied to a portion of the fluorescent film 1008. The phosphors of each color are separately applied in a stripe shape, for example, and a black conductor is provided between the stripes of the phosphors. The purpose of providing these black conductors is to prevent the display color from being shifted even if there is a slight shift in the electron beam irradiation position, and to prevent reflection of external light to prevent a reduction in display contrast. This is to prevent charge-up of the fluorescent film by the electron beam. Although graphite is used as a main component of the black conductor, any other material may be used as long as it is suitable for the above purpose. Note that when a monochrome display panel is formed, a single-color phosphor material is
And a black conductive material need not always be used.

【0118】また、蛍光膜1008のリアプレート側の
面には、CRTの分野では公知のメタルバック1009
を設けてある。このメタルバック1009を設けた目的
は、蛍光膜1008が発する光の一部を鏡面反射して光
利用率を向上させるためや、負イオンの衝突から蛍光膜
1008を保護するためや、電子ビーム加速電圧を印加
するための電極として作用させるためや、蛍光膜100
8を励起した電子の導電路として作用させるため等であ
る。このメタルバック1009は、蛍光膜1008をフ
ェースプレート基板1007上に形成した後、蛍光膜表
面を平滑化処理し、その上にAl(アルミニウム)を真
空蒸着する方法により形成した。なお、蛍光膜1008
に低電圧用の蛍光体材料を用いた場合には、メタルバッ
ク109は用いない。
Also, a metal back 1009 known in the field of CRTs is provided on the surface of the fluorescent film 1008 on the rear plate side.
Is provided. The purpose of providing the metal back 1009 is to improve the light utilization rate by mirror-reflecting a part of the light emitted from the fluorescent film 1008, to protect the fluorescent film 1008 from the collision of negative ions, to accelerate the electron beam. In order to function as an electrode for applying a voltage,
This is to make 8 act as a conductive path for excited electrons. The metal back 1009 is formed by forming a fluorescent film 1008 on the face plate substrate 1007, smoothing the surface of the fluorescent film, and vacuum-depositing Al (aluminum) thereon. Note that the fluorescent film 1008
When a low-voltage phosphor material is used, the metal back 109 is not used.

【0119】また、本実施の形態では用いなかったが、
加速電圧の印加用や蛍光膜の導電性向上を目的として、
フェースプレート基板1007と蛍光膜1008との間
に、例えばITOを材料とする透明電極を設けてもよ
い。
Although not used in the present embodiment,
For the purpose of applying acceleration voltage and improving the conductivity of the fluorescent film,
A transparent electrode made of, for example, ITO may be provided between the face plate substrate 1007 and the fluorescent film 1008.

【0120】また、Dx1〜DxmおよびDy1〜Dynおよび
Hvは、この表示パネル1000と不図示の電気回路と
を電気的に接続するために設けた気密構造の電気接続用
端子である。ここで行端子Dx1〜Dxmはマルチ電子源の
行配線1003と、列端子Dy1〜Dynはマルチ電子源の
列配線1004と、Hvはフェースプレート基板100
7のメタルバック1009とそれぞれ電気的に接続して
いる。
Dx1 to Dxm and Dy1 to Dyn and Hv are electric connection terminals having an airtight structure provided for electrically connecting the display panel 1000 to an electric circuit (not shown). Here, the row terminals Dx1 to Dxm are the row wirings 1003 of the multi-electron source, the column terminals Dy1 to Dyn are the column wirings 1004 of the multi-electron source, and Hv is the face plate substrate 100.
7 is electrically connected to the metal back 1009.

【0121】また、この気密容器内部を真空に排気する
には、気密容器を組み立てた後、不図示の排気管と真空
ポンプとを接続し、気密容器内を10のマイナス7乗
[torr]程度の真空度まで排気する。その後、排気
管を封止するが、気密容器内の真空度を維持するため
に、封止の直前或は封止後に気密容器内の所定の位置に
ゲッター膜(不図示)を形成する。ゲッター膜とは、例
えばBaを主成分とするゲッター材料をヒータ若しくは
高周波加熱により加熱し蒸着して形成した膜であり、該
ゲッター膜の吸着作用により気密容器内は10のマイナ
ス5乗ないしは10のマイナス7乗[torr]の真空
度に維持される。以上、本発明の実施の形態の表示パネ
ル1000の基本構成と製法を説明した。
In order to evacuate the inside of the hermetic container to a vacuum, after assembling the hermetic container, an exhaust pipe (not shown) and a vacuum pump are connected, and the inside of the hermetic container is about 10 −7 [torr]. Evacuate to vacuum. Thereafter, the exhaust pipe is sealed, but a getter film (not shown) is formed at a predetermined position in the airtight container immediately before or after the sealing in order to maintain the degree of vacuum in the airtight container. The getter film is, for example, a film formed by heating and depositing a getter material containing Ba as a main component by a heater or high-frequency heating, and the inside of the hermetic container is 10 −5 or 10 −5 due to the adsorption action of the getter film. The degree of vacuum is maintained at minus 7th power [torr]. The basic configuration and manufacturing method of the display panel 1000 according to the embodiment of the present invention have been described above.

【0122】[0122]

【発明の効果】上述のように、本発明によれば以下に記
載するような効果を奏する。半選択素子の漏れ電流の大
きさをマトリクス状の素子全体として検出して高抵抗化
を行いながら駆動することにより、駆動工程による投入
電力をより小さくすることが可能となる。結果として、
表面伝導型素子の熱的な破壊をより防止し、通電装置の
消費電力量をより小さくすることができる。
As described above, according to the present invention, the following effects can be obtained. By detecting the magnitude of the leakage current of the half-selected element as the entire element in a matrix and driving while increasing the resistance, it becomes possible to further reduce the input power in the driving step. as a result,
Thermal destruction of the surface conduction element can be further prevented, and the amount of power consumption of the current supply device can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の実施の形態1に係る表面伝導型電子
放出素子の通電装置の一例を示すブロック図である。
FIG. 1 is a block diagram showing an example of an energizing device for a surface conduction electron-emitting device according to Embodiment 1 of the present invention.

【図2】 実施の形態1に係るライン選択部の回路構成
を示す図である。
FIG. 2 is a diagram illustrating a circuit configuration of a line selection unit according to the first embodiment.

【図3】 実施の形態1に係る画素選択側出力電圧アン
プの回路構成を示す回路図である。
FIG. 3 is a circuit diagram showing a circuit configuration of a pixel selection side output voltage amplifier according to the first embodiment;

【図4】 実施の形態1に係るライン側電流検出部およ
び画素選択側電流検出部の構成を示すブロック図であ
る。 (a)ライン側の電流検出部の構成を示す回路図であ
る。 (b)画素選択側の電流検出部の構成を示すブロック図
である。
FIG. 4 is a block diagram illustrating a configuration of a line-side current detector and a pixel-selection-side current detector according to the first embodiment; FIG. 3A is a circuit diagram illustrating a configuration of a line-side current detection unit. FIG. 4B is a block diagram illustrating a configuration of a current detection unit on a pixel selection side.

【図5】 実施の形態1に係るm行×n列配線された表
面伝導型電子放出素子のi行目の素子の全てについて行
配線から電圧を印加した場合を示す模式図である。
FIG. 5 is a schematic diagram showing a case where a voltage is applied from a row wiring to all of the i-th row elements of the surface conduction electron-emitting devices wired in m rows × n columns according to the first embodiment;

【図6】 実施の形態1に係るm行×n列配線された表
面伝導型電子放出素子のi行目の素子のうち、奇数列に
存在する素子のみ駆動した場合を示す模式図である。
FIG. 6 is a schematic diagram showing a case in which, of the surface conduction electron-emitting devices arranged in m rows × n columns according to the first embodiment, only the devices in the odd columns among the i-th devices are driven.

【図7】 実施の形態1に係るm行×n列配線された表
面伝導型電子放出素子のi行目の素子のうち、奇数列の
素子のみ駆動した場合を示す模式図である。
FIG. 7 is a schematic diagram showing a case where only the odd-numbered column elements of the i-th row elements of the surface conduction electron-emitting devices wired in m rows × n columns according to the first embodiment are driven.

【図8】 実施の形態1で使用する駆動波形を示す図で
ある。
FIG. 8 is a diagram showing driving waveforms used in the first embodiment.

【図9】 実施の形態1に係る画像表示駆動の制御部の
処理動作を示すフローチャートである。
FIG. 9 is a flowchart showing a processing operation of a control unit for driving image display according to the first embodiment;

【図10】 実施の形態2に係る電圧印加を示す模式図
である。
FIG. 10 is a schematic diagram showing voltage application according to a second embodiment.

【図11】 実施の形態2に係るライン選択部の回路構
成を示す図である。
FIG. 11 is a diagram illustrating a circuit configuration of a line selection unit according to the second embodiment.

【図12】 実施の形態2に係る駆動波形図である。FIG. 12 is a drive waveform diagram according to the second embodiment.

【図13】 実施の形態3に係る電子源基板を用いた表
示パネルの外観斜視図である。
FIG. 13 is an external perspective view of a display panel using the electron source substrate according to the third embodiment.

【図14】 従来例に係る表面伝導放出素子の一例を示
す平面図である。
FIG. 14 is a plan view showing an example of a surface conduction electron-emitting device according to a conventional example.

【図15】 表面伝導型放出素子を2次元的に多数個配
列し、これらの素子をマトリクス状に配線したマルチ電
子源の電気的な配線方法を示す図である。
FIG. 15 is a diagram showing an electrical wiring method of a multi-electron source in which a large number of surface conduction emission devices are two-dimensionally arranged and these devices are wired in a matrix.

【図16】 活性化処理時の表面伝導型電子放出素子に
流れる素子電流Ifおよび放出電流Ie の測定系概略図
である。
FIG. 16 is a schematic diagram of a measurement system of an element current If and an emission current Ie flowing through the surface conduction electron-emitting device during the activation process.

【図17】 図16の測定系において活性化処理におけ
る経過時間と素子電流If および放出電流Ie の関係を
示す図である。
FIG. 17 is a diagram showing a relationship between an elapsed time in an activation process and an element current If and an emission current Ie in the measurement system of FIG. 16;

【図18】 単純マトリクス配線された電子放出素子の
2行目の行配線が活性化される際の等価回路図である。
FIG. 18 is an equivalent circuit diagram when a row wiring of a second row of the electron-emitting devices wired in a simple matrix is activated.

【図19】 活性化処理における印加電圧信号の波形を
示す図である。
FIG. 19 is a diagram showing a waveform of an applied voltage signal in an activation process.

【図20】 活性化処理において各素子に印加される電
圧と列配線から印加される補償電圧を説明する図であ
る。 (a)図18に示されたm行×n列の単純マトリクス配
線において、2行目の素子を電圧値Vf0で通電活性化し
た場合の、各素子に印加される電圧を模式的に示した図
である。 (b)列配線側の電極側より印加する電圧により、電圧
降下分を補償する一例を示す図である。
FIG. 20 is a diagram illustrating a voltage applied to each element and a compensation voltage applied from a column wiring in an activation process. (A) In the simple matrix wiring of m rows × n columns shown in FIG. 18, the voltage applied to each element when the element in the second row is activated with a voltage value Vf0 is schematically shown. FIG. FIG. 4B is a diagram illustrating an example of compensating for a voltage drop by a voltage applied from an electrode on a column wiring side.

【図21】 活性化処理において選択されて活性化され
る素子と補償電圧による半選択素子を説明する図であ
る。
FIG. 21 is a diagram illustrating an element selected and activated in an activation process and a half-selected element based on a compensation voltage.

【図22】 表面伝導型放出素子の典型的なI−V特性
を示す図である。
FIG. 22 is a diagram showing typical IV characteristics of a surface conduction electron-emitting device.

【図23】 画像表示工程の等価回路を示す図である。FIG. 23 is a diagram showing an equivalent circuit in an image display step.

【図24】 図23の駆動における印加電圧信号の波形
を示す図である。
24 is a diagram showing a waveform of an applied voltage signal in the driving of FIG.

【符号の説明】[Explanation of symbols]

101:表面伝導型放出素子基板、102:ライン選択
部、103:電源、104:制御部、104a:タイ
マ、107:画素選択側電流検出部、111:画素選択
側出力電圧アンプ、111a:画素側選択部、121:
同期分離回路、122:A/D変換器、123:シフト
レジスタ、124:ラインメモリ、125:パルス幅変
調器、150:制御部104からライン選択部102へ
の制御信号、151:制御部104から画素選択側出力
電圧アンプ111への制御信号、152:電圧アンプ、
154:ライン側電流検出部110から制御部104へ
の制御信号、155:画素選択側電流検出部107から
制御部104への制御信号、VD:垂直同期信号、H
D:水平同期信号、Dx1〜Dxm:電子源基板101の行
配線端子、Dy1〜Dyn:電子源基板101の列配線端
子、Sx1〜Sxm:ライン側電流検出部110の入力配
線、Sy1〜Syn:画素選択側電流検出部107の入力配
線、Cy1〜Cyn:画素選択側出力電圧アンプ111に入
力される制御信号端子、700:表面伝導型放出素子の
I−V特性における約10[V/秒]以上の電圧掃引ス
ピードで得られる動特性、701:表面伝導型放出素子
のI−V特性における最大電圧V2で掃引した場合の動
特性、1000:表示パネル、1001,1101,3
001:基板、1002,4001:表面伝導型放出素
子、1003:行配線、1004:列配線、1005:
リアプレート、1006:側壁、1007:フェースプ
レート、1008:蛍光膜、1009:メタルバック、
1102,1103:素子電極、1104,3004:
導電性薄膜、1111,1116:電流計、1112:
活性化電源、1113,3005:電子放出部、111
4:アノード電極、1115:直流高圧電源、400
2:行配線、4003:列配線、4004,4005:
配線抵抗。
101: surface conduction type emission element substrate, 102: line selection unit, 103: power supply, 104: control unit, 104a: timer, 107: pixel selection side current detection unit, 111: pixel selection side output voltage amplifier, 111a: pixel side Selection unit, 121:
Sync separation circuit, 122: A / D converter, 123: shift register, 124: line memory, 125: pulse width modulator, 150: control signal from the control unit 104 to the line selection unit 102, 151: from the control unit 104 Control signal to the pixel selection side output voltage amplifier 111, 152: voltage amplifier,
154: a control signal from the line side current detection unit 110 to the control unit 104, 155: a control signal from the pixel selection side current detection unit 107 to the control unit 104, VD: a vertical synchronization signal, H
D: horizontal synchronization signal; Dx1 to Dxm: row wiring terminals of the electron source substrate 101; Dy1 to Dyn: column wiring terminals of the electron source substrate 101; Input wiring of the pixel selection side current detection unit 107, Cy1 to Cyn: control signal terminals input to the pixel selection side output voltage amplifier 111, 700: about 10 [V / sec] in the IV characteristics of the surface conduction electron-emitting device Dynamic characteristics obtained at the above voltage sweep speed, 701: Dynamic characteristics when sweeping at the maximum voltage V2 in the IV characteristics of the surface conduction electron-emitting device, 1000: Display panel, 1001, 1101, 3
001: substrate, 1002, 4001: surface conduction electron-emitting device, 1003: row wiring, 1004: column wiring, 1005:
Rear plate, 1006: side wall, 1007: face plate, 1008: fluorescent film, 1009: metal back,
1102, 1103: device electrode, 1104, 3004:
Conductive thin film, 1111, 1116: ammeter, 1112:
Activation power supply, 1113, 3005: electron emission section, 111
4: anode electrode, 1115: DC high-voltage power supply, 400
2: row wiring, 4003: column wiring, 4004, 4005:
Wiring resistance.

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 基板上に、複数の行配線と、複数の列配
線と、複数の電子放出素子とが備えられ、複数の該行配
線と複数の該列配線とによりマトリクス配線された電子
源の駆動方法において、 前記複数の電子放出素子に流れる電流を検出する電流検
出工程と、 前記複数の行配線のうち任意の行配線を選択し、前記複
数の列配線に対して該選択された行配線による電圧降下
の影響を補償するために電圧を印加する第1の電圧印加
工程と、 前記行配線に接続されている前記複数の電子放出素子の
うち少なくとも特定の前記電子放出素子に所定の電圧を
印加する第2の電圧印加工程とを具備することを特徴と
する電子源の駆動方法。
1. An electron source comprising: a plurality of row wirings, a plurality of column wirings, and a plurality of electron-emitting devices provided on a substrate, wherein the plurality of row wirings and the plurality of column wirings are arranged in a matrix. In the driving method, a current detection step of detecting a current flowing through the plurality of electron-emitting devices; and selecting an arbitrary row wiring from among the plurality of row wirings, and selecting the selected row with respect to the plurality of column wirings. A first voltage application step of applying a voltage to compensate for the effect of a voltage drop due to wiring, and a predetermined voltage applied to at least a specific one of the plurality of electron-emitting devices connected to the row wiring. And a second voltage application step of applying a voltage.
【請求項2】 前記第1の電圧印加工程は、前記複数の
行配線または前記複数の列配線のうち任意の該行配線ま
たは該列配線を選択し、前記複数の列配線または前記複
数の行配線に対して選択された該行配線または該列配線
による電圧降下の影響を補償するために電圧を印加する
ものであり、 前記第2の電圧印加工程は、前記行配線または前記列配
線に接続されている前記複数の電子放出素子のうち少な
くとも特定の前記電子放出素子に所定の電圧を印加する
ものであることを特徴とする請求項1に記載の電子源の
駆動方法。
2. The method according to claim 1, wherein the first voltage applying step selects any one of the plurality of row wirings or the plurality of column wirings and the plurality of column wirings or the plurality of row wirings. Applying a voltage to compensate for the effect of a voltage drop caused by the selected row wiring or the column wiring on the wiring; and the second voltage applying step includes connecting to the row wiring or the column wiring. The method according to claim 1, wherein a predetermined voltage is applied to at least a specific one of the plurality of electron-emitting devices.
【請求項3】 前記第1の電圧印加工程は、前記電流検
出工程によって検出された電流値に応じて電圧を印加す
る工程であることを特徴とする請求項1または2に記載
の電子源の駆動方法。
3. The electron source according to claim 1, wherein the first voltage applying step is a step of applying a voltage according to a current value detected by the current detecting step. Drive method.
【請求項4】 前記電流検出工程は、前記第1の電圧印
加工程による電圧印加時に前記行配線および/または前
記列配線に流れる電流を検出する工程であることを特徴
とする請求項1〜3のいずれかに記載の電子源の駆動方
法。
4. The method according to claim 1, wherein the current detecting step is a step of detecting a current flowing in the row wiring and / or the column wiring when the voltage is applied in the first voltage applying step. A method for driving an electron source according to any one of the above.
【請求項5】 前記第2の電圧印加工程は、単数または
複数の前記電子放出素子の抵抗を高抵抗化する工程であ
ることを特徴とする請求項1〜4のいずれかに記載の電
子源の駆動方法。
5. The electron source according to claim 1, wherein the second voltage applying step is a step of increasing the resistance of one or a plurality of the electron-emitting devices. Drive method.
【請求項6】 前記電子源の駆動方法は、活性化物質源
下で駆動することにより、前記電子放出素子の電子放出
量を増加せしめる工程を有することを特徴とする請求項
1〜5のいずれかに記載の電子源の駆動方法。
6. The method of driving an electron source according to claim 1, further comprising a step of increasing the amount of electrons emitted from the electron-emitting device by driving under an activating substance source. The method for driving an electron source according to any one of the above.
【請求項7】 前記活性化物質源は、炭素若しくは炭素
化合物であることを特徴とする請求項6に記載の電子源
の駆動方法。
7. The method according to claim 6, wherein the activating substance source is carbon or a carbon compound.
【請求項8】 前記第1の電圧印加工程は、前記複数の
行配線および/または前記複数の列配線を順次選択して
電圧の印加を行うものであることを特徴とする請求項1
〜7のいずれかに記載の電子源の駆動方法。
8. The method according to claim 1, wherein in the first voltage applying step, a voltage is applied by sequentially selecting the plurality of row wirings and / or the plurality of column wirings.
8. The method for driving an electron source according to any one of claims 7 to 7.
【請求項9】 前記第2の電圧印加工程は、前記行配線
および/または前記列配線に接続されている前記複数の
電子放出素子の全部に所定の電圧印加を行うものである
ことを特徴とする請求項1〜8のいずれかに記載の電子
源の駆動方法。
9. The method according to claim 9, wherein the second voltage applying step applies a predetermined voltage to all of the plurality of electron-emitting devices connected to the row wiring and / or the column wiring. The method for driving an electron source according to claim 1.
【請求項10】 前記第2の電圧印加工程は、いずれか
一または二以上の前記電子放出素子に所定の電圧印加を
行うものであることを特徴とする請求項1〜9のいずれ
かに記載の電子源の駆動方法。
10. The method according to claim 1, wherein the second voltage applying step applies a predetermined voltage to one or more of the electron-emitting devices. Method of driving the electron source.
【請求項11】 基板上に、複数の行配線と、複数の列
配線と、複数の電子放出素子と、複数の該行配線と複数
の該列配線とによりマトリクス配線された電子源と、該
電子源から電子が照射される蛍光膜とを備える画像表示
装置の駆動方法において、 前記画像表示装置は、請求項1〜10のいずれかに記載
の電子源の駆動方法により駆動が行われることを特徴と
する画像表示装置の駆動方法。
11. An electron source having a plurality of row wirings, a plurality of column wirings, a plurality of electron-emitting devices, an electron source arranged in a matrix with the plurality of row wirings and the plurality of column wirings on a substrate, A method for driving an image display device comprising: a fluorescent film irradiated with electrons from an electron source; wherein the image display device is driven by the method for driving an electron source according to any one of claims 1 to 10. Characteristic driving method of an image display device.
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KR100474275B1 (en) * 2002-09-30 2005-03-10 엘지전자 주식회사 Driving apparatus for display device
KR100829286B1 (en) 2003-10-28 2008-05-13 가부시키가이샤 히타치 디스프레이즈 Image display device

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