JP2001298087A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数の信号配線が
設けられた配線層を有する半導体装置に関する。特に
は、高速信号に対応し、低スキューの信号ラインを有す
る半導体装置に関する。[0001] The present invention relates to a semiconductor device having a wiring layer provided with a plurality of signal wirings. In particular, the present invention relates to a semiconductor device that supports high-speed signals and has a signal line with low skew.
【０００２】[0002]
【従来の技術】従来から、コンピュータや通信機器に使
用される半導体装置においては、一般的に、シリコンな
どの半導体基板上に配線層を設け、これらの配線層に信
号配線を引きまわして所定の機能を有する回路（ＩＣ）
を構成していた。2. Description of the Related Art Conventionally, in a semiconductor device used for a computer or a communication device, a wiring layer is generally provided on a semiconductor substrate such as silicon, and a signal wiring is routed through these wiring layers to a predetermined level. Circuit with function (IC)
Was composed.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置によれば、半導体技術の進歩に伴い
ＩＣの微細化と信号処理の高速化が進んできたため、信
号の遅延が半導体素子よりも配線層に設けられた信号配
線によって影響されるという問題が生じた。However, according to the above-mentioned conventional semiconductor device, the progress of semiconductor technology has made the miniaturization of ICs and the speed of signal processing faster, so that the signal delay is longer than that of semiconductor elements. There has been a problem that the signal wiring is affected by the signal wiring provided in the wiring layer.
【０００４】また、ＩＣなどで動作の基準信号などとし
て使用されるクロック信号の場合には、その高速性と共
に、各配線間の信号遅延の差であるスキューを低くする
必要があった。In the case of a clock signal used as a reference signal for operation in an IC or the like, it is necessary to reduce the skew, which is the difference in signal delay between wirings, in addition to the high speed.
【０００５】したがって、上記の点に鑑み、本発明の目
的は、高速信号に対応し、低スキューの信号ラインを備
えた半導体装置を提供することである。SUMMARY OF THE INVENTION In view of the foregoing, it is an object of the present invention to provide a semiconductor device which is compatible with high-speed signals and has a signal line with low skew.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置は、シリコンからなる基板と、
基板上に設けられた配線層と、を備え、１つの端子から
複数の出力装置へ分岐して、配線層に設けられた複数の
信号配線に出力が接続された半導体装置において、複数
の信号配線のうち何れか１つの信号配線に信号の出力装
置を設けることを特徴とする。In order to solve the above problems, a semiconductor device according to the present invention comprises a substrate made of silicon,
A wiring layer provided on the substrate, wherein the plurality of signal wirings are branched from one terminal to a plurality of output devices, and outputs are connected to the plurality of signal wirings provided on the wiring layer. Wherein a signal output device is provided on any one of the signal lines.
【０００７】このとき、複数の信号配線のうち基板から
一番離れている信号配線を１番目の配線として順次番号
を付し、一番近い信号配線をｎ（ｎは１以上の整数）番
目としたとき、ｎ番目以外の信号配線に信号の出力装置
を設けるか、または、複数の信号配線のうち基板から一
番離れている信号配線に信号の出力装置を設けるように
するとよい。At this time, among the plurality of signal wires, the signal wire farthest from the substrate is sequentially numbered as the first wire, and the closest signal wire is referred to as an n-th (n is an integer of 1 or more). Then, a signal output device may be provided on a signal wiring other than the n-th signal wiring, or a signal output device may be provided on a signal wiring which is farthest from a substrate among a plurality of signal wirings.
【０００８】また、複数の信号配線のうち同一配線層に
設けられた隣接する他の信号配線に一番近い信号配線を
１番目の配線として順次番号を付し、複数の信号配線が
ｎ（ｎは１以上の整数）本であったとき、１番目以外の
信号配線に信号の出力装置を設けるか、または、複数の
信号配線のうち同一配線層に設けられた隣接する他の信
号配線に一番遠い信号配線に信号の出力装置を設けるよ
うにしてもよい。In addition, a signal wiring closest to another adjacent signal wiring provided in the same wiring layer among a plurality of signal wirings is sequentially numbered as a first wiring, and a plurality of signal wirings are n (n Is an integer of 1 or more), a signal output device is provided on a signal wiring other than the first signal wiring, or one of a plurality of signal wirings is connected to another adjacent signal wiring provided on the same wiring layer. A signal output device may be provided on the farthest signal wiring.
【０００９】１つの基準点から分岐された複数の信号配
線のうち、中間や一方の端に設けられた信号配線、特
に、中央の信号配線を出力用の配線とすることによっ
て、基板や他の信号配線からの影響を受けにくくなり、
高速且つ低スキューの信号処理が可能になる。[0009] Of the plurality of signal wirings branched from one reference point, the signal wiring provided at the middle or one end, in particular, the central signal wiring is used as the output wiring, so that the substrate and other wirings are provided. Less affected by signal wiring,
High-speed and low-skew signal processing can be performed.
【００１０】[0010]
【発明の実施の形態】以下、本発明の半導体装置につい
て図面を参照しつつ説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor device according to the present invention will be described with reference to the drawings.
【００１１】図１及び図２は、本発明による半導体装置
の縦方向の断面の一部を示す図である。図１において、
この半導体装置１は、シリコンからなる基板２と、基板
上に設けられた配線層３と、配線層に引き回された複数
の信号配線４と、高速信号用配線５ａ、５ｂ、５ｃとを
備えている。FIGS. 1 and 2 show a part of a vertical cross section of a semiconductor device according to the present invention. In FIG.
The semiconductor device 1 includes a substrate 2 made of silicon, a wiring layer 3 provided on the substrate, a plurality of signal wirings 4 routed to the wiring layer, and high-speed signal wirings 5a, 5b, and 5c. ing.
【００１２】ここで、基板２と高速信号用配線５ａとの
間には、容量Ｃ１［Ｆ］のコンデンサが形成され、高速
信号用配線５ａと高速信号用配線５ｂとの間には、容量
Ｃ２［Ｆ］のコンデンサが形成され、高速信号用配線５
ｂと高速信号用配線５ｃとの間には、容量Ｃ３［Ｆ］の
コンデンサが形成される。Here, a capacitor having a capacitance C1 [F] is formed between the substrate 2 and the high-speed signal wiring 5a, and a capacitor C2 is provided between the high-speed signal wiring 5a and the high-speed signal wiring 5b. The capacitor [F] is formed, and the high-speed signal wiring 5 is formed.
A capacitor having a capacitance C3 [F] is formed between the line b and the high-speed signal wiring 5c.
【００１３】また、基準点となるインバータ６からは、
クロック信号などの高速信号が入力され、複数のインバ
ータ７で、高速信号用配線５ａ、５ｂ、５ｃに分岐され
る。さらに、高速信号用配線５ａ、５ｂ、５ｃのうち、
中央に設けられた高速信号用配線５ｂには、インバータ
８が接続されている。すなわち、インバータ６から入力
されたクロック信号などの高速信号は、インバータ７で
複数の信号配線に分岐され、そのうち中央部に設けられ
ている信号配線からの信号のみが出力信号として使用さ
れる。Further, from the inverter 6 serving as a reference point,
A high-speed signal such as a clock signal is input, and is branched by a plurality of inverters 7 into high-speed signal wirings 5a, 5b, and 5c. Further, among the high-speed signal wirings 5a, 5b, and 5c,
An inverter 8 is connected to the high-speed signal wiring 5b provided at the center. That is, a high-speed signal such as a clock signal input from the inverter 6 is branched by the inverter 7 into a plurality of signal lines, and only the signal from the signal line provided at the center is used as an output signal.
【００１４】図３は、図１及び図２で示した信号用配線
を回路図として示したものである。図３において、基板
２の電位をＶSS［Ｖ］とし、高速信号の電位をＶ
DD［Ｖ］とする。また、高速信号用配線５ａの抵抗をＲ
１［Ω］、高速信号用配線５ｂの抵抗をＲ２［Ω］、高
速信号用配線５ｃの抵抗をＲ３［Ω］とする。さらに、
基板２と高速信号用配線５ａとの間にはコンデンサＣ１
が、高速信号用配線５ａと高速信号用配線５ｂとの間に
はコンデンサＣ２が、高速信号用配線５ｂと高速信号用
配線５ｃとの間にはコンデンサＣ３が接続されている。FIG. 3 is a circuit diagram showing the signal wirings shown in FIGS. In FIG. 3, the potential of the substrate 2 is set to V SS [V], and the potential of the high-speed signal is set to V SS .
DD [V]. The resistance of the high-speed signal wiring 5a is set to R
1 [Ω], the resistance of the high-speed signal wiring 5b is R2 [Ω], and the resistance of the high-speed signal wiring 5c is R3 [Ω]. further,
A capacitor C1 is provided between the substrate 2 and the high-speed signal wiring 5a.
However, a capacitor C2 is connected between the high-speed signal wiring 5a and the high-speed signal wiring 5b, and a capacitor C3 is connected between the high-speed signal wiring 5b and the high-speed signal wiring 5c.
【００１５】図４は、インバータ６と高速信号用配線５
ａ、５ｂ、５ｃの出力信号の波形をしめす図である。以
下、図１〜図４を用いて、高速信号の処理について説明
する。なお、以下の説明においては、説明を簡単にする
ため、配線層３には、高速信号用配線５ａ、５ｂ、５ｃ
のみしか引き回されていない場合について説明する。FIG. 4 shows an inverter 6 and a high-speed signal wiring 5.
It is a figure which shows the waveform of the output signal of a, 5b, 5c. Hereinafter, processing of a high-speed signal will be described with reference to FIGS. In the following description, for the sake of simplicity, the wiring layer 3 includes high-speed signal wirings 5a, 5b, and 5c.
A case in which only the information is routed will be described.
【００１６】まず、インバータ６からの入力信号がハイ
信号（ＶDD）からロー信号（ＶSS）になると、インバー
タ７から高速信号用配線５ａ、５ｂ、５ｃへ入力される
信号は、ロー信号（ＶSS）からハイ信号（ＶDD）にな
る。First, when the input signal from the inverter 6 changes from a high signal (V DD ) to a low signal (V SS ), the signal input from the inverter 7 to the high-speed signal wirings 5a, 5b, 5c becomes a low signal ( V SS ) to a high signal (V DD ).
【００１７】ここで、各高速信号用配線５ａ、５ｂ、５
ｃの電圧Ｖと時間ｔの関係は、以下の＜式１＞に示す通
りである。Here, each of the high-speed signal wirings 5a, 5b, 5
The relationship between the voltage V of c and the time t is as shown in the following <Equation 1>.
【００１８】ここで、高速信号用配線５ａの場合は高速
信号用配線５ｂ、５ｃの影響を、高速信号用配線５ｂの
場合は高速信号用配線５ｃの影響を無視する。Here, in the case of the high-speed signal wiring 5a, the effect of the high-speed signal wiring 5b, 5c is ignored, and in the case of the high-speed signal wiring 5b, the effect of the high-speed signal wiring 5c is ignored.
【００１９】 ＜式１＞ Ｖ１＝ＶDD（１−ｅZ1） ∵Ｚ１＝−ｔ／（Ｃ１・Ｒ１） Ｖ２＝（ＶDD―Ｖ１）（１−ｅZ2）＋Ｖ１ ∵Ｚ２＝−ｔ／（Ｃ１・Ｒ２） Ｖ３＝（ＶDD―Ｖ２）（１−ｅZ3）＋Ｖ２ ∵Ｚ３＝−ｔ／（Ｃ１・Ｒ３） ここで、ｅZn（ｎ＝１、２、３）＝αｎとすると、＜式
１＞のＶ２及びＶ３は、以下の＜式２＞に示す通りであ
る。<Equation 1> V1 = V DD (1−e Z1 ) ∵Z1 = −t / (C1 · R1) V2 = (V DD −V1) (1−e Z2 ) + V1 ΔZ2 = −t / ( C1 · R2) V3 = (V DD −V2) (1−e Z3 ) + V2 ∵Z3 = −t / (C1 · R3) where e Zn (n = 1, 2, 3) = αn, V2 and V3 in Expression 1> are as shown in the following <Expression 2>.
【００２０】＜式２＞ Ｖ２＝ＶDD（１−α１・α２） Ｖ３＝ＶDD（１−α１・α２・α３） ここで、ｔ−＞∞のときαｎ−＞０となり、ｔ−＞０の
ときαｎ―＞１となる。したがって、高速信号用配線を
高速信号用配線５ａの一層のみで構成した場合のＶ１＝
ＶDD（１−α１）よりも、高速信号用配線５ａ、５ｂ、
５ｃの三層で構成した場合のＶ３＝ＶDD（１−α１・α
２・α３）の方が高速となる。<Equation 2> V2 = V DD (1−α1 · α2) V3 = V DD (1−α1 · α2 · α3) Here, when t−> ∞, αn−> 0 and t−> 0 At this time, αn →> 1. Therefore, when the high-speed signal wiring is composed of only one layer of the high-speed signal wiring 5a, V1 =
Than V DD (1-α1), high speed signal wiring 5a, 5b,
V3 = V DD (1−α1 · α)
2 · α3) is faster.
【００２１】実際には、高速信号用配線５ａには、高速
信号用配線５ｂ、５ｃがあり、また高速信号用配線５ｂ
には高速信号用配線５ｃがあり、ＶDD側に引き寄せられ
ている。各高速信号用配線５ａ、５ｂ、５ｃ間には層間
容量Ｃ２、Ｃ３があり、これによりＶDD側に引き寄せら
れている。Actually, the high-speed signal wiring 5a includes the high-speed signal wiring 5b, 5c, and the high-speed signal wiring 5b.
Has a high-speed signal wiring 5c, which is drawn to the VDD side. Between the high-speed signal wirings 5a, 5b, and 5c, there are interlayer capacitors C2 and C3, which are drawn to the VDD side.
【００２２】また、上述では、インバータ６からの入力
信号がハイ信号（ＶDD）からロー信号（ＶSS）になる場
合について説明したが、インバータ６からの入力信号が
ロー信号（ＶSS）からハイ信号（ＶDD）になる場合を、
以下の＜式３＞に示す。In the above description, the case where the input signal from the inverter 6 is changed from the high signal (V DD ) to the low signal (V SS ), but the input signal from the inverter 6 is changed from the low signal (V SS ). When it becomes high signal (V DD )
It is shown in the following <Equation 3>.
【００２３】ここでも、高速信号用配線５ａの場合は高
速信号用配線５ｂ、５ｃの影響を、高速信号用配線５ｂ
の場合は高速信号用配線５ｃの影響を無視する。Also in the case of the high-speed signal wiring 5a, the influence of the high-speed signal wirings 5b and 5c is eliminated.
In this case, the effect of the high-speed signal wiring 5c is ignored.
【００２４】 ＜式３＞ Ｖ１＝ＶDD・ｅZ1 ∵Ｚ１＝−ｔ／（Ｃ１・Ｒ１） Ｖ２＝―（ＶDD―Ｖ１）ｅZ2＋Ｖ１ ∵Ｚ２＝−ｔ／（Ｃ１・Ｒ２） Ｖ３＝―（ＶDD―Ｖ２）ｅZ3＋Ｖ２ ∵Ｚ３＝−ｔ／（Ｃ１・Ｒ３） ここで、ｅZn（ｎ＝１、２、３）＝αｎとすると、＜式
３＞のＶ２及びＶ３は、以下の＜式４＞に示す通りであ
る。<Equation 3> V1 = V DD · e Z1 ∵Z1 = −t / (C1 · R1) V2 = − (V DD −V1) e Z2 + V1 ∵Z2 = −t / (C1 · R2) V3 = -(V DD -V 2) e Z3 + V 2 ∵Z 3 = −t / (C 1 · R 3) Here, if e Zn (n = 1, 2, 3) = αn, V 2 and V 3 in <Equation 3> are It is as shown in the following <Equation 4>.
【００２５】＜式４＞ Ｖ２＝ＶDD・α１・α２ Ｖ３＝ＶDD・α１・α２・α３ 実際には、高速信号用配線５ａには、高速信号用配線５
ｂ、５ｃがあり、また高速信号用配線５ｂには高速信号
用配線５ｃがあり、ＶSS側に引き寄せられている。各高
速信号用配線５ａ、５ｂ、５ｃ間には層間容量Ｃ２、Ｃ
３があり、これによりＶSS側に引き寄せられるため、よ
り高速に信号が伝わることが分かる。<Equation 4> V2 = V DD · α 1 · α 2 V 3 = V DD · α 1 · α 2 · α 3 Actually, the high-speed signal wiring 5a is connected to the high-speed signal wiring 5a.
b, 5c there is, also there is a high-speed signal wiring 5c in the high-speed signal wiring 5b, it has been attracted to the V SS side. Between the high-speed signal wirings 5a, 5b, and 5c, interlayer capacitances C2, C
There are 3, thereby because they are attracted to the V SS side, it can be seen that the signal is transmitted at a higher speed.
【００２６】以上のように、高速信号用配線を一層のみ
で構成した場合よりも、複数の層で構成した場合の方が
高速となることが解った。ここで、出力用の配線として
選択する信号配線は、他の信号配線４を考慮して、適宜
最適な信号配線を選択すればよい。例えば、等間隔に配
された複数の高速信号用配線が、同一の電位Ｖを有する
他の信号配線に挟まれている場合には、複数の高速信号
用配線のうち中央の配線を選択して出力端子と接続する
とよい。As described above, it has been found that the speed is higher when the high-speed signal wiring is composed of a plurality of layers than when it is composed of only one layer. Here, the signal wiring to be selected as the output wiring may be appropriately selected in consideration of the other signal wirings 4. For example, when a plurality of high-speed signal wirings arranged at equal intervals are sandwiched between other signal wirings having the same potential V, a central wiring is selected from the plurality of high-speed signal wirings. It is good to connect to the output terminal.
【００２７】図５〜図７は、本発明による半導体装置の
他の構成例を示すものである。図５は、本発明による半
導体装置の縦方向の断面の一部を示す図であり、４本以
上の高速信号用配線５ｉ（ｉ＝１、２、・・・、ｎ）に
分岐されている場合を示す。また、図６は、本発明によ
る半導体装置の平面方向の断面の一部を示す図であり、
３本の高速信号用配線５ａ、５ｂ、５ｃに分岐されてい
る場合を示す。また、図７は、本発明による半導体装置
の平面方向の断面の一部を示す図であり、５本以上の高
速信号用配線５ｉ（ｉ＝１、２、・・・、ｎ）に分岐さ
れている場合を示す。FIGS. 5 to 7 show other examples of the structure of the semiconductor device according to the present invention. FIG. 5 is a diagram showing a part of a vertical cross section of a semiconductor device according to the present invention, which is branched into four or more high-speed signal wirings 5i (i = 1, 2,..., N). Show the case. FIG. 6 is a view showing a part of a cross section in a plane direction of the semiconductor device according to the present invention.
The case where the signal is branched into three high-speed signal wirings 5a, 5b, and 5c is shown. FIG. 7 is a diagram showing a part of a cross section in a plane direction of the semiconductor device according to the present invention, and is branched into five or more high-speed signal wirings 5i (i = 1, 2,..., N). Indicates when
【００２８】図５〜図７に示したような場合であって
も、上述のように図１〜図４で説明したのと同様の効果
を得ることができる。Even in the case shown in FIGS. 5 to 7, the same effects as described in FIGS. 1 to 4 can be obtained as described above.
【００２９】以上、本発明の半導体装置として、出力端
子を略中央の高速信号用配線に接続しておるが、出力端
子に接続する高速信号用配線は、配線のパターンによっ
て適宜決定するとよい。As described above, in the semiconductor device of the present invention, the output terminal is connected to the substantially high-speed signal wiring at the center. The high-speed signal wiring connected to the output terminal may be appropriately determined according to the wiring pattern.
【００３０】[0030]
【発明の効果】以上のように、基板または他の信号配線
に高速信号用配線が隣接する場合、高速信号用配線を複
数の配線に分岐し、配線の引き回し状況に応じて最適な
高速信号用配線を出力信号用の配線として選択すること
によって、基板や他の信号配線からの影響を受けにくく
なり、高速且つ低スキューの信号処理が可能になる。As described above, when the high-speed signal wiring is adjacent to the substrate or other signal wiring, the high-speed signal wiring is branched into a plurality of wirings, and the optimum high-speed signal wiring is determined according to the wiring layout. By selecting the wiring as the wiring for the output signal, the wiring is less affected by the substrate and other signal wirings, and high-speed and low-skew signal processing can be performed.
【図１】本発明による半導体装置の構成の一例を示す図
である。FIG. 1 is a diagram showing an example of a configuration of a semiconductor device according to the present invention.
【図２】本発明による半導体装置の構成の一例を示す図
である。FIG. 2 is a diagram showing an example of a configuration of a semiconductor device according to the present invention.
【図３】本発明による半導体装置の回路構成をモデル化
して示す図である。FIG. 3 is a diagram showing a modeled circuit configuration of a semiconductor device according to the present invention.
【図４】本発明による半導体装置の回路の波形を示す図
である。FIG. 4 is a diagram showing a waveform of a circuit of the semiconductor device according to the present invention.
【図５】本発明による半導体装置の構成の一例を示す図
である。FIG. 5 is a diagram showing an example of a configuration of a semiconductor device according to the present invention.
【図６】本発明による半導体装置の構成の一例を示す図
である。FIG. 6 is a diagram showing an example of a configuration of a semiconductor device according to the present invention.
【図７】本発明による半導体装置の構成の一例を示す図
である。FIG. 7 is a diagram showing an example of a configuration of a semiconductor device according to the present invention.
１ 半導体装置 ２ 基板 ３ 配線層 ４ 信号配線 ５ａ、５ｂ、５ｃ、５ｉ 高速信号用配線 ６、７、８ インバータ DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Substrate 3 Wiring layer 4 Signal wiring 5a, 5b, 5c, 5i High-speed signal wiring 6, 7, 8 Inverter
Claims (5)
設けられた配線層と、を備え、１つの端子から複数の出
力装置へ分岐して、前記配線層に設けられた複数の信号
配線に、出力が接続された半導体装置において、 前記複数の信号配線のうち何れか１つの信号配線に信号
の受信装置を設けることを特徴とする半導体装置。1. A semiconductor device, comprising: a substrate made of silicon; and a wiring layer provided on the substrate, wherein one terminal is branched to a plurality of output devices, and a plurality of signal wirings provided in the wiring layer are provided. A semiconductor device to which an output is connected, wherein a signal receiving device is provided on any one of the plurality of signal wirings.
一番離れている信号配線を１番目の配線として順次番号
を付し、一番近い信号配線をｎ（ｎは１以上の整数）番
目としたとき、１番目以外の信号配線に信号の受信装置
を設けることを特徴とする請求項１記載の半導体装置。2. A signal wiring which is farthest from the substrate among the plurality of signal wirings is sequentially numbered as a first wiring, and a closest signal wiring is an n-th (n is an integer of 1 or more) number. 2. The semiconductor device according to claim 1, wherein a signal receiving device is provided on a signal wiring other than the first signal wiring.
一番離れている信号配線に信号の出力装置を設けること
を特徴とする請求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein a signal output device is provided on a signal wiring farthest from said substrate among said plurality of signal wirings.
設けられた隣接する他の信号配線に一番近い信号配線を
１番目の配線として順次番号を付し、前記複数の信号配
線がｎ（ｎは１以上の整数）本であったとき、１番目以
外の信号配線に信号の出力装置を設けることを特徴とす
る請求項１記載の半導体装置。4. A plurality of signal wirings, which are sequentially numbered as a first wiring, the signal wiring closest to another adjacent signal wiring provided in the same wiring layer, and the plurality of signal wirings are n. 2. The semiconductor device according to claim 1, wherein when n is an integer of 1 or more, a signal output device is provided on a signal wiring other than the first signal wiring.
設けられた隣接する他の信号配線に一番遠い信号配線に
信号の出力装置を設けることを特徴とする請求項１記載
の半導体装置。5. The semiconductor device according to claim 1, wherein a signal output device is provided on a signal wiring farthest from another adjacent signal wiring provided in the same wiring layer among the plurality of signal wirings. .
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Cited By (1)
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|---|---|---|---|---|
| WO2021059580A1 (en) * | 2019-09-27 | 2021-04-01 | ヌヴォトンテクノロジージャパン株式会社 | Semiconductor device |
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2000
- 2000-04-13 JP JP2000112497A patent/JP2001298087A/en not_active Withdrawn
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| WO2021059580A1 (en) * | 2019-09-27 | 2021-04-01 | ヌヴォトンテクノロジージャパン株式会社 | Semiconductor device |
| US11949413B2 (en) | 2019-09-27 | 2024-04-02 | Nuvoton Technology Corporation Japan | Semiconductor device |
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