JP2001296993A - 有限体上の乗算回路 - Google Patents
有限体上の乗算回路Info
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Abstract
(57)【要約】
【課題】 有限体上の乗算において、演算に必要となる
クロック数を減少させることにより、高速な演算処理を
可能とする有限体上の乗算回路を提供する。 【解決手段】 多項式基底を用いて表現される有限体上
の２つの元の乗算結果の２ｎ−１次を保持する各段を接
続してなる第１の列と、乗算結果の２ｎ次を保持する各
段を接続してなる第２の列と、からなり、第１及び第２
の列を並列に動作させるｍ段の出力用フィードバックシ
フトレジスタ４１と、２つの元中の一方の元を保持し、
該元を、第１の列中の段と前記第２の列中の段と、に入
力させるｍ段の入力用記憶装置４２と、２つの元中の他
方の元を、該元内の２ｎ−１次の項と、２ｎ−１次の項
よりも一次高い２ｎ次の項と、の１組毎に組み合わせて
保持し、１クロックが入力される毎に１組の項を出力用
フィードバックシフトレジスタ４１の各段に出力する入
力用シフトレジスタ４３と、を備える。
クロック数を減少させることにより、高速な演算処理を
可能とする有限体上の乗算回路を提供する。 【解決手段】 多項式基底を用いて表現される有限体上
の２つの元の乗算結果の２ｎ−１次を保持する各段を接
続してなる第１の列と、乗算結果の２ｎ次を保持する各
段を接続してなる第２の列と、からなり、第１及び第２
の列を並列に動作させるｍ段の出力用フィードバックシ
フトレジスタ４１と、２つの元中の一方の元を保持し、
該元を、第１の列中の段と前記第２の列中の段と、に入
力させるｍ段の入力用記憶装置４２と、２つの元中の他
方の元を、該元内の２ｎ−１次の項と、２ｎ−１次の項
よりも一次高い２ｎ次の項と、の１組毎に組み合わせて
保持し、１クロックが入力される毎に１組の項を出力用
フィードバックシフトレジスタ４１の各段に出力する入
力用シフトレジスタ４３と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、有限体上の２元を
乗算する演算回路に関し、特に、楕円曲線上の離散対数
問題に基づく暗号等の情報の暗号技術で必要となる有限
体上の乗算回路に関する。
乗算する演算回路に関し、特に、楕円曲線上の離散対数
問題に基づく暗号等の情報の暗号技術で必要となる有限
体上の乗算回路に関する。
【０００２】
【従来の技術】情報セキュリティ分野における次世代の
公開暗号方式として、楕円曲線暗号が期待されている。
この暗号系は、楕円曲線上の離散対数問題が、演算量の
観点から困難であるという予測に基づいている。図２に
楕円Elgamal暗号を利用した暗号化システムの構成例を
示し、図３に楕円Elgamal暗号を利用した復号化システ
ムの構成例を示す。図２において、暗号化システム１０
は、写像部１１、暗号部１２、楕円上点演算部１３及び
有限体演算部１４で構成される。写像部１１は、入力さ
れた平文を楕円曲線上の点に写像する。暗号部１２は、
写像部１１で求められた点を楕円曲線上の点に写像す
る。暗号部１２は、写像部１１で求められた点を後述す
る楕円上点演算部１３を用いて暗号化する。楕円上点演
算部１３は、楕円曲線上の点の加算あるいは減算などの
演算を行う。有限体演算部１４は、写像部１１および楕
円上点演算部１３からの要求に応じて、有限体上の加
算、乗算、二乗演算などを行い、その結果を返す。図３
において、復号化システム２０は、写像部２１、復号部
２２、楕円上点演算部２３及び有限体演算部２４で構成
される。写像部２１は、入力された暗号文を楕円曲線上
の点に写像する。復号部２２は、写像部２１で求められ
た点を楕円曲線上点演算部２３を用いて復号化する。楕
円上点演算部２３及び有限体演算部２４は、上記暗号化
システム１０における楕円上点演算部１３及び有限体演
算部１４と同様の機能を有している。このように、楕円
曲線暗号を利用したシステムにおいては、有限体演算を
実行する回路が必要となり、その処理能力がシステム全
体の性能を左右する。ここで、有限体ＧＦ（２m）と
は、２ｍ個の元を持つ集合であり、その元は多項式基底
（１、ｘ、ｘ2、・・・、ｘm-2、ｘm-1）を用いて次の
ように表現することができる。 ａ＝ａm-1ｘm-1＋ａm-2ｘm-2＋・・・＋ａ1ｘ＋ａ0 ＧＦ（２m）上の２元ａ、ｂ、 ａ＝ａm-1ｘm-1＋ａm-2ｘm-2＋・・・＋ａ1ｘ＋ａ0 ｂ＝ｂm-1ｘm-1＋ｂm-2ｘm-2＋・・・＋ｂ1ｘ＋ｂ0 の乗算結果を ｄ＝ｄ2m-2ｘ2m-2＋ｄ2m-3ｘ2m-3＋・・・＋ｄ1ｘ＋ｄ0 とすると、多項式基底表現では、これを生成多項式、 ｆ＝ｘm＋ｆm-1ｘm-1＋ｆm-2ｘm-2＋・・・＋ｆ1ｘ＋ｆ
0 で除算した剰余、 ｃ＝ｃm-1ｘm-1＋ｃm-2ｘm-2＋・・・＋ｃ1ｘ＋ｃ0 をｃ＝ａｂの結果とする。従来から有限体ＧＦ（２m）
上の演算回路は、 ａｂ＝（・・・（ｂm-1ａｘ＋ｂm-2ａ）ｘ＋ｂm-3ａ）
ｘ＋・・・＋ｂ2ａ）ｘ＋ｂ0ａ を回路上に展開し、除算器（剰余を求める演算器）と組
み合わせることによって、構成したものが採用されてい
る。
公開暗号方式として、楕円曲線暗号が期待されている。
この暗号系は、楕円曲線上の離散対数問題が、演算量の
観点から困難であるという予測に基づいている。図２に
楕円Elgamal暗号を利用した暗号化システムの構成例を
示し、図３に楕円Elgamal暗号を利用した復号化システ
ムの構成例を示す。図２において、暗号化システム１０
は、写像部１１、暗号部１２、楕円上点演算部１３及び
有限体演算部１４で構成される。写像部１１は、入力さ
れた平文を楕円曲線上の点に写像する。暗号部１２は、
写像部１１で求められた点を楕円曲線上の点に写像す
る。暗号部１２は、写像部１１で求められた点を後述す
る楕円上点演算部１３を用いて暗号化する。楕円上点演
算部１３は、楕円曲線上の点の加算あるいは減算などの
演算を行う。有限体演算部１４は、写像部１１および楕
円上点演算部１３からの要求に応じて、有限体上の加
算、乗算、二乗演算などを行い、その結果を返す。図３
において、復号化システム２０は、写像部２１、復号部
２２、楕円上点演算部２３及び有限体演算部２４で構成
される。写像部２１は、入力された暗号文を楕円曲線上
の点に写像する。復号部２２は、写像部２１で求められ
た点を楕円曲線上点演算部２３を用いて復号化する。楕
円上点演算部２３及び有限体演算部２４は、上記暗号化
システム１０における楕円上点演算部１３及び有限体演
算部１４と同様の機能を有している。このように、楕円
曲線暗号を利用したシステムにおいては、有限体演算を
実行する回路が必要となり、その処理能力がシステム全
体の性能を左右する。ここで、有限体ＧＦ（２m）と
は、２ｍ個の元を持つ集合であり、その元は多項式基底
（１、ｘ、ｘ2、・・・、ｘm-2、ｘm-1）を用いて次の
ように表現することができる。 ａ＝ａm-1ｘm-1＋ａm-2ｘm-2＋・・・＋ａ1ｘ＋ａ0 ＧＦ（２m）上の２元ａ、ｂ、 ａ＝ａm-1ｘm-1＋ａm-2ｘm-2＋・・・＋ａ1ｘ＋ａ0 ｂ＝ｂm-1ｘm-1＋ｂm-2ｘm-2＋・・・＋ｂ1ｘ＋ｂ0 の乗算結果を ｄ＝ｄ2m-2ｘ2m-2＋ｄ2m-3ｘ2m-3＋・・・＋ｄ1ｘ＋ｄ0 とすると、多項式基底表現では、これを生成多項式、 ｆ＝ｘm＋ｆm-1ｘm-1＋ｆm-2ｘm-2＋・・・＋ｆ1ｘ＋ｆ
0 で除算した剰余、 ｃ＝ｃm-1ｘm-1＋ｃm-2ｘm-2＋・・・＋ｃ1ｘ＋ｃ0 をｃ＝ａｂの結果とする。従来から有限体ＧＦ（２m）
上の演算回路は、 ａｂ＝（・・・（ｂm-1ａｘ＋ｂm-2ａ）ｘ＋ｂm-3ａ）
ｘ＋・・・＋ｂ2ａ）ｘ＋ｂ0ａ を回路上に展開し、除算器（剰余を求める演算器）と組
み合わせることによって、構成したものが採用されてい
る。
【０００３】図４は、従来の有限体上の乗算回路の回路
構成例を示している。図４の乗算回路３０は、多項式基
底をもちいて表現された一方の元ａを保持するフリップ
フロップあるいはメモリ等の入力用記憶装置３１（ａ0
〜ａm-1）、他方の元ｂを保持する直列レジスタ（以
下、入力用シフトレジスタ３２：ｂ0〜ｂm -1）およびｍ
段のＤフリップフロップ（Ｄ0〜Ｄm-1）で構成される出
力用フィードバックシフトレジスタ３３を備える。乗算
回路３０における演算処理は、入力用記憶装置３１に元
ａを固定し、乗算回路３０に入力するクロックに同期し
て入力用シフトレジスタ３２の元ｂをシフトしながら出
力用フィードバックシフトレジスタ３３に対して出力す
ることにより行われる。ｍ個のクロックが乗算回路３０
に入力されて出力用フィードバックシフトレジスタ３３
がｍ回シフトした時点で、各Ｄフリップフロップには、
ａｘｂの演算結果が出力される。図４の有限体上の乗算
回路３０の更に具体的な回路構成例を図５に示す。ま
た、有限体上の元を多項式基底により表現する場合の次
数ｍは５以内に抑える必要があるので、図４の回路の段
数ｍ（＝多項式の次数ｍ）は５とする。
構成例を示している。図４の乗算回路３０は、多項式基
底をもちいて表現された一方の元ａを保持するフリップ
フロップあるいはメモリ等の入力用記憶装置３１（ａ0
〜ａm-1）、他方の元ｂを保持する直列レジスタ（以
下、入力用シフトレジスタ３２：ｂ0〜ｂm -1）およびｍ
段のＤフリップフロップ（Ｄ0〜Ｄm-1）で構成される出
力用フィードバックシフトレジスタ３３を備える。乗算
回路３０における演算処理は、入力用記憶装置３１に元
ａを固定し、乗算回路３０に入力するクロックに同期し
て入力用シフトレジスタ３２の元ｂをシフトしながら出
力用フィードバックシフトレジスタ３３に対して出力す
ることにより行われる。ｍ個のクロックが乗算回路３０
に入力されて出力用フィードバックシフトレジスタ３３
がｍ回シフトした時点で、各Ｄフリップフロップには、
ａｘｂの演算結果が出力される。図４の有限体上の乗算
回路３０の更に具体的な回路構成例を図５に示す。ま
た、有限体上の元を多項式基底により表現する場合の次
数ｍは５以内に抑える必要があるので、図４の回路の段
数ｍ（＝多項式の次数ｍ）は５とする。
【０００４】図５は、生成多項式ｆがｆ＝ｘ6＋ｘ5＋ｘ
2＋ｘ＋１である場合の乗算回路４０を示している。乗
算回路４０は、６段の入力用記憶素子を有して元ａの多
項式中の各項の係数となるａ0〜ａ5を各々の段に格納す
る入力用記憶装置３１、６段のシフトレジスタを有して
元ｂの多項式中の各項の係数となるｂ0〜ｂ5を各々の段
に格納する入力用シフトレジスタ３２、６段のシフトレ
ジスタを有して出力値Ｄ０〜Ｄ５を各々の段にて生成す
る出力用フィードバックシフトレジスタ３３、Ｄ０〜Ｄ
５の各段のシフトレジスタに入力する信号を各々生成す
る排他的論理和素子ＸＯＲ０〜ＸＯＲ５と、排他的論理
和素子ＸＯＲ０〜ＸＯＲ５の格段に入力する信号を各々
生成する論理積素子ＡＮＤ０〜ＡＮＤ５とを備える。係
数ａ0〜ａ5は固定値であり、クロック毎の変化は無い。
入力用シフトレジスタ３２中の各段に格納される係数ｂ
0〜ｂ5は、１クロック毎に順にｂ5、ｂ4、ｂ 3、ｂ2、ｂ
1、ｂ0と変化する。係数ａ0〜ａ5および係数ｂ0〜ｂ5の
論理積素子ＡＮＤ０〜ＡＮＤ５の出力は、排他的論理和
素子ＸＯＲ０〜ＸＯＲ５に入力する。ここで、生成多項
式ｆがｆ＝ｘ6＋ｘ5＋ｘ2＋ｘ＋１であることから、ｘ6
＝ｘ 5＋ｘ2＋ｘ＋１となるので、出力値がＤ５のシフト
レジスタの出力は、出力値がＤ５、Ｄ２、Ｄ１、Ｄ０の
シフトレジスタに入力するための各排他的論理和素子Ｘ
ＯＲ５、ＸＯＲ２、ＸＯＲ１、ＸＯＲ０に入力する。図
５の乗算回路４０は、１クロック毎にｘを乗算する構成
であるので、６次の多項式を用いて表現された２つの元
を乗算するためには６クロックが必要となる。
2＋ｘ＋１である場合の乗算回路４０を示している。乗
算回路４０は、６段の入力用記憶素子を有して元ａの多
項式中の各項の係数となるａ0〜ａ5を各々の段に格納す
る入力用記憶装置３１、６段のシフトレジスタを有して
元ｂの多項式中の各項の係数となるｂ0〜ｂ5を各々の段
に格納する入力用シフトレジスタ３２、６段のシフトレ
ジスタを有して出力値Ｄ０〜Ｄ５を各々の段にて生成す
る出力用フィードバックシフトレジスタ３３、Ｄ０〜Ｄ
５の各段のシフトレジスタに入力する信号を各々生成す
る排他的論理和素子ＸＯＲ０〜ＸＯＲ５と、排他的論理
和素子ＸＯＲ０〜ＸＯＲ５の格段に入力する信号を各々
生成する論理積素子ＡＮＤ０〜ＡＮＤ５とを備える。係
数ａ0〜ａ5は固定値であり、クロック毎の変化は無い。
入力用シフトレジスタ３２中の各段に格納される係数ｂ
0〜ｂ5は、１クロック毎に順にｂ5、ｂ4、ｂ 3、ｂ2、ｂ
1、ｂ0と変化する。係数ａ0〜ａ5および係数ｂ0〜ｂ5の
論理積素子ＡＮＤ０〜ＡＮＤ５の出力は、排他的論理和
素子ＸＯＲ０〜ＸＯＲ５に入力する。ここで、生成多項
式ｆがｆ＝ｘ6＋ｘ5＋ｘ2＋ｘ＋１であることから、ｘ6
＝ｘ 5＋ｘ2＋ｘ＋１となるので、出力値がＤ５のシフト
レジスタの出力は、出力値がＤ５、Ｄ２、Ｄ１、Ｄ０の
シフトレジスタに入力するための各排他的論理和素子Ｘ
ＯＲ５、ＸＯＲ２、ＸＯＲ１、ＸＯＲ０に入力する。図
５の乗算回路４０は、１クロック毎にｘを乗算する構成
であるので、６次の多項式を用いて表現された２つの元
を乗算するためには６クロックが必要となる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来の乗算回路４０では、ｍ次の多項式を用いて表現
された２つの元を乗算するにはｍクロックが必要とな
る。上記した楕円曲線上の離散対数問題に基づく暗号等
では、演算量が非常に多くなり、例えば、図２の暗号化
システム１０の楕円上点演算部１３において、１０００
回の加算が行われる場合を考えると、有限体演算部１４
では、一方の元として同じ値を用いて、１万回以上もの
多数回の乗算処理を連続して実行しなければならないと
いう問題があった。本発明は、上述した如き従来の問題
を解決するためになされたものであって、有限体上の乗
算において、演算に必要となるクロック数を減少させる
ことにより、高速な演算処理を可能とする有限体上の乗
算回路を提供することを目的とする。
た従来の乗算回路４０では、ｍ次の多項式を用いて表現
された２つの元を乗算するにはｍクロックが必要とな
る。上記した楕円曲線上の離散対数問題に基づく暗号等
では、演算量が非常に多くなり、例えば、図２の暗号化
システム１０の楕円上点演算部１３において、１０００
回の加算が行われる場合を考えると、有限体演算部１４
では、一方の元として同じ値を用いて、１万回以上もの
多数回の乗算処理を連続して実行しなければならないと
いう問題があった。本発明は、上述した如き従来の問題
を解決するためになされたものであって、有限体上の乗
算において、演算に必要となるクロック数を減少させる
ことにより、高速な演算処理を可能とする有限体上の乗
算回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述の目的を達成するた
め、請求項１の本発明の有限体上の乗算回路は、多項式
基底を用いて表現される有限体上の２つの元の乗算結果
の２ｎ−１次を保持する各段を接続してなる第１の列
と、前記乗算結果の２ｎ次を保持する各段を接続してな
る第２の列と、からなり、前記第１及び第２の列を並列
に動作させるｍ段の出力用フィードバックシフトレジス
タと、前記２つの元中の一方の元を保持し、該元を、前
記第１の列中の段と前記第２の列中の段と、に入力させ
るｍ段の入力用記憶装置と、前記２つの元中の他方の元
を、該元内の２ｎ−１次の項と、前記２ｎ−１次の項よ
りも一次高い２ｎ次の項と、の１組毎に組み合わせて保
持し、１クロックが入力される毎に前記１組の項を前記
出力用フィードバックシフトレジスタの各段に出力する
入力用シフトレジスタと、を備えることを特徴とする。
請求項２の本発明の有限体上の乗算回路は、多項式基底
を用いて表現される有限体上の２つの元の乗算結果の３
ｎ−１次を保持する各段を接続してなる第１の列と、前
記乗算結果の３ｎ−２次を保持する各段を接続してなる
第２の列と、前記乗算結果の３ｎ次を保持する各段を接
続してなる第３の列と、からなり、前記第１乃至第３の
列を並列に動作させるｍ段の出力用フィードバックシフ
トレジスタと、前記２つの元中の一方の元を保持し、該
元を、前記第１の列中の段と、前記第２の列中の段と、
前記第３の列中の段と、に入力させるｍ段の入力用記憶
装置と、前記２つの元中の他方の元を、該元内の３ｎ−
２次の項と、前記３ｎ−２次の項よりも一次高い３ｎ−
１次の項と、前記３ｎ−１次の項よりも一次高い３ｎ次
の項と、の１組毎に組み合わせて保持し、１クロックが
入力される毎に前記１組の項を前記出力用フィードバッ
クシフトレジスタの各段に出力する入力用シフトレジス
タと、を備えることを特徴とする。
め、請求項１の本発明の有限体上の乗算回路は、多項式
基底を用いて表現される有限体上の２つの元の乗算結果
の２ｎ−１次を保持する各段を接続してなる第１の列
と、前記乗算結果の２ｎ次を保持する各段を接続してな
る第２の列と、からなり、前記第１及び第２の列を並列
に動作させるｍ段の出力用フィードバックシフトレジス
タと、前記２つの元中の一方の元を保持し、該元を、前
記第１の列中の段と前記第２の列中の段と、に入力させ
るｍ段の入力用記憶装置と、前記２つの元中の他方の元
を、該元内の２ｎ−１次の項と、前記２ｎ−１次の項よ
りも一次高い２ｎ次の項と、の１組毎に組み合わせて保
持し、１クロックが入力される毎に前記１組の項を前記
出力用フィードバックシフトレジスタの各段に出力する
入力用シフトレジスタと、を備えることを特徴とする。
請求項２の本発明の有限体上の乗算回路は、多項式基底
を用いて表現される有限体上の２つの元の乗算結果の３
ｎ−１次を保持する各段を接続してなる第１の列と、前
記乗算結果の３ｎ−２次を保持する各段を接続してなる
第２の列と、前記乗算結果の３ｎ次を保持する各段を接
続してなる第３の列と、からなり、前記第１乃至第３の
列を並列に動作させるｍ段の出力用フィードバックシフ
トレジスタと、前記２つの元中の一方の元を保持し、該
元を、前記第１の列中の段と、前記第２の列中の段と、
前記第３の列中の段と、に入力させるｍ段の入力用記憶
装置と、前記２つの元中の他方の元を、該元内の３ｎ−
２次の項と、前記３ｎ−２次の項よりも一次高い３ｎ−
１次の項と、前記３ｎ−１次の項よりも一次高い３ｎ次
の項と、の１組毎に組み合わせて保持し、１クロックが
入力される毎に前記１組の項を前記出力用フィードバッ
クシフトレジスタの各段に出力する入力用シフトレジス
タと、を備えることを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明を図示した実施形態
に基づいて説明する。図１は、本発明の一実施形態の有
限体上の乗算回路を示す図である。尚、図１において、
図４及び図５に示した従来の有限体上の乗算回路と同じ
機能の部分については同じ符号を付し、重複する説明を
省略する。図１に示す様に、本実施形態の乗算回路５０
は、多項式基底を用いて表現される有限体上の２つの元
の乗算結果の各次を保持する６個のＤフリップフロツプ
Ｄ０〜Ｄ６で構成された６段の出力用フイードバックシ
フトレジスタ４１と、該出力用フイードバックシフトレ
ジスタ４１中の各ＤフリップフロツプＤ０〜Ｄ６の入力
側に配置され、２〜５信号の入力を受けてＥＸＯＲの１
信号を出力する排他的論理和（ＥＸＯＲ）回路であるＸ
ＯＲ０〜ＸＯＲ５、及び、フリップフロップＤ４の出力
側に配置されたＥＸＯＲ回路であるＸＯＲ６と、ＸＯＲ
０〜ＸＯＲ６に入力させる固定値の信号（２つの元中の
一方の元）を保持する６段のフリップフロップあるいは
メモリである入力用記憶素子４２と、ＸＯＲ０〜ＸＯＲ
６に入力させる１クロック毎にシフトする信号（２つの
元中の他方の元）を保持する６段のシフトレジスタであ
る入力用シフトレジスタ４３と、入力用記憶素子４２か
ら各ＸＯＲ０〜ＸＯＲ６に入力する信号と入力用シフト
レジスタ４３から各ＸＯＲ０〜ＸＯＲ６に入力する信号
との論理積を演算して出力する論理積回路であるＡＮＤ
０〜ＡＮＤ６（ＡＮＤ０、ＡＮＤ１ａ、ＡＮＤ１ｂ、Ａ
ＮＤ２ａ、ＡＮＤ２ｂ、ＡＮＤ３ａ、ＡＮＤ３ｂ、ＡＮ
Ｄ４ａ、ＡＮＤ４ｂ、ＡＮＤ５ａ、ＡＮＤ５ｂ、およ
び、ＡＮＤ６）と、から構成される。
に基づいて説明する。図１は、本発明の一実施形態の有
限体上の乗算回路を示す図である。尚、図１において、
図４及び図５に示した従来の有限体上の乗算回路と同じ
機能の部分については同じ符号を付し、重複する説明を
省略する。図１に示す様に、本実施形態の乗算回路５０
は、多項式基底を用いて表現される有限体上の２つの元
の乗算結果の各次を保持する６個のＤフリップフロツプ
Ｄ０〜Ｄ６で構成された６段の出力用フイードバックシ
フトレジスタ４１と、該出力用フイードバックシフトレ
ジスタ４１中の各ＤフリップフロツプＤ０〜Ｄ６の入力
側に配置され、２〜５信号の入力を受けてＥＸＯＲの１
信号を出力する排他的論理和（ＥＸＯＲ）回路であるＸ
ＯＲ０〜ＸＯＲ５、及び、フリップフロップＤ４の出力
側に配置されたＥＸＯＲ回路であるＸＯＲ６と、ＸＯＲ
０〜ＸＯＲ６に入力させる固定値の信号（２つの元中の
一方の元）を保持する６段のフリップフロップあるいは
メモリである入力用記憶素子４２と、ＸＯＲ０〜ＸＯＲ
６に入力させる１クロック毎にシフトする信号（２つの
元中の他方の元）を保持する６段のシフトレジスタであ
る入力用シフトレジスタ４３と、入力用記憶素子４２か
ら各ＸＯＲ０〜ＸＯＲ６に入力する信号と入力用シフト
レジスタ４３から各ＸＯＲ０〜ＸＯＲ６に入力する信号
との論理積を演算して出力する論理積回路であるＡＮＤ
０〜ＡＮＤ６（ＡＮＤ０、ＡＮＤ１ａ、ＡＮＤ１ｂ、Ａ
ＮＤ２ａ、ＡＮＤ２ｂ、ＡＮＤ３ａ、ＡＮＤ３ｂ、ＡＮ
Ｄ４ａ、ＡＮＤ４ｂ、ＡＮＤ５ａ、ＡＮＤ５ｂ、およ
び、ＡＮＤ６）と、から構成される。
【０００８】出力用フイードバックシフトレジスタ４１
の各段は、第１の列と第２の列との２列に構成される。
第１の列は、多項式基底を用いて表現される有限体上の
２つの元の乗算結果の２ｎ−１次を保持する各段を直列
に接続してなり、第２の列は、多項式基底を用いて表現
される有限体上の２つの元の乗算結果の２ｎ次を保持す
る各段を直列に接続してなる。すなわち、図１の有限体
上の２つの元の乗算結果の２次、４次、６次を保持する
各段（ＤフリップフロツプＤ１、Ｄ３、Ｄ５）を直列に
接続する列が第２の列であり、有限体上の２つの元の乗
算結果の３次、５次、７次を保持する各段（Ｄフリップ
フロツプＤ０、Ｄ２、Ｄ４）を直列に接続する列が第１
の列である。第１及び第２の両列は、同一クロックによ
り入力信号（２つの元）が並行に入力されることによ
り、並列動作する。また、各列毎の最終段の乗算結果
は、該乗算結果を生成多項式にて除算した剰余の各項に
相当する段にフィードバックされる。入力用記憶素子４
２の各段には、２つの元中の一方の元中の次数毎の係数
部分が固定値として格納される。固定値は、出力用フイ
ードバックシフトレジスタ４１中の、前記一方の元中の
次数と同じ次数の段、及び、該段よりも１次高位側の段
に向けて出力される。入力用シフトレジスタ４３の各段
は、２つの元中の他方の元（前記一方の元とは異なる
元）を、該元内の２ｎ−１次の項と、前記２ｎ−１次の
項よりも一次高い２ｎ次の項と、の１組毎に組み合わせ
て保持する。１クロックが入力される毎に保持された中
から１組の元を出力用フィードバックシフトレジスタ４
１の各段（ＤフリップフロツプＤ０〜Ｄ６）に出力す
る。
の各段は、第１の列と第２の列との２列に構成される。
第１の列は、多項式基底を用いて表現される有限体上の
２つの元の乗算結果の２ｎ−１次を保持する各段を直列
に接続してなり、第２の列は、多項式基底を用いて表現
される有限体上の２つの元の乗算結果の２ｎ次を保持す
る各段を直列に接続してなる。すなわち、図１の有限体
上の２つの元の乗算結果の２次、４次、６次を保持する
各段（ＤフリップフロツプＤ１、Ｄ３、Ｄ５）を直列に
接続する列が第２の列であり、有限体上の２つの元の乗
算結果の３次、５次、７次を保持する各段（Ｄフリップ
フロツプＤ０、Ｄ２、Ｄ４）を直列に接続する列が第１
の列である。第１及び第２の両列は、同一クロックによ
り入力信号（２つの元）が並行に入力されることによ
り、並列動作する。また、各列毎の最終段の乗算結果
は、該乗算結果を生成多項式にて除算した剰余の各項に
相当する段にフィードバックされる。入力用記憶素子４
２の各段には、２つの元中の一方の元中の次数毎の係数
部分が固定値として格納される。固定値は、出力用フイ
ードバックシフトレジスタ４１中の、前記一方の元中の
次数と同じ次数の段、及び、該段よりも１次高位側の段
に向けて出力される。入力用シフトレジスタ４３の各段
は、２つの元中の他方の元（前記一方の元とは異なる
元）を、該元内の２ｎ−１次の項と、前記２ｎ−１次の
項よりも一次高い２ｎ次の項と、の１組毎に組み合わせ
て保持する。１クロックが入力される毎に保持された中
から１組の元を出力用フィードバックシフトレジスタ４
１の各段（ＤフリップフロツプＤ０〜Ｄ６）に出力す
る。
【０００９】排他的論理和回路であるＸＯＲ０〜ＸＯＲ
６は、出力用フィードバックシフトレジスタ４１の各段
に向けて、２〜５信号（各段により異なる）の入力を受
けてＥＸＯＲの１信号を出力する。具体的には、Ｄフリ
ップフロツプＤ０にＥＸＯＲ信号を出力するＸＯＲ０
は、ＡＮＤ０からの信号と、出力用フィードバックシフ
トレジスタ４１の第１の列のフィードバック信号と、出
力用フィードバックシフトレジスタ４１の第２の列のフ
ィードバック信号との３信号が入力され、排他的論理和
演算を実行して結果を出力する。ＤフリップフロツプＤ
１にＥＸＯＲ信号を出力するＸＯＲ１は、ＡＮＤ１ａか
らの信号と、ＡＮＤ１ｂからの信号と、出力用フィード
バックシフトレジスタ４１の第２の列のフィードバック
信号との３信号が入力され、排他的論理和演算を実行し
て結果を出力する。ＤフリップフロツプＤ２にＥＸＯＲ
信号を出力するＸＯＲ２は、ＡＮＤ２ａからの信号と、
ＡＮＤ２ｂからの信号と、出力用フィードバックシフト
レジスタ４１の第２の列のフィードバック信号と、Ｄフ
リップフロツプＤ０の出力信号との４信号が入力され、
排他的論理和演算を実行して結果を出力する。Ｄフリッ
プフロツプＤ３にＥＸＯＲ信号を出力するＸＯＲ３は、
ＡＮＤ３ａからの信号と、ＡＮＤ３ｂからの信号と、出
力用フィードバックシフトレジスタ４１の第１の列のフ
ィードバック信号と、ＤフリップフロツプＤ１の出力信
号との４信号が入力され、排他的論理和演算を実行して
結果を出力する。ＤフリップフロツプＤ４にＥＸＯＲ信
号を出力するＸＯＲ４は、ＡＮＤ４ａからの信号と、Ａ
ＮＤ４ｂからの信号と、ＤフリップフロツプＤ１の出力
信号との３信号が入力され、排他的論理和演算を実行し
て結果を出力する。ＤフリップフロツプＤ５にＥＸＯＲ
信号を出力するＸＯＲ５は、ＡＮＤ５ａからの信号と、
ＡＮＤ５ｂからの信号と、出力用フィードバックシフト
レジスタ４１の第１の列のフィードバック信号と、出力
用フィードバックシフトレジスタ４１の第２の列のフィ
ードバック信号と、ＤフリップフロツプＤ３の出力信号
との５信号が入力され、排他的論理和演算を実行して結
果を出力する。ＤフリップフロツプＤ４の出力信号をフ
ィードバック回路に出力するＸＯＲ６は、乗算結果の６
次（ｘ6）の係数となるＡＮＤ６からの信号と、Ｄフリ
ップフロツプＤ４の出力信号と２信号が入力され、排他
的論理和演算を実行して結果を出力する。従って、出力
用フィードバックシフトレジスタ４１の第１の列のフィ
ードバック信号（ＤフリップフロツプＤ５の出力信号）
はＸＯＲ０、ＸＯＲ３、ＸＯＲ５に入力し、出力用フィ
ードバックシフトレジスタ４１の第２の列のフィードバ
ック信号（ＸＯＲ６の出力信号）は、ＸＯＲ０、ＸＯＲ
１、ＸＯＲ２、ＸＯＲ５に入力する。
６は、出力用フィードバックシフトレジスタ４１の各段
に向けて、２〜５信号（各段により異なる）の入力を受
けてＥＸＯＲの１信号を出力する。具体的には、Ｄフリ
ップフロツプＤ０にＥＸＯＲ信号を出力するＸＯＲ０
は、ＡＮＤ０からの信号と、出力用フィードバックシフ
トレジスタ４１の第１の列のフィードバック信号と、出
力用フィードバックシフトレジスタ４１の第２の列のフ
ィードバック信号との３信号が入力され、排他的論理和
演算を実行して結果を出力する。ＤフリップフロツプＤ
１にＥＸＯＲ信号を出力するＸＯＲ１は、ＡＮＤ１ａか
らの信号と、ＡＮＤ１ｂからの信号と、出力用フィード
バックシフトレジスタ４１の第２の列のフィードバック
信号との３信号が入力され、排他的論理和演算を実行し
て結果を出力する。ＤフリップフロツプＤ２にＥＸＯＲ
信号を出力するＸＯＲ２は、ＡＮＤ２ａからの信号と、
ＡＮＤ２ｂからの信号と、出力用フィードバックシフト
レジスタ４１の第２の列のフィードバック信号と、Ｄフ
リップフロツプＤ０の出力信号との４信号が入力され、
排他的論理和演算を実行して結果を出力する。Ｄフリッ
プフロツプＤ３にＥＸＯＲ信号を出力するＸＯＲ３は、
ＡＮＤ３ａからの信号と、ＡＮＤ３ｂからの信号と、出
力用フィードバックシフトレジスタ４１の第１の列のフ
ィードバック信号と、ＤフリップフロツプＤ１の出力信
号との４信号が入力され、排他的論理和演算を実行して
結果を出力する。ＤフリップフロツプＤ４にＥＸＯＲ信
号を出力するＸＯＲ４は、ＡＮＤ４ａからの信号と、Ａ
ＮＤ４ｂからの信号と、ＤフリップフロツプＤ１の出力
信号との３信号が入力され、排他的論理和演算を実行し
て結果を出力する。ＤフリップフロツプＤ５にＥＸＯＲ
信号を出力するＸＯＲ５は、ＡＮＤ５ａからの信号と、
ＡＮＤ５ｂからの信号と、出力用フィードバックシフト
レジスタ４１の第１の列のフィードバック信号と、出力
用フィードバックシフトレジスタ４１の第２の列のフィ
ードバック信号と、ＤフリップフロツプＤ３の出力信号
との５信号が入力され、排他的論理和演算を実行して結
果を出力する。ＤフリップフロツプＤ４の出力信号をフ
ィードバック回路に出力するＸＯＲ６は、乗算結果の６
次（ｘ6）の係数となるＡＮＤ６からの信号と、Ｄフリ
ップフロツプＤ４の出力信号と２信号が入力され、排他
的論理和演算を実行して結果を出力する。従って、出力
用フィードバックシフトレジスタ４１の第１の列のフィ
ードバック信号（ＤフリップフロツプＤ５の出力信号）
はＸＯＲ０、ＸＯＲ３、ＸＯＲ５に入力し、出力用フィ
ードバックシフトレジスタ４１の第２の列のフィードバ
ック信号（ＸＯＲ６の出力信号）は、ＸＯＲ０、ＸＯＲ
１、ＸＯＲ２、ＸＯＲ５に入力する。
【００１０】第１の列のフィードバック信号は、Ｄフリ
ップフロツプＤ５の出力信号であり、７次（ｘ7）の項
の出力となる。ｘ7を生成多項式ｆ＝ｘ6＋ｘ5＋ｘ2＋ｘ
＋１により除した剰余は、ｘ5＋ｘ3＋１となるので、フ
ィードバック信号は５次と３次と０次の排他的論理和演
算ＸＯＲ０、ＸＯＲ３、ＸＯＲ５に送出される。第２の
列のフィードバック信号は、ＸＯＲ６の出力信号であ
り、６次（ｘ6）の項の出力となる。ｘ6を生成多項式ｆ
＝ｘ6＋ｘ5＋ｘ2＋ｘ＋１により除した剰余は、ｘ5＋ｘ
2＋ｘ＋１となるので、フィードバック信号は５次と２
次と１次と０次の排他的論理和演算ＸＯＲ０、ＸＯＲ
１、ＸＯＲ２、ＸＯＲ５に送出される。本実施形態の乗
算回路５０に最初のクロック１が入力すると、入力用シ
フトレジスタ４３からｂ4とｂ5が組み合わさった第１の
組６１が、乗算回路５０の各段に向けて出力される。ｂ
4は、ＡＮＤ０、ＡＮＤ１ｂ、ＡＮＤ２ｂ、ＡＮＤ３
ｂ、ＡＮＤ４ｂ、および、ＡＮＤ５ｂに向けて出力され
る。ｂ5は、ＡＮＤ１ａ、ＡＮＤ２ａ、ＡＮＤ３ａ、Ａ
ＮＤ４ａ、ＡＮＤ５ａ、および、ＡＮＤ６に向けて出力
される。次のクロック２が入力すると、ｂ2とｂ3が組み
合わさった第２の組６２が出力される。出力先は、ｂ2
が前記ｂ4と同じであり、ｂ3が前記ｂ5と同じである。
次のクロック３が入力すると、ｂ0とｂ1が組み合わさっ
た第３の組６３が出力される。出力先は、ｂ0が前記
ｂ4、ｂ2と同じであり、ｂ1が前記ｂ5、ｂ3と同じであ
る。本実施形態では、上記のように構成することによ
り、従来はｘを乗じる度に１クロックが必要であった、
即ち、ｘ０〜ｘ５（０次〜６次）の多項式基底を用いて
表現される有限体上の２つの元の乗算には６クロックが
必要であったものを、半分の３クロックにて乗算を実施
することができる。従って、本実施形態では、有限体上
の乗算において、演算に必要となるクロック数を減少さ
せることにより、高速な演算処理が可能となる。
ップフロツプＤ５の出力信号であり、７次（ｘ7）の項
の出力となる。ｘ7を生成多項式ｆ＝ｘ6＋ｘ5＋ｘ2＋ｘ
＋１により除した剰余は、ｘ5＋ｘ3＋１となるので、フ
ィードバック信号は５次と３次と０次の排他的論理和演
算ＸＯＲ０、ＸＯＲ３、ＸＯＲ５に送出される。第２の
列のフィードバック信号は、ＸＯＲ６の出力信号であ
り、６次（ｘ6）の項の出力となる。ｘ6を生成多項式ｆ
＝ｘ6＋ｘ5＋ｘ2＋ｘ＋１により除した剰余は、ｘ5＋ｘ
2＋ｘ＋１となるので、フィードバック信号は５次と２
次と１次と０次の排他的論理和演算ＸＯＲ０、ＸＯＲ
１、ＸＯＲ２、ＸＯＲ５に送出される。本実施形態の乗
算回路５０に最初のクロック１が入力すると、入力用シ
フトレジスタ４３からｂ4とｂ5が組み合わさった第１の
組６１が、乗算回路５０の各段に向けて出力される。ｂ
4は、ＡＮＤ０、ＡＮＤ１ｂ、ＡＮＤ２ｂ、ＡＮＤ３
ｂ、ＡＮＤ４ｂ、および、ＡＮＤ５ｂに向けて出力され
る。ｂ5は、ＡＮＤ１ａ、ＡＮＤ２ａ、ＡＮＤ３ａ、Ａ
ＮＤ４ａ、ＡＮＤ５ａ、および、ＡＮＤ６に向けて出力
される。次のクロック２が入力すると、ｂ2とｂ3が組み
合わさった第２の組６２が出力される。出力先は、ｂ2
が前記ｂ4と同じであり、ｂ3が前記ｂ5と同じである。
次のクロック３が入力すると、ｂ0とｂ1が組み合わさっ
た第３の組６３が出力される。出力先は、ｂ0が前記
ｂ4、ｂ2と同じであり、ｂ1が前記ｂ5、ｂ3と同じであ
る。本実施形態では、上記のように構成することによ
り、従来はｘを乗じる度に１クロックが必要であった、
即ち、ｘ０〜ｘ５（０次〜６次）の多項式基底を用いて
表現される有限体上の２つの元の乗算には６クロックが
必要であったものを、半分の３クロックにて乗算を実施
することができる。従って、本実施形態では、有限体上
の乗算において、演算に必要となるクロック数を減少さ
せることにより、高速な演算処理が可能となる。
【００１１】また、本発明では、上記実施形態を応用し
て一部を変更することにより、例えば、有限体上の２つ
の元の乗算に必要とされた６クロックを１／３の２クロ
ックにて乗算を実施することができる。そのためには、
上記実施形態の６段の出力用フィードバックシフトレジ
スタ５０を、３列からなるように変更する。具体的に
は、多項式基底を用いて表現される有限体上の２つの元
の乗算結果の３ｎ−１次を保持する各段を接続してなる
第１の列と、前記乗算結果の３ｎ−２次を保持する各段
を接続してなる第２の列と、前記乗算結果の３ｎ次を保
持する各段を接続してなる第３の列と、からなるように
し、第１乃至第３の列を並列に動作させるようにする。
さらに、２つの元中の一方の元を保持する入力用記憶装
置４２から出力用フィードバックシフトレジスタ５０の
各段への入力を、第１の列中の段と、第２の列中の段
と、第３の列中の段と、に入力させるようにする。さら
に、入力用シフトレジスタ４３は、２つの元中の他方の
元を、該元内の３ｎ−２次の項と、前記３ｎ−２次の項
よりも一次高い３ｎ−１次の項と、前記３ｎ−１次の項
よりも一次高い３ｎ次の項と、の１組毎に組み合わせて
保持し、１クロックが入力される毎に１組の項を出力用
フィードバックシフトレジスタ５０の各段に出力するよ
うにする。このように出力用フィードバックシフトレジ
スタ５０を３列に構成することにより、従来は多項式基
底を用いて表現される有限体上の２つの元の乗算には６
クロックが必要であったものを、１／３の２クロックに
て乗算を実施することができる。従って、上記した出力
用フィードバックシフトレジスタ５０を３列とした構成
では、有限体上の乗算において、演算に必要となるクロ
ック数をさらに減少させることができるので、さらに高
速な演算処理が可能となる。また、同様にして、ｍ段の
出力用フィードバックシフトレジスタを３列以上の並列
回路に構成し、２つの元中の一方の元を保持する入力用
記憶装置の入力先を変更し、入力用シフトレジスタに保
持する２つの元中の他方の元の１組の項の組み合わせ内
容を変更することにより、よりクロック数が少なくと
も、有限体上の２つの元の乗算を実施することができ
る。また、本実施形態では、実際の回路素子を用いて回
路を構成したが、一部もしくは全ての回路をソフトウエ
アにより構成しても良いことは言うまでもないことであ
る。
て一部を変更することにより、例えば、有限体上の２つ
の元の乗算に必要とされた６クロックを１／３の２クロ
ックにて乗算を実施することができる。そのためには、
上記実施形態の６段の出力用フィードバックシフトレジ
スタ５０を、３列からなるように変更する。具体的に
は、多項式基底を用いて表現される有限体上の２つの元
の乗算結果の３ｎ−１次を保持する各段を接続してなる
第１の列と、前記乗算結果の３ｎ−２次を保持する各段
を接続してなる第２の列と、前記乗算結果の３ｎ次を保
持する各段を接続してなる第３の列と、からなるように
し、第１乃至第３の列を並列に動作させるようにする。
さらに、２つの元中の一方の元を保持する入力用記憶装
置４２から出力用フィードバックシフトレジスタ５０の
各段への入力を、第１の列中の段と、第２の列中の段
と、第３の列中の段と、に入力させるようにする。さら
に、入力用シフトレジスタ４３は、２つの元中の他方の
元を、該元内の３ｎ−２次の項と、前記３ｎ−２次の項
よりも一次高い３ｎ−１次の項と、前記３ｎ−１次の項
よりも一次高い３ｎ次の項と、の１組毎に組み合わせて
保持し、１クロックが入力される毎に１組の項を出力用
フィードバックシフトレジスタ５０の各段に出力するよ
うにする。このように出力用フィードバックシフトレジ
スタ５０を３列に構成することにより、従来は多項式基
底を用いて表現される有限体上の２つの元の乗算には６
クロックが必要であったものを、１／３の２クロックに
て乗算を実施することができる。従って、上記した出力
用フィードバックシフトレジスタ５０を３列とした構成
では、有限体上の乗算において、演算に必要となるクロ
ック数をさらに減少させることができるので、さらに高
速な演算処理が可能となる。また、同様にして、ｍ段の
出力用フィードバックシフトレジスタを３列以上の並列
回路に構成し、２つの元中の一方の元を保持する入力用
記憶装置の入力先を変更し、入力用シフトレジスタに保
持する２つの元中の他方の元の１組の項の組み合わせ内
容を変更することにより、よりクロック数が少なくと
も、有限体上の２つの元の乗算を実施することができ
る。また、本実施形態では、実際の回路素子を用いて回
路を構成したが、一部もしくは全ての回路をソフトウエ
アにより構成しても良いことは言うまでもないことであ
る。
【００１２】
【発明の効果】上記のように本発明では、有限体上の乗
算回路において、出力用フィードバックシフトレジスタ
を複数列からなる並列回路化することにより、演算に必
要となるクロック数を減少させることができるので、高
速な演算処理が可能となる。
算回路において、出力用フィードバックシフトレジスタ
を複数列からなる並列回路化することにより、演算に必
要となるクロック数を減少させることができるので、高
速な演算処理が可能となる。
【図１】本発明の一実施形態に係る乗算回路を示す図で
ある。
ある。
【図２】楕円Elgamal暗号を利用した暗号化システムの
構成例を示す図である
構成例を示す図である
【図３】楕円Elgamal暗号を利用した復号化システムの
構成例を示す図である
構成例を示す図である
【図４】従来の有限体上の乗算回路の回路構成例を示す
図である。
図である。
【図５】図４の乗算回路の具体例を示す図である。
１０・・・暗号化システム、１１・・・写像部、１２・
・・暗号部、１３・・・楕円上点演算部、１４・・・有
限体演算部、２０・・・復号化システム、２１・・・写
像部、２２・・・復号部、２３・・・楕円上点演算部、
２４・・・有限体演算部、３０、４０、５０・・・乗算
回路、３１、４２・・・入力用記憶装置、３２、４３・
・・入力用シフトレジスタ、３３、４１・・・出力用フ
イードバックシフトレジスタ、ＸＯＲ０〜ＸＯＲ６・・
・排他的論理和（ＥＸＯＲ）回路、ＡＮＤ０〜ＡＮＤ６
・・・論理積回路
・・暗号部、１３・・・楕円上点演算部、１４・・・有
限体演算部、２０・・・復号化システム、２１・・・写
像部、２２・・・復号部、２３・・・楕円上点演算部、
２４・・・有限体演算部、３０、４０、５０・・・乗算
回路、３１、４２・・・入力用記憶装置、３２、４３・
・・入力用シフトレジスタ、３３、４１・・・出力用フ
イードバックシフトレジスタ、ＸＯＲ０〜ＸＯＲ６・・
・排他的論理和（ＥＸＯＲ）回路、ＡＮＤ０〜ＡＮＤ６
・・・論理積回路
Claims (2)
- 【請求項１】 多項式基底を用いて表現される有限体上
の２つの元の乗算結果の２ｎ−１次を保持する各段を接
続してなる第１の列と、前記乗算結果の２ｎ次を保持す
る各段を接続してなる第２の列と、からなり、前記第１
及び第２の列を並列に動作させるｍ段の出力用フィード
バックシフトレジスタと、 前記２つの元中の一方の元を保持し、該元を、前記第１
の列中の段と前記第２の列中の段と、に入力させるｍ段
の入力用記憶装置と、 前記２つの元中の他方の元を、該元内の２ｎ−１次の項
と、前記２ｎ−１次の項よりも一次高い２ｎ次の項と、
の１組毎に組み合わせて保持し、１クロックが入力され
る毎に前記１組の項を前記出力用フィードバックシフト
レジスタの各段に出力する入力用シフトレジスタと、を
備えることを特徴とする有限体上の乗算回路。 - 【請求項２】 多項式基底を用いて表現される有限体上
の２つの元の乗算結果の３ｎ−１次を保持する各段を接
続してなる第１の列と、前記乗算結果の３ｎ−２次を保
持する各段を接続してなる第２の列と、前記乗算結果の
３ｎ次を保持する各段を接続してなる第３の列と、から
なり、前記第１乃至第３の列を並列に動作させるｍ段の
出力用フィードバックシフトレジスタと、 前記２つの元中の一方の元を保持し、該元を、前記第１
の列中の段と、前記第２の列中の段と、前記第３の列中
の段と、に入力させるｍ段の入力用記憶装置と、 前記２つの元中の他方の元を、該元内の３ｎ−２次の項
と、前記３ｎ−２次の項よりも一次高い３ｎ−１次の項
と、前記３ｎ−１次の項よりも一次高い３ｎ次の項と、
の１組毎に組み合わせて保持し、１クロックが入力され
る毎に前記１組の項を前記出力用フィードバックシフト
レジスタの各段に出力する入力用シフトレジスタと、を
備えることを特徴とする有限体上の乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000111197A JP2001296993A (ja) | 2000-04-12 | 2000-04-12 | 有限体上の乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000111197A JP2001296993A (ja) | 2000-04-12 | 2000-04-12 | 有限体上の乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001296993A true JP2001296993A (ja) | 2001-10-26 |
Family
ID=18623574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000111197A Pending JP2001296993A (ja) | 2000-04-12 | 2000-04-12 | 有限体上の乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001296993A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005513532A (ja) * | 2001-12-14 | 2005-05-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | モンゴメリ乗算器のパイプライン型コア |
-
2000
- 2000-04-12 JP JP2000111197A patent/JP2001296993A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005513532A (ja) * | 2001-12-14 | 2005-05-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | モンゴメリ乗算器のパイプライン型コア |
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