JP2001291837A - メモリ・アーキテクチャの実装方法 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路内にメモリを構成する際の柔軟性を
高めることができるメモリの実装方法を提供する。 【解決手段】集積回路のメモリ構成要素は複数の比較的
小さいメモリ・サブアレイとして実装され、これによっ
て設計者が集積回路内にサブアレイを配置する際の柔軟
性を高めることができる。すなわち、小さいメモリ・サ
ブアレイにより、設計者は、このような集積回路の非メ
モリ構成要素の周囲に、集積回路のメモリ構成要素を望
ましい形で容易に配置することができる。また各サブア
レイは、独立したスタンドアロンのメモリ・アレイとし
て実装される。その結果、メモリ・サブアレイは、別の
サブアレイ内の任意の欠陥を有効に修復することができ
る冗長なサブアレイとして実装される。すなわち、集積
回路のメモリ構成要素内に、欠陥サブアレイを交換する
ことができる冗長サブアレイを実装することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、メモリ・
アーキテクチャに関し、より詳細には、チップのダイに
おける構成変化に容易に適応することができる柔軟性の
ある（flexible）メモリ・アーキテクチャの実装に関す
る。

【０００２】

【従来の技術】コンピュータ・システムは、マルチレベ
ル階層のメモリを使用することができるが、その階層
は、比較的高速で高価であるがメモリの容量が限られて
いる最高レベルから、比較的遅くて安価であるがメモリ
の容量が大きな最低レベルまである。この階層構造は、
高速にするためにプロセッサ内に物理的に一体化される
かまたはプロセッサの物理的に近くに搭載される、キャ
ッシュと呼ばれる比較的小さくて高速のメモリを含むこ
とがある。コンピュータ・システムは、個別の命令キャ
ッシュ（Ｉキャッシュ）とデータ・キャッシュ（Ｄキャ
ッシュ）を含むことができる。さらに、コンピュータ・
システムは、複数レベルのキャッシュを使用することが
できる。キャッシュの使用は、一般に、命令レベルでは
コンピュータ・プログラムにトランスペアレントであ
り、したがって、命令セットを変更したり既存のプログ
ラムを変更したりせずにコンピュータ・アーキテクチャ
に追加することができる。

【０００３】図１は、マイクロプロセッサの従来技術の
集積回路（チップ）の設計を示す。図１に示すように、
チップ100の設計は、整数実行用のＡＬＵ、浮動小数点
実行ユニット、下位レベル・キャッシュ（たとえば、１
次キャッシュ）などの構成要素を含むことができ、ＣＰ
Ｕコア40で示される非メモリ・ブロック、ならびに他の
様々な構成要素を含む。したがって本明細書では、非メ
モリ・ブロックは、マイクロプロセッサ・チップのＣＰ
Ｕコア等の、集積回路の非メモリ部分を指すことがあ
る。さらに、そのような非メモリ・ブロックは、ＡＬ
Ｕ、浮動小数点実行ユニット、マイクロプロセッサ・チ
ップの他の非メモリ構成要素等の、いくつかのさらに小
さい非メモリ構成要素を含むことがある。プロセッサ速
度が増大し、プロセッサに高い性能が要求されるように
なるにつれて、プロセッサにより大きなキャッシュを実
装することの重要性が増大している。前述のように、一
般にプロセッサはキャッシュ・メモリにきわめて高速に
アクセスすることができる。したがって、キャッシュに
含まれるデータが多いほど、高速キャッシュにアクセス
することによってプロセッサが実行できる命令は多くな
る。すなわち、一般にプロセッサに実装されるキャッシ
ュが大きいほど、そのようなプロセッサの性能は向上す
る。したがって、一般に従来技術のプロセッサ・チップ
は、大きなキャッシュ構造を実装する。たとえば、図１
に示すように、メモリ・ブロック10、20および30のプロ
セッサ・チップには、高レベルのメモリ（たとえば２次
キャッシュ）が実装される。従来技術の設計では、この
ような付加的なメモリは普通、チップのダイの表面積の
半分（またはそれ以上）を占める。

【０００４】従来技術のメモリ・アーキテクチャ（また
はメモリ構成）において、メモリ・ブロック10、20、30
などのメモリ・ブロックは、一般に比較的大きい長方形
（または正方形）のブロック内に実装される。たとえ
ば、256×256のメモリ・セル、512×512のメモリ・セル
または1024×1024のメモリ・セルを有するメモリ・ブロ
ックが実装される。一般に従来技術のこのようなメモリ
・ブロックは、長方形ブロックであるように制限され
る。一般にブロック10、20および30はそれぞれ、個別の
デコード回路と入出力（Ｉ／Ｏ）回路を有する。たとえ
ば、ブロック10はメモリ・ブロック10全体に利用される
デコード回路12と入出力回路13を有することができる。
すなわち、共通のデコード回路12と入出力回路13は、一
般に、大きいメモリ・ブロック10のために利用される。

【０００５】従来技術の集積回路の設計では、図１のメ
モリ・ブロック10、20、30などの大きい長方形メモリ・
ブロックは、一般に集積回路内に実装されたメモリ全体
のおよそ１０乃至５０パーセントを構成する。したがっ
て、一般に各メモリ・ブロックは、集積回路内に実装さ
れたメモリ全体のうちの比較的大きな割合を占める。ま
た従来技術のメモリ・ブロックは、サイズが比較的大き
く柔軟性の低い形状であるため、一般に従来技術の集積
回路100内には、比較的少ない数のブロックが実装され
る。たとえば、従来技術の設計では、一般に集積回路内
に１０以下のメモリ・ブロックが実装される。さらに、
非メモリ構成要素を含む集積回路に実装されるメモリ・
ブロックは、一般にそのような集積回路内に実装される
大部分の非メモリ構成要素よりもサイズが大きい。たと
えば、マイクロプロセッサ・チップ100において、メモ
リ・ブロック10、20および30は、ＡＬＵ、浮動小数点実
行ユニット等の、ＣＰＵコア40内に含まれる大部分の非
メモリ構成要素よりも大きい。

【０００６】従来技術のメモリ・ブロック10、20および
30は、一般に比較的大きい長方形メモリ・ブロックとし
てのみ実装されるため、チップ100内のこのようなメモ
リ構成の柔軟性は非常に低い。たとえば、チップ100用
のコア40の開発において、図１中に構成要素42として示
す構成要素のサイズを広げる必要があると想定すると、
構成要素42はさらに大きい表面スペースを必要とする。
たとえば、構成要素42を設計する際、その目標性能を達
成するために、図１に示すようにサイズを大きくしなけ
ればならなかったと想定する。図１に示すように、構成
要素42を大きくするには長方形キャッシュ・ブロック10
の境界を侵さなければならない場合がある。大きくなる
構成要素42の周囲にある従来技術によるキャッシュ・ブ
ロック10の設計変更はきわめて困難なので、従来技術の
設計においてはキャッシュ・ブロック10のこのような侵
害はきわめて問題である。たとえば、キャッシュ・ブロ
ック10の左上の角を切り取って、構成要素42の広がる場
所を確保するようにキャッシュ・ブロック10の設計を変
更することはきわめて困難である。したがって、キャッ
シュ・ブロック10のこのような設計変更は、一般にきわ
めて複雑かつ時間がかかり、また、チップの変更した構
成のまわりのキャッシュ・ブロック10を設計する際に大
きなコスト上の障害が現れる。たとえば、従来技術の大
きなアレイは、ドライバとデコードを共用するためにそ
の長方形構造に依存している。

【０００７】チップの構成変更（たとえば、構成要素42
の拡大）に応じるために、そのような従来技術のキャッ
シュ・ブロック10を異なる形状およびサイズに設計し直
すには大きな困難が伴うため、一般に設計者は、チップ
内のメモリ・ブロック全体を移動（すなわち再配置）し
て、そのような構成変更に対応する。したがって、たと
えば、キャッシュ・ブロック10の境界を侵すことになる
構成要素42のサイズ変更に応じて、従来技術のチップ10
0の設計者は、チップ100上の新しい位置にキャッシュ・
ブロック10全体を再配置することを試みる。大きい長方
形キャッシュ・ブロック10をこのように再配置すると、
しばしば、ダイ上に望ましくない大きさの余白（white
space:すなわち、チップの未使用表面スペース）が生ま
れる。さらに、チップ100の表面において、このような
大きい長方形のキャッシュ・ブロックを再配置するのに
十分に大きなスペースのブロックが利用できない場合が
ある。したがって、１つまたは複数の大きい長方形ブロ
ック10、20および30を実装するのに十分な大きさのスペ
ースのブロックが利用できないため、チップ100内に実
装するキャッシュ・メモリの量を少なくしなければなら
ない場合がある。たとえば、メモリ・ブロック10が、非
メモリ構成要素42よりもかなり大きいことがあるため、
拡張される非メモリ構成要素42のまわりのメモリ・ブロ
ック10を望ましい形で（すなわち、チップ100上の余白
が多くならないように）再配置することは困難である。
したがって、従来技術のチップ内のメモリ・ブロックの
構成は、このような従来技術の設計において一般に実装
される大きな長方形ブロックの柔軟性が低いため、非常
に困難で複雑な作業である。すなわち、従来技術の設計
において一般に実装される大きな長方形メモリ・ブロッ
クは、非常に柔軟性が低く、チップの構成の変化に応じ
てメモリ・ブロックを再構成することがきわめて困難に
なる。

【０００８】従来技術のメモリ・アーキテクチャにおい
て、図１のブロック10、20、30のようなメモリ・ブロッ
クは、一般に冗長に実装される。たとえば、各メモリ・
ブロック10、20および30は、それぞれさらに小さいメモ
リ・サブブロックを含む。また、各メモリ・ブロック1
0、20および30は、冗長サブブロック11、21、31などの
冗長サブブロックを含むことができる。メモリ・ブロッ
クの一部分内に欠陥が生じる可能性のあるチップ内のメ
モリ・ブロックの製造において、これは普通に行われ
る。すなわち、メモリ・ブロックの一部分が、データを
適切に記憶および／または検索できないことがある。し
たがって、このようなメモリ・ブロック内には一般に冗
長サブブロックが実装され、チップ内の欠陥メモリ・サ
ブブロックを有効に置き換えるために使用されることが
できる。たとえば、冗長サブブロック11を使用して、大
きなメモリ・ブロック10内の欠陥メモリ・サブブロック
を置き換えることができる。同様に、冗長サブブロック
21と31をそれぞれ利用して、メモリ・ブロック20と30内
の欠陥サブブロックをそれぞれ置き換えることができ
る。

【０００９】各メモリ・サブブロックは、一般に、メモ
リの「列」と呼ばれることがある。しかしながら、この
ようなメモリの「列」は、実際には、メモリ・セルの複
数の列と行を含むことがある。図１に示すように、冗長
サブブロック（または、列）は、一般に、メモリ・ブロ
ック内の欠陥のある列を修復するために利用される。し
たがって、メモリ・ブロックの欠陥のある列から冗長列
にデータを別の経路で送る（reroute）ことによって、
欠陥のある列を修復することができる。しかしながら、
そのような冗長列を実装する一般的な従来技術の設計で
は、メモリ・ブロックの「行」にある欠陥は、冗長列に
よって修復することができないことがある。さらに、冗
長サブブロック（たとえば、冗長列）は、メモリ・ブロ
ックのデコード回路または入出力回路の欠陥を修復する
ことができない。したがって、メモリ・ブロック内に生
じる可能性のある欠陥のいくつかは、従来技術の設計の
冗長サブブロックでは修復することができない。したが
って、従来技術の冗長性実装は、メモリ・ブロックの欠
陥の修復においてほとんど柔軟性がない。

【００１０】

【発明が解決しようとする課題】以上を考慮すると、集
積回路内にメモリを構成する方法に柔軟性を与えるメモ
リ・アーキテクチャが必要である。すなわち、集積回路
の他の構成要素の周囲に集積回路のメモリ構成要素を望
ましい形で容易に構成することのできる十分な柔軟性
を、設計者に提供するメモリ・アーキテクチャが必要で
ある。さらに、集積回路のメモリ構成要素内の欠陥を修
復する際の柔軟性を高めるメモリ・アーキテクチャが必
要である。すなわち、集積回路のメモリ構成要素の冗長
によって、より複数の欠陥を修復可能にするメモリ・ア
ーキテクチャが必要である。

【００１１】

【課題を解決するための手段】以上のおよびその他の目
的、特徴および技術的利点は、複数の比較的小さいメモ
リ・サブアレイとして集積回路のメモリ構成要素を実装
するシステムおよび方法によって達成される。好ましい
実施形態において、集積回路のメモリ構成要素は複数の
比較的小さいメモリ・サブアレイとして実装され、これ
によって設計者が集積回路内にサブアレイを配置する際
の柔軟性を高めることができる。すなわち、小さいメモ
リ・サブアレイにより、設計者は、このような集積回路
の非メモリ構成要素の周囲に集積回路のメモリ構成要素
を望ましい形で容易に配置することができる。したがっ
て、設計者は、集積回路の非メモリ構成要素の周囲にメ
モリ・サブアレイを配置して、非メモリ構成要素がメモ
リ構成要素の境界を侵さないようにすることができる。
さらに、設計者は、集積回路上の余白の量を最小にする
ようにメモリ・サブアレイを配置することができる。代
替的に、設計者は、所望の量の余白が集積回路内に効果
的に位置するようにメモリ・サブアレイを配置して、設
計の初期段階において不確定の寸法を有する集積回路の
部分の周囲にマージンを提供することができる。

【００１２】好ましい実施形態において、集積回路のメ
モリ構成要素は、それぞれ独立した複数のメモリ・サブ
アレイとして実装される。たとえば、好ましい実施形態
において、各メモリ・サブアレイは、命令がアクセスす
る必要のあるメモリ・アドレスをデコードするデコード
回路を含み、また各メモリ・サブアレイは、入出力回路
を含む。したがって、好ましい実施形態において、各メ
モリ・サブアレイは、他のメモリ・サブアレイと物理的
かつ電気的に独立している。

【００１３】好ましい実施形態の１つの実装において、
集積回路に実装された独立のメモリ・サブアレイはそれ
ぞれ、集積回路上に実装された全メモリのおよそ５パー
セント以下を含む。最も好ましくは、集積回路内に実装
された独立のメモリ・サブアレイはそれぞれ、集積回路
上に実装された全メモリのおよそ１パーセントを含む。
好ましい実施形態のもう１つの実装において、集積回路
上の独立したメモリ・サブアレイはそれぞれ、集積回路
上に実装された他の非メモリ構成要素のおおよその平均
サイズよりも大きくない。したがって、好ましい実施形
態において、独立のサブアレイのそれぞれはサイズが比
較的小さいので、集積回路上にメモリを構成する際に大
きな柔軟性が提供される。さらに、好ましい実施形態に
おいて、集積回路のメモリ構成要素は少なくとも２０の
独立のメモリ・サブアレイを含む。より好ましくは、集
積回路のメモリ構成要素は少なくとも３０の独立のメモ
リ・サブアレイを含み、さらに好ましくは、集積回路の
メモリ構成要素は少なくとも５０の独立したサブアレイ
を含む。さらに、最も好ましい実施形態において、集積
回路のメモリ構成要素は約100の独立したサブアレイを
含む。最も好ましい実施形態において、集積回路はプロ
セッサを含みかつ集積回路のメモリ構成要素はプロセッ
サ用のキャッシュを含み、また最も好ましくは、そのよ
うなメモリ構成要素は、プロセッサ用に少なくとも１メ
ガバイト（ＭＢ）のキャッシュ・メモリを含む。

【００１４】前述のように、好ましい実施形態におい
て、集積回路のメモリ構成要素は複数の小さなサブアレ
イとして実装され、これによって、集積回路内のメモリ
構成要素を構成する際に大きな柔軟性が提供される。ま
た前述のように、好ましい実施形態において、各サブア
レイは独立したスタンドアロンのメモリ・アレイとして
実装される。その結果、そのような独立のメモリ・サブ
アレイは、別のサブアレイ内の任意の欠陥を有効に修復
することができる冗長なサブアレイとして実装されるこ
とができる。すなわち、集積回路のメモリ構成要素内
に、（たとえば、欠陥サブアレイから冗長サブアレイに
データを別の経路で送ることによって）欠陥サブアレイ
を交換することができる冗長サブアレイを実装すること
ができる。欠陥サブアレイ全体が冗長サブアレイと交換
可能であるため、好ましい実施形態により、メモリ・サ
ブアレイ内に発見されたすべての欠陥を修復する際に大
きな柔軟性が提供される。

【００１５】本発明の１つの態様の技術的利点は、柔軟
性の高いメモリ・アーキテクチャが提供される点であ
る。したがって、好ましい実施形態のメモリ・アーキテ
クチャにより、設計者は集積回路のメモリ構成要素を構
成する際に大きな柔軟性を手にすることができる。たと
えば、好ましい実施形態のメモリ・アーキテクチャによ
り、設計者は、このような集積回路のメモリ構成要素を
容易に再構成して、集積回路内の構成変更に迅速に応じ
ることができる。本発明の１つの態様のさらなる技術的
利点は、集積回路のメモリ構成要素を最適の形で構成で
きる点である。たとえば、集積回路のメモリ構成要素
を、（たとえば、チップの使用可能な余白の実質上すべ
てにメモリ・サブアレイを配置することによって）集積
回路内の余白の量を最小にするように構成することがで
きる。もう１つの例として、設計段階を通じて望ましい
量の余白が集積回路内に効果的に配置されるように、集
積回路のメモリ構成要素を構成することができる。一般
に、設計者の目標は、設計の最終段階において集積回路
内にある余白の量を最小にすることである。しかしなが
ら、実際の設計段階の全般に渡って頻繁に行われるよう
に、設計段階を通じて、回路内の他の構成要素（たとえ
ばＣＰＵコア）が大きくなったときのマージンとして使
用するために、集積回路内に余白を確保しておくことが
有用な場合がある。しかし、本発明の１つの態様のさら
に他の技術的利点は、集積回路のメモリ構成要素内の欠
陥を修復する際に大きな柔軟性が提供されることであ
る。すなわち、好ましい実施形態において、欠陥サブア
レイ全体を冗長サブアレイで代替できるため、そのよう
な好ましい実施形態により、メモリ・サブアレイ内に発
見された任意の欠陥を修復する際に大きな柔軟性が提供
される。

【００１６】本明細書において開示された概念および特
定の実施形態は、本発明と同じ目的を実装するための他
の構造を修正または設計する基礎として容易に利用する
ことができる。

【００１７】

【発明の実施の形態】図２は、本発明の好ましい実施形
態を利用する例示的なメモリ構成を示す。図に示すよう
に、従来技術の大きいメモリ・ブロックではなく小さい
メモリ・サブアレイが実装されている。すなわち、マイ
クロプロセッサ・チップ200のキャッシュは、大きいメ
モリ・ブロックではなく、サブアレイ210などの複数の
比較的小さいサブアレイとして実装される。最も好まし
い実施形態では、各サブアレイ（たとえばサブアレイ21
0）は約２４Ｋバイトである。より具体的には、最も好
ましい実施形態において、サブアレイ210は２５６列７
６８行のメモリ・セルを包含する。しかしながら、サブ
アレイ210は任意のバイト数および任意の数の列と行を
持つように実装されることができ、これによって設計者
はチップ200上のメモリを構成する際に十分な柔軟性を
得ることができる。任意のこのような実施態様は、本発
明の範囲に含まれるように意図されている。

【００１８】好ましい実施形態の１つの実装において、
集積回路内に実装された独立のメモリ・サブアレイはそ
れぞれ、集積回路上に実装された全メモリのおよそ５パ
ーセント以下を含む。このような実装によって、集積回
路内にメモリを構成する際の設計者の柔軟性を高めるの
に十分な小さいサブアレイを提供する。好ましい実施形
態のもう１つの実装において、集積回路の独立のメモリ
・サブアレイはそれぞれ、集積回路上で実装される他の
非メモリ構成要素のおおよその平均サイズよりも大きく
ない。たとえば、マイクロプロセッサ・チップの独立の
メモリ・サブアレイはそれぞれ、マイクロプロセッサ・
チップ内のＡＬＵ、浮動小数点実行ユニット、他の非メ
モリ機能構成要素等の、マイクロプロセッサ・チップの
非メモリ構成要素（たとえば、他の「機能」または「実
行」ユニット）のおおよその平均サイズよりも大きくな
いサイズを有するように実装することができる。好まし
い実施形態のさらに他の実装において、集積回路の独立
の各メモリ・サブアレイはそれぞれ、集積回路の他の非
メモリ機能構成要素の大部分よりも大きくない。このよ
うな実装は、集積回路内の他の非メモリ構成要素の平均
数と実質上同じサイズかまたはより小さいサイズである
ため、メモリ・サブアレイを所望の形で（たとえば、集
積回路内の余白がきわめて小さくなるように）容易に構
成することができる。したがって、好ましい実施形態に
おいて、独立のサブアレイはそれぞれサイズが比較的小
さいので、集積回路上にメモリを構成する際の柔軟性が
高くなる。

【００１９】好ましい実施形態の１つの実装において、
独立のサブアレイはそれぞれ、集積回路の非メモリ・ブ
ロックの対応する寸法の３３パーセント以下の寸法を有
するように実装される。さらに好ましくは、独立のサブ
アレイはそれぞれ、集積回路の非メモリ・ブロックの対
応する寸法の２０パーセント以下の大きさを有するよう
に実装される。さらに好ましくは、独立のサブアレイは
それぞれ、集積回路の非メモリ・ブロックの対応する寸
法の１０パーセント以下の大きさを有するように実装さ
れる。たとえば、好ましい実施形態の１つの実装におい
て、独立のサブアレイは、複数の実行ユニット（すなわ
ち、非メモリ構成要素）含むことができるＣＰＵコア
（すなわち、非メモリ・ブロック）を有するマイクロプ
ロセッサ・チップ上に実装される。好ましい実施形態の
１つの実装において、独立のサブアレイのＸ方向の寸法
（すなわち、幅）は、ＣＰＵコアのＸ方向の寸法の３３
パーセント以下であり、独立のサブアレイのＹ方向の寸
法（すなわち、長さ）は、ＣＰＵコアのＹ方向の寸法の
３３パーセント以下である。このような実装は、集積回
路内の非メモリ・ブロックの寸法よりも十分小さい寸法
のサブアレイを提供し、メモリ・サブアレイを所望の形
で（たとえば、集積回路内の余白がほとんどなくなるよ
うに）容易に構成することができる。したがって好まし
い実施形態において、独立の各サブアレイはサイズが比
較的小さいので、集積回路上のメモリを構成する際の柔
軟性を高めることができる。当然ながら、他の実装にお
いて、各サブアレイは任意の寸法をとることができ、こ
のような任意の実装は、本発明の範囲に含まれるように
意図されている。

【００２０】さらに、好ましい実施形態のその他の実装
において、集積回路のメモリ構成要素は、少なくとも２
０の独立のメモリ・サブアレイを含む。このような複数
の独立のメモリ・サブアレイを提供することによって、
集積回路内に実装されるメモリの総数を調整する際の柔
軟性を高めることができる。最も好ましい実施形態にお
いて、集積回路はプロセッサを含み、集積回路のメモリ
構成要素はプロセッサ用のキャッシュを含み、また最も
好ましくは、このようなメモリ構成要素はプロセッサ用
に少なくとも１ＭＢのキャッシュ・メモリを含む。しか
し、メモリ構成要素は、このようなプロセッサ用に任意
の量のキャッシュ・メモリを含むことができる。さら
に、本発明の範囲は、非メモリ構成要素をさらに含むこ
とのできるメモリ構成要素を含む任意のタイプの集積回
路を含むように意図されている。

【００２１】最も好ましい実施形態において、各メモリ
・サブアレイは、独自のデコード回路、独自の制御生成
回路、および独自の入出力回路を有するスタンドアロン
のメモリ・アレイである。したがって、最も好ましい実
施形態において、メモリ・サブアレイはそれぞれ、デー
タパスブロック230に送られるデータ・ビットの部分（f
raction）を提供する。一般に、データパスブロック230
は、受信したデータをプロセッサが最初に使用するブロ
ックである。最も好ましい実施形態において、合計１３
４のサブアレイが実装される。さらに、最も好ましい実
施形態において、各サブアレイに２つのデータ線が実装
される。したがって、たとえば、２５６のデータ・ビッ
トを提供するために１２８のデータ・サブアレイが実装
され、１０のＥＣＣデータ・ビットを提供するために５
の誤り訂正符号（ＥＣＣ）ビットサブ・アレイが実装さ
れ、２つの冗長データ・ビットを提供するために１つの
冗長サブアレイが実装される。このような１３４のサブ
アレイは、チップの任意の使用可能なスペース（たとえ
ば、コアおよび/または他の構成要素のない場所）に配
置することができる。

【００２２】好ましい実施形態のサブアレイの実装によ
り、設計者はチップ200上にメモリを構成する際の高い
柔軟性を得る。たとえば、図２は、コア240の構成要素2
42の拡張に応じるためのサブアレイの構成の一例を示す
が、これは図１について説明した構成変更と同じであ
る。図２の例に示したように、通常とは異なった（すな
わち、不規則な（irregularly））形をしたコア240のま
わりに、メモリ・サブアレイを容易に構成することがで
きる。したがってメモリ・サブアレイにより、設計者
は、チップ上にメモリを実装する際に、チップ上の使用
可能なスペースを最適に使用することができる。後述す
るように、好ましい実施形態のメモリ・サブアレイによ
り、設計者は、チップ上の余白の量を最小にするように
メモリを構成することができる。また、好ましい実施形
態のメモリ・サブアレイにより、設計者は、チップの効
果的な場所に望ましい量の余白を配置するようにメモリ
を構成することができる。さらに、好ましい実施形態の
メモリ・サブアレイにより、設計者は、チップ上の使用
可能なスペースの最適な使用であると思われるようにメ
モリを配置する高い柔軟性を得る。

【００２３】図３は、好ましい実施形態のさらに他の実
装の一例を示す。図３に示すように、チップ200は、こ
の場合も、不規則な形状のＣＰＵコア240を含む。つま
り、構成要素261のために、コア240の右側の一部が外側
に突き出ている。さらに、データパスブロック230や制
御ブロック290などの他の構成要素がチップ200内に実装
されている。図３に示すように、これらの付加的な構成
要素は、キャッシュ・サブアレイに取り囲まれている。
また、図３には、チップ200の主入出力回路であるバス
・インタフェース50、52、54および56が示される。図３
に示すように、好ましい実施形態において、メモリ・サ
ブアレイ（たとえば、サブアレイ210）により、非メモ
リ構成要素（たとえば、コア240、データパスブロック2
30、制御ブロック290）の周囲に必要に応じてこのよう
なサブアレイを実装する十分な柔軟性が設計者に提供さ
れる。

【００２４】図３に示す実装の一例において、メモリ・
サブアレイは、チップ200の使用可能な表面のスペース
の大部分を利用するように配置されている。すなわち、
メモリ・サブアレイは、チップ200の使用可能な表面領
域を最も効率的に利用するように配置されている。ま
た、チップ200は、メモリ・サブアレイ210および他のメ
モリ・サブアレイ（たとえば、サブアレイ220）を含
む。好ましい実施形態において、各メモリ・サブアレイ
は独立しており、図６と合わせて後述するサブアレイ21
0の中間論理（mid-logic）回路258等の中間論理回路を
含む。好ましい実施形態の小さいサブアレイの実装は、
任意のダイ構成に容易に適応させることができるため、
好ましい実施形態は、きわめて柔軟性の高いメモリ・ア
ーキテクチャを提供する。

【００２５】図３に示すように、設計者は基本的に、メ
モリ・サブアレイ（または、サブブロック）をチップの
他の様々な構成要素の周囲の余白に配置することができ
る。チップ200のＣＰＵコア240等のチップの様々な構成
要素の開発では、当初の予想よりも構成要素を大きくす
る必要のあることがある。たとえば、ある一定の性能仕
様を満たすようにＣＰＵコア240を設計する役割のチー
ムは、当初、設計によって得られるコア240のサイズは
比較的小さく形は長方形になると予想するとする。しか
しながら、実際にＣＰＵコア240を実装する際に、構成
要素が大きくなりかつ／または不規則な形状になること
があり、それによりその周囲の境界が変化することがあ
る。さらに、そのような構成要素のサイズおよび／また
は形状の変化が、チップの開発段階のかなり遅くに認識
されることがある。その結果、設計者がメモリをチップ
内の構成変更に容易に適応させることができる柔軟性の
高いメモリ・アーキテクチャが、きわめて望ましくな
る。したがって、好ましい実施形態は、チップ内に実装
された構成要素の様々なサイズ変更および／または境界
変更（たとえば、サイズと形状の変更）に応じてメモリ
構成を適応させる際に大きい柔軟性を与えるメモリ構造
を設計者に提供する。

【００２６】たとえば、コア240内の構成要素262を設計
する際に、構成要素262のサイズを拡大する必要がある
（たとえば、右側外方に延ばす必要がある）ことが判明
したと想定する。構成要素262を拡大するとき、サブア
レイ212と213は、その境界が侵される可能性がある。す
なわち、構成要素262を拡大するときに、サブアレイ212
および213の確立された境界が侵されることがある。し
たがってチップ設計者は、必要に応じて構成要素262を
大きくできるように、サブアレイ212および213を容易に
再配置できる柔軟性が欲しくなる。図３に示すように、
チップ200の余白領域270のような使用可能な場所（すな
わち、チップ上の使用可能な余白）を利用して、サブア
レイ212および213を再配置することができる。したがっ
て、チップ200内の構成変更（たとえば、構成要素262の
拡大）に応じた高い柔軟性を設計者に提供するために、
図４に示すように、サブアレイ212と213が使用可能な余
白領域内に実装されるようにメモリを容易に再構成する
ことができる。後述するように、構成要素を拡大するこ
とによって境界が侵されるサブアレイを再配置するため
の、境界が侵されなければ使用されない余白270等のチ
ップ上の使用可能な余白を、追加の冗長サブアレイの実
装に利用することができ、これによりメモリの冗長量が
向上する。

【００２７】好ましい実施形態のメモリの柔軟性のもう
１つの例として、図３に示すコア240の構成要素261が拡
大されて、サブアレイ214と215の境界を侵すことを想定
する。これに対応して、サブアレイ214と215をチップ20
0内の別の場所に再配置することができる。たとえば、
サブアレイ214と215を余白270に再配置することができ
る。領域270内で使用できる余白の量に関していくつか
の制限があることは明らかであるが、設計者は、サブア
レイのサイズを変更して使用する余白領域を小さくする
ことができる。たとえば、設計者は、サブアレイ214お
よび／または215のサイズを小さくし、そのサイズを小
さくしたサブアレイを小さな余白領域218に実装するこ
とができる。したがって、サブアレイのサイズを変更し
て、このような小さいサブアレイを実装するために小さ
い面積の余白を利用することができる。図５乃至図７と
ともに、サブアレイのサイズのこのような変更を詳しく
説明する。

【００２８】図５は、キャッシュのサブアレイのサイズ
を小さくしてメモリ構成の柔軟性をさらに高める例を示
す。図５では、サブアレイ310等のキャッシュの各サブ
アレイのサイズを小さくして、チップ300上に効果的に
配置した余白が追加されている。たとえば、余白380を
追加すると、設計段階を通じてコア340の下部とキャッ
シュの上部の間のマージンを大きくすることができる。
この場合、サブアレイ310は、２５６列７０４行を構成
することができる。図５にさらに示すように、キャッシ
ュ用にサイズの異なるサブアレイを実装することができ
る。たとえば、図５に示すように、「半分の高さの（ha
lf-height）」サブアレイ312、314、316、318および320
が、キャッシュ・メモリを所望の形で構成できるように
実装される。たとえば、そのよう「半分の高さの」サブ
アレイは、２５６列３５２行を構成する。図５に示す実
装の一例において、キャッシュ・メモリとＣＰＵコア34
0の間に所望の量の余白を提供するために、サブアレイ3
12と314のサイズ（たとえば、サブアレイの高さ）が小
さくされている。同様に、キャッシュ・メモリとデータ
パスブロック330及び制御ブロック390のそれぞれの間に
所望の量の余白を提供するために、サブアレイ318と320
のサイズが小さくされている。さらに、チップ300内の
利用可能なスペースを十分に利用するために、サブアレ
イ316のサイズが小さくされている。さらに、図５の実
装は、設計者が望む場合は、追加の冗長サブアレイを実
装するために、またはメモリ・キャッシュのサイズを拡
大するために利用可能な余白370等の追加の余白を作り
出すことができる。

【００２９】図６は、ＣＰＵコア440、制御ブロック49
0、データパスブロック430およびキャッシュ・サブアレ
イを含むチップ400の実装のさらに他の一例を示す。図
６の実装の一例では、実装された２次キャッシュの全体
量が低減されている。たとえば、図３の最も好ましい実
施形態において実装された３ＭＢに対して、図６の実装
の一例において実装された２次キャッシュの量は２ 1/2
ＭＢである。この実装において、各サブアレイは同じサ
イズであるが、実装されるキャッシュの全体の量は低減
されており、これによりチップ400上に使用可能な所望
の量の余白が得られる。図６の実装において、それぞれ
同じサイズを有するサブアレイが実装され、またサブア
レイは十分に小さいので、チップ400上に使用可能な所
望の量の余白を得られる。サブアレイは、チップ400上
に余白を効果的に配置できるように配列される。たとえ
ば、サブアレイは、余白450をＣＰＵコア440の下に効果
的に配置し、余白452をＣＰＵコア440の横に効果的に配
置できるように配列される。

【００３０】したがって、実装されるメモリの全体の量
を低減することができ、またそのようなメモリが複数の
サブアレイとして実装されるので、チップ上の余白の量
を実際に大きくするように、このような低減した量のメ
モリを構成することができる。チップ上に特定の量の余
白を提供することは、いくつかの理由のため望ましいこ
とがある。たとえば、設計者は、チップ400の開発にお
いて、メモリ・サブアレイの再構成を必要とすることな
く、構成要素のわずかなサイズ変更をするためにかつ／
またはチップ400内に追加の機能ブロックを配置するた
めに、チップ上の使用可能な特定量の余白が欲しい場合
がある。たとえば、チップ400の開発において、所望の
性能を提供するために、コア440内の構成要素のサイズ
を拡大する必要のある場合があり、余白をコア400の周
囲に効果的に配置することによって、キャッシュの境界
を侵さずにそのような構成要素を拡大することができ
る。このように、チップ400の開発において、コア（ま
たは他の構成要素）が余白450および452を使用すること
ができ、または、コア（または他の構成要素）がこのよ
うな余白を必要としない場合は、このような余白は、追
加のサブアレイに利用されてもよく、あるいはダイのサ
イズを小さくしてもよい。

【００３１】したがって、図６に示すように、コア440
のまわりの領域で余白が効果的に使用可能となるように
サブアレイを構成することができ、これによりメモリ・
サブアレイの再構成を必要とせずにコア400をそのよう
な余白に拡大することができる。図７は、図６の構成要
素462および463が、回路領域の拡張または追加された機
能によりサイズが大きくなった例を示す。さらに、図６
の設計に追加の機能構成要素471、472、473および474が
追加されており、これにより、図６では使用可能であっ
た余白452が使用されている。このように、設計者はメ
モリ・サブアレイのそのような余白の使用を最大にし、
または設計者はチップの効果的な領域で余白を使用でき
るようにメモリ・サブアレイを配列することができるの
で、好ましい実施形態のサブアレイの実装により、使用
可能な余白を最適に使用する柔軟性が得られる。

【００３２】図８は、好ましい実施形態のサブアレイを
より詳細に示す。図に示すように、好ましい実施形態に
おいて、サブアレイ210は、アドレスと制御デコードを
含む中間論理回路258、ならびにサブアレイ210の制御生
成および入出力ドライバを含む。最も好ましい実施形態
において、サブアレイ210には、２つの出力ドライバと
２つの入力受信器が実装される。中間論理回路258の上
と下には、グループ515等のメモリ・セルのグループが
ある。最も好ましい実施形態において、各グループは、
各グループにおいて合計２４Ｋバイトのデータのために
２５６列９６行のメモリ・セルを含む。しかしながら代
替の実施形態において、各グループは、任意の方式で実
装され任意のサイズを有することができ、このような任
意の実施形態は本発明の範囲内にあるように意図されて
いる。中間論理領域258において、グループのうちの１
つの大域（global）行アドレスまたはグループ・アドレ
ス（たとえば、グループ515のグループ・アドレス）で
もよい大域制御信号511が生成され、それはまた、グル
ープから中間論理回路258に戻されてデータパスブロッ
クに出力されるいくつかのデータの中から選択するため
に使用されることができる列アドレスを含む。

【００３３】グローバル制御信号511が各グループに到
着した後、デコードの最終レベルを利用して、アクセス
される特別の行ライン（たとえば、図８の行ライン51
2）が生成される。好ましい実施形態において、ＲＡＭ
サブアレイ210の行選択を行うために、独立した金属片
が利用される。グループの所望の行にアクセスした後、
読取り操作のためにデータがグループから中間論理回路
258に戻され、あるいは、書込み操作のためにデータが
グループに書き込まれる。このように、好ましい実施形
態では、各サブアレイは、独自のデコード回路と入出力
回路を有する完全にスタンドアロンのメモリ・アレイ
（すなわち、「独立した」メモリ・アレイ）である。好
ましい実施形態において、各サブアレイは、図８のサブ
アレイ210に関して説明したものと同じ形で実施され、
その結果、各サブアレイは、チップ内に実装された他の
メモリ・サブアレイから物理的に孤立しかつ電気的に絶
縁された独立のサブアレイになる。サブアレイ210は、
任意の数の方法で実装することができる。したがって、
本発明の範囲は、図８とともに説明した好ましい実装だ
けに制限されるように意図されず、代わりに、本発明の
範囲は、サブアレイ210の任意の実装を包含するよう意
図される。しかしながら、最も好ましいサブアレイ（た
とえば、サブアレイ210）は、それぞれ独立したサブア
レイとして実装される。

【００３４】好ましい実施形態のサブアレイは独立した
サブアレイであるため、メモリ内の欠陥の修復における
柔軟性を大きくすることができる。すなわち、サブアレ
イ全体を利用して別のサブアレイに冗長性を提供するこ
とができる。したがって、サブアレイのメモリの一部分
に欠陥が生じた（たとえば、メモリが、データを適切に
記憶または検索するように動作してない）場合、そのよ
うな欠陥は、データを欠陥サブアレイから冗長サブアレ
イに別の経路で送る（reroute）ことによって修復する
ことができる。さらに、そのような冗長サブアレイは、
従来技術の冗長メモリ・ブロックが一般に修復すること
ができない他の欠陥を修復することができる。すなわ
ち、（たとえば、図１とともに説明したような）従来技
術で一般に実装される列冗長は、修復することができる
欠陥の種類にいくつかの制限がある。しかしながら、好
ましい実施形態において、各サブアレイは、電気的かつ
物理的に完全に独立しており、したがって別のサブアレ
イ内の任意の欠陥を修復するために利用することができ
る。したがって、たとえば、ワード線512に欠陥（たと
えば、電気的短絡）が生じた場合は、冗長サブアレイを
利用することによってその欠陥を修復することができ
る。しかしながら、従来技術の冗長方式は、一般に、そ
のような欠陥を修復することができない。グローバルデ
コード信号のうちの１つに欠陥（たとえば、電気的短
絡）がある場合、冗長サブアレイを利用することでその
欠陥を修復することができるが、従来技術の冗長方式で
は、一般に、そのような欠陥を修復することはできな
い。さらに、入出力ドライバ（または、中間論理回路25
8内のどこか）に欠陥が生じた場合、サブアレイ全体を
冗長サブアレイと完全に交換することができるため、こ
のような欠陥を修復することができる。

【００３５】このように、各サブアレイは完全に独立し
ているため、冗長サブアレイを利用してサブアレイ全体
を置き換えることができ、これによりサブアレイ内にあ
る任意の欠陥を有効に修復することができる。好ましい
実施形態において、欠陥サブアレイをマッピングする
（すなわち、データを欠陥サブアレイから冗長サブアレ
イに別の経路で送る）ために必要な冗長多重化はすべて
データパスブロック内に実装される。その結果、冗長オ
ーバーヘッドはサブアレイ内に実装する必要がなく、代
わりに共通の場所（すなわち、データパスブロック内）
に実装される。したがって、好ましい実施形態におい
て、サブアレイは非常に効率が高く、サブアレイ内で発
見された任意の種類の欠陥を冗長サブアレイで修復する
ことができる。

【００３６】以上を考慮して、好ましい実施形態の１つ
の実装において、複数の独立したメモリ・サブアレイ
は、各サブアレイが集積回路の全メモリの５パーセント
以下を含むように集積回路上に実装される。しかしなが
ら、本発明の範囲は、そのような実装にのみ制限される
ようには意図されない。さらに、好ましい実施形態の１
つの実装において、複数の独立したサブアレイは、各サ
ブアレイが、集積回路の非メモリ（あるいは、「機能」
または「実行」）構成要素の大部分のおおよそのサイズ
よりも大きくならないように集積回路上で実装される。
好ましい実施形態のさらに他の実装において、複数の独
立したサブアレイは、各サブアレイが集積回路の非メモ
リ構成要素のおおよその平均サイズよりも大きくならな
いように集積回路上に実装される。しかしながら、本発
明の範囲はそのような実施形態にのみ制限されるように
は意図されない。好ましい実施形態のさらに他の実装に
おいて、集積回路内に少なくとも２０の独立したメモリ
・サブアレイが含まれる。しかしながら、本発明の範囲
はそのような実施態様にのみ制限されるようには意図さ
れない。

【００３７】最も好ましい実施形態において、独立した
各メモリ・サブアレイは約２４Ｋバイトを含む。しかし
ながら、本発明の範囲は約２４Ｋバイトのサイズを有す
る独立したサブアレイに制限されるようには意図され
ず、本発明のメモリ・サブアレイ内には任意の数のバイ
トを含むことができる。さらに、最も好ましい実施形態
において、独立したメモリ・サブアレイは２５６列７６
８行を構成する。しかしながら、本発明の範囲は２５６
列７６８行を有する独立したサブアレイだけに制限され
ず、本発明のメモリ・サブアレイに任意の数の列と行を
含めることができる。本明細書において図と関連して示
した実装の例は、本開示を他の多くの実装について使用
可能にする例としてのみ意図される。したがって、本発
明のメモリ・サブアレイに関して以上の説明で記載した
特定の寸法、サイズ、および他の特定の数値的／量的な
言及は、例としてのみ意図され、本発明の範囲を特許請
求の範囲に記載された範囲を超えて制限するようには意
図されない。

【００３８】さらに、好ましい実施形態の独立したサブ
アレイ・メモリ・アーキテクチャは、マイクロプロセッ
サ・チップ上のキャッシュについて最も好ましく実装さ
れる。しかしながら、好ましい実施形態の独立したサブ
アレイ・メモリ・アーキテクチャは、メモリを含む任意
のタイプのチップに実装することもできる。さらに、好
ましい実施形態の独立したメモリ・サブアレイ・アーキ
テクチャは、パーソナル・コンピュータ（ＰＣ）、ラッ
プトップ・コンピュータおよび携帯用情報端末（たとえ
ば、パームトップＰＣ）等を含む、プロセッサを有する
任意のタイプのコンピュータ・システム内に実装するこ
とができる。

【００３９】本発明とその利点を詳細に説明したが、本
発明の趣旨および範囲から逸脱することなく、様々な変
更、代用および代替を行うことができる。さらに、本出
願の範囲は、本明細書に記載されたプロセス、機械、製
造、物質組成、手段、方法および工程の特定の実施形態
に制限されるように意図されない。

【００４０】本発明は、例として以下の実施形態を含
む。 （１）集積回路200内に柔軟性の高いメモリ・アーキテ
クチャを実装する方法であって、集積回路内に少なくと
も２０の独立したメモリ・サブアレイ210を確立するス
テップと、前記集積回路の非メモリ構成要素261、262の
まわりに前記独立したサブアレイを分散させ、前記非メ
モリ構成要素が前記独立したサブアレイの境界を侵さな
いｍようにするステップと、を含む方法。

【００４１】（２）前記複数の独立したメモリ・サブア
レイはそれぞれ、要求されたアドレスをデコードするた
めの独自のデコード回路と、独自の入出力回路と含む上
記（１）に記載の方法。

【００４２】（３）前記複数の独立したメモリ・サブア
レイはそれぞれ、他の前記複数の独立したメモリ・サブ
アレイのすべてと物理的かつ電気的に独立している上記
（１）に記載の方法。

【００４３】（４）前記確立するステップは、前記集積
回路内に少なくとも５０の独立したメモリ・サブアレイ
を確立するステップをさらに含む上記（１）に記載の方
法。

【００４４】（５）少なくとも１つの非メモリ構成要素
261、262と、少なくとも１つの非メモリ構成要素のおお
よその平均サイズよりもサイズが大きくない複数の独立
したメモリ・サブアレイ210としてそれぞれ実装された
メモリ構成要素と、を含む集積回路200。

【００４５】（６）前記メモリ構成要素は、少なくとも
２０の前記独立したメモリ・サブアレイ210を含む上記
（５）に記載の集積回路。

【００４６】（７）前記独立メモリ・サブアレイのそれ
ぞれは前記メモリ構成要素のおよそ５パーセント以下を
含む上記（５）に記載の集積回路。

【００４７】（８）前記少なくとも１つの非メモリ構成
要素は、プロセッサの少なくとも１つの実行ユニットを
含み、前記メモリ構成要素は、前記プロセッサ用のキャ
ッシュを含む、上記（５）に記載の集積回路。

【００４８】（９）命令を実行するプロセッサ240と、
メモリ・アクセス要求を満たすために前記プロセッサに
よってアクセス可能なキャッシュ構造と、を含み、前記
キャッシュ構造が、前記キャッシュ構造のおよそ５パー
セント以下をそれぞれ含む複数の独立したメモリ・サブ
アレイ210を含む、コンピュータ・システム。

【００４９】（１０）前記プロセッサ240と前記キャッ
シュ構造を含む集積回路200をさらに含み、前記独立し
たメモリ・サブアレイがそれぞれ、前記集積回路の前記
キャッシュ構造のおよそ５パーセント以下を含む、上記
（９）に記載のコンピュータ・システム。

【００５０】

【発明の効果】本発明によると、集積回路のメモリ構成
要素は複数の比較的小さいメモリ・サブアレイとして実
装され、これによって、集積回路内にサブアレイを配置
する際の柔軟性を高めることができる。

【図面の簡単な説明】

【図１】チップ設計内の大きい長方形メモリ・ブロック
の従来技術による実装を示す図である。

【図２】本発明の好ましい実施形態を利用する例示的な
メモリ構成を示す図である。

【図３】メモリ・サブアレイがチップの他の構成要素の
周囲に構成された好ましい実施形態のさらに他の実装の
一例を示す図である。

【図４】メモリ・サブアレイがチップの他の構成要素の
周囲に構成された好ましい実施形態のさらに他の実装の
一例を示す図である。

【図５】異なるサイズのメモリ・サブアレイを利用する
好ましい実施形態のさらに別の実装の一例を示す図であ
る。

【図６】所望の量の余白をチップの効果的な場所に位置
させ、拡大する構成要素および／または付加的な構成要
素のために利用することができるようにサブアレイを配
置した、好ましい実施形態のさらに別の実装の一例を示
す図である。

【図７】所望の量の余白をチップの効果的な場所に位置
させ、拡大する構成要素および／または付加的な構成要
素のために利用することができるようにサブアレイを配
置した、好ましい実施形態のさらに別の実装の一例を示
す図である。

【図８】本発明の好ましい実施形態の独立のメモリ・サ
ブアレイを示す図である。

【符号の説明】

200 集積回路 210 メモリ・サブアレイ 261、262 非メモリ構成要素 240 プロセッサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ (72)発明者 サミュエル・ディー・ナフズィガー アメリカ合衆国80525コロラド州フォー ト・コリンズ、アッシュマウント・ドライ ブ 3749

Claims (1)

【特許請求の範囲】
1. 【請求項１】集積回路内に柔軟性のあるメモリ・アーキ
   テクチャを実装する方法であって、 集積回路内に少なくとも２０の独立したメモリ・サブア
   レイを確立するステップと、 前記集積回路の非メモリ構成要素のまわりに前記独立し
   たサブアレイを分散させ、前記非メモリ構成要素が前記
   独立したサブアレイの境界を侵さないようにするステッ
   プと、 を含む方法。