JP2001290712A - メモリ保護装置 - Google Patents
メモリ保護装置Info
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Abstract
(57)【要約】
【課題】 マイクロコンピュータの異常動作によるメモ
リデータ保護においては、書き込みモードや書き込み信
号にある種の制限を与える方法が一般的であるが、これ
では書き込みモード設定や書き込み信号に与えられた制
御信号に異常があれば、暴走検出回路が動作するまでの
間重要なメモリデータが破壊される可能性がある。 【解決手段】 ＣＰＵとデータのやり取りを行うメイン
メモリとの間にＣＰＵからの書き込みデータを一時保管
するキャッシュ機能を備えたサブメモリを設けて、ＣＰ
Ｕからは直接メインメモリに書き込み出来ないようにす
る。そして、メインメモリのデータの書き換えはマイク
ロコンピュータの暴走を検出するウォッチドックタイマ
のクリア信号を起動要因として、サブメモリからメイン
メモリへデータの書き換えを行えるようにする。
リデータ保護においては、書き込みモードや書き込み信
号にある種の制限を与える方法が一般的であるが、これ
では書き込みモード設定や書き込み信号に与えられた制
御信号に異常があれば、暴走検出回路が動作するまでの
間重要なメモリデータが破壊される可能性がある。 【解決手段】 ＣＰＵとデータのやり取りを行うメイン
メモリとの間にＣＰＵからの書き込みデータを一時保管
するキャッシュ機能を備えたサブメモリを設けて、ＣＰ
Ｕからは直接メインメモリに書き込み出来ないようにす
る。そして、メインメモリのデータの書き換えはマイク
ロコンピュータの暴走を検出するウォッチドックタイマ
のクリア信号を起動要因として、サブメモリからメイン
メモリへデータの書き換えを行えるようにする。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩのメモリ保護
装置であり、特にマイクロコンピュータの異常動作によ
るメモリデータ破壊を防ぐメモリ保護装置に関する。
装置であり、特にマイクロコンピュータの異常動作によ
るメモリデータ破壊を防ぐメモリ保護装置に関する。
【０００２】
【従来の技術】従来のＬＳＩのメモリ保護装置では、メ
モリに書き込みが出来る領域と書き込みの出来ない領域
を設けたり、書き込みモードや書き込み信号にある種の
制限を与えることで、誤書き込みによるデータ破壊から
重要なメモリデータを保護する。
モリに書き込みが出来る領域と書き込みの出来ない領域
を設けたり、書き込みモードや書き込み信号にある種の
制限を与えることで、誤書き込みによるデータ破壊から
重要なメモリデータを保護する。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
技術によれば、マイクロコンピュータの異常動作によ
り、書き込みモード設定や書き込み信号に与えられた制
御信号が正常である保証はなく、異常があった場合、暴
走検出回路が動作するまでの間重要なメモリデータが破
壊される可能性があり、重要なメモリデータを保証でき
ないという問題点があった。
技術によれば、マイクロコンピュータの異常動作によ
り、書き込みモード設定や書き込み信号に与えられた制
御信号が正常である保証はなく、異常があった場合、暴
走検出回路が動作するまでの間重要なメモリデータが破
壊される可能性があり、重要なメモリデータを保証でき
ないという問題点があった。
【０００４】
【課題を解決するための手段】本発明の第１の発明は、
ＣＰＵと、メインメモリと、前記ＣＰＵとデータのやり
取りを行う前記メインメモリとの間にＣＰＵからの書き
込みデータを一時保管するキャッシュ機能を備えたサブ
メモリと、マイクロコンピュータの暴走を検出するウォ
ッチドックタイマのクリア信号により、前記サブメモリ
に前記メインメモリの書き換えデータとして一時保管さ
れたデータをメインメモリへ書き換え処理制御を行うと
共にデータ更新要求である更新リクエスト信号を発生す
るデータ更新制御手段を備えることにより、ＣＰＵから
メモリへのデータ書き込みに対しては、メインメモリへ
書き込みを行わずキャッシュメモリに書き込み、ウォッ
チドックタイマのクリア信号が出力されるとデータ更新
制御手段がメインメモリにデータの書き込みを行うよう
にしたものである。
ＣＰＵと、メインメモリと、前記ＣＰＵとデータのやり
取りを行う前記メインメモリとの間にＣＰＵからの書き
込みデータを一時保管するキャッシュ機能を備えたサブ
メモリと、マイクロコンピュータの暴走を検出するウォ
ッチドックタイマのクリア信号により、前記サブメモリ
に前記メインメモリの書き換えデータとして一時保管さ
れたデータをメインメモリへ書き換え処理制御を行うと
共にデータ更新要求である更新リクエスト信号を発生す
るデータ更新制御手段を備えることにより、ＣＰＵから
メモリへのデータ書き込みに対しては、メインメモリへ
書き込みを行わずキャッシュメモリに書き込み、ウォッ
チドックタイマのクリア信号が出力されるとデータ更新
制御手段がメインメモリにデータの書き込みを行うよう
にしたものである。
【０００５】本発明の第２の発明は、上述のＬＳＩのメ
モリ保護装置において、サブメモリからメインメモリに
データ書き換え処理を実行中にＣＰＵがサブメモリへの
ライトアクセスを生じた場合、ＣＰＵを一時停止させる
クロック制御手段を備えることで、データ更新時メモリ
への書き込み要求が発生するとＣＰＵ停止させるように
したものである。
モリ保護装置において、サブメモリからメインメモリに
データ書き換え処理を実行中にＣＰＵがサブメモリへの
ライトアクセスを生じた場合、ＣＰＵを一時停止させる
クロック制御手段を備えることで、データ更新時メモリ
への書き込み要求が発生するとＣＰＵ停止させるように
したものである。
【０００６】本発明の第１、２の発明によれば、暴走検
出回路の制御によって、メモリデータの更新を実行する
ため、マイクロコンピュータがノイズやプログラムの要
因によって異常動作（暴走）を起すことによるメモリ内
の重要なデータの破壊を防ぐことができる。また、ＣＰ
Ｕのメモリアクセス状態を監視及び制御する機能を持た
せることで、メモリデータ書き換え処理実行中であって
も、サブメモリへの書き込み要求がない限りＣＰＵの処
理とメインメモリへのデータ書き換え処理を並列で行え
るため、効率的なメモリ保護が可能である。
出回路の制御によって、メモリデータの更新を実行する
ため、マイクロコンピュータがノイズやプログラムの要
因によって異常動作（暴走）を起すことによるメモリ内
の重要なデータの破壊を防ぐことができる。また、ＣＰ
Ｕのメモリアクセス状態を監視及び制御する機能を持た
せることで、メモリデータ書き換え処理実行中であって
も、サブメモリへの書き込み要求がない限りＣＰＵの処
理とメインメモリへのデータ書き換え処理を並列で行え
るため、効率的なメモリ保護が可能である。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、実施例の図面を用いて説明する。
て、実施例の図面を用いて説明する。
【０００８】図１は、本発明のＬＳＩのメモリ保護装置
の基本構成を示すブロック図、図２はデータを一時保管
するキャッシュメモリのメモリ構成図、図３はその応用
例、図４〜７はメモリ内のデータの流れを示す。まず、
図１、２から詳細に説明する。
の基本構成を示すブロック図、図２はデータを一時保管
するキャッシュメモリのメモリ構成図、図３はその応用
例、図４〜７はメモリ内のデータの流れを示す。まず、
図１、２から詳細に説明する。
【０００９】図１に示すように本メモリ保護装置は、Ｃ
ＰＵ１、キャッシュメモリ（揮発性）２、メインメモリ
（不揮発性）３、データ更新制御手段４で構成される。
ＰＵ１、キャッシュメモリ（揮発性）２、メインメモリ
（不揮発性）３、データ更新制御手段４で構成される。
【００１０】キャッシュメモリ２は、ＣＰＵ１とメイン
メモリ３とのアクセスデータを一時保管する揮発性メモ
リである。
メモリ３とのアクセスデータを一時保管する揮発性メモ
リである。
【００１１】メインメモリ３は、重要なデータを格納し
ておく不揮発性メモリで、キャッシュメモリ２間のアク
セスのみ可能とする。
ておく不揮発性メモリで、キャッシュメモリ２間のアク
セスのみ可能とする。
【００１２】データ更新制御手段４は、キャッシュメモ
リ２に一時保管されたメインメモリ３への書き換えデー
タをＣＰＵ１からのウォッチドックタイマのクリア信号
１０を起動要因として、キャッシュメモリ２からメイン
メモリ３にデータを更新する場合のキャッシュメモリ２
のエントリ選択制御とデータ更新制御を行うと共に、デ
ータ更新要求である更新リクエスト信号１１を発生す
る。
リ２に一時保管されたメインメモリ３への書き換えデー
タをＣＰＵ１からのウォッチドックタイマのクリア信号
１０を起動要因として、キャッシュメモリ２からメイン
メモリ３にデータを更新する場合のキャッシュメモリ２
のエントリ選択制御とデータ更新制御を行うと共に、デ
ータ更新要求である更新リクエスト信号１１を発生す
る。
【００１３】図２はキャッシュメモリ２のメモリマップ
を示している。１つのエントリには、アドレスを格納す
るアドレス領域と、データを格納するデータ領域と、エ
ントリデータが置かれていることを意味するバリッドビ
ット（Ｖ）と、エントリに書き込みが行われたことによ
るメインメモリ３のデータの値とエントリの値とが異な
っていることを示すダーティビット（Ｄ）とから構成さ
れる。
を示している。１つのエントリには、アドレスを格納す
るアドレス領域と、データを格納するデータ領域と、エ
ントリデータが置かれていることを意味するバリッドビ
ット（Ｖ）と、エントリに書き込みが行われたことによ
るメインメモリ３のデータの値とエントリの値とが異な
っていることを示すダーティビット（Ｄ）とから構成さ
れる。
【００１４】次に前記実施の形態の動作を説明する。
【００１５】まず、通常動作時のＣＰＵ１とメモリ間の
データの流れについて図４を用いて説明する。図４には
４つのエントリがあり、メインメモリ３にＡ，Ｂ，Ｃ，
Ｄの４つのデータを読み書きする場合を図示している。
データの流れについて図４を用いて説明する。図４には
４つのエントリがあり、メインメモリ３にＡ，Ｂ，Ｃ，
Ｄの４つのデータを読み書きする場合を図示している。
【００１６】まず初期状態、ＣＰＵ１がメインメモリ３
のデータＡをリードする場合、ＣＰＵ１からのデータＡ
のアドレス値とキャッシュメモリ２に格納されているア
ドレス値と比較を行う。比較の結果、一致するエントリ
がないのでバリッドビット（Ｖ）が’０’（初期値’
０’）のエントリ０にメインメモリ３のデータＡのアド
レスとデータを格納し、バリッドビット（Ｖ）を’１’
にした後、データバスを経由してデータＡがＣＰＵ１に
送られる。次に、ＣＰＵ１がメインメモリ３にデータＢ
をライトする場合、リード時と同様にＣＰＵ１からのデ
ータＢのアドレスとキャッシュメモリ２に格納されてい
るアドレスと比較を行う。比較の結果、一致するエント
リがないのでバリッドビット（Ｖ）が’０’のエントリ
１にメインメモリ３へのライトデータＢのアドレスとデ
ータを格納し、バリッドビット（Ｖ）とダーティビット
（Ｄ）を’１’にする。次に、ＣＰＵ１がメインメモリ
３のデータＣをリードする場合、データＡのリード時と
同様にＣＰＵ１からのデータＣのアドレスとキャッシュ
メモリ２に格納されているアドレスと比較を行う。比較
の結果、一致するエントリがないのでバリッドビット
（Ｖ）が’０’のエントリ２にメインメモリ３のデータ
Ｃのアドレスとデータを格納し、バリッドビット（Ｖ）
を’１’にした後、データバスを経由してデータＣがＣ
ＰＵ１に送られる。次に、ＣＰＵ１がメインメモリ３の
データＤをリードする場合、データＡのリードと同様に
ＣＰＵ１からのデータＤのアドレスとキャッシュメモリ
２に格納されているアドレスと比較を行う。比較の結
果、一致するエントリがないのでバリッドビット（Ｖ）
が’０’のエントリ３にメインメモリ３のデータＤのア
ドレスとデータを格納し、バリッドビット（Ｖ）を’
１’にした後、データバスを経由してデータＤがＣＰＵ
１に送られる。更に、ＣＰＵ１がメインメモリ３にデー
タＡをライトする場合、リード時と同様にＣＰＵ１から
のデータＡのアドレスとキャッシュメモリ２に格納され
ているアドレスと比較を行う。比較の結果、一致するエ
ントリがエントリ０に既に存在するため、エントリ０に
メインメモリ３へのライトデータＡを格納し、ダーティ
ビット（Ｄ）を’１’にする。
のデータＡをリードする場合、ＣＰＵ１からのデータＡ
のアドレス値とキャッシュメモリ２に格納されているア
ドレス値と比較を行う。比較の結果、一致するエントリ
がないのでバリッドビット（Ｖ）が’０’（初期値’
０’）のエントリ０にメインメモリ３のデータＡのアド
レスとデータを格納し、バリッドビット（Ｖ）を’１’
にした後、データバスを経由してデータＡがＣＰＵ１に
送られる。次に、ＣＰＵ１がメインメモリ３にデータＢ
をライトする場合、リード時と同様にＣＰＵ１からのデ
ータＢのアドレスとキャッシュメモリ２に格納されてい
るアドレスと比較を行う。比較の結果、一致するエント
リがないのでバリッドビット（Ｖ）が’０’のエントリ
１にメインメモリ３へのライトデータＢのアドレスとデ
ータを格納し、バリッドビット（Ｖ）とダーティビット
（Ｄ）を’１’にする。次に、ＣＰＵ１がメインメモリ
３のデータＣをリードする場合、データＡのリード時と
同様にＣＰＵ１からのデータＣのアドレスとキャッシュ
メモリ２に格納されているアドレスと比較を行う。比較
の結果、一致するエントリがないのでバリッドビット
（Ｖ）が’０’のエントリ２にメインメモリ３のデータ
Ｃのアドレスとデータを格納し、バリッドビット（Ｖ）
を’１’にした後、データバスを経由してデータＣがＣ
ＰＵ１に送られる。次に、ＣＰＵ１がメインメモリ３の
データＤをリードする場合、データＡのリードと同様に
ＣＰＵ１からのデータＤのアドレスとキャッシュメモリ
２に格納されているアドレスと比較を行う。比較の結
果、一致するエントリがないのでバリッドビット（Ｖ）
が’０’のエントリ３にメインメモリ３のデータＤのア
ドレスとデータを格納し、バリッドビット（Ｖ）を’
１’にした後、データバスを経由してデータＤがＣＰＵ
１に送られる。更に、ＣＰＵ１がメインメモリ３にデー
タＡをライトする場合、リード時と同様にＣＰＵ１から
のデータＡのアドレスとキャッシュメモリ２に格納され
ているアドレスと比較を行う。比較の結果、一致するエ
ントリがエントリ０に既に存在するため、エントリ０に
メインメモリ３へのライトデータＡを格納し、ダーティ
ビット（Ｄ）を’１’にする。
【００１７】次に、ＣＰＵ１からのウォッチドックタイ
マのクリア信号１０を起動要因として、キャッシュメモ
リ２からメインメモリ３へデータの更新を行う動作につ
いて、図５を用いて説明する。
マのクリア信号１０を起動要因として、キャッシュメモ
リ２からメインメモリ３へデータの更新を行う動作につ
いて、図５を用いて説明する。
【００１８】ＣＰＵ１がウォッチドックタイマのクリア
信号１０を発生すると、キャッシュメモリ２に格納され
たメインメモリ３へのライトデータの更新処理に移る。
データ更新制御手段４はウォッチドックタイマのクリア
信号１０を受け取ると、更新リクエスト信号１１をＣＰ
Ｕ１に返す。ＣＰＵ１は、更新リクエスト信号１１を受
けＣＰＵ１を停止させた後、ＣＰＵ１が停止したことを
示すＣＰＵストップ信号１２をデータ更新制御手段４に
返す。データ更新制御手段４がＣＰＵストップ信号１２
を受理すると、データ更新制御手段４に内蔵されている
データ転送時のみ使用される。キャッシュメモリ２のエ
ントリ選択用のエントリカウンタが動作を開始する。ま
ず、エントリカウンタがキャッシュメモリ２のエントリ
０を示し、ダーティビット（Ｄ）の確認を行う。エント
リ０はダーティビット（Ｄ）が’１’でメインメモリ３
のデータ書き換えが行われたことを示しているため、メ
インメモリ３のデータＡの示すアドレスのデータ値を更
新する。その後、バリッドビット（Ｖ）とダーティビッ
ト（Ｄ）を’０’にしてエントリカウンタをインクリメ
ントする。次に、エントリカウンタがエントリ１を示
し、エントリ０同様にダーティビット（Ｄ）の確認を行
う。エントリ１もダーティビット（Ｄ）が’１’でメイ
ンメモリ３のデータ書き換えが行われたことを示してい
るため、メインメモリ３にデータＢの示すアドレスのデ
ータを更新する。その後、バリッドビット（Ｖ）とダー
ティビット（Ｄ）を’０’にしてエントリカウンタをイ
ンクリメントする。次に、エントリカウンタがエントリ
２を示し、ダーティビット（Ｄ）の確認を行う。エント
リ２はダーティビット（Ｄ）が’０’でメインメモリ３
のデータ書き換えは行われていないため、メインメモリ
３のデータ更新を行わずバリッドビット（Ｖ）を’０’
にしてエントリカウンタをインクリメントする。エント
リ３も同様にダーティビット（Ｄ）の確認を行い、ダー
ティビット（Ｄ）が’０’であるため、メインメモリ３
のデータ更新を行わずバリッドビット（Ｖ）を’０’に
してエントリカウンタをインクリメントする。これで全
てのエントリのバリッドビット（Ｖ）、ダーティビット
（Ｄ）がクリア行われ、全領域空きエリアにしてデータ
更新処理を終了する。データ更新処理終了後、更新リク
エスト信号１１を解除して通常のＣＰＵ動作に戻り、次
のウォッチドックタイマクリア信号１０が発生するまで
通常動作を続ける。また、次のウォッチドックタイマク
リア信号１０が発生すると、上記のデータ更新処理を行
う。
信号１０を発生すると、キャッシュメモリ２に格納され
たメインメモリ３へのライトデータの更新処理に移る。
データ更新制御手段４はウォッチドックタイマのクリア
信号１０を受け取ると、更新リクエスト信号１１をＣＰ
Ｕ１に返す。ＣＰＵ１は、更新リクエスト信号１１を受
けＣＰＵ１を停止させた後、ＣＰＵ１が停止したことを
示すＣＰＵストップ信号１２をデータ更新制御手段４に
返す。データ更新制御手段４がＣＰＵストップ信号１２
を受理すると、データ更新制御手段４に内蔵されている
データ転送時のみ使用される。キャッシュメモリ２のエ
ントリ選択用のエントリカウンタが動作を開始する。ま
ず、エントリカウンタがキャッシュメモリ２のエントリ
０を示し、ダーティビット（Ｄ）の確認を行う。エント
リ０はダーティビット（Ｄ）が’１’でメインメモリ３
のデータ書き換えが行われたことを示しているため、メ
インメモリ３のデータＡの示すアドレスのデータ値を更
新する。その後、バリッドビット（Ｖ）とダーティビッ
ト（Ｄ）を’０’にしてエントリカウンタをインクリメ
ントする。次に、エントリカウンタがエントリ１を示
し、エントリ０同様にダーティビット（Ｄ）の確認を行
う。エントリ１もダーティビット（Ｄ）が’１’でメイ
ンメモリ３のデータ書き換えが行われたことを示してい
るため、メインメモリ３にデータＢの示すアドレスのデ
ータを更新する。その後、バリッドビット（Ｖ）とダー
ティビット（Ｄ）を’０’にしてエントリカウンタをイ
ンクリメントする。次に、エントリカウンタがエントリ
２を示し、ダーティビット（Ｄ）の確認を行う。エント
リ２はダーティビット（Ｄ）が’０’でメインメモリ３
のデータ書き換えは行われていないため、メインメモリ
３のデータ更新を行わずバリッドビット（Ｖ）を’０’
にしてエントリカウンタをインクリメントする。エント
リ３も同様にダーティビット（Ｄ）の確認を行い、ダー
ティビット（Ｄ）が’０’であるため、メインメモリ３
のデータ更新を行わずバリッドビット（Ｖ）を’０’に
してエントリカウンタをインクリメントする。これで全
てのエントリのバリッドビット（Ｖ）、ダーティビット
（Ｄ）がクリア行われ、全領域空きエリアにしてデータ
更新処理を終了する。データ更新処理終了後、更新リク
エスト信号１１を解除して通常のＣＰＵ動作に戻り、次
のウォッチドックタイマクリア信号１０が発生するまで
通常動作を続ける。また、次のウォッチドックタイマク
リア信号１０が発生すると、上記のデータ更新処理を行
う。
【００１９】図３は、本発明の実施例の基本構成である
図１と若干構成を変え、同様の効果を得ることのできる
応用例のフ゛ロック図である。
図１と若干構成を変え、同様の効果を得ることのできる
応用例のフ゛ロック図である。
【００２０】同図のメモリ保護装置は、ＣＰＵ１、キャ
ッシュメモリ（揮発性）２、メインメモリ（不揮発性）
３、データ更新制御手段４、クロック制御手段５で構成
される。キャッシュメモリ２、メインメモリ３は、図１
と同様の機能を備える。
ッシュメモリ（揮発性）２、メインメモリ（不揮発性）
３、データ更新制御手段４、クロック制御手段５で構成
される。キャッシュメモリ２、メインメモリ３は、図１
と同様の機能を備える。
【００２１】ＣＰＵ１は、ウォッチドックタイマクリア
信号１０と、実行命令が終了したことを示す更新グラン
ト信号１４と、次命令がメインメモリ３へのリードアク
セスである場合、又はライトアクセスである場合にメモ
リリード信号１６及びメモリライト信号１７を発生する
機能を備える。
信号１０と、実行命令が終了したことを示す更新グラン
ト信号１４と、次命令がメインメモリ３へのリードアク
セスである場合、又はライトアクセスである場合にメモ
リリード信号１６及びメモリライト信号１７を発生する
機能を備える。
【００２２】クロック制御手段５は、ＣＰＵ１からの更
新グラント信号１４とメモリライト信号１７によって、
ＣＰＵ１がキャッシュメモリ２へライトアクセスを生じ
た場合にＣＰＵ１のクロックを一時停止させるＷＡＩＴ
信号１５を発生させる機能を備える。
新グラント信号１４とメモリライト信号１７によって、
ＣＰＵ１がキャッシュメモリ２へライトアクセスを生じ
た場合にＣＰＵ１のクロックを一時停止させるＷＡＩＴ
信号１５を発生させる機能を備える。
【００２３】データ更新制御手段４は、図１の機能から
更にデータ更新処理中にＣＰＵ１からのメモリライト信
号１７を受けると、キャッシュメモリ２のエントリ選択
を非選択する機能を備える。
更にデータ更新処理中にＣＰＵ１からのメモリライト信
号１７を受けると、キャッシュメモリ２のエントリ選択
を非選択する機能を備える。
【００２４】次に前記実施の形態の動作を説明する。
【００２５】通常動作時のＣＰＵ１によるメインメモリ
３へのデータのリード／ライトアクセスについては図１
と同様であるため、以降ではウォッチドックタイマのク
リア信号１０を起動要因にしたキャッシュメモリ２から
メインメモリ３へのデータ転送処理について図３、６、
７を用いて説明する。
３へのデータのリード／ライトアクセスについては図１
と同様であるため、以降ではウォッチドックタイマのク
リア信号１０を起動要因にしたキャッシュメモリ２から
メインメモリ３へのデータ転送処理について図３、６、
７を用いて説明する。
【００２６】ＣＰＵ１がウォッチドックタイマのクリア
信号であるウォッチドックタイマクリア信号１０を発生
すると、キャッシュメモリ２に格納されたメインメモリ
３へのライトデータの更新処理に移る。データ更新制御
手段４は、ウォッチドックタイマクリア信号１０を受け
取ると、更新リクエスト信号１１をＣＰＵ１に返す。Ｃ
ＰＵ１は、更新リクエスト信号１１を受け実行中の命令
の処理が完了後、メインメモリ３へのデータ更新処理の
許可を与える更新グラント信号１４をデータ更新制御手
段４とクロック制御手段５に与え、ＣＰＵ１はプログラ
ム処理を継続する。データ更新制御手段４が更新グラン
ト信号１４を受理すると、データ更新制御手段４に内蔵
されているデータ更新時のみ使用されるキャッシュメモ
リ２のエントリ選択用のエントリカウンタが動作を開始
する。
信号であるウォッチドックタイマクリア信号１０を発生
すると、キャッシュメモリ２に格納されたメインメモリ
３へのライトデータの更新処理に移る。データ更新制御
手段４は、ウォッチドックタイマクリア信号１０を受け
取ると、更新リクエスト信号１１をＣＰＵ１に返す。Ｃ
ＰＵ１は、更新リクエスト信号１１を受け実行中の命令
の処理が完了後、メインメモリ３へのデータ更新処理の
許可を与える更新グラント信号１４をデータ更新制御手
段４とクロック制御手段５に与え、ＣＰＵ１はプログラ
ム処理を継続する。データ更新制御手段４が更新グラン
ト信号１４を受理すると、データ更新制御手段４に内蔵
されているデータ更新時のみ使用されるキャッシュメモ
リ２のエントリ選択用のエントリカウンタが動作を開始
する。
【００２７】図６、７のようなＣＰＵ１の処理とデータ
更新処理が同時に行われる場合について説明する。まず
ＣＰＵ１が演算処理（Add ｄ０，ｄ１）を実行する場
合、メモリライト信号１７は発生されないため、クロッ
ク制御手段５のＷＡＩＴ信号１５が発生されずＣＰＵ１
は動作を続ける。同時にデータ更新制御手段４では、エ
ントリカウンタがエントリ０を示し、ダーティビット
（Ｄ）の確認を行う。エントリ０はダーティビット
（Ｄ）が’１’であるため、メインメモリ３のデータＡ
の示すアドレスのデータを更新した後、バリッドビット
（Ｖ）とダーティビット（Ｄ）を’０’にしてエントリ
カウンタをインクリメントする。次に、ＣＰＵ１がメイ
ンメモリ３のデータＣをリードする場合、ＣＰＵ１から
データ更新制御手段４へメモリリード信号１６が与えら
れる。これによりデータ更新制御手段４のエントリカウ
ンタを停止させると共にエントリを非選択としてデータ
更新処理を一時停止させる。そして、ＣＰＵ１からのデ
ータＣのアドレス値とキャッシュメモリ２に格納されて
いるアドレス値と比較を行う。比較の結果、一致するエ
ントリがエントリ２に格納されているので、データバス
を経由してデータＣがＣＰＵ１に送られる。次に、ＣＰ
Ｕ１が演算処理（Add ｄ０，ｄ１）を実行する場合、
メモリライト信号１７及びメモリリード信号１６は発生
されないため、クロック制御手段５のＷＡＩＴ信号１５
が発生されずＣＰＵ１は動作を続け、データ更新処理を
再開する。データ更新制御手段４では、エントリカウン
タがエントリ１を示し、ダーティビット（Ｄ）の確認を
行う。エントリ１はダーティビット（Ｄ）が’１’であ
るため、メインメモリ３のデータＢの示すアドレスのデ
ータを更新した後、バリッドビット（Ｖ）とダーティビ
ット（Ｄ）を’０’にしてエントリカウンタをインクリ
メントする。次に、ＣＰＵ１がメインメモリ３のデータ
Ａをリードする場合、ＣＰＵ１からデータ更新制御手段
４へメモリリード信号１６が与えられる。これによりデ
ータ更新制御手段４のエントリカウンタを停止させると
共にエントリを非選択としてデータ更新処理を一時停止
させる。そして、ＣＰＵ１からのデータＡのアドレス値
とキャッシュメモリ２に格納されているアドレス値と比
較を行う。比較の結果、一致するエントリがないのでバ
リッドビット（Ｖ）が’０’のエントリ０にメインメモ
リ３のデータＡのアドレスとデータを格納し、バリッド
ビット（Ｖ）を’１’にした後、データバスを経由して
データＡがＣＰＵ１に送られる。次に、ＣＰＵ１がメイ
ンメモリ３にデータＡをライトする場合、ＣＰＵ１から
クロック制御手段５へメモリライト信号１７が与えられ
る。クロック制御手段５は、メモリライト信号１７を受
けてＣＰＵ１にＷＡＩＴ信号１５を与え、ＣＰＵ１をデ
ータ更新処理が完了するまで停止させる。同時にデータ
更新制御手段４では、エントリカウンタがエントリ２を
示し、ダーティビット（Ｄ）の確認を行う。エントリ２
はダーティビット（Ｄ）が’０’であるため、メインメ
モリ３のデータ更新を行わずバリッドビット（Ｖ）を’
０’にして、エントリカウンタをインクリメントする。
更新処理が同時に行われる場合について説明する。まず
ＣＰＵ１が演算処理（Add ｄ０，ｄ１）を実行する場
合、メモリライト信号１７は発生されないため、クロッ
ク制御手段５のＷＡＩＴ信号１５が発生されずＣＰＵ１
は動作を続ける。同時にデータ更新制御手段４では、エ
ントリカウンタがエントリ０を示し、ダーティビット
（Ｄ）の確認を行う。エントリ０はダーティビット
（Ｄ）が’１’であるため、メインメモリ３のデータＡ
の示すアドレスのデータを更新した後、バリッドビット
（Ｖ）とダーティビット（Ｄ）を’０’にしてエントリ
カウンタをインクリメントする。次に、ＣＰＵ１がメイ
ンメモリ３のデータＣをリードする場合、ＣＰＵ１から
データ更新制御手段４へメモリリード信号１６が与えら
れる。これによりデータ更新制御手段４のエントリカウ
ンタを停止させると共にエントリを非選択としてデータ
更新処理を一時停止させる。そして、ＣＰＵ１からのデ
ータＣのアドレス値とキャッシュメモリ２に格納されて
いるアドレス値と比較を行う。比較の結果、一致するエ
ントリがエントリ２に格納されているので、データバス
を経由してデータＣがＣＰＵ１に送られる。次に、ＣＰ
Ｕ１が演算処理（Add ｄ０，ｄ１）を実行する場合、
メモリライト信号１７及びメモリリード信号１６は発生
されないため、クロック制御手段５のＷＡＩＴ信号１５
が発生されずＣＰＵ１は動作を続け、データ更新処理を
再開する。データ更新制御手段４では、エントリカウン
タがエントリ１を示し、ダーティビット（Ｄ）の確認を
行う。エントリ１はダーティビット（Ｄ）が’１’であ
るため、メインメモリ３のデータＢの示すアドレスのデ
ータを更新した後、バリッドビット（Ｖ）とダーティビ
ット（Ｄ）を’０’にしてエントリカウンタをインクリ
メントする。次に、ＣＰＵ１がメインメモリ３のデータ
Ａをリードする場合、ＣＰＵ１からデータ更新制御手段
４へメモリリード信号１６が与えられる。これによりデ
ータ更新制御手段４のエントリカウンタを停止させると
共にエントリを非選択としてデータ更新処理を一時停止
させる。そして、ＣＰＵ１からのデータＡのアドレス値
とキャッシュメモリ２に格納されているアドレス値と比
較を行う。比較の結果、一致するエントリがないのでバ
リッドビット（Ｖ）が’０’のエントリ０にメインメモ
リ３のデータＡのアドレスとデータを格納し、バリッド
ビット（Ｖ）を’１’にした後、データバスを経由して
データＡがＣＰＵ１に送られる。次に、ＣＰＵ１がメイ
ンメモリ３にデータＡをライトする場合、ＣＰＵ１から
クロック制御手段５へメモリライト信号１７が与えられ
る。クロック制御手段５は、メモリライト信号１７を受
けてＣＰＵ１にＷＡＩＴ信号１５を与え、ＣＰＵ１をデ
ータ更新処理が完了するまで停止させる。同時にデータ
更新制御手段４では、エントリカウンタがエントリ２を
示し、ダーティビット（Ｄ）の確認を行う。エントリ２
はダーティビット（Ｄ）が’０’であるため、メインメ
モリ３のデータ更新を行わずバリッドビット（Ｖ）を’
０’にして、エントリカウンタをインクリメントする。
【００２８】次に、ＣＰＵ１はメモリライトにより停止
しているためデータ更新処理を継続する。データ更新制
御手段４のエントリカウンタがエントリ３を示し、ダー
ティビット（Ｄ）の確認を行う。エントリ３はダーティ
ビット（Ｄ）が’１’であるため、メインメモリ３のデ
ータＤの示すアドレスのデータを更新した後、バリッド
ビット（Ｖ）とダーティビット（Ｄ）を’０’にしてエ
ントリカウンタをインクリメントする。
しているためデータ更新処理を継続する。データ更新制
御手段４のエントリカウンタがエントリ３を示し、ダー
ティビット（Ｄ）の確認を行う。エントリ３はダーティ
ビット（Ｄ）が’１’であるため、メインメモリ３のデ
ータＤの示すアドレスのデータを更新した後、バリッド
ビット（Ｖ）とダーティビット（Ｄ）を’０’にしてエ
ントリカウンタをインクリメントする。
【００２９】このように、全エントリのデータ更新処理
が完了するとデータ更新制御手段４を停止させて、ＣＰ
Ｕ１のクロック停止を解除して通常動作に戻り、ＣＰＵ
１が停止したメモリライトアクセスより処理実行を開始
する。また、ウォッチドックタイマのクリア信号１０が
ＣＰＵ１より発生させると、上記のような処理を行う。
が完了するとデータ更新制御手段４を停止させて、ＣＰ
Ｕ１のクロック停止を解除して通常動作に戻り、ＣＰＵ
１が停止したメモリライトアクセスより処理実行を開始
する。また、ウォッチドックタイマのクリア信号１０が
ＣＰＵ１より発生させると、上記のような処理を行う。
【００３０】このように構成することで、ＣＰＵとメモ
リ間のアクセスが無いかぎりＣＰＵの処理とメモリ間の
データ転送処理が並列で行えるので、効率的な処理が行
える。
リ間のアクセスが無いかぎりＣＰＵの処理とメモリ間の
データ転送処理が並列で行えるので、効率的な処理が行
える。
【００３１】
【発明の効果】以上説明してきたように本発明のメモリ
保護装置によれば、マイクロコンピュータがノイズやプ
ログラムの要因によって異常動作（暴走）を起こすこと
によるメモリ内の重要なデータの破壊を防ぐことができ
る。特に、重要データの格納用メモリとして使用される
不揮発性メモリのデータ保護に適しており、その中でも
書き込み電圧と読み出し電圧が同じ強誘電体メモリのメ
モリ保護に最適である
保護装置によれば、マイクロコンピュータがノイズやプ
ログラムの要因によって異常動作（暴走）を起こすこと
によるメモリ内の重要なデータの破壊を防ぐことができ
る。特に、重要データの格納用メモリとして使用される
不揮発性メモリのデータ保護に適しており、その中でも
書き込み電圧と読み出し電圧が同じ強誘電体メモリのメ
モリ保護に最適である
【図１】本発明の実施例におけるメモリ保護装置の基本
構成図
構成図
【図２】図１、３のサブメモリのメモリ構成図
【図３】図１の応用例におけるメモリ保護装置の構成図
【図４】図１、３の通常動作時におけるメモリデータの
流れを示す図
流れを示す図
【図５】図１のメモリデータ更新処理時のデータの流れ
を示す図
を示す図
【図６】図３のメモリデータ更新処理時のデータの流れ
を示す図
を示す図
【図７】図３のメモリデータ更新処理時のデータの流れ
を示す図
を示す図
【図８】図１のメモリデータ更新処理の動作波形図
【図９】図３のメモリデータ更新処理の動作波形図
１ ＣＰＵ ２ キャッシュメモリ ３ メインメモリ ４ データ更新制御手段 ５ クロック制御手段 １０ ウォッチドックタイマクリア信号 １１ 更新リクエスト信号 １２ ＣＰＵストップ信号 １３ エントリ選択信号 １４ 更新グラント信号 １５ ＷＡＩＴ信号 １６ メモリリード信号 １７ メモリライト信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/08 ３１０ Ｇ０６Ｆ 12/08 ３１０Ａ 12/14 ３１０ 12/14 ３１０Ｆ
Claims (2)
- 【請求項１】 ＣＰＵと、メインメモリと、前記ＣＰＵ
とデータのやり取りを行う前記メインメモリとの間にＣ
ＰＵからの書き込みデータを一時保管するキャッシュ機
能を備えたサブメモリと、マイクロコンピュータの暴走
を検出するウォッチドックタイマのクリア信号により、
前記サブメモリに前記メインメモリの書き換えデータと
して一時保管されたデータをメインメモリへ書き換え処
理制御を行うと共にデータ更新要求である更新リクエス
ト信号を発生するデータ更新制御手段を備えることによ
り、ＣＰＵからメモリへのデータ書き込みに対しては、
メインメモリへ書き込みを行わずキャッシュメモリに書
き込み、ウォッチドックタイマのクリア信号が出力され
るとデータ更新制御手段がメインメモリにデータの書き
込みを行うことを特徴とするメモリ保護装置。 - 【請求項２】 サブメモリからメインメモリにデータ書
き換え処理を実行中にＣＰＵがサブメモリへのライトア
クセスを生じた場合、ＣＰＵを一時停止させるクロック
制御手段を備えることで、データ更新時メモリへの書き
込み要求が発生するとＣＰＵ停止させることを特徴とす
る請求項１記載のメモリ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104652A JP2001290712A (ja) | 2000-04-06 | 2000-04-06 | メモリ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104652A JP2001290712A (ja) | 2000-04-06 | 2000-04-06 | メモリ保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001290712A true JP2001290712A (ja) | 2001-10-19 |
Family
ID=18618160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000104652A Pending JP2001290712A (ja) | 2000-04-06 | 2000-04-06 | メモリ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001290712A (ja) |
-
2000
- 2000-04-06 JP JP2000104652A patent/JP2001290712A/ja active Pending
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